JP2011070735A - 半導体装置、及び、記憶セルの記憶状態の補正方法 - Google Patents
半導体装置、及び、記憶セルの記憶状態の補正方法 Download PDFInfo
- Publication number
- JP2011070735A JP2011070735A JP2009222068A JP2009222068A JP2011070735A JP 2011070735 A JP2011070735 A JP 2011070735A JP 2009222068 A JP2009222068 A JP 2009222068A JP 2009222068 A JP2009222068 A JP 2009222068A JP 2011070735 A JP2011070735 A JP 2011070735A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- state
- threshold voltage
- deterioration
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Read Only Memory (AREA)
Abstract
【解決手段】不揮発性の記憶セルの蓄積状態が経時劣化し蓄積状態の書き込み時の制御ゲートの閾値電圧Vfより低く制御ゲートの通常読出し時電圧Vreadより高い蓄積劣化検出電圧VchkHに、閾値電圧が達した場合に蓄積処理をし、不揮発性の記憶セルの消去状態が経時劣化し消去状態の書き込み時の制御ゲートの閾値電圧Veより高く制御ゲートの通常読出し時電圧Vreadより低い消去劣化検出電圧VchkLに、閾値電圧が達した場合に消去処理をする半導体装置であって、その蓄積処理によって、閾値電圧を、蓄積状態の書き込み時の制御ゲートの閾値電圧Vfより低く、蓄積劣化検出電圧VchkHより高く設定し、その消去処理によって、閾値電圧を、消去状態の書き込み時の制御ゲートの閾値電圧Veより高く、消去劣化検出電圧VchkLより低く設定する。
【選択図】図8
Description
前記補正によって、前記閾値電圧を、前記書き込み時の制御ゲートの閾値電圧と前記劣化検出電圧との間の大きさに設定することを特徴としている。
前記不揮発性の記憶セルの消去状態が経時劣化し、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、制御ゲートの通常読出し時電圧より低い消去劣化検出電圧に、前記閾値電圧が達した場合に消去処理をする半導体装置、及び、記憶セルの記憶状態の補正方法であって、
前記蓄積処理によって、前記閾値電圧を、前記蓄積状態の書き込み時の制御ゲートの閾値電圧より低く、かつ、前記蓄積劣化検出電圧より高く設定し、
前記消去処理によって、前記閾値電圧を、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、前記劣化検出電圧より低く設定することを特徴としている。
図1に、本発明の第1の実施形態に係る半導体装置10のブロック図を示す。半導体装置10は、複数の記憶セルをアレイ状に配した記憶セル群1と、複数の記憶セルそれぞれに対する読出し、書込みと記憶状態の劣化に対する補正方法の制御をする動作制御回路2と、記憶セルの制御ゲート電圧やドレイン電圧等の電圧印加を制御する記憶セル印加電圧制御回路3と、記憶セルの劣化状態を判別する記憶セル劣化状態判別回路4と、記憶セルから読出したデータを出力するデータ出力回路5と、動作制御回路2が補正方法を実施する際に使用するデータを取得するために、オペレータが操作可能な外部コンピュータとのデータのやり取りに使用するデータ入出力回路6とを有している。
図11に、本発明の第2の実施形態に係る半導体装置10のブロック図を示す。第2の実施形態の半導体装置10が、第1の実施形態の半導体装置10と異なっている点は、記憶セル劣化状態判別回路4が、通常読出し値ラッチ4aと、出力値比較回路4bとを有している点である。そして、これに伴い、通常読出し値ラッチ4aから、動作制御回路2へ、通常読出し値が送信され、出力値比較回路4bから、動作制御回路2へ、劣化判定信号が送信されている。
図13に、本発明の第3の実施形態に係る半導体装置10のブロック図を示す。第3の実施形態の半導体装置10が、第1の実施形態の半導体装置10と異なっている点は、記憶セル劣化状態判別回路4が、出力電流レベル確認回路4cと、劣化状態判別回路4dとを有している点である。そして、これに伴い、劣化状態判別回路4dから、動作制御回路2へ、劣化判定信号が送信されている。第3の実施形態の半導体装置10では、記憶セルの記憶状態と劣化状態を電流レベルとして読出し、記憶状態を表す通常読出し値(通常読出しデータ)と、劣化状態を表す劣化判別情報とを、同時に1回で読出しできる。また、劣化判定信号には劣化有無と補正方向(蓄積か消去か)の2つの情報を含めている。
図16Aに、本発明の第4の実施形態に係る半導体装置10のブロック図を示す。第4の実施形態の半導体装置10は、プログラムを記憶している不揮発性メモリ7と、時間を計測するタイマ8と、前記プログラムを読み込んで、タイマ8で計られる時間に応じたタイミングで前記プログラムを実行する演算装置9と、この実行に必要な入力データと実行結果の出力データを入出力させるI/Oポート11を有している。不揮発性メモリ7と演算装置9とI/Oポート11は、バスで相互に接続されている。このような構成を持つ半導体装置10としては、小型マイコン等がある。小型マイコン等の半導体装置10では、通常はI/Oポート11で入出力する入出力データしか外部から操作することができないので、不揮発性メモリ7の記憶劣化の補正を実施することは困難である。そこで、第4の実施形態の半導体装置10では、外部からのアクセスなしで、不揮発性メモリ7の記憶劣化の補正を可能にしている。
図16Bに、本発明の第5の実施形態に係る半導体装置10のブロック図を示す。第5の実施形態の半導体装置10は、不揮発性メモリにて論理情報を記憶しておきこの論理情報に基づいて論理演算を行う論理セルアレイ12と、この論理演算に必要な入力データと演算結果の出力データを入出力させるI/Oバッファ15と、時間を計測するタイマ14と、タイマ14で計られる時間に応じたタイミングで論理セルアレイ12の不揮発性メモリの劣化検出(読出し)と補正を実行する劣化検出読出・補正回路13とを有している。このような構成を持つ半導体装置10としては、不揮発性半導体記憶装置を論理回路構成に使用するプログラマブルロジックアレイ等がある。プログラマブルロジックアレイ等の半導体装置10では、通常はI/Oバッファ15で入出力する入出力データしか外部から操作することができないので、論理セルアレイ12の記憶劣化の補正を実施することは困難である。そこで、第5の実施形態の半導体装置10では、外部からのアクセスなしで、論理セルアレイ12の記憶劣化の補正を可能にしている。
2 動作制御回路
3 記憶セル印加電圧制御回路
4 記憶セル劣化状態判別回路
4a 通常読出し値ラッチ
4b 出力値比較回路
4c 出力電流レベル確認回路
4d 劣化状態判別回路
5 データ出力回路
6 データ入出力回路
7 不揮発性メモリ(半導体記憶装置、劣化セル検出補正機能付)
8 タイマ
9 演算装置
10 半導体装置
11 I/Oポート
12 論理セルアレイ(内部の不揮発性メモリにて論理情報記憶)
13 劣化検出読出・補正回路
14 タイマ
15 I/Oバッファ
C、C11、C12、C21、C22 記憶セル
Claims (4)
- 不揮発性の記憶セルの記憶状態が経時劣化し、書き込み時の制御ゲートの閾値電圧と制御ゲートの通常読出し時電圧との間の大きさの劣化検出電圧に、前記閾値電圧が達した場合に補正をする半導体装置であって、
前記補正によって、前記閾値電圧を、前記書き込み時の制御ゲートの閾値電圧と前記劣化検出電圧との間の大きさに設定することを特徴とする半導体装置。 - 不揮発性の記憶セルの蓄積状態が経時劣化し、前記蓄積状態の書き込み時の制御ゲートの閾値電圧より低く、かつ、制御ゲートの通常読出し時電圧より高い蓄積劣化検出電圧に、前記閾値電圧が達した場合に蓄積処理をし、
前記不揮発性の記憶セルの消去状態が経時劣化し、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、制御ゲートの通常読出し時電圧より低い消去劣化検出電圧に、前記閾値電圧が達した場合に消去処理をする半導体装置であって、
前記蓄積処理によって、前記閾値電圧を、前記蓄積状態の書き込み時の制御ゲートの閾値電圧より低く、かつ、前記蓄積劣化検出電圧より高く設定し、
前記消去処理によって、前記閾値電圧を、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、前記消去劣化検出電圧より低く設定することを特徴とする半導体装置。 - 不揮発性の記憶セルの記憶状態が経時劣化し、書き込み時の制御ゲートの閾値電圧と制御ゲートの通常読出し時電圧との間の大きさの劣化検出電圧に、前記閾値電圧が達した場合に補正をする記憶セルの記憶状態の補正方法であって、
前記補正によって、前記閾値電圧を、前記書き込み時の制御ゲートの閾値電圧と前記劣化検出電圧との間の大きさに設定することを特徴とする記憶セルの記憶状態の補正方法。 - 不揮発性の記憶セルの蓄積状態が経時劣化し、前記蓄積状態の書き込み時の制御ゲートの閾値電圧より低く、かつ、制御ゲートの通常読出し時電圧より高い蓄積劣化検出電圧に、前記閾値電圧が達した場合に蓄積処理をし、
前記不揮発性の記憶セルの消去状態が経時劣化し、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、制御ゲートの通常読出し時電圧より低い消去劣化検出電圧に、前記閾値電圧が達した場合に消去処理をする記憶セルの記憶状態の補正方法であって、
前記蓄積処理によって、前記閾値電圧を、前記蓄積状態の書き込み時の制御ゲートの閾値電圧より低く、かつ、前記蓄積劣化検出電圧より高く設定し、
前記消去処理によって、前記閾値電圧を、前記消去状態の書き込み時の制御ゲートの閾値電圧より高く、かつ、前記消去劣化検出電圧より低く設定することを特徴とする記憶セルの記憶状態の補正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009222068A JP5271225B2 (ja) | 2009-09-28 | 2009-09-28 | 半導体装置、及び、記憶セルの記憶状態の補正方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009222068A JP5271225B2 (ja) | 2009-09-28 | 2009-09-28 | 半導体装置、及び、記憶セルの記憶状態の補正方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011070735A true JP2011070735A (ja) | 2011-04-07 |
JP5271225B2 JP5271225B2 (ja) | 2013-08-21 |
Family
ID=44015860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009222068A Active JP5271225B2 (ja) | 2009-09-28 | 2009-09-28 | 半導体装置、及び、記憶セルの記憶状態の補正方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5271225B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9715341B2 (en) | 2014-10-29 | 2017-07-25 | Samsung Electronics Co., Ltd. | Operating a memory device using a program order stamp to control a read voltage |
US9836219B2 (en) | 2014-07-04 | 2017-12-05 | Samsung Electronics Co., Ltd. | Storage device and read methods thereof |
US9858014B2 (en) | 2014-10-29 | 2018-01-02 | Samsung Electronics Co., Ltd. | Memory system and method of operating same using program order information |
US9921749B2 (en) | 2014-10-29 | 2018-03-20 | Samsung Electronics Co., Ltd. | Memory system and method including determining a read voltage based on program order information and a plurality of mapping tables |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62128097A (ja) * | 1985-11-27 | 1987-06-10 | Mitsubishi Electric Corp | 不揮発生メモリ装置 |
JPH0877785A (ja) * | 1994-08-31 | 1996-03-22 | Toshiba Corp | 半導体記憶装置 |
JPH08235887A (ja) * | 1994-12-20 | 1996-09-13 | Sgs Thomson Microelectron Sa | 電気的にプログラム可能なメモリ及びメモリへのデータ書き込み方法 |
JPH08297987A (ja) * | 1995-04-26 | 1996-11-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10255487A (ja) * | 1997-03-10 | 1998-09-25 | Fujitsu Ltd | 半導体メモリ装置 |
JP2001236792A (ja) * | 1999-12-30 | 2001-08-31 | Robert Bosch Gmbh | 固定値メモリのリフレッシュ方法,そのリフレッシュ装置及びデジタル制御装置 |
JP2002230984A (ja) * | 2001-02-05 | 2002-08-16 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
-
2009
- 2009-09-28 JP JP2009222068A patent/JP5271225B2/ja active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62128097A (ja) * | 1985-11-27 | 1987-06-10 | Mitsubishi Electric Corp | 不揮発生メモリ装置 |
JPH0877785A (ja) * | 1994-08-31 | 1996-03-22 | Toshiba Corp | 半導体記憶装置 |
JPH08235887A (ja) * | 1994-12-20 | 1996-09-13 | Sgs Thomson Microelectron Sa | 電気的にプログラム可能なメモリ及びメモリへのデータ書き込み方法 |
JPH08297987A (ja) * | 1995-04-26 | 1996-11-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH10255487A (ja) * | 1997-03-10 | 1998-09-25 | Fujitsu Ltd | 半導体メモリ装置 |
JP2001236792A (ja) * | 1999-12-30 | 2001-08-31 | Robert Bosch Gmbh | 固定値メモリのリフレッシュ方法,そのリフレッシュ装置及びデジタル制御装置 |
JP2002230984A (ja) * | 2001-02-05 | 2002-08-16 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9836219B2 (en) | 2014-07-04 | 2017-12-05 | Samsung Electronics Co., Ltd. | Storage device and read methods thereof |
US9715341B2 (en) | 2014-10-29 | 2017-07-25 | Samsung Electronics Co., Ltd. | Operating a memory device using a program order stamp to control a read voltage |
US9858014B2 (en) | 2014-10-29 | 2018-01-02 | Samsung Electronics Co., Ltd. | Memory system and method of operating same using program order information |
US9921749B2 (en) | 2014-10-29 | 2018-03-20 | Samsung Electronics Co., Ltd. | Memory system and method including determining a read voltage based on program order information and a plurality of mapping tables |
Also Published As
Publication number | Publication date |
---|---|
JP5271225B2 (ja) | 2013-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102422362B (zh) | 存储器装置中的多电平编程检验 | |
KR102098266B1 (ko) | 반도체 메모리 장치 | |
US8085591B2 (en) | Charge loss compensation during programming of a memory device | |
KR101184814B1 (ko) | 불휘발성 메모리 장치 및 이의 프로그램 방법 | |
US8027200B2 (en) | Reduction of quick charge loss effect in a memory device | |
JP2009140564A (ja) | Nand型フラッシュメモリおよびメモリシステム | |
JP2011513885A (ja) | メモリ素子のプログラミング中の電荷損失補償 | |
KR20140112349A (ko) | 비휘발성 메모리의 리텐션 로직 | |
TW201535399A (zh) | 半導體記憶裝置及nand型快閃記憶體的程式化方法 | |
TWI549134B (zh) | Nand型快閃記憶體及其程式化方法 | |
JP5271225B2 (ja) | 半導体装置、及び、記憶セルの記憶状態の補正方法 | |
TWI602055B (zh) | 半導體儲存裝置及其編程方法 | |
US20120155171A1 (en) | Memory system | |
US20160012916A1 (en) | Semiconductor memory device and memory system | |
TWI533303B (zh) | Nonvolatile memory and memory systems | |
TW201537578A (zh) | 半導體記憶裝置及記憶體控制器 | |
TWI588976B (zh) | Non-volatile semiconductor memory device | |
KR101418957B1 (ko) | 불휘발성 메모리 제어 장치 및 그것의 제어 방법 | |
KR102119179B1 (ko) | 반도체 장치 및 그 동작 방법 | |
JP5868381B2 (ja) | 半導体記憶装置 | |
CN110908825B (zh) | 一种数据读取方法、装置、存储设备及存储介质 | |
JP2009070531A (ja) | 半導体装置及びその制御方法 | |
KR20100027787A (ko) | 불휘발성 메모리 장치의 동작 방법 | |
TWI540579B (zh) | 半導體儲存裝置 | |
KR20080099691A (ko) | 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130403 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130423 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130510 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5271225 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |