TWI533303B - Nonvolatile memory and memory systems - Google Patents

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TWI533303B
TWI533303B TW103115215A TW103115215A TWI533303B TW I533303 B TWI533303 B TW I533303B TW 103115215 A TW103115215 A TW 103115215A TW 103115215 A TW103115215 A TW 103115215A TW I533303 B TWI533303 B TW I533303B
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write
voltage
volatile memory
memory cell
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TW103115215A
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TW201535376A (zh
Inventor
Norihiro Fujita
Jun Segawa
Original Assignee
Toshiba Kk
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Publication date
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Description

非揮發性記憶體及記憶體系統
本實施形態係大體地關於一種非揮發性記憶體及記憶體系統。
對於NAND(反及)型快閃記憶體等非揮發性記憶體之資料寫入處理/抹除處理係藉由對基板-控制閘極間施加高電壓，而對於電荷累積層將電子注入/釋出。若多次進行對於非揮發性記憶體之資料寫入處理/抹除處理，則存在電荷累積層周圍之閘極絕緣膜劣化，導致非揮發性記憶體之可靠性降低之可能性。
本發明之目的在於抑制非揮發性記憶體之可靠性降低。
根據實施形態，提供一種具有記憶胞陣列、判定部、及設定部之非揮發性記憶體。記憶胞陣列包含複數個非揮發性記憶胞。判定部判定是否可執行變更處理。變更處理係如下處理：變更對複數個非揮發性記憶胞各自之下位頁面執行資料之第1寫入處理時與記憶胞陣列之特性相應之、第2寫入處理中之寫入開始電壓之值、及寫入電壓之增幅之至少一者。於第2寫入處理中，交替地重複進行對於複數個非揮發性記憶胞各自之上位頁面之資料寫入動作及驗證動作。設定部於可執行變更處理之情形時，將最大值設定為第1值，且於不可執行變更處理之情形時，將最大值設定為第2值。最大值係用以判斷第2寫入 處理之可行性之值。
1‧‧‧記憶體系統
4‧‧‧驅動控制電路
10‧‧‧控制器
20‧‧‧非揮發性記憶體(NAND型快閃記憶體)
30‧‧‧揮發性記憶體
40‧‧‧主機I/F
51‧‧‧第1管理表
51i‧‧‧第1管理表
51j‧‧‧第1管理表
51k‧‧‧第1管理表
51p‧‧‧第1管理表
51q‧‧‧第1管理表
52‧‧‧第2管理表
52r‧‧‧第2管理表
52s‧‧‧第2管理表
52t‧‧‧第2管理表
100‧‧‧主機
201‧‧‧記憶胞陣列
201c‧‧‧管理資訊區域
201d‧‧‧資料區域
201e‧‧‧錯誤校正碼區域
201f‧‧‧參考資訊區域
202‧‧‧位元線控制電路
203‧‧‧行解碼器
204‧‧‧資料輸入輸出緩衝器
205‧‧‧資料輸入輸出端子
206‧‧‧字元線控制電路
207‧‧‧控制電路
207a‧‧‧讀寫處理電路
207b‧‧‧監視電路
207c‧‧‧揮發性記憶電路
207d‧‧‧斷開偵測電路
207e‧‧‧判定電路
207f‧‧‧選擇電路
207g‧‧‧變更電路
207h‧‧‧設定電路
207i‧‧‧管理資訊記憶電路
207w‧‧‧互補檢查電路
207u‧‧‧產生電路
208‧‧‧控制信號輸入端子
511‧‧‧狀態欄
512‧‧‧循環次數欄
512j‧‧‧寫入時間欄
512k‧‧‧寫入時間欄
512p‧‧‧寫入電壓欄
512q‧‧‧寫入電壓欄
513‧‧‧寫入開始電壓欄
513i‧‧‧寫入電壓之增幅欄
521‧‧‧狀態欄
522‧‧‧最大循環次數欄
522r‧‧‧最大寫入時間欄
522s‧‧‧最大循環次數欄
522t‧‧‧最大寫入時間欄
ADD‧‧‧位址
ALE‧‧‧位址鎖存賦能
BL0~BLp‧‧‧位元線
CLE‧‧‧命令鎖存使能
CMD‧‧‧命令
CtrlI/O‧‧‧控制I/O線
DT‧‧‧資料
MCT‧‧‧記憶胞電晶體
N1‧‧‧循環次數
N2‧‧‧循環次數
RY/BY‧‧‧就緒/忙碌信號
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
T1、T2‧‧‧寫入時間
Tmax1‧‧‧最大寫入時間
Tmax2‧‧‧最大寫入時間
V1、V2‧‧‧寫入電壓
Vpgm0‧‧‧寫入開始電壓之值
Vpgm1‧‧‧寫入開始電壓之值
Vpgm2‧‧‧寫入開始電壓之值
Vrp‧‧‧寫入開始電壓
Vv1‧‧‧參考用之驗證電壓
Vv2‧‧‧原本之驗證電壓
WE‧‧‧寫入使能
WL0~WLq‧‧‧字元線
Wmax1‧‧‧最大循環次數
Wmax2‧‧‧最大循環次數
△V0‧‧‧寫入電壓之增幅
△V1‧‧‧寫入電壓之增幅
△V2‧‧‧寫入電壓之增幅
△Vr‧‧‧寫入電壓之增幅
△Tmax1‧‧‧最大寫入時間之偏離值
△Wmax‧‧‧最大循環次數之偏離值
圖1係表示包含第1實施形態之非揮發性記憶體之記憶體系統之構成之圖。
圖2係表示第1實施形態之非揮發性記憶體之構成之圖。
圖3A係表示第1實施形態中之記憶胞陣列之電路之例之圖。
圖3B係表示第1實施形態之非揮發性記憶體之動作之圖。
圖4係表示第1實施形態之非揮發性記憶體之動作之流程圖。
圖5係表示第1實施形態中之第1寫入處理之圖。
圖6係表示第1實施形態中之第1管理表之資料結構之圖。
圖7係表示第1實施形態中之第2管理表之資料結構之圖。
圖8係表示第1實施形態中之第2寫入處理之圖。
圖9係表示第1實施形態之變化例中之第1管理表之資料結構之圖。
圖10係表示第1實施形態之其他變化例中之第1管理表之資料結構之圖。
圖11係表示第1實施形態之其他變化例中之第1管理表之資料結構之圖。
圖12係表示第1實施形態之其他變化例中之第1管理表之資料結構之圖。
圖13係表示第1實施形態之其他變化例中之第1管理表之資料結構之圖。
圖14係表示第1實施形態之其他變化例中之第2管理表之資料結構之圖。
圖15係表示第1實施形態之其他變化例中之第2寫入處理之圖。
圖16係表示第1實施形態之其他變化例中之第2管理表之資料結 構之圖。
圖17係表示第1實施形態之其他變化例中之第2管理表之資料結構之圖。
圖18係表示第2實施形態之非揮發性記憶體之構成之圖。
圖19係表示第2實施形態之非揮發性記憶體之動作之流程圖。
圖20係表示第2實施形態中之第1寫入處理之圖。
以下參照隨附圖式，詳細地說明實施形態之非揮發性記憶體。再者，本發明並非被該等實施形態限定。
(第1實施形態)
首先，使用圖1，對包含第1實施形態之非揮發性記憶體20之記憶體系統1進行說明。圖1係表示記憶體系統1之構成之圖。
記憶體系統1例如可為SSD(Solid State Drive，固態驅動器)，亦可為記憶卡。記憶體系統1包括控制器10、非揮發性記憶體20、揮發性記憶體30、及主機I/F(interface，介面)40。非揮發性記憶體20係例如NAND型快閃記憶體。揮發性記憶體30係例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。
控制器10係於主機100與非揮發性記憶體20之間經由揮發性記憶體30進行資料傳輸控制。又，控制器10具有控制記憶體系統1內之各構成要素之軟體。控制器10與非揮發性記憶體20之間係藉由用以輸入輸出命令、位址、資料等之控制I/O(Input/Output，輸入/輸出)線(CtrlI/O)而連接。又，就緒/忙碌信號(Ry/By)係自非揮發性記憶體20輸入至控制器10。所謂就緒/忙碌信號(Ry/By)係表示非揮發性記憶體20處於就緒狀態抑或是處於忙碌狀態之信號。控制器10包含驅動控制電路4。驅動控制電路4係經由控制I/O線，對非揮發性記憶體20發送控制信號。又，驅動控制電路4係自非揮發性記憶體20接收回應信 號。
繼而，使用圖2，對非揮發性記憶體20之構成進行說明。圖2係表示非揮發性記憶體20之構成之圖。
記憶胞陣列201包含複數個位元線、複數個字元線、及共通源極線。於記憶胞陣列201，(以構成複數列及複數行之方式)矩陣狀地配置有例如EEPROM(Electrical Erasable Programmable Read Only Memory，電子可擦可程式化唯讀記憶體)單元等可將資料電性重寫之記憶胞(非揮發性記憶胞)。於該記憶胞陣列201，連接有用以控制位元線之位元線控制電路202及用以控制字元線之字元線控制電路206。
位元線控制電路202係經由複數個位元線連接於複數行之記憶胞。位元線控制電路202係經由位元線將記憶胞之資料讀出，或者經由位元線檢測記憶胞之狀態，且經由位元線對記憶胞施加寫入控制電壓，從而對記憶胞進行寫入。於位元線控制電路202連接有行解碼器203、資料輸入輸出緩衝器204。
位元線控制電路202內之資料記憶電路係由行解碼器203所選擇。讀出至資料記憶電路之記憶胞之資料係經由資料輸入輸出緩衝器204而自資料輸入輸出端子205向外部輸出。資料輸入輸出端子205係連接於記憶體晶片外部之驅動控制電路4。
該驅動控制電路4係接收自資料輸入輸出端子205輸出之資料。進而，驅動控制電路4將控制NAND型快閃記憶體之動作之各種命令CMD(command)、位址ADD(address)、及資料DT(data)輸出。自驅動控制電路4輸入至資料輸入輸出端子205之寫入資料係經由資料輸入輸出緩衝器204而供給至由行解碼器203選擇之資料記憶電路。自驅動控制電路4輸入至資料輸入輸出端子205之命令及位址係供給至控制電路207。
字元線控制電路206係經由複數個字元線而連接於複數列之記憶胞。該字元線控制電路206選擇記憶胞陣列201之字元線。又，該字元線控制電路206係經由所選擇之字元線，對記憶胞施加讀出、寫入或者抹除所需之電壓。
記憶胞陣列201、位元線控制電路202、行解碼器203、資料輸入輸出緩衝器204、及字元線控制電路206係連接於控制電路207，且由該控制電路207進行控制。
控制電路207係連接於控制信號輸入端子208。控制電路207係由自驅動控制電路4經由控制信號輸入端子208而輸入之各種控制信號、及自驅動控制電路4經由資料輸入輸出端子205及資料輸入輸出緩衝器204而輸入之命令CMD進行控制。此處，各種控制信號中包含ALE(address latch enable，位址鎖存賦能)、CLE(command latch enable，命令鎖存使能)、WE(write enable，寫入使能)等。
該控制電路207係產生資料之寫入時供給至字元線或位元線之電壓、及供給至阱之電壓。控制電路207例如包含電荷泵電路之類的升壓電路。升壓電路可產生寫入電壓或讀出電壓、及抹除電壓。再者，下文對控制電路207之詳細情況進行敍述。
寫入電路、及讀出電路包含位元線控制電路202、行解碼器203、字元線控制電路206、及控制電路207。
記憶胞陣列201具有資料區域201d、ECC(Error Correction Code，錯誤校正碼)區域201e、管理資訊區域201c、及參考資訊區域201f。於資料區域201d中，儲存有本體資料。於ECC區域201e中，儲存有ECC碼。於管理資訊區域201c中，儲存有各種管理資訊。本實施形態中並不使用參考資訊區域201f。
繼而，使用圖3A，對記憶胞陣列201進行說明。圖3A係表示記憶胞陣列201之電路構成之圖。圖3A係例如表示包含於NAND記憶體晶 片中之1個物理區塊之電路圖。各物理區塊包括沿X方向依序排列之(p+1)個NAND串(p為大於等於0之整數)。包含於各NAND串中之選擇電晶體ST1係汲極連接於位元線BL0~BLp，閘極共通連接於選擇閘極線SGD。又，選擇電晶體ST2係源極共通連接於源極線SL，閘極共通連接於選擇閘極線SGS。於記憶胞陣列201，將此種物理區塊於Y方向上排列複數個。
各記憶胞電晶體(亦稱為記憶胞)MCT(memory cell transistor)係包含包括形成於半導體基板上之積層閘極結構之MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)。積層閘極結構包含於半導體基板上介隔閘極絕緣膜而形成之電荷累積層(浮閘電極)、及於電荷累積層上介隔閘極間絕緣膜而形成之控制閘極電極。記憶胞電晶體MCT係閾值電壓相應於積聚於電荷累積層之電子之數量進行變化，且根據該閾值電壓之不同，記憶資料。記憶胞電晶體MCT可以記憶1位元之方式構成，亦可以記憶多值(大於等於2位元之資料)之方式構成。
又，記憶胞電晶體MCT並不限定於具有電荷累積層之結構，亦可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)型等可藉由於作為電荷累積層之氮化膜界面上捕獲電子而調整閾值電壓之結構。關於MONOS結構之記憶胞電晶體MCT同樣地既可以記憶1位元之方式構成，亦可以記憶多值(大於等於2位元之資料)之方式構成。
於各NAND串中，(q+1)個記憶胞電晶體MCT以於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯連接各個電流路徑之方式而配置。即，複數個記憶胞電晶體MCT係以在鄰接之電晶體彼此共有擴散區域(源極區域或汲極區域)之形態於Y方向上串聯連接。
於各NAND串中，自位於最靠近選擇閘極線SGD側之記憶胞電晶 體MCT起，依序將控制閘極電極分別連接於字元線WL0~WLq。因此，已連接於字元線WL0之記憶胞電晶體MCT之汲極被連接於選擇電晶體ST1之源極，已連接於字元線WLq之記憶胞電晶體MCT之源極被連接於選擇電晶體ST2之汲極。
字元線WL0~WLq係於物理區塊內之NAND串間，將記憶胞電晶體MCT之控制閘極電極共通地連接。即，於區塊內處於同一列之記憶胞電晶體MCT之控制閘極電極係連接於同一字元線WL。連接於該同一字元線WL之(p+1)個記憶胞電晶體MCT係以1頁面(物理頁面)進行處理。對該物理頁面逐頁地進行資料之寫入及資料之讀出。
又，位元線BL0~BLp係於區塊間將選擇電晶體ST1之汲極共通地連接。即，於複數個區塊內處於同一行之NAND串係連接於同一位元線BL。
繼而，使用圖3B，對非揮發性記憶體20之基本動作進行說明。圖3B係表示非揮發性記憶體20之動作之圖。圖3B係例如表示在1個記憶胞電晶體MCT中進行2位元記憶之4值資料記憶方式下之閾值分佈之模式圖。4值資料記憶方式可將由上位頁面資料「x」及下位頁面資料「y」定義之4值資料「xy」之任一個保持於記憶胞電晶體MCT中。
4值資料「xy」係以記憶胞電晶體MCT之閾值電壓之順序，被分配例如資料「11」、「01」、「00」、「10」。資料「11」係將記憶胞電晶體MCT之閾值電壓設為例如負之抹除狀態。再者，資料之分配規則並不限於此。又，亦可為在1個記憶胞電晶體MCT中進行大於等於3位元之記憶之構成。
於下位頁面(例如被分配資料「11」、「01」、「00」、「10」時之第2bit)之寫入動作中，對資料「11」(抹除狀態)之記憶胞電晶體MCT選擇性地寫入下位位元資料「y」，藉此，將資料「10」寫入。上位頁面(例如被分配資料「11」、「01」、「00」、「10」時之第1bit)之寫入前之 資料「10」之閾值分佈係位於上位頁面之寫入後之資料「01」與資料「00」之閾值分佈之中間程度。再者，寫入前之資料「10」之閾值分佈亦可寬於上位頁面之寫入後之閾值分佈。於上位頁面之寫入動作中，分別對資料「11」之記憶胞、及資料「10」之記憶胞選擇性地寫入上位位元資料「x」，藉此，將資料「01」及資料「00」寫入。虛擬SLC(Single-Level Cell，單階記憶胞)模式係僅使用下位頁面進行寫入。下位頁面之寫入係相比上位頁面之寫入為高速。
於非揮發性記憶體20中，若寫入處理之次數或抹除處理之次數增加，則記憶胞之閘極絕緣膜劣化，從而容易於閘極絕緣膜內捕獲電子。因此，對於抹除處理時自閘極絕緣膜去除電子而言，伴隨抹除處理之次數增加，需要高電壓下較多之施加次數。
又，於寫入處理中，於判定(驗證)寫入已成功(OK)之前，一面使寫入電壓增加，一面交替地重複進行寫入動作及驗證動作。藉由於閘極絕緣膜捕獲電子而較高地呈現單元之閾值，因此，寫入容易以較少之電壓施加次數(較少之循環次數)結束。
因此，於寫入處理中，若對非揮發性記憶體20中之複數個記憶胞(複數個記憶胞電晶體MCT)適用統一的寫入開始電壓，則存在伴隨著記憶胞之閘極絕緣膜劣化，雖然寫入時間變短，但容易過度地施加寫入電壓而導致記憶胞被過編程(over program)之可能性。若記憶胞被過編程，則存在記憶胞間之特性不均變大而導致非揮發性記憶體20之可靠性降低之可能性。
為了降低上述可能性，而於本實施形態中，採用智能驗證功能(變更處理)。變更處理係例如於下位頁面之寫入處理(第1寫入處理)中，與原本之寫入動作及驗證動作並行地進行參考之寫入動作及驗證動作。藉由該參考之寫入動作及驗證動作來監視表示記憶胞之劣化狀態之特性。根據該被監視之記憶胞之特性，以記憶胞之寫入時間實質 上與目標值一致之方式將寫入開始電壓變更為第1電壓值。使用已變更之寫入開始電壓(第1電壓值)，進行上位頁面之寫入處理(第2寫入處理)。藉此，可抑制應施加至記憶胞之寫入電壓，從而可降低對記憶胞之應力，因此可改善非揮發性記憶體20之可靠性。
然而，智能驗證功能(變更處理)並非總能發揮功能。例如於預先使揮發性記憶電路207c(參照圖2)保持被監視之記憶胞之特性之資訊之情形時，將非揮發性記憶體20之電源斷開後剛啟動電源不久，作為參考之記憶胞之特性之資訊會自揮發性記憶電路207c上消失而不存在，因此變更處理成為不可(OFF)之狀態。於不可執行變更處理之情形時，根據低於變更處理中使用之第1電壓值之第2電壓值(例如初始值)之寫入開始電壓使寫入處理開始。藉此，於第2寫入處理中，判定(驗證)寫入已成功之前之循環次數變得多於可(ON)變更處理之情形。因此，即使為若可執行變更處理則可於小於等於最大循環次數(最大重複次數)Wmax1之循環次數內完成寫入之良好之記憶胞，亦可能因不可執行變更處理，而導致循環次數超過最大循環次數Wmax1，從而被誤判為不良之記憶胞。
對此，於本實施形態中，將可執行變更處理之情形及不可執行變更處理之情形中判斷第2寫入處理之可行性之最大值改變。抑制良好之記憶胞被誤判為不良之記憶胞之情形，使記憶胞陣列201中之有效記憶胞數增加。
具體而言，控制電路207如圖2所示具有讀寫處理電路207a、監視電路207b、揮發性記憶電路207c、斷開偵測電路207d、判定電路207e、選擇電路207f、變更電路207g、及設定電路207h。
讀寫處理電路207a係基於命令CMD及位址ADD，經由資料輸入輸出緩衝器204進行資料DT對資料區域201d之讀寫處理。例如，讀寫處理電路207a對記憶胞陣列201之各記憶胞之下位頁面執行資料之第1 寫入處理。第1寫入處理係與原本之寫入動作及驗證動作並行地進行參考之寫入動作及驗證動作。
監視電路207b係監視執行第1寫入處理時之記憶胞陣列201之特性。被監視之記憶胞陣列201之特性為例如滿足第1寫入處理中之基準時之循環次數Nw。第1寫入處理係對各記憶胞之下位頁面進行資料之寫入之處理。第1寫入處理中之基準係例如於記憶胞陣列201之閾值分佈中之大於等於基準位元數(或大於等於基準位元數比例)之閾值電壓超過參考用之驗證電壓之情形時得到滿足。該基準係用以監視記憶胞之劣化狀態之基準，且係用於參考之寫入動作及驗證動作之基準。
再者，該基準係與用以對第1寫入處理中之寫入判定(驗證)成功之判定條件獨立地決定。用以對第1寫入處理中之寫入判定(驗證)成功之判定條件係用於原本之寫入動作及驗證動作之判定條件，且例如於記憶胞陣列201之閾值分佈中之所有閾值電壓超過驗證電壓之情形時得到滿足。
揮發性記憶電路207c係自監視電路207b接收並保持被監視之記憶胞陣列201之特性(例如循環次數Nw)之資訊(參考資訊)。揮發性記憶電路207c例如可包含可保持複數個位元之多階之鎖存電路。揮發性記憶電路207c係於非揮發性記憶體20之電源被斷開時，上述被保持之全部位元之值成為「0」，從而上述保持之資訊消失。因此，即使於將非揮發性記憶體20之電源斷開之後剛啟動電源不久，揮發性記憶電路207c之上述被保持之全部位元之值亦成為「0」。
斷開偵測電路207d係偵測非揮發性記憶體20之電源被斷開之情形。例如斷開偵測電路207d係偵測保持於揮發性記憶電路207c中之全部位元之值是否為「0」。若保持於揮發性記憶電路207c之全部位元之值為「0」，則斷開偵測電路207d可偵測到非揮發性記憶體20之電源被斷開。或者，斷開偵測電路207d亦可藉由偵測電源線路(未圖示)之電 位位準，且將經偵測之電位位準與參照位準進行比較，而偵測非揮發性記憶體20之電源被斷開之情形。
判定電路207e係自斷開偵測電路207d接收與非揮發性記憶體20之電源被斷開有關之偵測結果。判定電路207e根據偵測結果，判斷電源是否剛被斷開不久。判定電路207e於判斷為電源並非剛被斷開不久之情形時，判定為可執行變更處理，且於判斷為電源剛被斷開不久之情形時，判定為不可執行變更處理。
選擇電路207f係自判定電路207e接收與是否可執行變更處理有關之判定結果。選擇電路207f根據接收判定結果之情況，對管理資訊記憶電路207i進行存取，從而參照第1管理表。第1管理表係預先儲存於管理資訊區域201c。控制電路207於非揮發性記憶體20之電源被接通時，作為初始化處理之一環，自管理資訊區域201c讀出第1管理表。又，控制電路207將該被讀出之第1管理表儲存於管理資訊記憶電路207i。於第1管理表中，將記憶胞陣列201之特性及第1電壓候補值與複數個第1電壓候補值建立對應。複數個第1電壓候補值之各者係成為應藉由變更電路207g而變更之第1電壓值之候補之值。於第1管理表中，記憶胞陣列201之特性與第1電壓候補值之複數組分別以第2寫入處理所需之時間實質上與目標值一致之方式，預先實驗性地決定。
又，於第1管理表中，將是否可執行變更處理之狀態與第1電壓候補值或第2電壓值建立對應(參照圖6)。即，第1管理表係將可執行變更處理之狀態與第1電壓候補值建立對應，且將不可執行變更處理之狀態與第2電壓值建立對應。
例如，第1管理表51具有圖6所示之資料結構。圖6係表示第1管理表51之資料結構之圖。第1管理表51具有狀態欄511、循環次數欄512、及寫入開始電壓欄513。於狀態欄511中，記錄有表示是否可執行變更處理之狀態之資訊，例如「OK」表示可執行變更處理之狀 態，「NG」表示不可執行變更處理之狀態。於循環次數欄512中，記錄有存在因參考之寫入動作及驗證動作而被監視之可能性之循環次數N1、N2、‧‧‧。於寫入開始電壓欄513中，記錄有應藉由變更電路207g而變更之寫入開始電壓之值Vpgm1、Vpgm2、‧‧‧、Vpgm0。藉由參照第1管理表51可知，若可執行變更處理(OK)，且被監視之循環次數為N1，則應將寫入開始電壓之值變更為Vpgm1。可知若可執行變更處理(OK)，且被監視之循環次數為N2(<N1)，則應將寫入開始電壓之值變更為Vpgm2(<Vpgm1、>Vpgm0)。即，於循環次數為N2(<N1)之情形時，記憶胞之劣化比循環次數為N1之情形進一步發展，因此，以寫入時間與循環次數為N1之情形成為變得均等之方式，將寫入開始電壓之值決定為更低之Vpgm2。可知‧‧‧若不可執行變更處理(NG)，則應變更為寫入開始電壓之值Vpgm0(<Vpgm1、<Vpgm2)。
選擇電路207f係根據判定結果，於可執行變更處理之情形時，對揮發性記憶電路207c進行存取，取得記憶胞陣列201之特性(例如循環次數Nw)之資訊。而且，選擇電路207f參照第1管理表，自複數個第1電壓候補值中選擇與記憶胞陣列201之特性(例如循環次數Nw)相應之第1電壓值。選擇電路207f係根據判定結果，於不可執行變更處理之情形時，參照第1管理表，選擇第2電壓值。
變更電路207g係自選擇電路207f接收與應變更之寫入開始電壓相關之選擇結果。變更電路207g於可執行變更處理之情形時，按照變更處理，將第2寫入處理中之寫入開始電壓變更為第1電壓值。此時，第1電壓值係自複數個第1電壓候補值中，作為與記憶胞陣列201之特性相應之值由選擇電路207f所選擇之值。記憶胞陣列之特性與藉由選擇電路207f而選擇之第1電壓值係如上所述地以第2寫入處理所需之時間實質上與目標值一致之方式預先實驗性地決定之組合。即，變更電路 207g根據記憶胞陣列201之特性，以第2寫入處理所需之時間實質上與目標值一致之方式將第2寫入處理中之寫入開始電壓變更為選自複數個第1電壓候補值之第1電壓值。
變更電路207g於不可執行變更處理之情形時，作為不可時之處理，將第2寫入處理中之寫入開始電壓變更為第2電壓值。第2電壓值係作為與不可執行變更處理之狀態對應之寫入開始電壓之值由選擇電路207f所選擇之值。第2電壓值低於第1電壓值。第2電壓值例如亦可為寫入開始電壓之初始值。
設定電路207h係自判定電路207e接收與是否可執行變更處理相關之判定結果。設定電路207h根據判定結果，設定判斷第2寫入處理之可行性之最大值(例如最大循環次數)。設定電路207h於可執行變更處理之情形時，將上述最大值設定為第1值，且於不可執行變更處理之情形時，將上述最大值設定為第2值。
即，設定電路207h係根據接收判定結果之情況，對管理資訊記憶電路207i進行存取，從而參照第2管理表。第2管理表係預先儲存於管理資訊記憶電路207i。控制電路207係於非揮發性記憶體20之電源接通時，作為初始化處理之一環，自管理資訊區域201c讀出第2管理表。又，控制電路207將該被讀出之第2管理表儲存於管理資訊記憶電路207i。於第2管理表中，將是否可執行變更處理之狀態與對應於應設定成最大值之值之資訊建立對應(參照圖7)。即，第1管理表將可執行變更處理之狀態與第1值建立對應，且將不可執行變更處理之狀態與第2值建立對應。設定電路207h係參照第2管理表，於可執行變更處理之情形時，將判斷第2寫入處理之可行性之最大值設定為第1值，且於不可執行變更處理之情形時，將上述最大值設定為第2值。
第2值係以與第2值相應之寫入電壓對應於與第1值相應之寫入電壓之方式預先決定。即，於判斷第2寫入處理之可行性之最大值為最 大循環次數之情形時，第2值多於第1值。例如第2值係以寫入開始電壓為第2電壓值(不可執行變更處理之情形)時之與第2值相應之寫入電壓大於與第1值相應之寫入電壓之方式預先決定。或者，例如第2值亦可以寫入開始電壓為第2電壓值(不可執行變更處理之情形)時與第2值相應之寫入電壓變得與寫入開始電壓為第1電壓值(可執行變更處理之情形)時與第1值相應之寫入電壓均等之方式預先決定(參照圖8)。
例如第2管理表52具有如圖7所示之資料結構。圖7係表示第2管理表52之資料結構之圖。第2管理表52具有狀態欄521、及最大循環次數欄522。於狀態欄521中，記錄有表示是否可執行變更處理之狀態之資訊，例如「OK」表示可執行變更處理之狀態，「NG」表示不可執行變更處理之狀態。於最大循環次數欄522中，記錄有應藉由設定電路207h而設定之最大循環次數Wmax1、Wmax2。可知若可藉由參照第2管理表52而執行變更處理(OK)，則應將最大循環次數設定為Wmax1。可知若不可執行變更處理(NG)，則應將最大循環次數設定為Wmax2(>Wmax1)。
讀寫處理電路207a係自變更電路207g接收與寫入開始電壓相關之變更內容(第1電壓值或第2電壓值)。又，讀寫處理電路207a係自設定電路207h接收判斷第2寫入處理之可行性之最大值之設定內容(第1值或第2值)。讀寫處理電路207a根據與寫入開始電壓相關之變更內容及判斷第2寫入處理之可行性之最大值之設定內容，對記憶胞陣列201之各記憶胞之上位頁面執行資料之第2寫入處理。
繼而，使用圖4~圖8，對非揮發性記憶體20之動作進行說明。圖4係表示非揮發性記憶體20之動作之流程圖。圖5係表示第1寫入處理之圖。圖6係表示第1管理表之資料結構之圖。圖7係表示第2管理表之資料結構之圖。圖8係表示第2寫入處理之圖。
讀寫處理電路207a係對記憶胞陣列201之各記憶胞之下位頁面執 行資料之第1寫入處理。於第1寫入處理中，與原本之寫入動作及驗證動作並行地進行參考之寫入動作及驗證動作。監視電路207b係監視作為執行第1寫入處理時之記憶胞陣列201之特性(S1)的寫入之循環次數。
例如於圖5所示之情形時，進行使用寫入開始電壓Vrp及寫入電壓之增幅△Vr之第1寫入處理。即，在藉由讀寫處理電路207a而進行寫入開始電壓Vrp下之寫入動作，且進行驗證動作後，於判定為滿足基準之前，一面以固定之增幅△Vr使寫入電壓增加，一面重複進行參考之寫入動作及驗證動作。於參考之寫入動作中，如圖5中斜線之影線所示，對各頁面中之除右端之記憶胞(參考資訊區域201f)以外之記憶胞進行資料之寫入。於參考之驗證動作中，例如使用參考用之驗證電壓Vv1。
而且，若判定為已滿足基準，則監視電路207b使滿足基準時之特性(寫入之循環次數)保持於揮發性記憶電路207c中(S2)。於圖5之情形時，監視電路207b係藉由參考之寫入動作及驗證動作，而作為以循環次數為N1(=4)次滿足第1寫入處理中之基準之特性者，將循環次數N1保持於揮發性記憶電路207c中。
與此同時，藉由讀寫處理電路207a，而接著於判定為寫入成功之前，一面以固定之增幅△Vr使寫入電壓增加，一面重複進行原本之寫入動作及驗證動作。原本之寫入動作係如圖5中斜線之影線所示，對各頁面中之除右端之記憶胞(參考資訊區域201f)以外之記憶胞進行資料之寫入。於原本之驗證動作中，使用原本之驗證電壓Vv2。再者，於圖5中，例示有參考用之驗證電壓Vv1小於原本之驗證電壓Vv2之情形，但參考用之驗證電壓Vv1亦可為與原本之驗證電壓Vv2相同之電壓。
判定電路207e係自斷開偵測電路207d接收偵測結果，且根據偵測 結果，判斷電源是否剛被斷開不久(S3)。例如若偵測結果中表示保持於揮發性記憶電路207c之全部位元中包含「1」，則判定電路207e判斷電源並非剛被斷開不久。若偵測結果中表示保持於揮發性記憶電路207c之全部位元之值為「0」，則判定電路207e判斷電源剛被斷開不久。
判定電路207e於判斷為電源並非剛被斷開不久之情形(S3中為No)時，判定為可執行變更處理，處理進入S4。判定電路207e於判斷為電源剛被斷開不久之情形(S3中為Yes)時，判定為不可執行變更處理，處理進入S6。
於判定為可執行變更處理之情形時，進行變更處理(S4)。具體而言，選擇電路207f參照第1管理表，自複數個第1電壓候補值中選擇與記憶胞陣列201之特性相應之第1電壓值。例如於S1中監視循環次數N1之情形時，選擇電路207f參照圖6所示之第1管理表51，選擇與循環次數N1相應之第1電壓候補值Vpgm1作為第1電壓值。於S1中監視循環次數N2(<N1)之情形時，選擇電路207f參照圖6所示之第1管理表51，選擇與循環次數N2相應之第1電壓候補值Vpgm2(<Vpgm1)作為第1電壓值。即，相應於循環次數為N2，與循環次數N1之情形相比記憶胞之劣化進一步發展之情況，選擇電路207f選擇低於循環次數N1之情形之第1電壓候補值Vpgm2作為第1電壓值。變更電路207g將第2寫入處理中之寫入開始電壓變更為藉由選擇電路207f而選擇之第1電壓值Vpgm1、Vpgm2、‧‧‧。
又，於判定為可執行變更處理之情形時，設定電路207h將判斷第2寫入處理之可行性之最大值(例如最大循環次數)設定為第1值(S5)。例如設定電路207h參照圖7所示之第2管理表52，將最大循環次數設定為Wmax1。
於判定為不可執行變更處理之情形時，進行不可時之處理(S6)。 具體而言，選擇電路207f參照第1管理表，選擇第2電壓值。例如選擇電路207f參照圖6所示之第1管理表51，選擇Vpgm0作為第2電壓值。變更電路207g將第2寫入處理中之寫入開始電壓變更為藉由選擇電路207f而選擇之第2電壓值Vpgm0。
又，於判定為不可執行變更處理之情形時，設定電路207h將判斷第2寫入處理之可行性之最大值(例如最大循環次數)設定為第2值(S7)。例如設定電路207h參照圖7所示之第2管理表52，將最大循環次數設定為Wmax2(>Wmax1)。即，相應於將寫入開始電壓之值(第2電壓值Vpgm0)設為低於可執行變更處理之情形之寫入開始電壓之值(第1電壓值Vpgm1、Vpgm2、‧‧‧)之情形，將判斷第2寫入處理之可行性之最大值(最大循環次數Wmax2)設定為多於可執行變更處理之情形之最大值(最大循環次數Wmax1)。
讀寫處理電路207a係自變更電路207g接收與寫入開始電壓相關之變更內容(第1電壓值或第2電壓值)。又，讀寫處理電路207a係自設定電路207h接收判斷第2寫入處理之可行性之最大值之設定內容(第1值或第2值)。讀寫處理電路207a係根據與寫入開始電壓相關之變更內容及判斷第2寫入處理之可行性之最大值之設定內容，對記憶胞陣列201之各記憶胞之上位頁面執行資料之第2寫入處理(S8)。
例如圖8之左圖所示，於S4中將寫入開始電壓變更為Vpgm1，且S5中將最大循環次數設定為Wmax1之情形(以S3→S4→S5→S8發展之情形)時，藉由讀寫處理電路207a，而進行使用寫入開始電壓Vpgm1及寫入電壓之增幅△V0之第2寫入處理。即，在藉由讀寫處理電路207a而進行寫入開始電壓Vpgm1下之寫入動作，且進行驗證動作後，於判定為寫入成功之前，一面以固定之增幅△V0使寫入電壓增加，一面重複進行寫入動作及驗證動作。於圖8之左圖中，例示有判定為寫入以小於等於Wmax1(=6次)之4次之循環次數成功之情形。
例如圖8之右圖所示，於S6中將寫入開始電壓變更為Vpgm0(<Vpgm1)，且S7中將最大循環次數設定為Wmax2(>Wmax1)之情形(以S3→S6→S7→S8發展之情形)時，藉由讀寫處理電路207a，而進行使用寫入開始電壓Vpgm0及寫入電壓之增幅△V0之第2寫入處理。即，在藉由讀寫處理電路207a而進行寫入開始電壓Vpgm0下之寫入動作，且進行驗證動作後，於判定為寫入成功之前，一面以固定之增幅△V0使寫入電壓增加，一面重複進行寫入動作及驗證動作。於圖8之右圖中，例示有判定為寫入以小於等於Wmax2(=9次)之7次之循環次數成功之情形。
假設於可執行變更處理之情形及不可之情形中使用共通之最大循環次數Wmax1時，如圖8中虛線之箭頭所示，原本為良好之記憶胞，卻被判定為不良之記憶胞。其原因在於，因不可執行變更處理，而導致循環次數超過最大循環次數Wmax1(=6次)。
相對於此，於本實施形態中，如圖8中實線之箭頭所示，可判定為良好之記憶胞。其原因在於，相對於只要可執行變更處理便可於小於等於最大循環次數Wmax1(=6次)之循環次數內完成寫入之良好之記憶胞，於不可執行變更處理之情形時，寫入於小於等於最大循環次數Wmax2(=9次)之循環次數內便可完成。
如上所述，於第1實施形態中，於非揮發性記憶體20中，判定電路207e判定是否可執行變更處理(智能驗證功能)。設定電路207h於可執行變更處理之情形時，將判斷第2寫入處理之可行性之最大值設定為第1值，且於不可執行變更處理之情形時，將上述最大值設定為第2值。例如設定電路207h於可執行變更處理之情形時，將最大循環次數設定為Wmax1，且於不可執行變更處理之情形時，將最大循環次數設定為Wmax2(>Wmax1)。藉此，例如相對於只要可執行變更處理便可於小於等於最大循環次數Wmax1(=6次)之循環次數內完成寫入之良 好之記憶胞，於不可執行變更處理之情形時，寫入於小於等於最大循環次數Wmax2(=9次)之循環次數內便可完成。由此，判定電路207e可判定為良好之記憶胞。即，可抑制將良好之記憶胞判定為不良之記憶胞，從而可使記憶胞陣列201中之有效記憶胞數增加。
又，第1實施形態係於非揮發性記憶體20中，變更電路207g於可執行變更處理之情形時，按照變更處理，將第2寫入處理中之寫入開始電壓變更為第1電壓值。又，變更電路207g於不可執行變更處理之情形時，作為不可時之處理，將第2寫入處理中之寫入開始電壓變更為低於第1電壓值之第2電壓值。根據上述情況，設定電路207h於可執行變更處理之情形時，將判斷第2寫入處理之可行性之最大值設定為第1值。又，設定電路207h於不可執行變更處理之情形時，將上述最大值設定為多於第1值之第2值。藉此，可將可執行變更處理之情形及不可執行變更處理之情形中第2寫入處理中之對記憶胞之應力保持為相同程度，從而可抑制將良好之記憶胞判定為不良之記憶胞。即，可抑制非揮發性記憶體20之可靠性之降低，並且可使記憶胞陣列201中之有效記憶胞數增加。
再者，不僅於非揮發性記憶體20之電源被斷開之情形時，而且亦於因非揮發性記憶體20之規格導致作為參考之記憶胞之特性之資訊不存在於揮發性記憶電路207c上之情形時，第1實施形態之觀點亦可同樣地適用。例如記憶胞陣列201中之寫入對象之區塊剛產生變化後不久，作為參考之記憶胞之特性之資訊並不存在於揮發性記憶電路207c上。於此情形時，亦可於圖4所示之步驟S3中，讀寫處理電路207a偵測寫入對象之區塊之歷程，判定電路207e根據該偵測結果判斷寫入對象之區塊是否剛產生變化不久。判定電路207e於判斷為寫入對象之區塊並非剛產生變化不久之情形(S3中為No)時，判定為可執行變更處理，處理進入S4。判定電路207e於判斷為寫入對象之區塊剛產生 變化不久(S3中為Yes)時，判定為不可執行變更處理，處理進入S6。於此情形時，亦可抑制將良好之記憶胞判定為不良之記憶胞，從而可使記憶胞陣列201中之有效記憶胞數增加。
或者，第1管理表51i亦可具有圖9所示之資料結構。圖9係表示第1管理表51i之資料結構之圖。第1管理表51i具有寫入電壓之增幅欄513i而取代寫入開始電壓欄513(參照圖6)。於寫入電壓之增幅欄513i中，記錄有應藉由變更電路207g而變更之寫入電壓之增幅△V1、△V2、‧‧‧、△V0。藉由參照第1管理表51i可知，若可執行變更處理(OK)且被監視之循環次數為N1，則應將寫入電壓之增幅變更為△V1。可知若可執行變更處理(OK)且被監視之循環次數為N2(<N1)，則應將寫入電壓之增幅變更為△V2(<△V1、>△V0)。即，於循環次數為N2(<N1)之情形時，記憶胞之劣化比循環次數為N1之情形進一步發展，因此，以寫入時間變得與循環次數為N1之情形均等之方式將寫入電壓之增幅決定為更小之△V2。可知若不可執行變更處理(NG)，則應變更為寫入電壓之增幅△V0(<△V1、<△V2)。
此時，選擇電路207f於可執行變更處理之情形時，參照第1管理表51i，自複數個第1候補增幅△V1、△V2、‧‧‧中，選擇與記憶胞陣列201之特性(例如循環次數Nw)相應之第1增幅。選擇電路207f根據判定結果，於不可執行變更處理之情形時，參照第1管理表51i，選擇第2增幅△V0。而且，變更電路207g於可執行變更處理之情形時，將第2寫入處理中之寫入電壓之增幅變更為第1增幅，且於不可執行變更處理之情形時，將第2寫入處理中之寫入電壓之增幅變更為小於第1增幅之第2增幅。與此相應地，設定電路207h於可執行變更處理之情形時，將判斷第2寫入處理之可行性之最大值設定為第1值，且於不可執行變更處理之情形時，將上述最大值設定為多於第1值之第2值。藉此，可將可執行變更處理之情形及不可執行變更處理之情形中第2寫 入處理中對記憶胞之應力保持為相同程度，從而可抑制將良好之記憶胞判定為不良之記憶胞。即，可抑制非揮發性記憶體20之可靠性之降低，並且可使記憶胞陣列201中之有效記憶胞數增加。
或者，監視電路207b亦可監視滿足基準時之寫入時間而取代監視循環次數，第1管理表51j亦可具有圖10所示之資料結構。圖10係表示第1管理表51j之資料結構之圖。第1管理表51j具有寫入時間欄512j而取代循環次數欄512(參照圖6)。於寫入時間欄512j中，記錄有存在因參考之寫入動作及驗證動作而被監視之可能性之寫入時間T1、T2、‧‧‧。藉由參照第1管理表51j可知，若可執行變更處理(OK)且被監視之寫入時間為T1，則應將寫入開始電壓之值變更為Vpgm1。可知若可執行變更處理(OK)且被監視之寫入時間為T2(<T1)，則應將寫入開始電壓之值變更為Vpgm2(<Vpgm1、>Vpgm0)。即，於被監視之寫入時間為T2(<T1)之情形時，記憶胞之劣化比被監視之寫入時間為T1之情形進一步發展，因此，以第2寫入處理中之寫入時間與被監視之寫入時間為T1之情形變得均等之方式，將寫入開始電壓之值決定為更低之Vpgm2。可知若不可執行變更處理(NG)，則應變更為寫入開始電壓之值Vpgm0(<Vpgm1、<Vpgm2)。
或者，監視電路207b亦可監視滿足基準時之寫入時間而取代監視循環次數，第1管理表51k亦可具有圖11所示之資料結構。圖11係表示第1管理表51k之資料結構之圖。第1管理表51k具有寫入時間欄512k而取代循環次數欄512(參照圖6)。於寫入時間欄512k中，記錄有存在因參考之寫入動作及驗證動作而被監視之可能性之寫入時間T1、T2、‧‧‧。藉由參照第1管理表51k可知，若可執行變更處理(OK)且被監視之寫入時間為T1，則應將寫入電壓之增幅變更為△V1。可知，若可執行變更處理(OK)且被監視之寫入時間為T2(<T1)，則應將寫入電壓之增幅變更為△V2(<△V1、>△V0)。即，於被監視之寫入時間 為T2(<T1)之情形時，記憶胞之劣化比被監視之寫入時間為T1之情形進一步發展，因此，以第2寫入處理中之寫入時間與被監視之寫入時間為T1之情形變得均等之方式，將寫入電壓之增幅決定為更小之△V2。可知若不可執行變更處理(NG)，則應變更為寫入電壓之增幅△V0(<△V1、<△V2)。
或者，監視電路207b亦可監視滿足基準時之寫入電壓而取代監視循環次數，且第1管理表51p亦可具有圖12所示之資料結構。圖12係表示第1管理表51p之資料結構之圖。第1管理表51p具有寫入電壓欄512p而取代循環次數欄512(參照圖6)。於寫入電壓欄512p中，記錄有存在因參考之寫入動作及驗證動作而被監視之可能性之寫入電壓V1、V2、‧‧‧。藉由參照第1管理表51p可知，若可執行變更處理(OK)且被監視之寫入電壓為V1，則應將寫入開始電壓之值變更為Vpgm1。可知，若可執行變更處理(OK)且被監視之寫入電壓為V2(<V1)，則應將寫入開始電壓之值變更為Vpgm2(<Vpgm1、>Vpgm0)。即，於被監視之寫入電壓為V2(<V1)之情形時，記憶胞之劣化比被監視之寫入電壓為V1之情形進一步發展，因此，以第2寫入處理中之寫入時間與被監視之寫入電壓為V1之情形變得均等之方式將寫入開始電壓之值決定為更小之Vpgm2。可知若不可執行變更處理(NG)，則應變更為寫入開始電壓之值Vpgm0(<Vpgm1、<Vpgm2)。
或者，監視電路207b亦可監視滿足基準時之寫入電壓而取代監視循環次數，且第1管理表51q亦可具有圖13所示之資料結構。圖13係表示第1管理表51q之資料結構之圖。第1管理表51q具有寫入電壓欄512q而取代循環次數欄512(參照圖6)。於寫入電壓欄512q中，記錄有存在因參考之寫入動作及驗證動作而被監視之可能性之寫入電壓V1、V2、‧‧‧。藉由參照第1管理表51q可知，若可執行變更處理(OK)且被監視之寫入電壓為V1，則應將寫入電壓之增幅變更為△V1。 可知若可執行變更處理(OK)且被監視之寫入電壓為V2(<V1)，則應將寫入電壓之增幅變更為△V2(<△V1、>△V0)。即，於被監視之寫入電壓為V2(<V1)之情形時，記憶胞之劣化比被監視之寫入電壓為V1之情形進一步發展，因此，以第2寫入處理中之寫入時間與被監視之寫入電壓為V1之情形變得均等之方式將寫入電壓之增幅決定為更小之△V2。可知若不可執行變更處理(NG)，則應變更為寫入電壓之增幅△V0(<△V1、<△V2)。
或者，設定電路207h亦可設定最大寫入時間作為判斷第2寫入處理之可行性之最大值而取代最大循環次數，且第2管理表52r亦可具有圖14所示之資料結構。圖14係表示第2管理表52r之資料結構之圖。第2管理表52r具有最大寫入時間欄522r而取代最大循環次數欄522(參照圖7)。於最大寫入時間欄522r中，記錄有應藉由設定電路207h而設定之最大寫入時間Tmax1、Tmax2。藉由參照第2管理表52r可知，若可執行變更處理(OK)，則應將最大寫入時間設定為Tmax1。可知若不可執行變更處理(NG)，則應將最大寫入時間設定為Tmax2(>Tmax1)。
假設於可執行變更處理之情形及不可執行變更處理之情形中使用共通之最大寫入時間Tmax1時，則如圖15中虛線之箭頭所示，原本為良好之記憶胞，卻因不可執行變更處理，而導致寫入時間超過最大寫入時間Tmax1，從而被判定為不良之記憶胞。
相對於此，於本變化例中，如圖15中實線之箭頭所示，相對於只要可執行變更處理便可於小於等於最大寫入時間Tmax1之寫入時間內完成寫入之良好之記憶胞而言，於不可執行變更處理之情形時，寫入可於小於等於最大寫入時間Tmax2之寫入時間內完成，因此可判定為良好之記憶胞。
或者，亦可於第2管理表中，將可執行變更處理之狀態與第1值建立對應，且將不可執行變更處理之狀態與第2值相對於第1值之偏離 值建立對應。即，第2管理表包含以更少之位元數便足夠之偏離值而取代第2值，因此，可降低第2管理表整體之位元數，從而可降低管理資訊記憶電路207i中應儲存第2管理表之區域之資料容量。
例如第2管理表52s亦可具有圖16所示之資料結構。圖16係表示第2管理表52s之資料結構之圖。於最大循環次數欄522s中，記錄有應藉由設定電路207h而設定之最大循環次數Wmax1、或偏離值△Wmax(=Wmax2-Wmax1)。藉由參照第2管理表52s可知，若可執行變更處理(OK)，則應將最大循環次數設定為Wmax1。可知若不可執行變更處理(NG)，則應將最大循環次數設定為Wmax2(=Wmax1+△Wmax)。
例如第2管理表52t亦可具有圖17所示之資料結構。圖17係表示第2管理表52t之資料結構之圖。於最大寫入時間欄522t中，記錄有應藉由設定電路207h而設定之最大寫入時間Tmax1、或偏離值△Tmax(=Tmax2-Tmax1)。藉由參照第2管理表52t可知，若可執行變更處理(OK)，則應將最大寫入時間設定為Tmax1。可知若不可執行變更處理(NG)，則應將最大寫入時間設定為Tmax2(=Tmax1+△Tmax)。
(第2實施形態)
繼而，對第2實施形態之非揮發性記憶體20進行說明。以下，主要說明與第1實施形態不同之部分。
於第2實施形態中，被監視之記憶胞陣列201之特性之資訊藉由寫入至參考資訊區域201f中而被非揮發性保持。具體而言，控制電路207如圖18所示地具有產生電路207u及互補檢查電路207w而不具有斷開偵測電路207d(參照圖2)。圖18係表示第2實施形態之非揮發性記憶體20之構成之圖。
產生電路207u產生包含表示被監視之特性之第1資料及使第1資料邏輯反轉後之第2資料之互補資料。例如於監視電路207b監視循環次數N1(=4)次作為記憶胞陣列201之特性之情形時，表示被監視之特 性之第1資料以二進制形式成為「0100」，因此，使第1資料邏輯反轉後之第2資料以二進制形式成為「1011」，且互補資料成為「10110100」。產生電路207u於第1寫入處理時經由讀寫處理電路207a將已產生之互補資料寫入至參考資訊區域201f中。
互補檢查電路207w於第1寫入處理完成後所進行之下位頁面之資料之讀出處理中，經由讀寫處理電路207a將已寫入至參考資訊區域201f中之互補資料讀出。而且，互補檢查電路207w係檢查被讀出之互補資料是否正確。例如互補檢查電路207w自被讀出之互補資料分別擷取第1資料及第2資料，檢查所擷取之第1資料及第2資料是否處於相互邏輯反轉後之結果。
又，非揮發性記憶體20之動作係如圖19及圖20所示，於以下方面不同於第1實施形態。圖19係表示非揮發性記憶體20之動作之流程圖。圖20係表示第1寫入處理之圖。
若於第1寫入處理之執行時判定為滿足基準，則產生電路207u自監視電路207b接收滿足基準時之特性(例如寫入之循環次數N1)。產生電路207u產生包含表示被監視之特性之第1資料及使第1資料邏輯反轉後之第2資料之互補資料(S12)。產生電路207u於第1寫入處理時經由讀寫處理電路207a將已產生之互補資料寫入至參考資訊區域201f中。
例如，如圖20所示，將各頁面中作為未使用之記憶胞之圖20之右端之記憶胞(參考資訊區域201f)運用為用以儲存被監視之特性之資訊之區域。而且，產生電路207u於進行第1寫入處理中之原本之寫入動作時，亦同時地進行互補資料對參考資訊區域201f之寫入動作。即，於參考之寫入動作中，如圖5中斜線之影線所示，對各頁面中之除右端之記憶胞(參考資訊區域201f)以外之記憶胞進行資料之寫入。相對於此，於原本之寫入動作中，如圖5中斜線之影線所示，對各頁面中之除右端之記憶胞(參考資訊區域201f)以外之記憶胞進行資料之 寫入，並且對右端之記憶胞進行被監視之特性之資訊(例如循環次數N1之資訊)之寫入。
若第1寫入處理完成，則互補檢查電路207w於第1寫入處理完成後所進行之下位頁面之資料之讀出處理中，經由讀寫處理電路207a將已寫入至參考資訊區域201f中之互補資料讀出。而且，互補檢查電路207w檢查被讀出之互補資料是否正確。例如互補檢查電路207w自被讀出之互補資料中分別擷取第1資料及第2資料，檢查已擷取之第1資料及第2資料是否處於相互邏輯反轉後之結果。
判定電路207e係自互補檢查電路207w接收檢查結果，且根據檢查結果，判斷被讀出之互補資料是否正確(S13)。例如判定電路207e於已擷取之第1資料及第2資料處於相互邏輯反轉後之結果之情形時，可判斷被讀出之互補資料正確(S13中為Yes)，因此，判定為可執行變更處理，處理進入S4。判定電路207e於已擷取之第1資料及第2資料不處於相互邏輯反轉後之結果之情形時，可判斷為被讀出之互補資料不正確(於S13為No)，因此，判定為不可執行變更處理，處理進入S6。
如上所述，第2實施形態係於非揮發性記憶體20中，產生電路207u產生包含表示被監視之特性之第1資料及使第1資料邏輯反轉後之第2資料之互補資料，且於第1寫入處理時將該互補資料寫入至參考資訊區域201f中。藉此，可使被監視之記憶胞陣列201之特性之資訊非揮發地保持於參考資訊區域201f。又，互補檢查電路207w係檢查自參考資訊區域201f中讀出之互補資料是否正確。藉此，判定電路207e可根據互補檢查電路207w之檢查結果，判定是否可執行變更處理(智能驗證功能)。
雖然已說明了本發明之若干實施形態，但該等實施形態係作為例示而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且在不脫離發明之要旨之範圍內，可進行各種省 略、替換、變更。該等實施形態及其變化包含於發明之範圍及要旨內，並且包含於申請專利範圍中所記載之發明及與其相等之範圍內。
4‧‧‧驅動控制電路
20‧‧‧非揮發性記憶體((NAND型快閃記憶體)
201‧‧‧記憶胞陣列
201c‧‧‧管理資訊區域
201d‧‧‧資料區域
201e‧‧‧錯誤校正碼區域
201f‧‧‧參考資訊區域
202‧‧‧位元線控制電路
203‧‧‧行解碼器
204‧‧‧資料輸入輸出緩衝器
205‧‧‧資料輸入輸出端子
206‧‧‧字元線控制電路
207‧‧‧控制電路
207a‧‧‧讀寫處理電路
207b‧‧‧監視電路
207c‧‧‧揮發性記憶電路
207d‧‧‧斷開偵測電路
207e‧‧‧判定電路
207f‧‧‧選擇電路
207g‧‧‧變更電路
207h‧‧‧設定電路
207i‧‧‧管理資訊記憶電路
208‧‧‧控制信號輸入端子
ADD‧‧‧位址
ALE‧‧‧位址鎖存賦能
CLE‧‧‧命令鎖存使能
CMD‧‧‧命令
DT‧‧‧資料
WE‧‧‧寫入使能

Claims (20)

  1. 一種非揮發性記憶體，其包括：記憶胞陣列，其包含複數個非揮發性記憶胞；判定部，其判定是否可執行變更處理，該變更處理係變更對上述複數個非揮發性記憶胞之至少一部分之下位頁面執行資料之第1寫入處理時與上述記憶胞陣列之特性相應之、交替地重複進行對於上述複數個非揮發性記憶胞之至少一部分之上位頁面之資料寫入動作及驗證動作之第2寫入處理中之寫入開始電壓之值及寫入電壓之增幅之至少一者；及設定部，其於可執行上述變更處理之情形時，將判斷上述第2寫入處理之可行性之最大值設定為第1值，且於不可執行上述變更處理之情形時，將上述最大值設定為第2值。
  2. 如請求項1之非揮發性記憶體，其中上述最大值包含上述第2寫入處理中之寫入動作及驗證動作之最大重複次數、及上述第2寫入處理之最大時間中之至少一者。
  3. 如請求項2之非揮發性記憶體，其中上述記憶胞陣列之特性係包含滿足上述第1寫入處理中之基準時之寫入動作及驗證動作之重複次數、直至滿足上述第1寫入處理之基準所需之時間、及滿足上述第1寫入處理中之基準時之寫入電壓中之至少一者。
  4. 如請求項1之非揮發性記憶體，其中上述第2值係預先決定為與上述第2值相應之寫入電壓對應於與上述第1值相應之寫入電壓。
  5. 如請求項4之非揮發性記憶體，其中將是否可執行上述變更處理之狀態與對應於應設定成上述最大值之值之資訊建立對應之第2管理表係預先儲存於上述記憶胞陣列中之管理資訊區域，且 上述設定部係參照預先自上述管理資訊區域讀出之上述第2管理表，設定上述最大值。
  6. 如請求項5之非揮發性記憶體，其中於上述第2管理表中，將可執行上述變更處理之狀態與上述第1值建立對應，且將不可執行上述變更處理之狀態與上述第2值建立對應，且上述設定部係參照上述第2管理表，於可執行上述變更處理之情形時，將上述最大值設定為上述第1值，且於不可執行上述變更處理之情形時，將上述最大值設定為上述第2值。
  7. 如請求項5之非揮發性記憶體，其中於上述第2管理表中，將可執行上述變更處理之狀態與上述第1值建立對應，且將不可執行上述變更處理之狀態與上述第2值相對於上述第1值之偏離值建立對應。
  8. 如請求項4之非揮發性記憶體，其更包括變更部，該變更部係於可執行上述變更處理之情形時，按照上述變更處理，進行將上述第2寫入處理中之寫入開始電壓變更為第1電壓值、及將寫入電壓之增幅變更為第1增幅之至少一者，於不可執行上述變更處理之情形時，作為不可時之處理，進行將上述第2寫入處理中之寫入開始電壓變更為低於上述第1電壓值之第2電壓值、及將寫入電壓之增幅變更為小於上述第1增幅之第2增幅之至少一者，上述最大值包含上述第2寫入處理中之寫入動作及驗證動作之最大重複次數，且上述第2值多於上述第1值。
  9. 如請求項8之非揮發性記憶體，其中上述變更部於可執行上述變更處理之情形時，根據上述記憶胞陣列之特性，以上述第2寫入處理所需之時間與目標值實質性一致之方式，進行將上述第2寫入處理中之寫入開始電壓變更為選自複數個第1電壓候補值之上 述第1電壓值、及將寫入電壓之增幅變更為選自複數個第1候補增幅之上述第1增幅之至少一者。
  10. 如請求項9之非揮發性記憶體，其中將上述記憶胞陣列之特性與上述第1電壓候補值或上述第1候補增幅建立對應之第1管理表係預先儲存於上述記憶胞陣列中之管理資訊區域，上述非揮發性記憶體更包括選擇部，該選擇部係於可執行上述變更處理之情形時，參照預先自上述管理資訊區域讀出之上述第1管理表，進行自上述複數個第1電壓候補值中選擇與上述記憶胞陣列之特性相應之上述第1電壓值、及自上述複數個第1候補增幅中選擇與上述記憶胞陣列之特性相應之上述第1增幅之至少一者。
  11. 如請求項10之非揮發性記憶體，其中上述第1管理表係進而將是否可執行上述變更處理之狀態與上述第1電壓候補值、上述第1候補增幅、上述第2電壓值或上述第2增幅建立對應，且上述選擇部於不可執行上述變更處理之情形時，參照上述第1管理表，選擇上述第2電壓值或上述第2增幅。
  12. 如請求項4之非揮發性記憶體，其更包括變更部，該變更部係於可執行上述變更處理之情形時，按照上述變更處理，進行將上述第2寫入處理中之寫入開始電壓變更為第1電壓值、及將寫入電壓之增幅變更為第1增幅之至少一者，於不可執行上述變更處理之情形時，作為不可時之處理，進行將上述第2寫入處理中之寫入開始電壓變更為低於上述第1電壓值之第2電壓值、及將寫入電壓之增幅變更為小於上述第1增幅之第2增幅之至少一者，上述最大值包含上述第2寫入處理之最大時間，且上述第2值長於上述第1值。
  13. 如請求項12之非揮發性記憶體，其中上述變更部於可執行上述 變更處理之情形時，以上述第2寫入處理所需之時間與目標值實質性一致之方式，進行將上述第2寫入處理中之寫入開始電壓變更為選自複數個第1電壓候補值之上述第1電壓值、及將寫入電壓之增幅變更為選自複數個第1候補增幅之上述第1增幅中之至少一者。
  14. 如請求項13之非揮發性記憶體，其中將上述記憶胞陣列之特性與上述第1電壓候補值或上述第1候補增幅建立對應之第1管理表係預先儲存於上述記憶胞陣列中之管理資訊區域，且上述非揮發性記憶體更包括選擇部，該選擇部係於可執行上述變更處理之情形時，參照上述第1管理表，進行自上述複數個第1電壓候補值中選擇與上述記憶胞陣列之特性相應之上述第1電壓值、及自上述複數個第1候補增幅中選擇與上述記憶胞陣列之特性相應之上述第1增幅之至少一者。
  15. 如請求項14之非揮發性記憶體，其中上述第1管理表係進而將是否可執行上述變更處理之狀態與上述第1電壓候補值、上述第1候補增幅、上述第2電壓值或上述第2增幅建立對應，且上述選擇部於不可執行上述變更處理之情形時，參照上述第1管理表，選擇上述第2電壓值或上述第2增幅。
  16. 如請求項1之非揮發性記憶體，其更包括：監視部，其監視對上述非揮發性記憶胞之下位頁面執行資料之第1寫入處理時之上述記憶胞陣列之特性；揮發性記憶部，其保持上述被監視之特性；及斷開偵測部，其偵測上述非揮發性記憶體之電源已斷開；上述判定部係根據上述斷開偵測部之偵測結果，於上述電源未被斷開之情形時，判定為可執行上述變更處理，於上述電源被斷開之情形時，判定為不可執行上述變更處理。
  17. 如請求項16之非揮發性記憶體，其中上述斷開偵測部係藉由偵測保持於上述揮發性記憶部之值是否為0，而偵測上述非揮發性記憶體之電源已斷開。
  18. 如請求項1之非揮發性記憶體，其更包括：監視部，其監視對上述非揮發性記憶胞之下位頁面執行資料之第1寫入處理時之上述記憶胞陣列之特性；產生部，其產生包含表示上述被監視之特性之第1資料及使上述第1資料邏輯反轉之第2資料之互補資料，且於上述第1寫入處理時，將該互補資料寫入至上述記憶胞陣列中之參考資訊區域；及互補檢查部，其將上述被寫入之互補資料讀出，檢查被讀出之互補資料是否正確；上述判定部係根據上述互補檢查部之檢查結果，於上述被讀出之互補資料正確之情形時，判定為可執行上述變更處理，於上述被讀出之互補資料不正確之情形時，判定為不可執行上述變更處理。
  19. 如請求項18之非揮發性記憶體，其中上述互補檢查部係藉由檢查被讀出之第1資料與第2資料是否處於相互邏輯反轉後之結果，而檢查被讀出之互補資料是否正確。
  20. 一種記憶體系統，其包括：如請求項1之非揮發性記憶體；及控制器，其係以進行上述第1寫入處理後進行上述第2寫入處理之方式，控制上述非揮發性記憶體。
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