JP2010033637A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】多値データを記憶する不揮発性半導体記憶装置において、書き込みベリファイ動作を省略する書き込み電圧の印加回数の検証を容易にする。
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値レベルの何れかに対応付けられた多値データを電気的に書き換え可能な複数のメモリセルが、一括して書き込み及び読み出し動作が行われるページ単位に配置されたメモリセルアレイと、前記ページ単位を構成する複数の前記メモリセルに共通接続されたワード線に、所定の電圧幅でステップアップする書き込み電圧または各々の前記閾値レベルに対応する書き込みベリファイ電圧を選択的に印加するロウデコーダと、前記ワード線に書き込み電圧を印加した後、少なくとも1つの前記閾値レベルに対応する書き込みベリファイ電圧を印加し、規定ビット数以上の前記メモリセルが前記閾値レベルに達したか否かの判定処理を行う制御回路と、を具備する。
【選択図】図8
【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値レベルの何れかに対応付けられた多値データを電気的に書き換え可能な複数のメモリセルが、一括して書き込み及び読み出し動作が行われるページ単位に配置されたメモリセルアレイと、前記ページ単位を構成する複数の前記メモリセルに共通接続されたワード線に、所定の電圧幅でステップアップする書き込み電圧または各々の前記閾値レベルに対応する書き込みベリファイ電圧を選択的に印加するロウデコーダと、前記ワード線に書き込み電圧を印加した後、少なくとも1つの前記閾値レベルに対応する書き込みベリファイ電圧を印加し、規定ビット数以上の前記メモリセルが前記閾値レベルに達したか否かの判定処理を行う制御回路と、を具備する。
【選択図】図8
Description
本発明は、不揮発性半導体記憶装置に関する。
NAND型フラッシュメモリ等の不揮発性半導体記憶装置は、一つのメモリセルに記憶するデータの多値化(例えば、8値や16値等)が進むに従い書き込み時間が増大する。書き込み時間が増大する要因は、書き込みデータの多値化に伴って細かい書き込み電圧レベルの設定が必要になること、書き込み電圧レベルの増加に伴って書き込みベリファイ動作の回数が増加することが挙げられる。
多値データを書き込む際に、閾値電圧が低いレベルのデータを書き込む場合は、書き込み電圧を印加する回数が少ないため、書き込みベリファイ動作の回数は少ない。しかし、閾値電圧が高いレベルのデータを書き込む場合は、書き込み電圧を印加する回数が多くなるため、書き込みベリファイ動作の回数も増加する。例えば、16値のデータを記憶可能なNAND型フラッシュメモリに対して全ての閾値レベルを同時に書き込む場合、書き込みベリファイ動作の回数は膨大になり、データ書き込み動作期間の大部分を書き込みベリファイ動作が占めることになりかねない。
書き込みベリファイ動作の回数を低減する書き込み方法は、例えば、特許文献1に記載されたフラッシュメモリの書き込み・消去制御方法や、特許文献2に記載された半導体記憶装置に開示されている。特許文献1では、初回に書き込みベリファイ動作をパスした書き込み電圧の印加回数又は印加時間をフラッシュメモリ内に設定した記憶領域に記憶する。そして、次回以降の書き込み処理時は記憶領域に記憶した初回の情報を用いて書き込みベリファイ動作を実行して、書き込み動作に関わるテスト時間を短縮するようにしている。
また、特許文献2では、メモリセルが所望の閾値電圧に達したかどうかを検証する書き込みベリファイ動作において、メモリセルの一端の電圧を第1の検知レベルに基づき検出する第1の検出回路と、第1の検出回路による検出から所定時間経過後にメモリセルの一端の電圧を第2の検知レベルに基づき検出する第2の検出回路とを用いて、書き込みベリファイに要する時間の増大を抑えている。
特開2001−273792号公報
特開2006−172523号公報
特開2008−4178号公報
本発明は、多値データを記憶する不揮発性半導体記憶装置において、書き込みベリファイ動作を省略する書き込み電圧の印加回数の検証を容易にする不揮発性半導体記憶装置を提供する。
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数の閾値レベルのいずれかに対応付けられた多値データを電気的に書き換え可能な複数のメモリセルが、一括して書き込み及び読み出し動作が行われるページ単位に配置されたメモリセルアレイと、前記ページ単位を構成する複数の前記メモリセルに共通接続されたワード線に、所定の電圧幅でステップアップする書き込み電圧または各々の前記閾値レベルに対応する書き込みベリファイ電圧を選択的に印加するロウデコーダと、前記ワード線に書き込み電圧を印加した後、少なくとも1つの前記閾値レベルに対応する書き込みベリファイ電圧を印加し、規定ビット数以上の前記メモリセルが前記閾値レベルに達したか否かの判定処理を行う制御回路と、を具備し、前記制御回路は、前記判定処理に伴い、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでに要した書き込み電圧の印加回数を計数可能であることを特徴とする。
本発明よれば、書き込みベリファイ動作を省略する書き込み電圧の印加回数の検証を容易にする不揮発性半導体記憶装置を提供することができる。
例えば、8値や16値のデータを記憶可能なNAND型フラッシュメモリでは、書き込み時間を短縮するために、ベリファイ動作を省略する機能(以下、ベリファイスキップ機能という)の提供が望まれる。このベリファイスキップ機能とは、高い閾値レベルのデータを書き込む場合、書き込み電圧を繰り返し印加する必要があるが、最初の何回かの書き込みパルスでは書き込みができていない前提で、書き込みベリファイ動作を省略するというものである。
また、ベリファイスキップ機能では、書き込みベリファイ動作を開始する際の書き込み電圧パルスの設定は書き込む閾値レベルによって可変可能であり、その書き込み電圧パルスの設定を例えばROMフューズ(ROM_FUSE)等に登録可能である。このため、ベリファイスキップ機能を適用することは、書き込み時間の短縮に有効である。
しかし、各閾値レベルのデータ書き込みに対して書き込みベリファイ動作を省略する回数を適切に設定することは困難であり、仮に、書き込みベリファイ動作を省略する回数が適正値よりも多い場合、オーバープログラム(過書き込み)が発生する可能性が高くなる。
以下、本願発明者が見出した上記知見に基づき、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る不揮発性半導体記憶装置はここではNAND型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
(第1の実施の形態)
図1は、本実施の形態に係るNAND型フラッシュメモリ1の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ1は、I/Oコントロール回路12、ロジックコントロール回路13、ステータスレジスタ14、アドレスレジスタ15、コマンドレジスタ16、制御回路17、電圧発生回路18、ロウデコーダ19、ロウアドレスバッファ20、メモリセルアレイ21、センスアンプ回路22、データレジスタ23、カラムデコーダ24、カラムバッファ25、及びパラメータレジスタ26を備える。
図1は、本実施の形態に係るNAND型フラッシュメモリ1の概略構成を示す図である。図1に示すように、NAND型フラッシュメモリ1は、I/Oコントロール回路12、ロジックコントロール回路13、ステータスレジスタ14、アドレスレジスタ15、コマンドレジスタ16、制御回路17、電圧発生回路18、ロウデコーダ19、ロウアドレスバッファ20、メモリセルアレイ21、センスアンプ回路22、データレジスタ23、カラムデコーダ24、カラムバッファ25、及びパラメータレジスタ26を備える。
I/Oコントロール回路12は、データ読み出し時又はデータ書き込み時に、外部入出力端子I/O1〜I/O16とデータレジスタ23との間でデータを授受する。また、I/Oコントロール回路12は、データ読み出し時又はデータ書き込み時に、外部入出力端子I/O1〜I/O16から入力されるアドレスデータをアドレスレジスタ15に出力する。
また、I/Oコントロール回路12は、外部入出力端子I/O1〜I/O16から供給されるコマンドをコマンドレジスタ16に出力する。また、I/Oコントロール回路12は、ステータスレジスタ14から入力されるステータスデータ(チップ内部の種々の状態を外部に知らせるためのデータ)を外部入出力端子I/O1〜I/O16を介して外部のホスト装置(例えば、テスタ等)に出力する。
ロジックコントロール回路13は、外部から入力されるチップイネーブル信号/CE、ライトイネーブル信号/WE、リードイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE、ライトプロテクト信号/WP等の外部制御信号を制御回路17に出力する。
ステータスレジスタ14は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ/ビジー状態のいずれにあるかを示すデータを保持するレディ/ビジーレジスタ、書き込みのパス/フェイルを示すデータを保持する書き込みステータスレジスタを有する。
また、例えば、誤書き込み状態の有無(誤書き込みベリファイのパス/フェイル)を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無(過書き込みベリファイのパス/フェイル)を示すデータを保持する過書き込みステータスレジスタ等を有していてもよい。
アドレスレジスタ15は、I/Oコントロール回路12から入力されるアドレスデータをデコードして、ロウアドレスをロウアドレスバッファ20に出力し、カラムアドレスをカラムバッファ25に出力する。
コマンドレジスタ16は、I/Oコントロール回路12から入力されるコマンドを制御回路17に出力する。
制御回路17は、動作モードに応じてロジックコントロール回路13から入力される外部制御信号、及びコマンドレジスタ16から入力されるコマンドに基づいて、データ書き込み、データ読み出し、及びデータ消去のシーケンス制御を行う。また、制御回路17は、動作モードに応じて、電圧発生回路18、ロウデコーダ19、センスアンプ回路22、データレジスタ23、及びカラムデコーダ24を制御する。
また、制御回路17は、ROM−FUSE21aに記憶されたベリファイスキップ動作に関するパラメータ(閾値レベル毎の規定ビット数)をパラメータレジスタ26に読み出して参照することで、後述するメモリセルアレイ21に対するデータ書き込み動作を検証するシーケンス制御を行う。
更に、制御回路17は、上記データ書き込み動作を検証するシーケンス制御を実行することによってROM−FUSE21aに格納されたパラメータ(閾値レベル毎のベリファイスキップ回数)を、パラメータレジスタ26に読み出して参照することで、データ書き込み動作を行う。
電圧発生回路18は、動作モードに応じて種々の高電圧Vpp(書き込み電圧Vpgm、ベリファイ電圧Vr、書き込みパス電圧Vpass、読み出し電圧Vread等)を発生する回路である。この電圧発生回路18は、制御回路17により制御される。発生した高電圧Vppは、ロウデコーダ19等に転送される。
ロウデコーダ19は、ロウアドレスバッファ20に記憶されたロウアドレス(ページアドレス)に基づいて、メモリセル21のワード線選択とワード線の駆動を行うワード線駆動回路を含む。
ロウアドレスバッファ20は、アドレスレジスタ15から入力されるロウアドレスを記憶する。
メモリセルアレイ21は、複数のNANDセルユニット(図示せず)を配列して構成される。各NANDセルユニットは、複数の電気的に書き換え可能な不揮発性メモリセルと、その両端をそれぞれビット線とソース線に接続するための選択ゲートトランジスタを有する。メモリセルの制御ゲートは、各々のNANDセルユニットにおいて、それぞれ異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。
ワード線を共有するメモリセルの集合は、データ書き込み/読み出しの単位となるページを構成する。選択ゲート線に挟まれた複数のワード線に接続されるメモリセルの集合は、データ消去の単位となるメモリブロックを構成する。本実施の形態のメモリセルは、複数の閾値レベルに応じた多値データ(例えば、8値、16値等)が電気的に書き換え可能な不揮発性メモリセルである。
また、メモリセルアレイ21内には、複数のメモリセルの一部を利用してROM−FUSE21aが割り当てられている。ROM−FUSE(設定部)21aは、NAND型フラッシュメモリ1の各種動作シーケンスを制御する際に用いられるパラメータ等が記憶される領域である。
本実施の形態では、上記データ書き込み動作を検証するシーケンス制御において用いるパラメータ(閾値レベル毎の規定ビット数)をROM−FUSE21aに記憶するものとする。また、上記データ書き込み動作を検証するシーケンス制御を実行することによって得られたパラメータ(閾値レベル毎のベリファイスキップ回数)を、ROM−FUSE21aに記憶するものとする。なお、パラメータ情報は、ROM−FUSE21aに限らず、電気フューズ、レーザーフューズ等の手段を用いて記憶されていてもよい。
センスアンプ回路22は、データ読み出し時、ロウデコーダ19及びカラムデコーダ24により選択された不揮発性メモリセルに記憶されたデータを読み出してデータレジスタ23に出力する。
データレジスタ23は、I/Oコントロール回路12との間を、8ビット又は16ビットのバス幅で利用可能なI/Oバスにより接続されている。データレジスタ23は、データ読み出し時、センスアンプ回路22により読み出されたデータを、I/Oコントロール回路12を介して入出力端子I/O1〜I/O16に出力する。また、データレジスタ23は、データ書き込み時、外部のホスト装置から入出力端子I/O1〜I/O16及びI/Oコントロール回路12を介してロードされる書き込みデータを、センスアンプ回路22に出力する。
カラムデコーダ24は、カラムバッファ25に記憶されたカラムアドレスに基づいて、メモリセルアレイ21内のビット線を選択する。
カラムバッファ25は、アドレスレジスタ15から入力されるカラムアドレスを記憶する。
パラメータレジスタ26は、各種動作シーケンスを実行する際にROM−FUSE21aに記憶されたパラメータを一時的に記憶するレジスタである。パラメータレジスタ26は、後述する閾値レベル毎の規定ビット数を格納するクライテリア保存用レジスタ(第1の記憶部)R1(n)、閾値レベル毎のベリファイスキップ回数を格納するベリファイスキップ回数保存用レジスタ(第2の記憶部)R2(n)を含む。例えば、NAND型フラッシュメモリ1の電源投入時に、ROM−FUSE21aに記憶されたパラメータがパラメータレジスタ26に格納される。
次に、メモリセルアレイ21内のメモリセルに書き込まれる多値データの閾値分布の例を図2と図3に示す。図2は8値の閾値分布を示す図である。図3は16値の閾値分布を示す図である。図2に示す8値の場合、その閾値レベルはLevel0〜Level7まで8分割される。なお、閾値レベルLevel0は消去状態に対応する。また、図2において、各閾値レベルLevel0〜Level7に対応する書き込みベリファイ電圧V0〜V7を示す。
図3に示す16値の場合、その閾値レベルはLevel0〜LevelF(Fは16進数)まで16分割される。なお、閾値レベルLevel0は消去状態に対応する。また、図3において、各閾値レベルLevel0〜LevelFに対応する書き込みベリファイ電圧V0〜VFを示す。
NAND型フラッシュメモリ1では、ホスト装置からのデータ書き込み要求に応じて、書き込みデータの値に応じた閾値レベルが割り当てられる。このような多値記憶方式では、各閾値レベルの分布を狭くし、各閾値レベルを明確に分離することが重要になる。
図2及び図3に示した8値や16値の多値記憶方式では、それぞれの閾値レベルをより狭い範囲に分布させる必要がある。このため、データ書き込みを制御する際は、書き込み電圧を徐々にステップアップしながら各メモリセルに印加する方法を採る。この時、ある書き込み電圧を印加した後、次の書き込み電圧を印加するまでの間に、各々の閾値レベルに応じた書き込みベリファイ電圧を各メモリセルに印加して所望の閾値レベルに達したか否かをチェックする書き込みベリファイ動作も行われる。そして、各メモリセルが所望の閾値レベルに達するまで書き込み電圧をステップアップしながら書き込みベリファイ電圧をメモリセルに印加する動作が繰り返し行われる。
上述したように多値データの書き込み動作において、閾値レベルが低いデータを書き込む場合は、書き込み電圧を印加する回数が少なく書き込みベリファイ動作の回数は少ない。しかし、閾値レベルが高いデータを書き込む場合は、書き込み電圧を印加する回数が多く、書き込みベリファイ動作の回数も増加する。8値や16値のデータを記憶可能なNAND型フラッシュメモリでは、高い閾値レベルのデータを書き込む場合、書き込み電圧を繰り返し印加する必要があるため、本実施の形態に係るNAND型フラッシュメモリ1は、最初の何回かの書き込みパルスでは書き込みができていない前提で書き込みベリファイを省略するベリファイスキップ機能を実装して、書き込みベリファイ動作の回数を低減する。
このベリファイスキップ動作の具体例を図4及び図5に示す。図4は、16値データに対応する各閾値レベルLevel1〜LevelFの書き込みを行う際のベリファイスキップ動作を模式的に示す図である。なお、書き込み前のメモリセルは全て閾値レベルLevel0に設定されている。図4において「P」は書き込み動作を示す。図4中の左端部から右端部に遷移するに従って、多値データとして16値データの各ビットに対する書き込み動作が行われる場合を示している。また、図4中の上部から下部に遷移するに従って、各ビットデータの書き込み動作の際に、各閾値レベルLevel1〜LevelFの書き込みベリファイ動作が行われる場合を示している。図5は、図4の動作例に対応する書き込み電圧パルスと書き込みベリファイ電圧パルスの一例を示す図である。
図4及び図5では、16値データに対応する各閾値レベルLevel1〜LevelFの書き込み動作において、閾値レベル毎に書き込みベリファイ動作を省略した場合の一例を示している。この場合、閾値レベル毎に書き込みベリファイ動作を省略する回数がROM−FUSE21aに登録されており、これをパラメータレジスタ26に読み出した値を参照することで、多値データの書き込み動作に要する時間を短縮することが可能になる。
例えば、1回目の書き込み動作「P」を行った後は、レベルLevel1の書き込みベリファイ動作のみを行い、レベルLevel2〜LevelFまでの書き込みベリファイ動作は省略する。2回目の書き込み動作「P」を行った後は、レベルLevel1〜Level2の書き込みベリファイ動作を行い、レベルLevel3〜LevelFまでの書き込みベリファイ動作は省略する。以下同様に、書き込みパルスを印加する毎に、書き込みベリファイ動作の対象とする閾値レベルを1つずつ増加させる。即ち、図4の場合、レベルLevel1の書き込みベリファイ動作省略回数は0回、レベルLevel2の書き込みベリファイ動作省略回数は1回、レベルLevel3の書き込みベリファイ動作省略回数は2回であり、以下同様である。
しかし、上述したように、閾値レベル毎にベリファイ動作を省略する回数を適正値に決定することは困難であった。すなわち、メモリセルアレイ21内の各メモリセルの特性は均一ではなく、所望の閾値レベルに達するまでに必要な書き込みパルスの印加回数にバラツキがある。このため、予め設定したベリファイスキップ回数が、あるメモリセルに対して適正値であったとしても、他のメモリセルに対してはオーバープログラム(過書き込み)不良となる可能性がある。このオーバープログラムが発生すると、例えば、図6に波線で示すように8値データの各閾値レベルLevel0〜Level7の分布が広がり、各閾値レベルを明確に分離することが難しくなる。
そこで、本実施の形態のNAND型フラッシュメモリ1では、後述する書き込み動作検証処理に際して、次のような動作を実行する。NAND型フラッシュメモリ1は、閾値レベル毎にベリファイスキップ回数を決定する際の基準となる規定ビット数を予めROM−FUSE21aに設定し、書き込み動作時に閾値レベル毎に規定ビット数以上のメモリセルが書き込みベリファイ電圧に達したか否かを判定し、規定ビット数に達するまでにメモリセルに印加した書き込み電圧の印加回数を計数しこれを出力する。この検証動作により、メモリセルアレイ21に対して閾値レベル毎にベリファイスキップ回数の適正値を決定することを可能にする。
次に、上記書き込み検証動作の詳細について説明する前に、メモリセルアレイ21に対する書き込み動作と書き込みベリファイ動作の概要について、図7を参照して説明する。図7は、メモリセルアレイ21に対する書き込み動作と書き込みベリファイ動作の概要を模式的に示す図である。図7では、外部のホスト装置から入力される書き込みデータDをメモリセルアレイ21内のあるNANDページPx(ページ単位)に書き込む場合を示している。
図7に示すベリファイ用ラッチ回路31は、図1のセンスアンプ回路22に含まれる回路である。このベリファイ用ラッチ回路31は、書き込みデータをメモリセルアレイ21内のあるNANDページPxに書き込む際に、メモリセル毎に閾値レベルをベリファイした結果をセットするための回路である。
図7において、まず、外部のホスト装置から書き込み要求コマンド(書き込み先アドレスを含む)と書き込みデータDがNAND型フラッシュメモリ1に入力される。NAND型フラッシュメモリ1では、書き込み要求コマンドに応じて書き込みデータDをメモリセルアレイ21内の書き込み先であるNANDページPxに書き込む動作が実行される。この時、書き込みデータDは、NANDページPx内の全メモリセル(全ビット)に対して同時に書き込まれるものとする。
NAND型フラッシュメモリ1は、書き込みデータDを書き込む際に、書き込み電圧Vpgmを所定の電圧幅でステップアップしながらNANDページPx内の全メモリセルに印加する。この時、NAND型フラッシュメモリ1は、書き込み電圧Vpgmを印加する毎に、書き込みデータDの閾値レベルに応じた書き込みベリファイ電圧Vrを各メモリセルに印加して、各メモリセルが所望の閾値レベルに達した否か(パス/フェイル)をチェックする書き込みベリファイ動作を実行する。
そして、NAND型フラッシュメモリ1は、上記書き込みベリファイ動作によりパスと判定(閾値レベルに達した)したメモリセルは、ベリファイ用ラッチ回路31内の対応するビットを「1」にセットする。また、NAND型フラッシュメモリ1は、上記書き込みベリファイ動作によりフェイルと判定(閾値レベルに達していない)したメモリセルは、ベリファイ用ラッチ回路31内の対応するビットを「0」にセットする。
上記書き込み動作と書き込みベリファイ動作により、NANDページPx内では、図中の左端と左端から5番目に位置する各メモリセルがデータ「1」から「0」に書き換えられた状態を示している。NANDページPx内の他のメモリセルは、ベリファイの結果がフェイルであるため、データ「1」のままである。
以上の動作概要は、データDの書き込み対象としたNANDページPx内においてメモリセル毎に書き込み速度にバラツキがあることを示している。すなわち、NANDページPx内の複数のメモリセルのうち、最初にデータ「0」に書き換えられるメモリセルは最も書き込みが早いメモリセルであり、最後にデータ「0」に書き換えられるメモリセルは最も書き込みが遅いメモリセルとなる。これは、所望の閾値レベルに達するまでに必要な書き込み電圧Vpgmの印加回数がメモリセル毎に異なることを示している。
なお、このようなNANDページPx内のメモリセル毎の書き込み速度のバラツキを検証する技術として、例えば、特開2008−4178号に開示されたものがある。本実施の形態において、主制御回路17は、NANDページPx内で書き込みベリファイ動作の結果パスと判定されたビット数(または、フェイルと判定されたビット数)を検知可能な構成とされている。
また、図7では、書き込みデータDが全て「0」である場合を示したが、後述する書き込み動作検証処理において、外部のホスト装置から入力される書き込みデータは「0」と「1」の出現はランダムであるとする。NAND型フラッシュメモリ1にランダムデータを入力する場合、メモリセルに書き込まれるデータは、全閾値レベルLevel0〜LevelFが均等に分散した状態となることが予想される。
本実施の形態では、書き込み動作検証処理における書き込みデータがランダムデータであることを前提として、ベリファイスキップ回数を決定するためのクライテリア値が設定されるものとする。更に、例えば、閾値レベル毎に書き込み速度にバラツキがある場合は、このバラツキを考慮してクライテリア値が設定されるものとする。
また、NAND型フラッシュメモリ1では、メモリセルアレイ21内に含まれる全NANDPxページに対する書き換え回数が平均化するように書き込み動作が行われるものとする。これは、NAND型フラッシュメモリを有するメモリシステムでは一般に、ウェアレベリング処理等によって、各ブロックの書き換え回数が平均化されているからである。従って、以下に示す書き込み動作検証動作では、メモリセルアレイ21内の全NANDページPxに対して、共通のベリファイスキップ回数を設定する場合について説明する。
次に、NAND型フラッシュメモリ1において実行される書き込み動作検証処理について図8に示すフローチャートを参照して説明する。以下に示す書き込み動作検証処理は、例えば、製品出荷前のテスト工程の一環として行われるシーケンスであり、本シーケンスの適用により、各々のデバイスについて適切なベリファイスキップ回数を設定することが可能となる。なお、以下に示す書き込み動作検証処理は、製品出荷後に、NAND型フラッシュメモリ1が自動的に行う事としてもよい。
図8に示す書き込み動作検証処理では、書き込みデータの閾値レベルn毎に、ベリファイスキップ回数を決定する際に基準となるクライテリア値(規定ビット数)Bを設定するクライテリア保存用レジスタR1(n)が用いられる。また、図8に示す書き込動作検証処理では、書き込みデータの閾値レベルn毎に、規定ビット数B分のベリファイがパスするまでに必要な書き込みパルスの印加回数から1を引いた数を保存するベリファイスキップ回数保存用レジスタR2(n)が用いられる。クライテリア保存用レジスタR1(n)が保持する値は、ROM−FUSE21a内に格納されている。
図9(A)に示すクライテリア保存用レジスタR1(n)では、例えば、規定ビット数B=6として、Bit「1」とBit「2」の各々に「1」を設定した場合を示す。この場合、閾値レベルnの書き込みに際して、6ビット以上の書き込みが終了したか否か(6ビット以上書き込みベリファイ動作をパスしたか否か)を、後述する書き込み動作検証処理において判定する。なお、本実施の形態ではクライテリア保存用レジスタR1(n)が8ビットで構成される場合を示したが、実際に保持すべき値の範囲に応じて適宜設定すればよい。
また、図9(B)に示すベリファイスキップ回数保存用レジスタR2(n)では、初期値が0に設定され、以下の書き込動作検証処理において、各閾値レベルn(n:1〜15)の書き込みデータに対して規定ビット数B以上のメモリセルがパスするまでに必要とした書き込みパルスの印加回数から1を引いた数(書き込みベリファイ動作を省略する回数:ベリファイスキップ回数)が保存される。なお、本実施の形態ではベリファイスキップ回数保存用レジスタR2(n)が8ビットで構成される場合を示したが、実際に保持すべき値の範囲に応じて適宜設定すればよい。
図8において、NAND型フラッシュメモリ1内の制御回路17は、閾値レベルLeveln(但し、n:1〜15)を「1」に設定する(ステップS101)。
次いで、制御回路17は、上記ROM−FUSE21aから閾値レベルLevelnに対応する規定ビット数Bを読み出し、クライテリア保存用レジスタR1(n)に設定する(ステップS102)。
次いで、制御回路17は、閾値レベルLevelnのベリファイスキップ回数を保存するための、ベリファイスキップ回数保存用レジスタR2(n)の保持する値を“0”にリセットする(ステップS103)。
次いで、制御回路17は、nが「15」より小さいか否かを確認する(ステップS104)。即ち、全閾値レベルについて、クライテリア保存用レジスタR1(n)の設定が終了したか否かを判定する。
nが「15」より小さい場合(ステップS104:YES)、制御回路17は、クライテリア保存用レジスタR1(n)とベリファイスキップ回数保存用レジスタR2(n)との各nを「n=n+1」して(ステップS105)、ステップS102に戻る。
制御回路17は、上記ステップS102〜ステップS105の処理を繰り返し実行することにより、閾値レベルLevel1〜LevelFに各々対応する規定ビット数Bの設定用のレジスタR1(1)〜R1(15)と、ベリファイスキップ回数の設定用のレジスタR2(1)〜R2(15)との値を設定する。
次いで、制御回路17は、書き込みパルスの印加回数NをN=0に設定する(ステップS106)。書き込みパルスの印加回数NをN=0に設定後、ホスト装置(例えば、外部テスタ)は書き込みデータDをNAND型フラッシュメモリ1に入力する。なお、書き込みデータはNAND型フラッシュメモリ内部に設けられたテスト回路が生成してもよい。
次いで、制御回路17はロウデコーダ19を制御し、書き込み電圧Vpgmをワード線を介してNANDページPx内の各メモリセルに印加し(ステップS107)、書き込み電圧Vpgmの印加回数Nをアップカウント(N=N+1)する(ステップS108)。
次いで、制御回路17は、閾値レベルLevel1〜LevelFに各々対応する書き込みベリファイ電圧Vrを順にNANDページPx内の各メモリセルに印加して、閾値レベルLevel1〜LevelFの書き込みベリファイ動作を行う(ステップS109)。書き込み動作検証処理では、通常のデータ書き込み動作とは異なり、書き込みベリファイ動作の省略は行わず、書き込み電圧Vpgmの印加後、各々の閾値レベルnの書き込みベリファイ動作を閾値電圧の低い順に行う。
次いで、制御回路17は、n=1に設定し(ステップS110)、nが「16」より小さいか否かを確認する(ステップS111)。
nが「16」より小さい場合(ステップS111:YES)、制御回路17は、閾値レベルLevelnの規定ビット数B=6とベリファイパスしたビット数とを比較して、ベリファイパスしたビット数が規定ビット数B以上であるか否かを判定する(ステップS112)。
ベリファイパスしたビット数が規定ビット数B以上である場合(ステップS112:YES)、ベリファイスキップ回数保存用レジスタR2(n)の保持する値がR2(n)=0か否かを確認する(ステップS113)。
ベリファイスキップ回数保存用レジスタR2(n)の保持する値がR2(n)=0である場合(ステップS113:Yes)、すなわち、ベリファイスキップ回数保存用レジスタR2(n)に検証処理の結果が設定されていない場合、制御回路17は、規定ビット数B以上のビットがベリファイパスした時の書き込みパルスの印加回数“N”から“1”を引いた値、すなわち、“N−1(ベリファイスキップ回数)”をベリファイスキップ回数保存用レジスタR2(n)に格納する(ステップS114)。
この場合、ベリファイスキップ回数を、書き込みパルスの印加回数Nから1を引いた値である“N−1”としたのは、印加回数N以下で書き込みが終了したメモリセルが、N+1回目の書き込みパルスの印加によりオーバープログラムとなる可能性を排除するためである。この時、閾値レベルLevel1に対応するベリファイスキップ回数保存用レジスタR2(1)には、規定ビット数B=6に達するまでに印加された書き込みパルスの印加回数Nから“1”を引いた値、“N−1”が格納される。このベリファイスキップ回数保存用レジスタR2(1)には、以降、ベリファイスキップ回数は格納されない。
また、ステップS112においてベリファイパスしたビット数が規定ビット数B以上でない場合(ステップS112:NO)、又は、ベリファイスキップ回数保存用レジスタR2(n)の保持する値がR2(n)=0でない場合(ステップS113:No)、制御回路17は、nをアップカウント(n=n+1)し(ステップS115)、所定の電圧幅だけステップアップした書き込み電圧Vpgmを、NANDページPx内の各メモリセルに印加して、ステップS111に戻る。
ステップS111において、nは“2”であり「16」より小さいため、制御回路17は、閾値レベルLevel2に対応する上記ステップS112〜ステップS114の処理を繰り返し実行する。その結果、閾値レベルLevel2に対応するベリファイスキップ回数保存用レジスタR2(1)には、規定ビット数B=6に達するまでに必要とした書き込みパルスの印加回数Nから“1”を引いた値、“N−1”が格納される。
このベリファイスキップ回数保存用レジスタR2(2)には、以降、ベリファイスキップ回数は格納されない。以降、制御回路17は、nが「16」になるまで、上記ステップS111〜ステップS115の処理を繰り返し実行する。その結果、閾値レベルLevel3〜LevelFに各々対応するベリファイスキップ回数保存用レジスタR2(3)〜R2(15)には、規定ビット数B=6に達するまでに印加された書き込みパルスの印加回数Nから“1”を引いた値、“N−1”が各々格納される。
ステップS111において、nが「16」になると、制御回路17は、閾値レベルLevel1〜LevelFに対して、NANDページPx内の全ビットのベリファイ動作がパスしたか否かをチェックする(ステップS116)。
閾値レベルLevel1〜LevelFに対するベリファイ動作がパスしていない場合(ステップS116:NO)、制御回路17は、ステップS107に戻り、上記ステップS107〜ステップS115の処理を繰り返し実行する。
また、閾値レベルLevel1〜LevelFに対するベリファイ動作がパスしている場合(ステップS116:YES)、制御回路17は、書き込動作検証処理を終了する。
上記書き込み動作検証処理を終了した後、制御回路17は、閾値レベルLevel1〜LevelF毎に、ベリファイスキップ回数保存用レジスタR2(1)〜R2(15)に保存したベリファイスキップ回数“N−1”をROM−FUSE21aに格納する。これによりベリファイスキップ回数が不揮発に記憶される。従って、NAND型フラッシュメモリ1の出荷後、主制御回路17がベリファイスキップ回数を参照して書き込み動作を行うことが可能となる。
具体的には、NAND型フラッシュメモリ1の主制御回路17は、電源投入時にROM−FUSE21aに格納されたベリファイスキップ回数“N−1”をベリファイスキップ回数保存用レジスタR2(n)に読み出す。主制御回路17は、ホスト装置から書き込みコマンドの入力を受けた場合、このベリファイスキップ回数を参照して、データ書き込み動作を行う。
以上のように、第1の実施の形態に係るNAND型フラッシュメモリ1では、多値データの閾値レベルn毎に規定ビット数Bを予め設定する。主制御回路17は、書き込み動作検証処理において多値データの閾値レベルnに対して書き込みベリファイ動作を実行し、規定ビット数B以上のビットの書き込みベリファイ動作がパスするまでの書き込みパルスの印加回数Nを計数する。そして、書き込みパルスの印加回数Nから1を引いた値(ベリファイスキップ回数)を保存するようにした。
したがって、多値データの書き込み動作におけるベリファイスキップ回数を検証することが容易になる。その結果、出荷前のNAND型フラッシュメモリ1に対して適切なベリファイスキップ回数を設定することが可能になり、NAND型フラッシュメモリ1の性能向上を図ることができる。即ち、オーバープログラムが発生しない範囲での適切なベリファイスキップ回数を設定することで、書き込み速度を向上させることが可能となる。
また、第1の実施の形態に係るNAND型フラッシュメモリ1では、NANDページPx内で閾値レベルnに書き込むビットの内、最初に書き込みベリファイ動作をパスした(最も早く書き込みされた)メモリセルを検出し、各NANDページPxに印加した書き込みパルスの印加回数Nminを閾値レベル毎に出力するようにしてもよい。
また、NANDページPx内で閾値レベルnに書き込むビットの内、最後に書き込みベリファイ動作をパスした(最も遅く書き込みされた)メモリセルを検出し、各NANDページPxに印加した書き込みパルスの印加回数Nmaxを閾値レベル毎に出力するようにしてもよい。
また、NANDページPx内で閾値レベルnに書き込むビットの内、最初に書き込みベリファイ動作をパスしたメモリセル及び最後に書き込みベリファイ動作をパスしたメモリセルの両方を検出し、各NANDページPxに印加した書き込みパルスの印加回数Nmin,Nmaxを閾値レベル毎に出力するようにしてもよい。
外部のホスト装置では、NAND型フラッシュメモリ1から受け付けた各書き込みパルスの印加回数Nmin,Nmaxに応じて、出荷前のNAND型フラッシュメモリ1に対して閾値レベル毎のベリファイスキップ回数を設定するようにしてもよい。
また、第1の実施の形態では、書き込み動作検証処理においてNAND型フラッシュメモリ1にランダムデータを入力する事としたが、必ずしもこれに限定されない。例えば、同一のワード線に接続された全メモリセルに同一の閾値レベルのデータを書き込み、ベリファイスキップ回数を決定してもよい。この場合、同一のワード線に接続される全メモリセルを全て同一の閾値レベルに書き込む事を前提として、適切なクライテリア値を定めればよい。
また、上記書き込み動作検証処理は、単一のNANDページPxに対してのみ実行してもよいし、ブロック内の複数のNANDページPxに対して実行し、得られた結果の統計値を用いることとしてもよい。また、複数のブロックに対して同様の書き込み動作検証処理を実行してもよい。
また、クライテリア値及びベリファイスキップ回数を一時的に格納する記憶部は、必ずしもレジスタに限定されず、NAND型フラッシュメモリ1の動作時に、制御回路17が参照することが可能であればよい。
また、出荷前のテスト工程においてのみ上記書き込み動作検証処理を行い、出荷後の動作において規定ビット数を保持する必要がない場合は、規定ビット数をROM−FUSE21aに格納しなくともよい。即ち、書き込み動作検証処理において規定ビット数を参照し、規定ビット数分のビットの書き込みベリファイ動作がパスするまでの書き込みパルスの印加回数Nを計数可能であればよい。
また、本実施の形態では、消去状態である閾値レベルLevel0以外の、閾値レベルLevel1〜LevelFの書き込み動作及び書き込みベリファイ動作について説明したが、消去動作中のソフトプログラムにおいても、同様に適切なベリファイスキップ回数を設定することが可能である。
消去動作直後のメモリセルの閾値分布は、各々のメモリセルの特性バラツキにより、深く(閾値が相対的に低電圧側)消去されたメモリセルと、浅く(閾値が相対的に高電圧側)消去されたメモリセルとが混在した状態であり、その閾値分布は広い。消去状態としてこのような広い閾値分布を有するメモリセルに対して書き込み動作を行うと、書き込み後の閾値分布も広がる傾向がある。
従って、NAND型フラッシュメモリ1では、消去後のメモリセルに対して弱い書き込み電圧を印加して、深く消去されたメモリセルの閾値分布を書き戻す作業が行われる。この消去後の書き戻し動作をソフトプラグラムと称する。このようなソフトプログラムにおいても、ベリファイスキップ回数を適切に設定することが可能である。
また、NAND型フラッシュメモリ1を制御するフラッシュコントローラを備えるメモリシステムの場合、NAND型フラッシュメモリ1がフラッシュコントローラに対して、閾値レベル毎に規定ビット数B以上のビットの書き込みベリファイ動作がパスするまでに印加された書き込みパルスの計数結果を出力し、フラッシュコントローラ側で適切なベリファイスキップ回数を設定可能な構成としてもよい。このような場合であっても、NAND型フラッシュメモリ1の書き込みパフォーマンスを最適化することが可能である。
(第2の実施の形態)
第2の実施の形態では、出荷後、NAND型フラッシュメモリ1内で、予め定められた規定書き換え回数に応じてベリファイスキップ回数を自動的に変更する例を説明する。
第2の実施の形態では、出荷後、NAND型フラッシュメモリ1内で、予め定められた規定書き換え回数に応じてベリファイスキップ回数を自動的に変更する例を説明する。
第1の実施の形態で述べた通り、NAND型フラッシュメモリを含むメモリシステム(メモリカード、SSD:Solid State Drive等)では、メモリセルアレイを構成する各々のブロックの書き換え回数(例えば、ブロック毎の消去回数で規定する)が平均化されるようにデータ管理が行われる。従って、ページ毎の書き換え回数は実質的に均一化されている。即ち、あるNANDページPxの書き換え回数が規定書き換え回数に達した場合、その他のNANDページPxの書き換え回数もほぼ同様の時期に規定書き換え回数に達する事が予想される。
以下、上記NAND型フラッシュメモリの特徴点に着目して、メモリセルの書き込み特性の経時変化に対応した適切なベリファイスキップ回数を設定する方法について説明する。なお、第2の実施の形態に係るNAND型フラッシュメモリ1の構成は、図1に示したものと同様であるため、その図示及び構成説明は省略する。
図1のNAND型フラッシュメモリ1内のROM−FUSE21aには、第1の実施の形態と同様に、クライテリア保存用レジスタR1(n)に設定される規定ビット数Bと、ベリファイスキップ回数保存用レジスタR2(n)に設定されるベリファイスキップ回数とが記憶されている。これらのパラメータ値は、例えば、出荷前のテスト工程における書き込み動作検証処理で予め設定された値である。
本実施の形態では、このクライテリア保存用レジスタR1(n)とベリファイスキップ回数保存用レジスタR2(n)とに加えて、規定回数書き換え後のベリファイスキップ回数保存用レジスタR3(第3の記憶部)(n)を備える点で、第1の実施の形態と相違する。ベリファイスキップ回数保存用レジスタR3(n)は、例えば、ベリファイスキップ回数保存用レジスタR2(n)と同様の構成を有する。
図10(A)は、図9(B)に示したベリファイスキップ回数保存用レジスタR2(n)と同様のものである。但し、既に出荷前の書き込み動作検証処理に基づいて、ベリファイスキップ回数が設定されている。本実施の形態では、例えば、ベリファイスキップ回数“N−1(n)”=8として、Bit「3」に「1」を設定した場合を示す。即ち、初期設定では、閾値レベルnの書き込みにおいて、最初の8回は書き込みが出来ていない前提で書き込みベリファイ動作を省略する。
図10(B)は、NANDページPxの書き換え回数NRが、規定書き換え回数NPに達した後のベリファイスキップ回数保存用レジスタR3(n)の例を示す。このレジスタR3(n)では、書き換え回数NRが、例えば、規定書き換え回数NP=500回に達した時に、上記書き込み動作検証処理を再度実行することにより、ベリファイパスしたビット数が規定ビット数Bに達した時の書き込みパルスの印加回数Nから1を引いた値、即ち更新されたベリファイスキップ回数が保存される。
この場合、ベリファイスキップ回数“N−1(n)”=4として、Bit「2」に「1」を設定した場合を示す。即ち、規定書き換え回数NP=500回の書き換えを行った後は、閾値レベルnの書き込みにおいて、最初の4回は書き込みが出来ていない前提で書き込みベリファイ動作を省略する。このように、規定回数書き換え後のベリファイスキップ回数として、初期設定におけるベリファイスキップ回数とは異なる値を設定可能な構成とされている。
次に、NAND型フラッシュメモリ1内の制御回路17において実行されるベリファイスキップ変更処理について図11に示すフローチャートを参照して説明する。
図11において、NAND型フラッシュメモリ1内の制御回路17は、外部からのデータ書き込み要求に対するメモリセルアレイ21内のNANDページPx毎にデータ書き換え動作を監視する(ステップS201)。
制御回路17は、あるNANDページPxにおいてデータ書き換え動作が発生したことを検出すると(ステップS201:YES)、そのNANDページPxに対応する書き換え回数NRのカウンタをカウントアップ(NR=NR+1)する(ステップS202)。
次いで、制御回路17は、カウントアップした書き換え回数NRが上記規定書き換え回数NPを超えたか否かをチェックする(ステップS203)。
制御回路17は、書き換え回数NRが規定書き換え回数NPを超えていないと判定した場合(ステップS203:NO)、ステップS201に戻る。
また、制御回路17は、書き換え回数NRが規定書き換え回数NPを超えていると判定した場合(ステップS203:YES)、図8に示した書き込み動作検証処理を実行する(ステップS204)。
制御回路17は、書き込み動作検証処理を再度実行することにより新たに得られたベリファイスキップ回数を、図10(B)に示すベリファイスキップ回数保存用レジスタR3(n)に設定する。制御回路17は、以降のデータ書き込み動作では、ベリファイスキップ回数保存用レジスタR2(n)に保持された値ではなく、ベリファイスキップ回数保存用レジスタR3(n)に保持された値を使用するようにベリファイスキップの設定を変更して(ステップS205)、本処理を終了する。
なお、ベリファイスキップ回数保存用レジスタR3(n)に保持された値は、電源入力が断たれた場合にその情報が失われてしまうため、電源断の前等の任意のタイミングで、ROM−FUSE21aに記憶する。これにより、次回以降、NAND型フラッシュメモリ1を起動した際には、ROM−FUSE21aに記憶されたベリファイスキップ回数を、ベリファイスキップ回数保存用レジスタに読み出して参照することが可能となる。
また、ベリファイスキップ回数保存用レジスタR2(n)とベリファイスキップ回数保存用レジスタR3(n)との2つのレジスタを設けることで、規定書き換え回数に達したNANDページPxと、規定回数に達していないNANDページPxとで互いに異なるベリファイスキップ回数を用いてデータ書き込み動作を行うことも可能である。
また、NANDページPxの書き換え回数NRを、例えば、当該NANDページPxを含むブロックの消去回数と定義した場合、NAND型フラッシュメモリ1内部の何れかのブロックの消去回数が500回に達した場合に、書き込み動作検証処理を実行し、ベリファイスキップ回数を更新すればよい。
NAND型フラッシュメモリは、一般的にデータの書き換えを繰り返すことにより書き込み速度が速くなる傾向にある。この性質のため、出荷当時のNAND型フラッシュメモリに設定されるベリファイスキップ回数は、将来的な書き込み速度が早くなることを見込んで少なめに設定されている。これは、出荷からあまり時間の経過していない段階では、NAND型フラッシュメモリの書き込み速度を不必要に抑制することとなる。
一方で、本実施の形態に係るNAND型フラッシュメモリ1は、上記のベリファイスキップ変更処理を実行することにより、規定書き換え回数NPに適した場合のベリファイスキップ回数を適宜設定することが可能になる。その結果、出荷後の書き換え動作の繰り返しによって生じたメモリセルの特性変化に対応して、適切なベリファイスキップ回数を再設定することができるため、NAND型フラッシュメモリ1の性能向上を図ることができる。
なお、図11に示したベリファイスキップ変更処理は、書き換え回数NRが「500」に達した時に実行するようにしてもよいし、また、例えば、一定の規定書き換え回数NPに達したことを繰り返し判定する度に実行するようにしてもよい。更に、例えば、「1000」、「2000」等のように複数の規定書き換え回数NPを設定し、書き換え回数NRが複数の規定書き換え回数NPに達したことを判定する度にベリファイスキップ変更処理を実行するようにしてもよい。
なお、第2の実施の形態では、上記図11に示したベリファイスキップ回数の変更処理に限るものではない。例えば、メモリセルアレイ21内に予め書き換えストレスを印加したリファレンスユニットを設けておき、このリファレンスユニットにおいて書き込み検証動作で検証した規定ビット数B以上の書き込みパルスの印加回数Nを設定するようにしてもよい。
以上、本願発明の説明を行ったが、本願発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
1…NAND型フラッシュメモリ、17…制御回路、21…メモリセルアレイ、21a…ROM−FUSE、26…パラメータレジスタ、R1(n)…クライテリア保存用レジスタ、R2(n)…ベリファイスキップ回数保存用レジスタ、R3(n)…ベリファイスキップ回数保存用レジスタ。
Claims (5)
- 複数の閾値レベルのいずれかに対応付けられた多値データを電気的に書き換え可能な複数のメモリセルが、一括して書き込み及び読み出し動作が行われるページ単位に配置されたメモリセルアレイと、
前記ページ単位を構成する複数の前記メモリセルに共通接続されたワード線に、所定の電圧幅でステップアップする書き込み電圧または各々の前記閾値レベルに対応する書き込みベリファイ電圧を選択的に印加するロウデコーダと、
前記ワード線に書き込み電圧を印加した後、少なくとも1つの前記閾値レベルに対応する書き込みベリファイ電圧を印加し、規定ビット数以上の前記メモリセルが前記閾値レベルに達したか否かの判定処理を行う制御回路と、を具備し、
前記制御回路は、前記判定処理に伴い、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでに要した書き込み電圧の印加回数を計数可能であることを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでに要した書き込み電圧の印加回数の計数結果に基づいて、前記ページ単位に対する書き込み動作において、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでは書き込みベリファイ電圧の印加を省略することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 少なくとも1つの前記閾値レベルについて、前記判定処理で参照される前記規定ビット数を設定可能な第1の記憶部と、
前記規定ビット数が設定される前記閾値レベルについて、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでに要した書き込み電圧の印加回数から1を引いた値を設定可能な第2の記憶部と、を更に具備し、
前記制御回路は、前記第2の記憶部に保持された値を書き込みベリファイ電圧の印加を省略するベリファイスキップ回数として参照することを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記ページ単位の書き換え回数を計数して規定書き換え回数に達したページを検知すると、前記判定処理を再度実行し、前記ベリファイスキップ回数を変更することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 前記ページ単位の書き換え回数が前記規定書き換え回数に達した後に、前記規定ビット数以上の前記メモリセルが前記閾値レベルに達するまでに要した書き込み電圧の印加回数から1を引いた値を設定可能な第3の記憶部と、を更に具備し、
前記制御回路は、前記ページ単位の書き換え回数が前記規定書き換え回数に達した後に、前記第3の記憶部に保持された値を前記ベリファイスキップ回数として参照することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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- 2008-07-25 JP JP2008192556A patent/JP2010033637A/ja active Pending
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