TWI794901B - 半導體記憶裝置 - Google Patents

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日商鎧俠股份有限公司
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Abstract

實施方式的非揮發性記憶體2包括：記憶體單元陣列23，包括多個記憶體單元電晶體MT；多個字元線WL，與多個記憶體單元電晶體MT的多個閘極分別連接；VPGM監視器34，與多個字元線WL的至少一個連接；以及定序器27。定序器27於資料寫入記憶體單元陣列23中時，當對選自多個字元線WL中的選擇字元線WLs施加寫入電壓VPGM時，利用VPGM監視器34來檢測選擇字元線WLs的電壓，判定所檢測到的檢測電壓DV是否達到規定值。

Description

半導體記憶裝置
本申請案以根據2021年02月18日提出申請並先行實施的日本專利申請案第2021-024460號的優先權的利益為基礎，且謀求其利益，其內容整體藉由引用而包含於本申請案中。 本發明的實施方式是有關於一種半導體記憶裝置。
存在省略驗證動作的半導體記憶裝置。
發明的實施方式的目的在於提供一種寫入性能提高的半導體記憶裝置。
一實施方式的半導體記憶裝置包括：記憶體單元陣列，包括多個記憶體單元電晶體；多個字元線，與所述多個記憶體單元電晶體的多個閘極分別連接；電壓檢測電路，與所述多個字元線的至少一個連接；以及控制電路，於資料寫入所述記憶體單元陣列中時，當對選自所述多個字元線中的選擇字元線施加寫入電壓時，利用所述電壓檢測電路來檢測所述選擇字元線的電壓，進行所檢測到的檢測電壓是否達到規定值的判定。
根據所述結構，可提供一種寫入性能提高的半導體記憶裝置。
以下，參照圖式來對實施方式進行說明。（記憶體系統的結構）
圖1是記憶體系統的方塊圖。本實施方式的記憶體系統包括記憶體控制器1及非揮發性記憶體2。記憶體系統能夠與主機連接。主機例如為個人電腦、行動終端機等電子設備。
非揮發性記憶體2是非揮發地記憶資料的半導體記憶裝置，例如包括與非（NAND）型快閃記憶體。本實施方式中，將非揮發性記憶體2設為包括每個記憶體單元電晶體MT能夠記憶1 比特（bit）的記憶體單元電晶體MT的NAND記憶體，即1 bit/Cell（單層單元，SLC：Single Level Cell）的NAND記憶體來說明，但並不限定於此。
例如，非揮發性記憶體2亦可為包括每個記憶體單元電晶體MT能夠記憶2 bit或3 bit的記憶體單元電晶體MT的NAND記憶體，即2 bit/Cell（MLC：Multiple Level Cell，多層單元）或者3 bit/Cell（TLC：Triple Level Cell，三層單元）等多值單元的NAND記憶體。非揮發性記憶體2被三維化。
記憶體控制器1與非揮發性記憶體2經由NAND匯流排而連接。記憶體控制器1根據來自主機的寫入請求而控制資料於非揮發性記憶體2中的寫入。另外，記憶體控制器1根據來自主機的讀出請求而控制資料自非揮發性記憶體2中的讀出。記憶體控制器1包括：隨機存取記憶體（Random Access Memory，RAM）11、處理器12、主機介面13、錯誤檢查與校正（Error Check and Correct，ECC）電路14以及記憶體介面15。RAM 11、處理器12、主機介面13、ECC電路14及記憶體介面15相互藉由內部匯流排16而相互連接。
主機介面13將自主機接收的請求、作為用戶資料的寫入資料等輸出至內部匯流排16。另外，主機介面13將自非揮發性記憶體2中讀出的用戶資料、來自處理器12的應答等發送至主機。
記憶體介面15基於處理器12的指示，來控制用戶資料等對非揮發性記憶體2的寫入處理以及自非揮發性記憶體2中的讀出處理。
RAM 11暫時保存至將自主機接收的用戶資料記憶於非揮發性記憶體2中為止。RAM 11暫時保存至將自非揮發性記憶體2中讀出的資料發送至主機為止。RAM 11例如為靜態隨機存取記憶體（Static Random Access Memory，SRAM）或動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）等通用記憶體。
處理器12總括地控制記憶體控制器1。處理器12例如為中央處理單元（Central Processing Unit，CPU）、微處理單元（Micro Processing Unit，MPU）等。處理器12於自主機經由主機介面13接收請求的情況下，根據此請求來進行控制。例如，處理器12根據來自主機的請求，將用戶資料於非揮發性記憶體2中的寫入指示於記憶體介面15。另外，處理器12根據來自主機的請求，將用戶資料自非揮發性記憶體2中的讀出指示於記憶體介面15。
處理器12針對RAM 11中所積累的用戶資料，來決定非揮發性記憶體2上的保存區域（以下稱為記憶體區域）。用戶資料經由內部匯流排16而保存於RAM 11。處理器12對於作為寫入單位的頁面單位的資料、即頁面資料實施記憶體區域的決定。本說明書中，將保存於非揮發性記憶體2的1頁中的用戶資料定義為單元資料。單元資料例如由ECC電路14進行符號化而成為符號語，保存於非揮發性記憶體2中。
此外，符號化並非必需。記憶體控制器1亦可不進行符號化而將單元資料保存於非揮發性記憶體2中，但於圖1中，示出進行符號化的結構來作為一結構例。於記憶體控制器1不進行符號化的情況下，頁面資料與單元資料一致。另外，可基於一個單元資料來生成一個符號語，亦可基於分割單元資料而成的分割資料而生成一個符號語。另外，亦可使用多個單元資料來生成一個符號語。
處理器12對每個單元資料決定寫入目標的非揮發性記憶體2的記憶體區域。於非揮發性記憶體2的記憶體區域中分配物理位址。處理器12使用物理位址來管理單元資料的寫入目標的記憶體區域。處理器12為了對所決定的記憶體區域的物理位址進行指定，將用戶資料寫入非揮發性記憶體2中，而對記憶體介面15發出指示。處理器12對用戶資料的理論位址（主機所管理的理論位址）與物理位址的對應進行管理。處理器12於接收到包括來自主機的理論位址的讀出請求的情況下，確定與理論位址對應的物理位址並指定物理位址，而對記憶體介面15指示用戶資料的讀出。
ECC電路14將保存於RAM 11中的用戶資料進行符號化而生成符號語。另外，ECC電路14將自非揮發性記憶體2中讀出的符號語進行解碼。
圖1中，示出記憶體控制器1分別包括ECC電路14及記憶體介面15的結構例。然而，ECC電路14亦可內藏於記憶體介面15。另外，ECC電路14亦可內藏於非揮發性記憶體2。
於自主機接收到寫入請求的情況下，記憶體控制器1以如下方式來運作。處理器12將寫入資料暫時記憶於RAM 11。處理器12將儲存於RAM 11的資料讀出，並輸入至ECC電路14。ECC電路14將所輸入的資料進行符號化，將符號語提供給記憶體介面15。記憶體介面15將所輸入的符號語寫入至非揮發性記憶體2。
於自主機接收到讀出請求的情況下，記憶體控制器1以如下方式來運作。記憶體介面15將自非揮發性記憶體2中讀出的符號語提供給ECC電路14。ECC電路14將所輸入的符號語進行解碼，將所解碼的資料儲存於RAM 11。處理器12將儲存於RAM 11的資料經由主機介面13而發送至主機。（非揮發性記憶體的結構）
圖2是非揮發性記憶體2的方塊圖。非揮發性記憶體2包括：邏輯控制電路21、輸入輸出電路22、記憶體單元陣列23、感測放大器24、列解碼器25、暫存器26、定序器27、電壓生成電路28、位址解碼器29、驅動器30、輸入輸出用焊盤組群31、邏輯控制用焊盤組群32、以及電源輸入用端子組群33。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排而連接於記憶體控制器1。輸入輸出電路22在與記憶體控制器1之間，經由NAND匯流排來收發訊號DQ（例如DQ0～DQ7）。
邏輯控制電路21自記憶體控制器1經由NAND匯流排接收：外部控制訊號（例如晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫入賦能訊號/WE、讀出賦能訊號RE、讀出賦能訊號/RE、以及寫保護訊號/WP）。另外，邏輯控制電路21經由NAND匯流排，而對記憶體控制器1發送就緒/忙碌訊號R/B。
邏輯控制電路21若接收來自記憶體控制器1的外部控制訊號，則根據外部控制訊號而對輸入輸出電路22輸出內部控制訊號。
輸入輸出電路22根據來自邏輯控制電路21的內部控制訊號，而將自輸入輸出用焊盤組群31輸入的資料向感測放大器24內的資料鎖存電路XDL及暫存器26輸出。另外，將來自多個資料鎖存電路XDL或者暫存器26的資料輸出至輸入輸出用焊盤組群31。
記憶體單元陣列23包括多個記憶體單元電晶體MT（圖4）。記憶體單元陣列23如後所述包括多個區塊（記憶體區塊）BLK。多個區塊BLK分別包括多個記憶體單元電晶體（記憶體單元）MT。於記憶體單元陣列23中，為了控制對記憶體單元電晶體MT施加的電壓，而配設多個位元線、多個字元線、以及源極線等。關於各區塊BLK的具體結構將於後述。
輸入輸出用焊盤組群31為了在與記憶體控制器1之間進行包含資料的各訊號的收發，而包括與訊號DQ＜7：0＞、以及資料選通訊號DQS、資料選通訊號/DQS對應的多個端子（焊盤）。
邏輯控制用焊盤組群32為了在與記憶體控制器1之間進行各訊號的收發，而包括與晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、以及寫保護訊號/WP對應的多個端子（焊盤）。附記於訊號名的「/」表示低態有效（active low）。
訊號/CE能夠選擇非揮發性記憶體2。訊號CLE能夠將作為訊號DQ而發送的指令鎖存於指令暫存器。訊號ALE能夠將作為訊號DQ而發送的位址鎖存於位址暫存器。訊號/WE能夠寫入。訊號RE能夠讀出。訊號/WP禁止寫入及刪除。訊號R/B表示：非揮發性記憶體2為就緒狀態（能夠接收來自外部的命令的狀態），或者為忙碌狀態（無法接收來自外部的命令的狀態）。記憶體控制器1能夠藉由接收訊號R/B來獲知非揮發性記憶體2的狀態。
電源輸入用端子組群33為了自外部對非揮發性記憶體2供給各種運作電源，而包括將電源電壓Vcc、電源電壓VccQ、電源電壓Vpp及接地電壓Vss輸入的多個端子。電源電壓Vcc是作為運作電源而通常自外部提供的電路電源電壓，例如輸入3.3 V左右的電壓。電源電壓VccQ例如輸入1.2 V的電壓。電源電壓VccQ是於記憶體控制器1與非揮發性記憶體2之間收發訊號時使用。電源電壓Vpp是電壓高於電源電壓Vcc的電源電壓，例如輸入12 V的電壓。
感測放大器24自暫存器26中接收行位址，將此行位址進行解碼。感測放大器24基於經解碼的行位址，來選擇任一種位元線BL（圖4）。另外，感測放大器24於資料的讀出時，對自記憶體單元電晶體MT讀出至位元線BL的資料進行檢測及放大。另外，感測放大器24於資料的寫入時，將寫入資料傳送至位元線BL。
感測放大器24包括：感測放大器單元組群24A以及資料暫存器24B。感測放大器單元組群24A包括與多個位元線BL對應的多個感測放大器單元SAU。
圖3是感測放大器24的方塊圖。圖3表示記憶體單元電晶體MT為三層單元（Triple Level Cell，TLC）的情況。如圖所示，感測放大器24包括分別設置於每個位元線BL的多個感測單元SAU（SAU0～SAU（K-1））。
多個感測單元SAU分別包括：感測放大器部SA、兩個資料鎖存電路（以下，亦僅稱為資料鎖存）ADL及SDL。資料鎖存電路ADL暫時保存寫入資料。即，資料鎖存電路ADL用於利用記憶體控制器1來對非揮發性記憶體2寫入資料。
資料暫存器24B包括多個資料鎖存電路XDL。
該些感測放大器部SA、資料鎖存電路ADL及資料鎖存電路SDL是以能夠相互收發資料的方式，藉由匯流排而連接。而且，此匯流排進而連接於資料鎖存電路XDL。
感測放大器24包括分別保存1頁資料的多個資料鎖存電路ADL、XDL、SDL。
此外，於記憶體單元電晶體MT為多值單元、例如TLC（Triple Level Cell）的情況下，資料鎖存電路除了包括資料鎖存電路ADL以外，亦如虛線所示，更包括資料鎖存電路BDL、資料鎖存電路CDL。於此情況下，資料鎖存電路ADL、資料鎖存電路BDL、資料鎖存電路CDL用於記憶體單元電晶體MT保持2位元以上的資料的多值運作用途。即，資料鎖存電路ADL用於保持下級頁面。資料鎖存電路BDL用於保持中級頁面。資料鎖存電路CDL用於保持上級頁面。此外，感測放大器單元SAU所包括的資料鎖存電路的數量能夠根據一個記憶體單元電晶體MT所保持的位元數來任意地變更。
感測放大器部SA於讀出動作時，對所對應的位元線BL中讀出的資料進行檢測，來判定資料為「0」資料抑或是「1」資料。另外，感測放大器部SA於寫入動作時，基於寫入資料來對位元線BL施加電壓。
資料暫存器24B於資料的讀出時，暫時保持由感測放大器24所檢測的資料，且將其串列地傳送至輸入輸出電路22。另外，資料暫存器24B於資料的寫入時，暫時保持自輸入輸出電路22中串列地傳送的資料，且將其傳送至感測放大器24。資料暫存器24B包括SRAM等。
資料暫存器24B包括與多個感測放大器單元SAU對應的數量的資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路22。資料鎖存電路XDL是用於感測放大器24與外部的資料傳送的電路，暫時保持自輸入輸出電路22輸送的寫入資料，另外，暫時保持自感測放大器單元SAU輸送的讀出資料。更具體而言，輸入輸出電路22與多個感測放大器單元SAU之間的資料傳送是經由1頁的多個資料鎖存電路XDL來進行。輸入輸出電路22所接收的寫入資料經由資料鎖存電路XDL而傳送至資料鎖存電路ADL。藉由感測放大器部SA來讀出的讀出資料經由資料鎖存電路XDL而傳送至輸入輸出電路22。
列解碼器25自暫存器26中接收列位址，且將此列位址進行解碼。列解碼器25基於經解碼的列位址來進行字元線的選擇運作。而且，列解碼器25對所選擇的區塊，傳送寫入動作、讀出動作及刪除動作所必需的多個電壓。
暫存器26包括：指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2的運作所必需的資料。暫存器26例如包括SRAM。
作為控制電路的定序器27自暫存器26接收指令，且根據基於此指令的時序來控制非揮發性記憶體2。
電壓生成電路28自非揮發性記憶體2的外部接收電源電壓，且使用此電源電壓，來生成寫入動作、讀出動作及刪除動作所必需的多個電壓。電壓生成電路28將所生成的電壓，經由驅動器30而供給至記憶體單元陣列23、感測放大器24及列解碼器25等。
位址解碼器29根據來自定序器27的控制訊號，依序參照暫存器26的位址資料，將此位址資料進行解碼，來控制與位址資料對應的多個訊號線的狀態。此處，位址解碼器29將與位址資料對應的電壓選擇線設為「H」狀態，且將其以外的區塊選擇線BSL（圖4）及電壓選擇線VSL（圖4）設為「L」狀態。
驅動器30基於暫存器26內的區塊位址BA及頁面位址PA，來生成各種電壓訊號，對經由列解碼器25而選擇的區塊BLK供給各種電壓。
驅動器30包括多個VPGM監視器34。各VPGM監視器34設置於總體字元線。各VPGM監視器34是與各字元線WL連接，對各字元線WL的電壓進行檢測的電壓檢測電路。總體字元線是對多個區塊BLK供給訊號的字元線。各VPGM監視器34是根據來自定序器27的控制訊號，對供給至各字元線WL的寫入時的程式電壓VPGM進行檢測的檢測電路。各VPGM監視器34可為進行類比電壓彼此的比較的電路，亦可為將電壓轉換為數位值來進行數位值彼此的比較的電路。各VPGM監視器34可於定序器27的控制下，將所檢測到的電壓值輸出至定序器27。
圖4是非揮發性記憶體2的電路圖。
如上所述，記憶體單元陣列23包括多個（圖4中為三個）的區塊BLK。記憶體單元陣列23的各區塊BLK包括多個（圖4中為三個）的字串單元SU。圖4中，僅示出一個字串單元SU的結構，但其他的字串單元SU亦包括同樣的結構。各字串單元SU包括多個記憶體字串MS（圖4中為四個）。此處，各記憶體字串MS為NAND字串。各記憶體字串MS的一端經由位元線BL而連接於周邊電路PC。各記憶體字串MS的另一端經由共用的源極線SL而連接於周邊電路PC。此外，圖4中，僅示出一個區塊BLK的結構，但其他的區塊BLK亦包括同樣的結構。
各記憶體字串MS包括串聯地連接於位元線BL與源極線SL之間的汲極選擇電晶體STD、多個記憶體單元電晶體MT以及源極選擇電晶體STS。以下，將汲極選擇電晶體STD以及源極選擇電晶體STS亦簡稱為選擇電晶體。
各記憶體單元電晶體MT是包括作為通道區域來發揮功能的半導體層、包含電荷累積膜的閘極絕緣膜、以及閘極電極的電解效應型的電晶體。記憶體單元電晶體MT的臨限值電壓根據電荷累積膜中的電荷量而變化。記憶體單元電晶體MT能夠記憶1位元或多個位元的資料。於各記憶體單元電晶體MT的閘極電極連接有字元線WL。於各區塊BLK內，各字元線WL於多個字串單元SU間共用。即，多個字元線WL分別與一個區塊BLK中的全部字串單元SU共通地連接。
選擇電晶體STD、選擇電晶體STS是包括作為通道區域來發揮功能的半導體層、閘極絕緣膜以及閘極電極的電場效應型的電晶體。於汲極選擇電晶體STD的閘極電極連接有汲極選擇閘極線SGD。於源極選擇電晶體STS的閘極電極連接有源極選擇閘極線SGS。汲極選擇閘極線SGD是與每個字串單元SU對應而設置。各汲極選擇閘極線SGD是與一個字串單元SU中的全部記憶體字串MS共通地連接。源極選擇閘極線SGS是與一個區塊BLK中的全部記憶體字串MS共通地連接。
周邊電路PC包括：感測放大器24、列解碼器25、暫存器26（圖2）、定序器27、電壓生成電路28、位址解碼器29及驅動器30。
列解碼器25包括與多個區塊BLK對應的多個區塊選擇電路41。各區塊選擇電路41包括多個區塊選擇電晶體42。此外，圖4中，僅示出與一個區塊BLK對應的區塊選擇電路41的結構，但其他的區塊選擇電路41亦包括同樣的電路結構。多個區塊選擇電晶體42是與多個汲極選擇閘極線SGD、多個（圖4中為5根）的字元線WL以及源極選擇閘極線SGS對應而設置。
區塊選擇電晶體42是電場效應型的耐壓電晶體。各區塊選擇電晶體42的一端是與所對應的汲極選擇閘極線SGD、所對應的字元線WL或者源極選擇閘極線SGS電性連接。各區塊選擇電晶體42的另一端是與所對應的配線CG電性連接。一個區塊選擇電路41內的各區塊選擇電晶體42的閘極電極是與來自位址解碼器29的所對應的區塊選擇線BSL共通地連接。
驅動器30包括多個電壓選擇電路43、43w。如圖4所示，驅動器30包括與多個選擇閘極線SGD對應的多個電壓選擇電路43。另外，驅動器30包括與多個字元線WL對應的多個電壓選擇電路43w。進而，驅動器30包括與選擇閘極線SGS對應的電壓選擇電路43。
各電壓選擇電路43、43w包括多個（此處，三個）的電壓選擇電晶體44。此外，圖4中，僅示出兩個電壓選擇電路43w的電路結構，但各電壓選擇電路43、43w的電路結構亦相同。各電壓選擇電晶體44為電場效應型的耐壓電晶體。
電壓選擇電路43的各電壓選擇電晶體44的一端連接於配線CG。電壓選擇電路43w的各電壓選擇電晶體44的一端經由VPGM監視器34而連接於配線CG。
即，各電壓選擇電晶體44的一端經由所對應的配線CG及所對應的區塊選擇電晶體42，而與所對應的字元線WL或者選擇閘極線SGC、選擇閘極線SGS電性連接。
各電壓選擇電晶體44的另一端與所對應的運作電壓生成單元45連接。如圖4所示，各電壓選擇電晶體44的另一端與所對應的運作電壓輸出端子28a電性連接。
各電壓選擇電晶體44的閘極電極與所對應的電壓選擇線VSL連接。
電壓生成電路28包括多個（此處為三個）的運作電壓生成單元45。於各運作電壓生成單元45連接有例如電源電壓Vcc、電源電壓Vss的供給端子。各運作電壓生成單元45為如下電路：根據來自定序器27的控制訊號，於對於記憶體單元陣列23的讀出動作、寫入動作及刪除動作時，依序生成對源極線SL、各字元線WL及各選擇閘極線SGD、SGS施加的運作電壓，且輸出至多個運作電壓輸出端子28a。
另外，雖未圖示，但各運作電壓生成單元45根據來自定序器27的控制訊號，亦依序生成對各位元線BL施加的運作電壓，且輸出至各位元線BL。
多個區塊選擇線BSL及多個電壓選擇線VSL連接於位址解碼器29。位址解碼器29根據來自定序器27的控制訊號，依序參照暫存器26的位址資料，將此位址資料進行解碼，將與位址資料對應的多個區塊選擇線BSL以及多個電壓選擇線VSL的一部分設為「H」狀態，將其他的多個區塊選擇線BSL以及其他的多個電壓選擇線VSL設為「L」狀態。
定序器27將保持於暫存器26中的指令依序解碼，向感測放大器24、列解碼器25、驅動器30及電壓生成電路28輸出內部控制訊號。
另外，定序器27適當地將表示自體狀態的狀態資料輸出至暫存器26。例如，於寫入時序或者刪除時序的執行時，將表示寫入時序或刪除時序是否正常結束的資訊作為狀態資料而輸出。（運作）
其次，對本實施方式的記憶體系統的運作進行說明。
於資料的寫入時，驅動器30的各電壓選擇電晶體44根據來自定序器27的控制訊號而成為導通或關斷狀態。藉由各電壓選擇電晶體44的導通及關斷，對各字元線WL及選擇閘極線SGD、選擇閘極線SGS施加規定的電壓。
例如，對被選為資料的寫入對象的字元線WL（以下將選擇字元線稱為WLs）施加規定的程式電壓VPGM。
圖5是表示寫入動作的處理的流程圖。圖6是表示於施加程式電壓VPGM時的選擇字元線WLs的電壓以及由VPGM監視器34所檢測的檢測電壓DVT1的圖。
步驟S1對選擇字元線WLs施加規定的程式電壓VPGM。將對選擇字元線WLs施加的實際的電壓設為電壓DV。
步驟S2於程式電壓VPGM的施加後，檢測經過一定時間後的選擇字元線WLs的電壓。定序器27經由控制訊號線LC，對設置於選擇字元線WLs的VPGM監視器34進行控制，來檢測程式電壓VPGM施加後的選擇字元線WLs的電壓。如圖6所示，於自程式電壓VPGM的施加時機T0起經過規定時間Tp後的檢測時機T1，定序器27對選擇字元線WLs的電壓進行檢測來設為檢測電壓DVT1。規定時間Tp經預先設定。本實施方式中，對選擇字元線WLs的電壓進行檢測的時機僅為一次。
步驟S3判定由VPGM監視器34所檢測的檢測電壓DVT1是否超過規定值TH。規定值TH經預先設定，寫入至非揮發性記憶體2的規定的記憶區域。定序器27預先讀出規定值TH。
規定值TH是於超過此規定值TH的電壓施加於選擇字元線WLs時，假設於各記憶體單元電晶體MT中累積所需的電荷量而預先設定的電壓。
於檢測電壓DVT1超過規定值TH的情況（S3：是（YES））下，定序器27結束圖5的處理。
於檢測電壓DVT1未超過規定值TH的情況（S3：否（NO））下，步驟S4將狀態不良輸出至記憶體控制器1。具體而言，定序器27將表示程式狀態不良的狀態資料寫入至暫存器26。
於步驟S3之後，步驟S5執行壞區塊處理。壞區塊處理是如下處理：將包括於步驟S1中施加程式電壓VPGM的選擇字元線WLs的區塊隨後作為壞區塊（即缺陷區塊）來處理。
於步驟S5之後，定序器27結束圖5的寫入處理。
此外，此處，定序器27執行S1～S5的處理，但亦可藉由與定序器27不同的其他電路，來執行S1～S5的處理的全部或者一部分。
使用圖6，對步驟S3進行更詳細的說明。圖6中，於選擇字元線WLs的電壓DV如實線所示般變化的情況下，由於檢測電壓DVT1超過規定值TH（S3：是（YES）），故而定序器27結束圖5的寫入處理。
圖6中，於選擇字元線WLs的電壓DV如雙點劃線所示般變化的情況下，由於檢測電壓DVT1未超過規定值TH（S3：否（NO）），故而定序器27將狀態不良通知給記憶體控制器1（S4），執行壞區塊處理而結束圖5所示的寫入處理。
此外，上文所述的示例中，各VPGM監視器34設置於各字元線WL中的總體字元線，但亦可設置於各字元線WL中的局部字元線。局部字元線是與各區塊BLK對應的字元線。
圖7是本實施方式的其他例的非揮發性記憶體2的方塊圖。圖8是本實施方式的其他例的非揮發性記憶體2的電路圖。圖7及圖8中，對與圖2及圖4相同的構成元件標註相同的符號。圖7及圖8中，圖4中的各VPGM監視器34設置於各區塊BLK內的每個局部字元線。圖7中，多個VPGM監視器34設置於記憶體單元陣列23與列解碼器25之間，作為VPGM監視器部35而示出。
VPGM監視器34設置於列解碼器25與記憶體單元陣列23之間且局部字元線WL。即，各VPGM監視器34設置於各局部字元線WL。
各VPGM監視器34經由控制訊號線LC，藉由定序器27來控制，將檢測電壓輸出至定序器27。
定序器27控制與選擇字元線WLs對應的VPGM監視器34，可獲得檢測電壓DVT1。定序器27中的處理與圖5相同。
因此，根據本實施方式，於記憶體系統中，由於在寫入動作中未執行驗證動作，故而可高速地進行資料的寫入。因此，根據本實施方式，可提供寫入性能提高的半導體記憶裝置。（變形例1）
所述實施方式中，各記憶體單元電晶體MT是能夠記憶1位元資料的SLC，但亦可為能夠記憶2位元以上的資料的多值單元。於各記憶體單元電晶體MT為多值單元的情況下，與檢測電壓DVT1進行比較的規定值成為多個。
圖9是表示變形例1的寫入動作的處理的流程圖。
此處，對各記憶體單元電晶體MT為能夠記憶2位元資料的MLC的例子進行說明。由於各記憶體單元電晶體MT為MLC，故而各記憶體單元電晶體MT可具有四個等級。因此，規定值成為三個。四個等級為Er、A、B、C，規定值成為第一規定值至第三規定值TH1～TH3。
步驟S11對選擇字元線WLs施加規定的程式電壓VPGM（A～C）。規定的程式電壓VPGM（A～C）例如為記憶體單元電晶體MT的臨限值電壓成為等級Er與等級A之間的電壓VA以上的電壓。
步驟S12對施加程式電壓VPGM後的選擇字元線WLs的電壓進行檢測。定序器27經由控制訊號線LC，對設置於選擇字元線WLs的VPGM監視器34進行控制，來檢測施加程式電壓VPGM後的選擇字元線WLs的電壓。
步驟S13判定由VPGM監視器34所檢測的檢測電壓DVT1是否超過規定值TH1。規定值TH1是於超過此規定值TH1的電壓施加於選擇字元線WLs時，假設與等級A對應的規定的電荷量累積於各記憶體單元電晶體MT中而預先設定的電壓。TH1替換為圖6中的TH。
於檢測電壓DVT1超過規定值TH1的情況（S13：是（YES））下，步驟S14對選擇字元線WLs施加規定的程式電壓VPGM（B～C）。規定的程式電壓VPGM（B～C）例如為記憶體單元電晶體MT的臨限值電壓達到等級A與等級B之間的電壓VB以上的電壓。
於檢測電壓DVT1未超過規定值TH1的情況（S13：否（NO））下，步驟S4將狀態不良輸出至記憶體控制器1。於步驟S4之後，步驟S5執行壞區塊處理。
於步驟S5之後，定序器27結束圖9的寫入處理。
於步驟S4之後，步驟S15對施加程式電壓VPGM後的選擇字元線WLs的電壓進行檢測。定序器27經由控制訊號線LC，對設置於選擇字元線WLs的VPGM監視器34進行控制，來檢測施加程式電壓VPGM後的選擇字元線WLs的電壓。
步驟S16判定由VPGM監視器34所檢測的檢測電壓DVT1是否超過規定值TH2。規定值TH2是於超過此規定值TH2的電壓施加於選擇字元線WLs時，假設與等級B對應的規定的電荷量累積於各記憶體單元電晶體MT中而預先設定的電壓。TH2替換為圖6中的TH。
於檢測電壓DVT1超過規定值TH2的情況（S16：是（YES））下，步驟S17對選擇字元線WLs施加規定的程式電壓VPGM（C）。規定的程式電壓VPGM（C）例如為記憶體單元電晶體MT的臨限值電壓成為等級B與等級C之間的電壓VC以上的電壓。
於檢測電壓DVT1未超過規定值TH2的情況（S16：否（NO））下，定序器27執行步驟S4及步驟S5的處理。於步驟S5之後，定序器27結束圖9的寫入處理。
於步驟S17之後，步驟S18對施加程式電壓VPGM後的選擇字元線WLs的電壓進行檢測。定序器27經由控制訊號線LC，對設置於選擇字元線WLs的VPGM監視器34進行控制，來檢測施加程式電壓VPGM後的選擇字元線WLs的電壓。
步驟S19判定由VPGM監視器34所檢測的檢測電壓DVT1是否超過規定值TH3。規定值TH3是於超過此規定值TH3的電壓施加於選擇字元線WLs時，假設與等級C對應的規定的電荷量累積於各記憶體單元電晶體MT中而預先設定的電壓。TH3替換為圖6中的TH。
於檢測電壓DV超過規定值TH3的情況（S19：是（YES））下，定序器27結束圖9的處理。
於檢測電壓DVT1未超過規定值TH3的情況（S19：否（NO））下，定序器27執行步驟S4及步驟S5的處理。於步驟S5之後，定序器27結束圖9的寫入處理。
如以上所述，於多個記憶體單元電晶體MT分別為能夠記憶多個位元資料的多值單元的情況下，為了將多個位元資料加以區別，規定值為多個，定序器27判定檢測電壓DVT1是否達到多值的每一個。
以上的示例中，各記憶體單元電晶體MT能夠記憶2位元資料，但各記憶體單元電晶體MT為能夠記憶3位元以上的資料的TLC、QLC、PLC等的情況下，本實施方式亦同樣能夠適用。（變形例2）
所述實施方式中，於寫入動作中在程式動作之後，於未進行驗證動作的情況下檢測選擇字元線WLs的電壓來判定寫入的成否，但寫入動作亦可不包括驗證動作。
圖10是表示與本變形例2有關的定序器27中的寫入動作的流程圖。
步驟S21對選擇字元線WLs施加規定的程式電壓VPGM。
步驟S22中對所寫入的資料執行驗證動作。
步驟S23中進行驗證動作的結果為，判定所選擇的記憶體單元電晶體MT是否達到驗證等級，即是否通過驗證。所謂所選擇的記憶體單元電晶體MT達到驗證等級，意指資料寫入至所選擇的記憶體單元電晶體MT中。
因此，於通過驗證的情況（S23：是（YES））下，定序器27結束處理。
於未通過驗證的情況（S23：否（NO））下，步驟S24再次對選擇字元線WLs施加規定的程式電壓VPGM。
步驟S25對施加程式電壓VPGM後的選擇字元線WLs的電壓進行檢測。定序器27對設置於選擇字元線WLs的VPGM監視器34（或35）進行控制，來檢測施加程式電壓VPGM後的選擇字元線WLs的電壓。
定序器27判定由VPGM監視器34所檢測的檢測電壓DVT1是否超過規定值TH（S26）。
於檢測電壓DVT1超過規定值TH的情況（S26：是（YES））下，定序器27結束圖10的寫入處理。
於檢測電壓DVT1未超過規定值TH的情況（S26：否（NO））下，步驟S4中將狀態不良輸出至記憶體控制器1，步驟S5中執行壞區塊處理。
即，根據本變形例2，於寫入動作中，對最初的VPGM施加進行驗證運作，當未通過驗證時，根據VPGM監視器34的檢測電壓DVT1來判定寫入狀態。即便未通過驗證，只要檢測電壓DVT1高於規定值TH，則亦可視為寫入成功。
此外，於程式時序中有多次VPGM施加的情況下，亦可於最初的VPGM施加時，進行驗證動作，且於最後的VPGM施加時，基於VPGM監視器34的檢測電壓DV來判定寫入狀態。（變形例3）
選擇字元線WLs的電壓的檢測時機亦可變更設定。
圖11是表示本變形例3的選擇字元線WLs的電壓的變化的圖。
圖11中，如雙點劃線所示，亦存在施加程式電壓VPGM後的選擇字元線WLs的電壓DV的變化平緩的情況。於此種情況下，於圖11的檢測時機T2，選擇字元線WLs的檢測電壓DVT2未達到規定值TH。本變形例3中，定序器27利用VPGM監視器34來對選擇字元線WLs的電壓DV進行檢測的時機是能夠變更設定的。因此，可延遲電壓檢測時機，於圖11的檢測時機T2a，對選擇字元線WLs的檢測電壓DVT2a進行檢測。電壓檢測時機根據半導體記憶裝置的特性來設定。（變形例4）
所述實施方式及變形例3中，選擇字元線WLs的電壓DV的檢測時機為一次，但亦可檢測多次。
圖12是表示本變形例4的選擇字元線WLs的電壓的變化及電壓檢測時機的圖。
圖12中，電壓檢測時機設置兩次。如雙點劃線所示，亦存在選擇字元線WLs的電壓DV暫時上升，但其後下降的情況。圖12中，於第一檢測時機T11、及隨後的檢測時機T12的兩次，來檢測選擇字元線WLs的檢測電壓DVT11及檢測電壓DVT12。兩個檢測時機根據選擇字元線WLs的特性來設定。本變形例4中，定序器27利用VPGM監視器34來對選擇字元線WLs的電壓DV進行檢測的時機為兩次，定序器27根據關於檢測電壓DVT11及檢測電壓DVT12的判定結果來決定寫入是否成功。此外，本變形例中電壓的檢測時機為兩次，但亦可更多。
藉由多次設置電壓的檢測時機，可更準確地決定資料寫入是否成功。
例如，於第一檢測時機T11，檢測電壓DVT11高於規定值TH，但於第二檢測時機T12，檢測電壓DVT12低於規定值TH。於此種情況下，定序器27亦可因檢測電壓DVT11高於規定值TH，而判定為寫入成功。
於第一檢測時機T11，檢測電壓DVT11低於規定值TH，但於第二檢測時機T12，檢測電壓DVT12高於規定值TH的情況下，定序器27亦可判定為寫入成功。
或者，若於第一檢測時機T11及第二檢測時機T12的兩種時機，所檢測到的電壓均不高於規定值TH，則亦可判定為寫入不成功。另外，亦可於第一檢測時機T11及第二檢測時機T12，將規定值變更為TH1、TH2。第一檢測時機T11下的規定值TH1可大於、亦可小於第二檢測時機T12的規定值TH2。即，於多個檢測時機，規定值可分別設定為不同的值。（變形例5）
於所述實施方式及各變形例中，規定值TH被任意地預先設定，但亦可基於寫入時的設定電壓（所謂修整電壓）來設定。寫入時的設定電壓（所謂修整電壓）是於非揮發性記憶體2的製造時，基於非揮發性記憶體2的個體差異，而對各非揮發性記憶體2進行設定、並記憶。
圖13是表示本變形例5的規定值TH的設定方法的圖。圖13中，規定值TH是由較修整電壓Vtr而言的偏移電壓值Voff來設定。即，規定值TH是基於根據非揮發性記憶體2的個體差異來設定的修整電壓而設定。
偏移電壓值Voff能夠變更設定。因此，藉由根據每個半導體記憶裝置的特性來變更偏移電壓值Voff，可確實地檢測選擇字元線WLs的電壓。（變形例6）
所述變形例5中，規定值TH是基於相對於寫入時的設定電壓（所謂修整電壓）的偏移電壓值Voff來設定，但亦可基於相對於寫入時的設定電壓（所謂修整電壓）的比率來設定。
圖14是表示本變形例6的規定值TH的設定方法的圖。圖14中，規定值TH（V）是使用相對於修整電壓Vtr（V0）的比率k來設定。比率k為（V/V0）。即，規定值TH是基於根據非揮發性記憶體2的個體差異來設定的修整電壓而設定。
比率k能夠變更設定。因此，藉由根據每個半導體記憶裝置的特性來變更比率k，可確實地檢測選擇字元線WLs的電壓。（變形例7）
所述實施方式及各變形例於寫入動作時省略驗證動作，來確認各記憶體單元電晶體MT的臨限值電壓是否達到所需的臨限值電壓，但於資料的刪除動作中，亦可省略驗證動作，來檢測刪除電壓，確認各記憶體單元電晶體的資料是否被刪除。
圖15是本變形例7的非揮發性記憶體2的方塊圖。圖15中，與圖2相同的構成元件標註相同的符號，並省略說明，對不同的構成元件進行說明。
刪除電壓VERA施加於源極線SL。源極線SL與多個記憶體單元電晶體MT的源極側共通地連接。施加於源極線SL的電壓是藉由設置於驅動器30的源極線SL的VERA監視器36來檢測。即，VERA監視器36是連接於源極線SL，來檢測源極線SL的電壓的電壓檢測電路。
圖16是表示本變形例7的刪除動作的流程圖。
步驟S41對源極線SL施加規定的刪除電壓VERA。
步驟S42對施加刪除電壓VERA後的源極線SL的電壓進行檢測。定序器27經由控制訊號線LC，對設置於源極線SL的VERA監視器36進行控制，來檢測施加刪除電壓VERA後的源極線SL的電壓。檢測時機如圖6所示，於自刪除電壓VERA的施加時機T0起經過規定時間Tp後的檢測時機T1，檢測源極線SL的電壓。規定時間Tp被預先設定。
此外，以下於圖6、圖11、圖12中，電壓DV替換為源極線SL的電壓。
步驟S43判定由VERA監視器36所檢測的源極線SL的檢測電壓DVT1是否超過規定值THe。此外，以下於圖6、圖11、圖12、圖13、圖14中，規定值TH替換為規定值THe。
規定值THe是於超過此規定值THe的電壓施加於源極線SL時，假設各記憶體單元電晶體MT的資料被刪除而預先設定的電壓。
於檢測電壓DV超過規定值THe的情況（S43：是（YES））下，定序器27結束圖16的處理。此時，電壓DV如實線般變化。
於檢測電壓DV未超過規定值THe的情況（S43：否（NO））下，步驟S4將狀態不良輸出至記憶體控制器1，步驟S5執行壞區塊處理。此時電壓DV是如雙點劃線般變化。
如以上所述，定序器27於記憶體單元陣列23的資料的刪除時，當對源極線SL施加刪除電壓VERA時，利用VERA監視器36來檢測源極線SL的電壓，來判定所檢測到的檢測電壓DVT1是否達到規定值。
本變形例中，亦如圖11所示的變形例3般，檢測時機亦可變更設定。
另外，本變形例中，亦如圖12所示的變形例4般，檢測時機的次數亦可為多次。
另外，本變形例中，亦如圖13所示的變形例5般，規定值THe亦可基於較刪除時的設定電壓（所謂修整電壓Vtr）而言的偏移電壓來設定。此外，圖13、圖14中，Vtr替換為於刪除時對源極線SL施加的設定電壓Vtr。
另外，本變形例中，亦如變形例6般，規定值THe亦可基於相對於刪除時的設定電壓（所謂修整電壓Vtr）的比率來設定。
如以上所述，根據所述的實施方式及各變形例，於記憶體系統中，在寫入動作或者刪除動作中未執行驗證動作，因此可高速地進行資料的寫入或刪除。
因此，根據本實施方式，可提供一種寫入性能提高的半導體記憶裝置。
已對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而例示，並非意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態來實施，能夠於不脫離發明主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包括於發明範圍或主旨中，並且包括於專利申請的範圍所記載的發明及其均等的範圍內。
1:記憶體控制器 2:非揮發性記憶體 11:隨機存取記憶體 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶體單元陣列 24:感測放大器 24A:感測放大器單元組群 24B:資料暫存器 25:列解碼器 26:暫存器 27:定序器 28:電壓生成電路 28a:運作電壓輸出端子 29:位址解碼器 30:驅動器 31:輸入輸出用焊盤組群 32:邏輯控制用焊盤組群 33:電源輸入用端子組群 34、35:VPGM監視器 36:VERA監視器 41:區塊選擇電路 42:區塊選擇電晶體 43、43w:電壓選擇電路 44:電壓選擇電晶體 45:運作電壓生成單元 /CE:晶片賦能訊號 CLE:指令鎖存賦能訊號 ALE:位址鎖存賦能訊號 /WE:寫入賦能訊號 RE、/RE:讀出賦能訊號 /WP:寫保護訊號 R/B:就緒/忙碌訊號 DQ＜7：0＞:訊號 DQS、/DQS:資料選通訊號 DQ＜0＞、DQ＜1＞……DQ＜7＞:訊號 Vcc、VccQ、Vpp、Vss:電源電壓 ADL、BDL、CDL、SDL、XDL:資料鎖存電路 BL、BL0、BL1、BL(K-1):位元線 BLK:區塊 BSL:區塊選擇線 CG:配線 DV:電壓 DVT1、DVT2a、DVT2a、DVT11、DVT12:檢測電壓 LC:控制訊號線 MS:記憶體字串 MT:記憶體單元電晶體 PC:周邊電路 SA:感測放大器部 SAU、SAU0、SAU1、SAU(K-1):感測放大器單元 SL:源極線 SGD:汲極選擇閘極線 SGS:源極選擇閘極線 SU:字串單元 STD:汲極選擇電晶體 STS:源極選擇電晶體 TH、V:規定值 T0:施加時機 Tp:規定時間 T1、T2、T2a:檢測時機 T11:第一檢測時機 T12:第二檢測時機 VSL:電壓選擇線 Voff:偏移電壓值 Vtr、V0:修整電壓 WL:字元線 S1～S5、S11～S19、S21～S26、S41～S43:步驟
圖1是本實施方式的記憶體系統的方塊圖。 圖2是本實施方式的非揮發性記憶體的方塊圖。 圖3是本實施方式的感測放大器的方塊圖。 圖4是本實施方式的非揮發性記憶體的電路圖。 圖5是表示本實施方式的寫入動作的流程圖。 圖6是表示本實施方式的選擇字元線的電壓及檢測電壓的圖。 圖7是本實施方式的另一例的非揮發性記憶體的方塊圖。 圖8是本實施方式的又一例的非揮發性記憶體的電路圖。 圖9是表示本實施方式的變形例1的寫入動作的流程圖。 圖10是表示本實施方式的變形例2的寫入動作的流程圖。 圖11是表示本實施方式的變形例3的選擇字元線的電壓及電壓檢測時機的圖。 圖12是表示本實施方式的變形例4的選擇字元線的電壓及電壓檢測時機的圖。 圖13是表示本實施方式的變形例5的規定值的設定方法的圖。 圖14是表示本實施方式的變形例6的規定值的設定方法的圖。 圖15是本實施方式的變形例7的非揮發性記憶體的方塊圖。 圖16是表示本實施方式的變形例7的刪除動作的流程圖。
2:非揮發性記憶體
21:邏輯控制電路
22:輸入輸出電路
23:記憶體單元陣列
24:感測放大器
24A:感測放大器單元組群
24B:資料暫存器
25:列解碼器
26:暫存器
27:定序器
28:電壓生成電路
29:位址解碼器
30:驅動器
31:輸入輸出用焊盤組群
32:邏輯控制用焊盤組群
33:電源輸入用端子組群
34:VPGM監視器
/CE:晶片賦能訊號
CLE:指令鎖存賦能訊號
ALE:位址鎖存賦能訊號
/WE:寫入賦能訊號
RE、/RE:讀出賦能訊號
/WP:寫保護訊號
R/B:就緒/忙碌訊號
DQS、/DQS:資料選通訊號
DQ<0>、DQ<1>......DQ<7>:訊號
Vcc、VccQ、Vpp、Vss:電源電壓

Claims (12)

  1. 一種半導體記憶裝置，包括：記憶體單元陣列，包括多個記憶體單元電晶體；多個字元線，與所述多個記憶體單元電晶體的多個閘極分別連接；電壓檢測電路，與所述多個字元線的至少一個連接；以及控制電路，於資料寫入所述記憶體單元陣列中時，當對選自所述多個字元線中的選擇字元線施加寫入電壓時，利用所述電壓檢測電路來檢測所述選擇字元線的電壓，進行所檢測到的檢測電壓是否達到規定值的判定，藉此找出所述記憶體單元陣列中的缺陷區塊。
  2. 如請求項1所述的半導體記憶裝置，其中所述控制電路利用所述電壓檢測電路來檢測所述選擇字元線的電壓的時機是能夠變更設定的。
  3. 如請求項2所述的半導體記憶裝置，其中所述時機僅為一次。
  4. 如請求項1所述的半導體記憶裝置，其中所述控制電路利用所述電壓檢測電路來檢測所述選擇字元線的電壓的時機為多個，所述控制電路基於關於多個所述檢測電壓的判定結果來進行所述是否達到規定值的判定。
  5. 如請求項1所述的半導體記憶裝置，其中 所述多個記憶體單元電晶體分別能夠記憶1位元資料。
  6. 如請求項1所述的半導體記憶裝置，其中所述多個記憶體單元電晶體分別為能夠記憶多個位元資料的多值單元，所述規定值為了將所述多個位元資料加以區別而為多個，所述控制電路判定所述檢測電壓是否達到多個所述規定值的每一個。
  7. 如請求項1所述的半導體記憶裝置，其中所述控制電路對所述資料於所述記憶體單元陣列中的寫入進行驗證動作，當未通過驗證時，進行所述是否達到規定值的判定。
  8. 如請求項1所述的半導體記憶裝置，其中，所述規定值是基於根據所述半導體記憶裝置的個體差異而設定的修整電壓來設定。
  9. 如請求項1所述的半導體記憶裝置，其中，所述多個記憶體單元電晶體於所述記憶體單元陣列內分成多個區塊，所述電壓檢測電路連接於總體字元線，所述總體字元線將包括所述寫入電壓的多個訊號供給至所述多個區塊。
  10. 如請求項1所述的半導體記憶裝置，其中所述多個記憶體單元電晶體於所述記憶體單元陣列內分成多個區塊，所述電壓檢測電路連接於各區塊內的局部字元線。
  11. 如請求項1所述的半導體記憶裝置，其中所述多個記憶體單元電晶體於所述記憶體單元陣列內分成多個區塊，所述控制電路進行如下處理：將包括所述檢測電壓未達到所述規定值的所述選擇字元線的區塊作為缺陷區塊來處理。
  12. 如請求項11所述的半導體記憶裝置，其中所述多個記憶體單元電晶體於所述記憶體單元陣列內分成多個區塊，所述控制電路進行如下處理：將包括所述檢測電壓未達到所述規定值的所述字元線的區塊作為缺陷區塊來處理。
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