TWI408686B - 程式化一記憶體裝置以增加資料可靠性 - Google Patents

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Description

程式化一記憶體裝置以增加資料可靠性
本發明一般而言係關於記憶體裝置且在一特定實施例中本發明係關於非揮發性記憶體裝置。
在電腦或其他電子裝置中記憶體裝置可包括內部半導體積體電路。存在眾多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、靜態RAM(SRAM)、同步動態RAM(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成用於廣泛之電子應用之非揮發性記憶體之一普遍來源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體單元。快閃記憶體之共同用途包括個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話。諸如一基本輸入/輸出系統(BIOS)等之程式碼及系統資料通常儲存於快閃記憶體裝置中以供在個人電腦系統中使用。
隨著電子系統之效能及複雜度增加，在一系統中對額外記憶體之要求亦增加。然而，為了繼續減少系統之成本，部件計數必須保持為最小。此可通過增加一積體電路之記憶體密度來達成。
可使用多位階單元(MLC)來增加一非揮發性記憶體中之記憶體密度。MLC記憶體可在不添加額外單元及/或增加晶粒之大小之情況下增加儲存於一積體電路中之資料量。MLC方法在每一記憶體單元中儲存兩個或兩個以上的資料位元。
然而，MLC要求對臨限電壓之更嚴密控制以每單元使用多個狀態。一MLC記憶體裝置通常具有比一單位階單元(SLC)記憶體裝置高之一位元錯誤率，此部分地由於要求更緊密間隔之臨限電壓的增加之狀態數量所致。用於儲存照片之一記憶體裝置中的一壞位元可比儲存程式碼之一記憶體裝置中之一壞位元可更容易忍受。一照片中的一壞位元可僅在數百萬像素中產生一壞像素，而程式碼或其他資料中的一壞位元可意味著影響整個程式之作業的一毀壞指令。
出於上述原因，且出於熟習此項技術者在閱讀及理解本說明書之後將明瞭之下述其他原因，此項技術中需要一種具有較高密度與增加之可靠性之記憶體裝置。
在發明之以下述詳細闡述中，參照形成本發明之一部分且其中以圖解說明方式顯示可實施本發明之具體實施例之附圖。在圖式中，於所有數個視圖中相同編號闡述大致類似之組件。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐發明。亦可利用其他實施例且在不背離本發明之範疇之前提下做出結構、邏輯及電改變。因此，以下詳細闡述不應認為具有一限制意義，且本發明之範圍僅由隨附申請專利範圍及其等效內容界定。
圖1圖解說明包括一非揮發性記憶體裝置100之一記憶體系統120之一功能方塊圖。記憶體裝置100已經簡化以聚焦於記憶體之有助於理解本程式化實施例之特徵。記憶體裝置100係耦合至一外部控制器110。控制器110可係一微處理器或某一其他類型之控制電路。
記憶體裝置100包括一非揮發性記憶體單元陣列130，例如圖解說明於圖2中且隨後加以論述之陣列。記憶體陣列130係依成排的諸如字線列之存取線及諸如位元線行之資料線而配置。在一個實施例中，記憶體陣列130之行係由記憶體單元之串聯串組成。如此項技術中所眾所周知，單元至位元線之連接確定陣列是一NAND架構、一AND架構還是一NOR架構。
提供位址緩衝器電路140以鎖存經由I/O電路160提供之位址信號。位址信號係由一列解碼器144及一行解碼器146接收且解碼以存取記憶體陣列130。得益於本闡述，熟習此項技術者將瞭解，位址輸入連接之數量取決於記憶體陣列130之密度及架構。亦即，位址之數量隨著增加之記憶體單元計數及增加之記憶庫與塊計數而增加。
記憶體裝置100藉由使用感測放大器電路150感測記憶體陣列行中之電壓變化或電流變化來讀取記憶體陣列130中之資料。在一個實施例中，感測放大器電路150經耦合以讀取且鎖存來自記憶體陣列130之一資料列。包括資料輸入及輸出緩衝器電路160以用於經由複數個資料連接162與控制器110進行雙向資料通信以及位址通信。提供寫入電路155以將資料寫入至記憶體陣列。
記憶體控制電路170解碼自處理器110提供於控制連接172上之信號。此等信號用於控制記憶體陣列130上作業，包括資料讀取、資料寫入(程式化)及抹除作業。記憶體控制電路170可係產生記憶體控制信號之一狀態機、一定序器，或某一其他類型之控制器。在一個實施例中，記憶體控制電路170經組態以執行於圖3中所圖解說明之程式化實施例。記憶體控制電路170進一步經組態以控制對來自記憶體陣列130之資料之讀取。
圖2圖解說明一NAND架構記憶體陣列201之一部分之一示意圖，其包含隨後論述之資料傳送方法之實施例運作於其上之非揮發性記憶體單元之串聯串。儘管隨後論述係參照一NAND記憶體裝置，但本實施例並不限於此一架構而亦可用於其他記憶體裝置架構中。
記憶體陣列係由依諸如串聯串204、205之行配置之一非揮發性記憶體單元201(例如，浮動閘極)陣列組成。在每一串聯串204、205中，單元201之每一者係汲極至源極地耦合。橫跨多個串聯串204、205之一字線WL0至WL31係連接至一列中之每一記憶體單元之控制閘極，以施偏壓於該列中該等記憶體單元之控制閘極。最終，位元線BL1、BL2係連接至感測放大器(未顯示)，該等感測放大器藉由感測一特定位元線上之電流而偵測每一單元之狀態。
記憶體單元之每一串聯串204、205係藉由一源極選擇閘極216、217耦合至一源極線206且藉由一汲極選擇閘極212、213耦合至一個別位元線BL1、BL2。源極選擇閘極216、217係由耦合至其等之控制閘極之一源極選擇閘極控制線SG(S)218來控制。汲極選擇閘極212、213係由一汲極選擇閘極控制線SG(D)214來控制。
每一記憶體單元可程式化為一單位階單元(SLC)或多位階單元(MLC)。每一單元之臨限電壓(Vt )指示儲存於該單元中之資料。舉例而言，在一SLC中，一0.5V之Vt 可指示一經程式化單元而一-0.5V之Vt 可指示一經抹除單元。MLC可具有多個Vt 範圍，每一範圍指示一不同之狀態。多位階單元可藉由將一位元型樣指派給儲存於單元上之一特定電壓範圍來利用一傳統快閃單元之類比性質。取決於指派給該單元之電壓範圍之量，此技術准許每單元儲存兩個或兩個以上位元。
程式化於位於最接近汲極側之記憶體串之頂部處及位於最接近源極線之記憶體串之底部處的記憶體單元中之資料已在統計上顯示比程式化至該串之其他區域中之資料高之一位元錯誤率。由此，可將要求較高可靠性之資料程式化至記憶體串之更中心區域中。可將可忍受一較高位元錯誤率之資料程式化至記憶體串之上部區域及下部區域中。
在程式化中程式碼通常不可忍受錯誤。一個錯誤位元可意味著正確地運作之程式與根本不運作之程式之間的差異。由此，程式碼將自被程式化於記憶體串之較高可靠性區域中受益更多。
影像資料通常可忍受一較高錯誤率。毀壞之影像資料可意味著影像之某些像素將丟失或不顯示正確資料。然而，在數百萬像素之一影像中，少數毀壞之像素將不會被普通人所注意到。由此，可將影像資料程式化至該串之具有較高位元錯誤率之區域中。
一記憶體單元之可靠性之一個態樣係由該記憶體單元可被程式化至一目標臨限電壓之準確程度及其隨後可保持該臨限電壓之良好程度所確定。在一MLC裝置中期望維持一目標臨限電壓之一記憶體單元，此乃因與SLC記憶體相比程式化限度係相對小。
記憶體之一區域之相對可靠性(例如，位元錯誤率)對於記憶體陣列之剩餘區域係相對的。舉例而言，記憶體單元之一相對低可靠性區域具有比記憶體陣列之剩餘區域高之一位元錯誤率。如先前所論述，此區域可係較接近陣列之汲極側之一特定數量之字線及較接近陣列之源極側之一特定數量之字線。相反，記憶體單元之一相對高可靠性區域具有比記憶體陣列之剩餘區域低之一位元錯誤率。此區域可係陣列之中間區域。
圖3圖解說明用於程式化非揮發性記憶體單元以改良程式化可靠性之一方法之一個實施例之一流程圖。此實施例假設最頂部字線與最底部字線係最不可靠的(例如，具有最高位元錯誤率)。替代實施例可假定兩個或兩個以上頂部字線與兩個及兩個以上底部字線係最不可靠的。另外，串聯串之頂部上較不可靠字線之量不必等於串聯串之底部處較不可靠字線之量。
參照圖3，確定欲程式化之資料類型301。此確定可由執行一演算法以確定資料係一影像或程式碼之一控制器完成。在另一實施例中，使用者可輸入對所要求資料類型或可靠性之一指示。
隨後基於欲程式化之資料之一目標可靠性確定記憶陣列之欲用資料程式化之區域303。如先前所闡述，要求一較高可靠性之資料係程式化於記憶體串聯串之更中心部分中。可忍受一較高位元錯誤率之資料係程式化於串聯串之外部部分中。
隨後執行實際程式化作業305，後跟執行一驗證作業確定該程式化是否成功。回應於欲程式化之資料類型(例如，程式碼或影像)及記憶體之區域之確定來執行此作業。
在一非揮發性記憶體單元之一典型程式化作業期間，用一系列遞增之電壓程式化脈衝施偏壓於選定的欲程式化之記憶體單元之一控制閘極。初始程式化脈衝開始於一大於一預定程式化電壓(例如，約16 V)之初始電壓。後續程式化脈衝係遞增地增加一步級電壓。
在每一程式化脈衝之後執行一驗證作業以確定單元之臨限電壓是否已增加至目標程式化位準。一驗證脈衝通常係一斜升電壓，其在每一程式化脈衝之間施偏壓於選定字線(亦即，記憶體控制閘極)。選定字線上之記憶體單元在斜升電壓達到該等單元已程式化至之臨限電壓時導通。當記憶體單元導通時，一電流在耦合至正被程式化之記憶體單元之位元線上流動。此電流流動由感測放大器偵測，感測 放大器指示比較電路應執行一比較作業以確定儲存於記憶體單元中之資料是否等於目標資料。
在又一實施例中(圖解說明於圖4之流程圖中)，記憶體陣列之最不可靠字線可由積體電路之經驗性測試來確定。此可藉由對記憶體陣列之不同區域的一系列寫入及讀取來達成，以確定哪些區域可被更準確地程式化及哪些區域更好地保持一電荷。若在串聯串之中間的記憶體單元之一字線證明是具有比其他字線高之一位元錯誤率，則向記憶體單元之該特定字線加旗標並將其用於可忍受較高錯誤率之資料。
參照圖4，程式化方法確定陣列之記憶體單元的相對其他字線具有一較高位元錯誤率之字線402。此係藉由記憶體裝置之經驗性測試來達成。
亦確定欲程式化之資料類型404。如在其他實施例中，此可藉由執行一演算法以確定資料類型之一控制器、藉由使用者輸入或某一其他資料確定方法來達成。
隨後回應於資料類型與記憶體陣列之不同可靠性區域之確定來程式化資料406。可忍受一較高位元錯誤率之資料係程式化至較不可靠區域中，而不可忍受一高位元錯誤率之資料係程式化至記憶體陣列之更可靠區域中。
結論
概言之，一個或多個實施例基於被儲存資料之目標可靠性及資料係儲存於其中之記憶體之區域之相對可靠性在一記憶體陣列之區域中儲存資料。具有一相對較高目標可靠 性之資料(例如，程式碼)係儲存於記憶體之一被認為是比其他區域(例如，串聯記憶體串之中間部分)更可靠之區域中。具有一相對較低目標可靠性之資料(例如，影像資料)係儲存於記憶體之一被認為是比其他區域(例如，串聯記憶體串之頂部字線及底部字線)較不可靠之區域中。
儘管本文已圖解說明且闡述具體實施例，但熟習此項技術者將瞭解，經計算以達成相同目的之任何配置可替代所顯示之具體實施例。熟習此項技術者將明瞭本發明之眾多修改。因此，此申請案意欲涵蓋發明之任何修改或變化形式。明確的意圖係本發明僅由以下申請專利範圍及其等效內容限定。
110‧‧‧外部控制器
100‧‧‧記憶體裝置
120‧‧‧記憶體系統
130‧‧‧非揮發性記憶體陣列
140‧‧‧位址緩衝器電路
144‧‧‧列解碼器
146‧‧‧行解碼器
150‧‧‧感測放大器
155‧‧‧寫入電路
160‧‧‧輸入及輸出緩衝器電路
162‧‧‧資料連接
170‧‧‧記憶體控制電路
172‧‧‧控制連接
201‧‧‧NAND架構記憶體陣列
204‧‧‧串聯串
205‧‧‧串聯串
206‧‧‧源極線
212‧‧‧汲極選擇閘極
213‧‧‧汲極選擇閘極
214‧‧‧汲極選擇閘極控制線
216‧‧‧源極選擇閘極
217‧‧‧源極選擇閘極
218‧‧‧源極選擇閘極控制線
圖1顯示一記憶體系統之一個實施例之一方塊圖；圖2顯示根據圖1之記憶體陣列的一非揮發性記憶體陣列之一部分之一個實施例之一示意圖；圖3顯示用於基於可靠性確定將資料程式化於一記憶體陣列中之一方法之一個實施例之流程圖；及圖4顯示用於基於可靠性確定將資料程式化於一記憶體陣列中之一方法之一替代實施例之一流程圖。
(無元件符號說明)

Claims (20)

  1. 一種用於程式化一記憶體陣列之方法，該方法包含：確定欲程式化之資料之一目標可靠性；及將該資料程式化至該記憶體陣列之區域中，其中該等區域係回應於該目標可靠性所確定。
  2. 如請求項1之方法，其中該等區域包含該陣列之毗鄰於該陣列之一汲極側及毗鄰於該陣列之一源極線之記憶體單元。
  3. 如請求項1之方法，其中程式化包含產生具有一初始程式化電壓之至少一個程式化脈衝且任何後續程式化脈衝係在一先前程式化脈衝上增加一步級電壓。
  4. 如請求項3之方法，其中每一後續程式化脈衝之前係一驗證脈衝。
  5. 如請求項1之方法，其中該等區域包含耦合至該陣列之一頂部存取線之記憶體單元及耦合至該陣列之一底部存取線之記憶體單元。
  6. 如請求項1之方法，其中回應於欲程式化之一資料類型確定該目標可靠性。
  7. 如請求項6之方法，其中該資料類型包含影像資料及程式碼中之一者。
  8. 如請求項1之方法，其中確定包含接收對應於該目標可靠性之一指示之使用者輸入。
  9. 如請求項1之方法，且其進一步包含：確定該記憶體陣列之高位元錯誤率區域；確定欲程式化至該記憶體陣列之一資料類型；及將該資料程式化至該記憶體陣列之區域，其中該等區域係至少部分地回應於該等高位元錯誤率區域及該資料類型所確定。
  10. 如請求項9之方法，其中確定該等高位元錯誤率區域包含在該記憶體陣列上執行經驗性測試以確定哪些記憶體單元不能準確地保持一電荷。
  11. 如請求項10之方法，其中該經驗性測試包含對該記憶體陣列之一系列寫入及讀取作業。
  12. 如請求項10之方法，其中該經驗性測試包含確定該記憶體陣列之區域可被程式化至一目標臨限電壓之準確程度。
  13. 如請求項9之方法，其中程式化該資料包含將影像資料程式化至該記憶體陣列之具有一相對高位元錯誤率之區域且將程式碼資料程式化至該記憶體陣列之具有一相對低位元錯誤率之區域。
  14. 如請求項9之方法，且其進一步包含驗證該資料之該程式化。
  15. 一種非揮發性記憶體裝置，其包含：一記憶體陣列，其具有記憶體單元之相對低可靠性區域；及記憶體控制電路，其用於控制該記憶體裝置之作業，該記憶體控制電路經組態以用具有相對低目標可靠性之資料來程式化記憶體單元之該等相對低可靠性區域。
  16. 如請求項15之記憶體裝置，其中該記憶體陣列包含一NAND架構。
  17. 如請求項15之記憶體裝置，其中該記憶體控制電路進一步經組態以將具有一相對高目標可靠性之資料程式化至記憶體單元中除該等相對低可靠性區域之外的區域。
  18. 如請求項17之記憶體裝置，其中記憶體單元之具有該相對低目標可靠性之該等區域包含具有一高位元錯誤率之記憶體單元。
  19. 一種記憶體系統，其包含：一系統控制器，其用於藉助記憶體信號控制該記憶體系統之作業；及一記憶體裝置，其耦合至該系統控制器且回應於該等記憶體信號運作，該記憶體裝置包含：一非揮發性記憶體單元陣列，其具有：一第一記憶體單元群組，其具有相對低可靠性；及一第二記憶體單元群組，其具有相對高可靠性；及記憶體控制電路，其耦合至該記憶體單元陣列且經組態以接受欲程式化之一資料類型，且回應於該資料類型及該記憶體單元群組之該相對可靠性兩者產生程式化信號以將該資料程式化至該第一記憶體單元群組或該第二記憶體單元群組中之一者中。
  20. 如請求項19之記憶體系統，其中記憶體控制電路係進一步經組態以將影像資料程式化至該第一記憶體單元群組中且將程式碼資料程式化至該第二記憶體單元群組中。
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