KR20200042067A

KR20200042067A - 반도체 장치

Info

Publication number: KR20200042067A
Application number: KR1020180122059A
Authority: KR
Inventors: 쇼 오카베
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2018-10-12
Filing date: 2018-10-12
Publication date: 2020-04-23
Also published as: KR102148569B1

Abstract

[과제] 신규한 방법에 의해 고유 데이터를 생성하는 기능을 갖춘 반도체 장치를 제공한다.
[해결 수단] 본 발명의 NAND형 플래시 메모리는, 메모리 셀 어레이(110)와, 페이지 버퍼/센스회로(160)와, 메모리 셀 어레이(110)의 더미 어레이(DA)가 독출되었을 때, 더미 어레이(DA)의 비트선쌍의 전위차를 검출하는 차동 센스 증폭기(310)를 구비하고, 차동 센스 증폭기(310)의 검출 결과에 의거해서 반도체 장치의 고유 데이터를 출력한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 고유 정보를 생성하는 기능을 갖춘 반도체 장치에 관한 것으로, 특히 NAND형 플래시 메모리를 이용한 고유 정보의 생성에 관한 것이다.

전자 디바이스나 전자장치의 보안(security)의 강화에 따라서, 거기에 실장되는 반도체 장치의 위조나 모방의 대책이 요구되고 있다. 어떤 방법에서는, 반도체 장치에 고유 정보를 부여해두고, 고유 정보가 인증되었을 경우에는, 해당 반도체 장치가 진정한 것으로 하여 사용을 허가하고 있다. 고유 정보는, 예를 들면, 반도체 장치의 불휘발성 메모리 등에 격납하는 것이 가능하지만, 이러한 방법은, 반도체 장치를 해석함으로써 고유 정보가 독취되거나, 혹은 외부로부터 반도체 장치를 부정하게 액세스함으로써 고유 정보가 독취되어버릴 위험이 있다.

최근, 물리적으로 클론의 제작을 할 수 없는 PUF(Physical Unclonable Function)가 주목받고 있다. PUF는, 예측불가능하고, 비밀성이 높고 그리고 항구성이 있는 물리적 정보를 고유 데이터로서 이용하는 것이다. 예를 들면, arbiter 회로를 이용한 PUF, 링(ring) oscillator를 이용한 PUF, SRAM을 이용한 PUF 등이 제안되어 있다. 또한, NAND형 플래시 메모리에서는, 소거 베리파이(verify)를 이용한 PUF(특허문헌1)나 전압 조정 유닛을 이용한 PUF(특허문헌 2) 등이 개시되어 있다.

US20150007337A1 US20150055417A1

반도체 장치의 설계/제조에서는, 회로 소자나 배선 등의 편차(변동)를 억제하는 것, 혹은 편차를 최소화함으로써, 재현성, 신뢰성이 높은 반도체 장치를 제공하고 있다. 다른 한편, 회로 소자나 배선 등의 편차를 최소화하는 것은, 회로 소자나 배선에 균일성을 초래하는 것이며, PUF 또는 고유 데이터의 랜덤성(비예측성)의 저하로 될 수 있다. 그 때문에, 재현성, 신뢰성을 유지하면서, 고유 데이터의 랜덤성을 확보할 수 있는 PUF 기술이 요망된다.

본 발명은, 신규한 방법에 의해 고유 데이터를 생성하는 기능을 갖춘 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, NAND형 스트링을 포함하는 메모리 셀 어레이와, 상기 메모리 어레이의 특정 영역을 선택하는 선택수단과, 상기 선택수단에 의해 선택된 특정 영역을 독출하는 독출수단과, 상기 독출수단에 의해 독출된 특정 영역의 비트선쌍의 전위차를 검출하는 검출수단과, 상기 검출수단의 검출 결과에 의거해서 반도체 장치의 고유 데이터를 생성하는 생성수단을 구비한다.

임의의 실시형태에서는, 상기 특정 영역은, 상기 독출수단으로부터 물리적으로 가장 먼 단부의 블록이다. 임의의 실시형태에서는, 상기 특정 영역은, 상기 독출수단으로부터 물리적으로 가장 먼 단부의 블록에 포함되는 페이지이다. 임의의 실시형태에서는, 상기 특정 영역은, 사용자에 의해 액세스할 수 없는 영역이다. 임의의 실시형태에서는, 상기 특정 영역은, NAND형 스트링에 접속된 MOS 트랜지스터이다. 임의의 실시형태에서는, 상기 선택수단은, 메모리 셀의 기억 상태에 관계없이 메모리 셀이 도통하는 전압을 선택된 블록 내의 전체 워드선에 인가한다. 임의의 실시형태에서는, 상기 검출수단은, 상기 독출수단의 센스 노드에 전기적으로 접속되고, 상기 검출수단은, 상기 센스 노드의 전위차를 검출하기 위한 차동 센스 증폭기를 포함한다. 임의의 실시형태에서는, 상기 비트선쌍은 독출 동작 시 인접하는 비트선이다. 임의의 실시형태에서는, 상기 독출수단이 짝수 비트선 또는 홀수 비트선의 독출을 행할 경우, 상기 비트선쌍은 인접하는 짝수 비트선 또는 홀수 비트선이다. 임의의 실시형태에서는, 상기 비트선쌍은, 미리 결정된 규칙에 따라서 선택된 비트선이다. 임의의 실시형태에서는, 상기 생성수단은, 상기 검출수단의 검출 결과를 의미하는 데이터를 연산하는 연산 회로를 포함하고, 상기 생성수단은, 해당 연산 회로의 연산 결과를 고유 데이터로서 출력한다. 임의의 실시형태에서는, 반도체 장치는 고유 데이터의 생성을 제어하는 제어 수단을 더 포함하고, 상기 제어 수단은, 파워 온 시퀀스 시 혹은 외부에서의 요구에 응답해서 상기 선택수단, 상기 독출수단, 상기 검출수단 및 상기 생성수단을 제어하여, 상기 고유 데이터를 생성시킨다.

본 발명에 따르면, 메모리 셀 어레이로부터 독출된 특정 영역의 비트선쌍의 전위차를 검출하고, 해당 검출 결과에 의거해서 고유 데이터를 출력하도록 했으므로, 반도체 장치의 재현성이나 신뢰성을 유지하면서, 고유 데이터의 랜덤성을 유지할 수 있다.

도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 비트선 선택회로의 일례를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 페이지 버퍼/센스회로의 일례를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 고유 데이터 생성회로의 일례를 나타내는 도면이다.
도 6은 NAND형 플래시 메모리의 동작 시에 인가되는 바이어스 전압을 나타내는 표이다.
도 7은 본 발명의 실시예에 따른 고유 데이터 생성의 동작을 설명하는 순서도다.
도 8은 본 발명의 실시예에 따른 더미 어레이(dummy array)의 선택 예를 설명하는 도면이다.
도 9는 더미 어레이에 인가되는 워드선 전압의 예를 설명하는 도면이다.
도 10은 본 발명의 변형예를 설명하는 도면이다.

다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 반도체 장치는, 반도체 장치에 고유한 고유 데이터를 생성하고, 이것을 외부에 출력하는 기능을 지닌다. 임의의 실시형태에서는, 본 발명의 반도체 장치는, NAND형 플래시 메모리를 포함하고, NAND형 플래시 메모리를 이용해서 고유 데이터를 생성하고, 이것을 외부에 출력한다. 본 발명의 반도체 장치는, NAND형 플래시 메모리 그 자체이어도 되고, 그것 이외의 기능을 지니는 반도체 회로를 구비하고 있어도 된다.

[ 실시예 ]

도 1은 본 발명의 실시예에 따른 NAND형 플래시 메모리의 구성을 나타내는 도면이다. 본 실시예의 플래시 메모리(100)는, 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 어레이(110)와, 외부 입출력 단자(I/O)에 접속되어 입출력 데이터 등을 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터 수취한 커맨드나 외부 제어 신호(CLE, ALE 등)에 의거해서 각 부를 제어하는 컨트롤러(140)와, 어드레스 레지스터(130)로부터의 행 어드레스 정보(Ax)에 의거해서 블록의 선택 및 페이지의 선택 등을 행하는 워드선 선택회로(150)와, 선택 페이지로부터 독출된 데이터를 유지하거나, 선택 페이지에 프로그램해야 할 데이터를 유지하는 페이지 버퍼/센스회로(160)와, 어드레스 레지스터(130)로부터의 열 어드레스 정보(Ay)에 의거해서 페이지 버퍼/센스회로(160) 내의 데이터의 선택 등을 행하는 열선택회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 소거 전압(Vers), 독출 전압(Vread) 등)을 생성하는 내부전압 발생회로(180)를 포함해서 구성된다.

메모리 어레이(110)는, 열방향에 m개의 메모리 블록(BLK(0), BLK(1), ···, BLK(m-1))을 갖는다. 1개의 메모리 블록에는, 도 2에 나타낸 바와 같이 복수의 NAND 스트링이 형성된다. 1개의 NAND 스트링은, 직렬로 접속된 복수의 메모리 셀(MCi)(i= 0, 1, ···, 62, 63)과, 메모리 셀(MC63)의 드레인측에 접속된 비트선측 선택 트랜지스터(TR1)와, 메모리 셀(MC0)의 소스측에 접속된 소스선측 선택 트랜지스터(TR2)를 포함해서 구성된다. 메모리 셀(MCi)의 컨트롤 게이트는, 대응하는 워드선(WLi)에 접속되고, 비트선측 선택 트랜지스터(TR1)의 게이트는 선택 게이트선(SGD)에 접속되며, 소스선측 선택 트랜지스터(TR2)의 게이트는 선택 게이트선(SGS)에 접속된다. 워드선 선택회로(150)는, 각 동작 상태 시에, 행 어드레스(Ax)에 의거해서 선택 게이트 신호(SGD, SGS)를 개재해서 선택 트랜지스터(TR1, TR2)를 선택적으로 구동한다.

NAND 스트링은, 기판 표면에 형성된 2차원 어레이 형태이어도 되고, 기판 표면 상에 형성된 반도체층을 이용하는 3차원 어레이 형태이어도 된다. 또한, 1개의 메모리 셀은, 1비트(2치 데이터)를 기억하는 SLC 타입이어도 되고, 다비트를 기억하는 MLC 타입이어도 된다.

각 블록의 각 NAND 스트링은 비트선 선택 트랜지스터(TR1)를 개재해서 글로벌 비트선(GBL0, GBL1, …, GBLn)에 접속되고, 글로벌 비트선(GBL0, GBL1, …, GBLn)은 페이지 버퍼/센스회로(160)에 접속된다. 각 글로벌 비트선은, 예를 들면, 금속배선으로 구성되어, 메모리 셀 어레이(110)의 블록(0)으로부터 블록(m-1)을 향해서 뻗는다.

다음에, 페이지 버퍼(160)에 대해서 설명한다. 페이지 버퍼(160)는, 도 3에 나타낸 바와 같이, 짝수의 글로벌 비트선 또는 홀수의 글로벌 비트선을 선택하기 위한 비트선 선택회로(200)를 포함한다. 도 3에는, 1개의 NAND 스트링(NU)에 접속된 짝수 비트선(GBL_e)과, 1개의 NAND 스트링(NU)에 접속된 홀수 비트선(GBL_o)을 포함하는 1쌍의 글로벌 비트선이 예시되어 있다. 비트선 선택회로(200)는, 독출 시 또는 프로그램 시에, 짝수 비트선(GBL_e) 또는 홀수 비트선(GBL_o)을 선택하고, 선택된 짝수 비트선(GBL_e) 또는 홀수 비트선(GBL_o)을 페이지 버퍼/센스회로(160)의 센스회로(센스 노드(SNS))에 전기적으로 접속한다. 즉, 페이지 버퍼/센스회로(160)는 1페이지분 준비되지만, 1개의 페이지 버퍼/센스회로(160)는 1쌍의 짝수 비트선(GBL_e) 및 홀수 비트선(GBL_o)에 공유된다.

비트선 선택회로(200)는, 독출 시에 센스 노드(SNS)에 전기적으로 결합되는 비트선 선택 트랜지스터(BLS)와, 비트선 선택 트랜지스터(BLS)의 노드(N1)와 짝수 비트선(GBL_e) 사이에 직렬로 접속된 짝수 선택 트랜지스터(SEL_e)와, 비트선 선택 트랜지스터(BLS)의 노드(N1)와 홀수 비트선(GBL_o) 사이에 직렬로 접속된 홀수 선택 트랜지스터(SEL_o)와, 짝수 비트선(GBL_e)와 가상 전위(VPRE) 사이에 접속된 짝수 바이어스 선택 트랜지스터(YSEL_e)와, 홀수 비트선(GBL_o)과 가상 전위(VPRE) 사이에 접속된 홀수 바이어스 선택 트랜지스터(YSEL_o)를 포함해서 구성된다.

비트선 선택 트랜지스터(BLS), 짝수 선택 트랜지스터(SEL_e), 홀수 선택 트랜지스터(SEL_o), 짝수 바이어스 선택 트랜지스터(YSEL_e), 홀수 바이어스 선택 트랜지스터(YSEL_o)는 NMOS 트랜지스터로 구성되고, 각 게이트에는, 컨트롤러(140)로부터의 제어 신호가 인가된다. 또한, 가상 전위(VPRE)에는, 컨트롤러(140)의 제어에 의해, 내부전압 발생회로(180)로부터 동작 상태에 따른 각종 바이어스 전압 또는 프리차지 전압이 공급된다.

예를 들면, 독출 동작에 있어서, 짝수 페이지의 독출이 행해질 때, 짝수 선택 트랜지스터(SEL_e), 비트선 선택 트랜지스터(BLS)가 온(on)되고, 홀수 선택 트랜지스터(SEL_o)가 오프(off)되어, 짝수 비트선(GBL_e)가 선택되고, 홀수 비트선(GBL_o)이 비선택된다. 또한, 짝수 바이어스 트랜지스터(YSEL_e)가 오프되고, 홀수 바이어스 트랜지스터(YSEL_o)가 온되어, 비선택의 홀수 비트선(GBL_o)에는 가상 전위(VPRE)로부터 GND가 공급된다. 다른 한편, 홀수 페이지의 독출이 행해질 때, 홀수 선택 트랜지스터(SEL_o), 비트선 선택 트랜지스터(BLS)가 온되고, 짝수 선택 트랜지스터(SEL_e)가 오프되어, 홀수 비트선(GBL_o)가 선택되고, 짝수 비트선(GBL_e)가 비선택된다. 또한, 홀수 바이어스 트랜지스터(YSEL_o)가 오프되고, 짝수 바이어스 트랜지스터(YSEL_e)가 온되어, 비선택의 짝수 비트선(GBL_e)에는 가상 전위(VPRE)로부터 GND가 공급된다. 이렇게 해서, 짝수 페이지 및 홀수 페이지의 비트선 차폐 독출이 행해진다.

또한, 프로그램 시에도, 짝수 페이지와 홀수 페이지의 프로그램이 교대로 행해지고, 비선택 페이지에는 프로그램 디스터브(disturb)를 억제하기 위한 전압이 가상 전위(VPRE)로부터 공급된다.

도 4는 1개의 페이지 버퍼/센스회로(160)의 일례이다. 페이지 버퍼/센스회로(160)는, 전압공급부(V1)로부터 공급된 전압을 비트선에 프리차지하기 위한 트랜지스터(BLPRE), 비트선을 클램핑하기 위한 트랜지스터(BLCLAMP), 센스 노드(SNS), 센스 노드(SNS)와 래치 노드(N2) 사이의 전하를 전송하는 트랜지스터(BLCD), 래치 노드(N2)에 접속된 래치 회로(LAT) 등을 포함해서 구성된다. 트랜지스터(BLCLAMP)는, 비트선 선택회로(200)의 비트선 선택 트랜지스터(BLS)에 접속된다.

독출 동작 시, 전압공급부(V1)로부터 공급된 프리차지 전압은, 트랜지스터(BLPRE, BLCLAMP)를 개재해서, 비트선 선택회로(200)에 의해서 선택된 짝수 비트선(GBL_e) 또는 홀수 비트선(GBL_o)에 인가된다. 그 후, 선택 워드선에 독출 전압이 인가되고, 비선택 워드선에 독출 패스 전압이 인가되고, 선택 워드선의 메모리 셀이 온 상태로 되면, 글로벌 비트선의 프리차지 전압이 소스선(SL)에 방전되고, 센스 노드(SNS)가 GND 수준이 된다. 메모리 셀이 오프 상태이면, 글로벌 비트선은 소스선(SL)으로부터 격리되고, 센스 노드(SNS)에는 프리차지 전압이 유지된다. 센스 노드(SNS)의 전하는, 트랜지스터(BLCD)를 개재해서 노드(N2)에 전송되고, 래치 회로(LAT)는 노드(N2)의 전위에 의해 H 또는 L수준을 유지한다.

도 5에 본 실시예에 의한 고유 데이터 생성회로의 일례를 나타낸다. 고유 데이터 생성회로(300)는, 페이지 버퍼/센스회로(160)에 접속되고, 메모리 셀 어레이(110)의 특정 영역이 독출되었을 때, 인접하는 1쌍의 글로벌 비트선에 접속된 센스 노드의 전위차를 검출하고, 그 검출 결과를 이용해서 고유 데이터를 생성하고, 이것을 출력한다.

구체적으로는, 고유 데이터 생성회로(300)는, 인접하는 페이지 버퍼(PB_0, PB-1)에 접속된 차동 센스 증폭기(310_0), 인접하는 페이지 버퍼(PB_2, PB_3)에 접속된 차동 센스 증폭기(310_1), …, 인접하는 페이지 버퍼(PB_n-1, PB_n)에 접속된 차동 센스 증폭기(310_n-1/2)를 포함한다(차동 센스 증폭기를 총칭할 때, 차동 센스 증폭기(310)라고 한다). 페이지 버퍼/센스회로(160)의 수가 1페이지이면, 차동 센스 증폭기(310)의 수는 1/2페이지이다.

차동 센스 증폭기(310_0)는, 페이지 버퍼(PB_0)의 센스 노드(SNS_0)와, 이것에 인접하는 페이지 버퍼PB_1의 센스 노드(SNS_1)의 전위차를 검출하고, 그 검출 결과를 나타내는 데이터(Dout_0)를 출력한다. 다른 차동 센스 증폭기(310)도 마찬가지로, 인접하는 페이지 버퍼의 센스 노드의 전위차를 검출하고, 그 검출 결과를 나타내는 데이터(Dout_1, …, Dout_n-1/2)를 출력한다. 비트선 선택회로(200)에 의해서 짝수 비트선이 선택되었을 경우, 차동 센스 증폭기(310)는, 인접하는 짝수 비트선에 접속된 센스 노드의 전위차를 검출하고, 또한, 비트선 선택회로(200)에 의해 홀수 비트선이 선택된 경우, 차동 센스 증폭기(310)는, 인접하는 홀수 비트선에 접속된 센스 노드의 전위차를 검출한다. 차동 센스 증폭기(310)는, 고유 데이터의 생성이 행해질 때 컨트롤러(140)에 의해서 활성화된다.

도 6은 플래시 메모리의 각동작 시에 인가되는 바이어스 전압의 일례를 게시한 표이다. 독출 동작에서는, 비트선에 임의의 정의 전압을 인가하고, 선택 워드선에 임의의 독출 전압(예를 들면 0V)을 인가하고, 비선택 워드선에 독출 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD, SGS)에 정의 전압(예를 들면 4.5V)을 인가하고, NAND 스트링의 비트선측 선택 트랜지스터, 소스선측 선택 트랜지스터를 온하고, 공통 소스선에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vpgm)(15∼20V)을 인가하고, 비선택의 워드선에 중간전위(예를 들면 10V)를 인가하고, 비트선측 선택 트랜지스터를 온시키고, 소스선측 선택 트랜지스터를 오프시키고, 「0」 또는 「1」의 데이터에 응한 전위를 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P 웰에 고전압(예를 들면 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 인출함으로써, 블록 단위로 데이터를 소거한다. 고유 데이터를 생성할 때의 바이어스에 대해서는 후술한다.

다음에, 본 실시예의 NAND형 플래시 메모리에 있어서의 고유 데이터의 생성 동작에 대해서 설명한다. 도 7은 고유 데이터의 생성 동작을 설명하기 위한 순서도이다. 컨트롤러(140)는, 예를 들면, 소프트웨어 프로그램을 실행 가능한 마이크로 컴퓨터 또는 스테이트 머신에 의해 구성된다. 컨트롤러(140)는, 외부 제어 신호나 외부에서의 커맨드에 의거해서, 통상의 독출 동작, 프로그램 동작, 소거 동작의 제어에 부가해서, 고유 데이터의 생성을 제어한다.

임의의 실시형태에서는, 컨트롤러(140)는, 고유 데이터의 생성을 실행할 것인가의 여부를 판정하는 기능을 지닌다(S100). 예를 들면, 컨트롤러(140)는, 외부에서 고유 데이터의 생성을 지시하는 커맨드를 받았을 때, 고유 데이터의 생성을 실행한다. 혹은, 컨트롤러(140)는, 전원 투입 시의 파워 온 시퀸스를 실행할 때, 혹은 미리 결정된 동작을 실행할 때, 고유 데이터의 생성을 실행한다.

컨트롤러(140)는, 고유 데이터의 생성을 실행한다고 판정했을 경우, 워드선 선택회로(150)를 개재해서 메모리 셀 어레이(110)의 더미 어레이의 독출을 개시한다(S110). 더미 어레이는, 고유 데이터의 생성에 적합한 메모리 셀 어레이 상의 특정 영역이며, 미리 더미 어레이를 선택하기 위한 어드레스 정보가 컨트롤러(140)의 메모리 등에 격납된다. 임의의 실시형태에서는, 더미 어레이는, 도 8에 나타낸 바와 같이, 페이지 버퍼/센스회로(160)로부터 가장 먼 단부의 블록(BLK(m-1)) 또는 그 근방의 블록에 설정된다. 바꿔 말하면, 더미 어레이(DA)는, 블록과 페이지 버퍼/센스회로(160)를 접속하는 글로벌 비트선의 배선 길이가 가장 길어지는 영역이다. 또한, 더미 어레이(DA)는, 사용자에 의해서 액세스할 수 없는 영역이어도 되고, 혹은 사용자에 의해 액세스 가능한 메모리로서 이용할 수 있는 영역이어도 된다.

가장 먼 단부의 블록(BLK(m-1))은, 다른 블록보다도 글로벌 비트선의 배선이 길어지므로, 배선의 편차(예를 들면, 선폭, 막 두께, 피치 등)가 배선의 RC(시 정수)에 크게 영향을 준다. 그 때문에, 인접하는 비트선 간에 있어서, 충방전 특성에 큰 차이가 생기기 쉬워진다.

더미 어레이(DA)의 독출은, 통상의 독출과 마찬가지로, 비트선 선택회로(200)에 의해서 선택된 짝수 비트선 또는 홀수 비트선이 프리차지되어, 비선택의 홀수 비트선 또는 짝수 비트선에 GND가 공급된다. 프리차지 후, 워드선 선택회로(150)는, 더미 어레이(DA)로서 선택된 블록의 전체 워드선에, 메모리 셀의 기억 상태에 관계없이 메모리 셀이 온하는 패스 전압(Vpuf)을 인가한다. 즉, 패스 전압(Vpuf)은, 도 9에 나타낸 바와 같이, 소거 셀(데이터 「1」) 및 프로그램 셀(데이터 「0」)이 도통될 때의 역치보다도 충분히 높은 전압이다. 또, 패스 전압(Vpuf)은, 독출 동작 시에 비선택 워드선에 인가하는 패스 전압과 같은 수준이어도 된다(도 6 참조).

더미 어레이(DA)에는 패스 전압(Vpuf)이 인가되므로, 더미 어레이(DA)의 모든 메모리 셀이 온되고, 글로벌 비트선의 프리차지 전압, 즉 센스 노드(SNS)의 전압은, NAND 스트링을 개재해서 GND 수준의 소스선(SL)에 방전된다. 이 센싱과 동시에, 센스 노드(SNS)에 접속된 차동 센스 증폭기(300)에 의해, 인접하는 비트선쌍의 전위차가 검출된다(S120). 예를 들면, 차동 센스 증폭기(300)는, SNSｋ>SNSｋ+1이면, Dout_k로서 「0」을 출력하고, SNSｋ≤SNSｋ+1이면, Dout_k로서 「1」을 출력한다.

컨트롤러(140)는, 더미 어레이(DA)의 독출에 의해 비트선쌍의 전위차를 검출한 후, 그 검출 결과에 의거해서 고유 데이터를 외부에 출력한다(S130). 고유 데이터를 생성할 때, 더미 어레이(DA)의 독출은, 짝수 비트선 또는 홀수 비트선 중 어느 것인가이어도 되고, 짝수 비트선과 홀수 비트선의 쌍방이어도 된다. 고유 데이터의 출력 방법은 임의이고, 예를 들면, 검출된 모든 데이터를 출력하도록 해도 되고, 열선택회로(170)에 의해서 미리 결정된 비트선 또는 비트수의 데이터를 출력하도록 해도 된다. 또한, NAND형 플래시 메모리의 입출력 단자수에 따라서, 출력하는 고유 데이터의 비트수를 조정해도 된다. 또한, NAND형 플래시 메모리가 SPI(Serial Peripheral Interface) 기능을 탑재하고 있을 경우에는, 외부 시리얼 클록에 동기해서 고유 데이터를 출력하도록 해도 된다.

본 실시예에 따르면, 더미 어레이의 독출 시에 비트선쌍의 전위차를 검출하고, 반도체 장치의 고유 데이터를 생성하도록 했으므로, 비교적 간이한 구성에 의해 재현성이 높은 비예측성의 고유 데이터를 얻을 수 있다.

다음에, 본 발명의 다른 실시예에 대해서 설명한다. 도 10에, 다른 실시예에 의한 고유 데이터 생성회로(300A)의 구성을 나타낸다. 본 실시예에서는, 고유 데이터 생성회로(300A)는, 복수의 차동 센스 증폭기(310_0, 310_1, …, 300_n-1/2)의 출력 데이터(Dout_0, Dout_1, …, Doutn-1/2)를 수취하고, 이들 데이터를 연산 처리하는 연산 회로(320)를 구비하고 있다. 연산 회로(320)는, 예를 들면, 차동 센스 증폭기(310)의 출력 데이터의 일부를 마스킹하고, 혹은 출력 데이터를 코드화(압축)하고, 혹은 짝수 비트의 출력 데이터와 홀수 비트의 출력 데이터를 논리연산하고, 그 결과를 고유 데이터(Dout_x)로서 출력하는 것이어도 된다.

상기 실시예에서는, 고유 데이터를 생성할 때 더미 어레이(DA)의 전체 워드선에 패스 전압(Vpuf)을 인가해서 독출을 행했지만, 더미 어레이(DA)의 특정 페이지를 독출하는 방법으로 해도 된다. 특정 페이지는, WL0 내지 WL63의 임의의 페이지를 설정할 수 있고, 특정한 페이지의 선택 워드선에는, 통상의 독출 시와 마찬가지로 독출 전압(예를 들면, 0V)이 인가되고, 그것 이외의 비선택 워드선에는 패스 전압(Vpuf)(예를 들면, 4.5V)이 인가된다. 이 경우, 특정 페이지의 메모리 셀은, 데이터 「1」이 기억된 소거 셀에 설정되어 있을 필요가 있다. 이것에 의해, 통상의 독출 동작과 같은 바이어스 조건으로 고유 데이터의 생성을 위한 독출을 행할 수 있다.

상기 실시예에서는, 차동 센스 증폭기(310)는, 독출 시에 인접하는 비트선 간의 전위차를 검출하도록 했지만, 이것은 일례이며, 다른 양상이어도 된다. 예를 들면, 차동 센스 증폭기(310)는, 짝수번째의 페이지 버퍼/센스회로의 각 센스 노드, 홀수번째의 페이지 버퍼/센스회로의 각 센스 노드의 전위차를 검출하는 것이어도 되고, 이것 이외에도 미리 결정된 규칙에 따라서 선택된 페이지 버퍼/센스회로의 각 센스 노드의 전위차를 검출하는 것이어도 된다.

또 상기 실시예에서는, 페이지 버퍼/센스회로가 1페이지분 준비되고, 차동 센스 증폭기(310)가 1/2페이지분 준비되는 예를 나타냈지만, 차동 센스 증폭기(310)의 수는 임의이고, 고유 데이터로서의 비예측성(랜덤성)이 얻어지는 것이라면, 1/2페이지보다도 적은 수이어도 된다.

또한 상기 실시예에서는, 비트선 선택회로에 의해 선택된 짝수 비트선 또는 홀수 비트선의 차폐 독출을 예시했지만, 본 발명에 있어서 차폐 독출은 필수적이지 않다. 그 경우, 선택 페이지의 독출은, 모든 비트선에서 행해지고, 차동 센스 증폭기는, 물리적으로 인접하는 짝수 비트선과 홀수 비트선의 전위차를 검출하도록 해도 된다.

또한 상기 실시예에서는, 더미 어레이(DA)의 워드선에 접속된 셀로서 메모리 셀을 예시했지만, 본 발명에 있어서 메모리 셀의 대신에 통상의 MOS 트랜지스터를 이용해도 된다. 즉, 더미 어레이(DA)를 구성하는 NAND 스트링의 일부 또는 전부의 메모리 셀이 통상의 MOS 트랜지스터에 치환된다. 여기서 통상의 MOS 트랜지스터란, 프로그램이나 소거에 의해서, 도통될 때의 역치가 변동하지 않는 MOS 트랜지스터를 나타낸다. 대표적인 MOS 트랜지스터로서, 디플리션형(depletion type)이나 인핸스먼트형(enhancement type), 진성형(intrinsic type)이 있지만, 어느 쪽의 MOS 트랜지스터를 메모리 셀 대신에 사용해도, 고유 데이터의 생성을 위한 독출을 행할 수 있다.

본 발명의 바람직한 실시형태에 대해서 전술했지만, 본 발명은, 특정 실시 형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

100: 플래시 메모리 110: 메모리 어레이
120: 입출력 버퍼 130: 어드레스 레지스터
140: 컨트롤러 150: 워드선 선택회로
160: 페이지 버퍼/센스회로 170: 열선택회로
180: 내부전압 발생회로 200: 비트선 선택회로
300: 고유 데이터 생성회로 310: 차동 센스 증폭기

Claims

반도체 장치로서,
NAND형 스트링을 포함하는 메모리 셀 어레이;
상기 메모리 어레이의 특정 영역을 선택하는 선택수단;
상기 선택수단에 의해 선택된 특정 영역을 독출하는 독출수단;
상기 독출수단에 의해 독출된 특정 영역의 비트선쌍의 전위차를 검출하는 검출수단; 및
상기 검출수단의 검출 결과에 의거해서 반도체 장치의 고유 데이터를 생성하는 생성수단을 포함하는 반도체 장치.
제1항에 있어서, 상기 특정 영역은, 상기 독출수단으로부터 물리적으로 가장 먼 단부의 블록인, 반도체 장치.
제1항에 있어서, 상기 특정 영역은, 상기 독출수단으로부터 물리적으로 가장 먼 단부의 블록에 포함되는 페이지인, 반도체 장치.
제1항에 있어서, 상기 특정 영역은, 사용자에 의해서 액세스할 수 없는 영역인, 반도체 장치.
제1항에 있어서, 상기 특정 영역은, NAND형 스트링에 접속된 MOS 트랜지스터인, 반도체 장치.
제2항에 있어서, 상기 선택수단은, 메모리 셀의 기억 상태에 관계없이 메모리 셀이 도통하는 전압을 선택된 블록 내의 전체 워드선에 인가하는, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 검출수단은 상기 독출수단의 센스 노드에 전기적으로 접속되고, 상기 검출수단은 상기 센스 노드의 전위차를 검출하기 위한 차동 센스 증폭기를 포함하는, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 비트선쌍은, 독출 동작 시에 인접하는 비트선인, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 독출수단이 짝수 비트선 또는 홀수 비트선의 독출을 행할 경우, 상기 비트선쌍은 인접하는 짝수 비트선 또는 홀수 비트선인, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 비트선쌍은 미리 결정된 규칙에 따라서 선택된 비트선인, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 생성수단은, 상기 검출수단의 검출 결과를 나타내는 데이터를 연산하는 연산 회로를 포함하고, 상기 생성수단은, 상기 연산 회로의 연산 결과를 고유 데이터로서 출력하는, 반도체 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 반도체 장치는 고유 데이터의 생성을 제어하는 제어 수단을 더 포함하되,
상기 제어 수단은, 파워 온 시퀀스 시 혹은 외부로부터의 요구에 응답해서 상기 선택수단, 상기 독출수단, 상기 검출수단 및 상기 생성수단을 제어하고, 상기 고유 데이터를 생성시키는, 반도체 장치.