KR20180023004A - 보안 기능을 갖는 회로를 포함하는 반도체 디바이스 - Google Patents

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Abstract

본 발명의 반도체 디바이스(100)는, 프론트 엔드와, 복수의 층을 포함하는 백 엔드(A, B)를 구비하고, 백 엔드(B)의 복수의 층 중의 (i) 배선 피치가 100nm 이상인 적어도 1층에 보안 기능을 갖는 회로(22, 23, 24)를 설치한 것, (ii) M5이상(M5, M6, M7, 렁?)의 배선층 중 적어도 1층에 보안 기능을 갖는 회로를 설치한 것, (iii) 액침 ArF 노광을 사용할 필요가 없는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것, 혹은 (iv) 200nm 이상의 노광 파장을 사용해서 노광되는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것, 을 특징으로 한다.

Description

보안 기능을 갖는 회로를 포함하는 반도체 디바이스
본 발명은, 반도체 디바이스에 관한 것으로, 보다 구체적으로는, 보안 기능을 갖는 회로를 포함하는 반도체 디바이스에 관한 것이다.
또한, 본 명세서에서 사용하는 "반도체 디바이스"는, 반도체로 만들어지는 하나의 디바이스(소자, IC 칩, 모듈 등)를 의미하고, "반도체 회로", "반도체 집적 회로", "반도체 장치" 등의 용어와 마찬가지 의미로 사용되는 것이다.
LSI 등의 반도체 디바이스에, 그 디바이스의 모방(복제)품의 판별 등을 위해서, 디바이스 식별 등의 어떠한 보안 기능을 내장하였으면 하는 요청이 있다. 그 경우, 통상 보안 기능을 갖는 회로는, 반도체 웨이퍼 상의 FET 등의 소자가 형성되는, 소위 프론트 엔드 오브 라인(FEOL)에 형성된다. FEOL에서의 소자(회로)의 형성은, 최근의 10수nm의 배선 폭으로 대표되는 배선 피치의 미세화, 나아가 반도체 디바이스의 설계, 제조 메이커의 팹리스화에 따라, 그 미세화에 대응한 반도체 제조 프로세스를 구비한 외부의 특정 반도체 수탁 제조 메이커(전업 IC 파운드리)에서 행해지는 경우가 증가하고 있다.
그러나 그 경우, 보안 기능을 갖는 회로의 설계 정보가 외부의 반도체 수탁 제조 메이커에 흘러가게 되어, 기밀 유지 계약 등을 벗어난 정보 누설 등에 의해, 그 보안 기능이 디바이스 모방자를 포함하는 제3자에게 알려질 우려가 있다. 또한, FEOL에 설치된 보안 기능을 갖는 회로는, 그 위치가 특정되기 쉽고 또한 그 내용도 해석되기 쉬운 경향이 있다.
한편, FEOL의 상부에 형성되는 백 엔드 오브 라인(BEOL)에는, 통상 적층화된 복수의 배선층만이 설치되고, 상부층으로 감에 따라서 외부 단자와의 접속을 가능하게 하기 위해서 그 배선 피치가 넓어지므로, 상술한 FEOL에서 요구되는 미세화 프로세스는 불필요해진다. 단, BEOL에는 통상 배선층 이외의 어떠한 기능 회로가 설치되는 경우는 거의 없다.
특허문헌 1에서는, 외부 전기 접속부에 각각 배선으로 접속된 적어도 2개의 관통 실리콘 비아를 포함하는 칩 식별 구조체와, 칩 식별 구조체에 결합된 칩 식별 복호 로직을 갖는 수직 적층 가능한 다이(칩)를 개시하고 있다.
비특허문헌 1에서는, 3차원 적층 IC 구조의 백 엔드에 형성된 얇은 MOSFET를 개시하고 있다.
[선행기술문헌]
[특허문헌]
특허문헌1 : 국제 공개 WO2011/044385
[비특허문헌]
비특허문헌1 : Chang-Hong Shen, et al. " Monolithic 3D Chip Integrated with 500ns NVM, 3ps Logic Circuits and SRAM", 9.3.1-9.3.4, Electron Devices Meeting(IEDM), 2013 IEEE International, 9-11 Dec. 2013
특허문헌 1 에 기재된 발명에서는, 칩 식별 구조체는, 적층된 다이(칩)의 각각을 식별하는 것으로서, BEOL 내의 특정한 층에 설치된 것이 아니다. 또한, 비특허문헌 1 에 기재된 발명에서는, BEOL 내에 형성된 얇은 MOSFET을 개시하고 있지만, 보안 기능을 갖는 회로에 대해서는 전혀 개시가 없다.
본 발명의 목적은, BEOL내에 있어서 내장되는 보안 기능을 갖는 회로의 존재(그 위치 및 기능)가 특정되기 어려운 식별/추적 가능한 반도체 디바이스를 제공하는 것이다.
본 발명의 일 형태에서는, 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고, 백 엔드의 복수의 층 중의 배선 피치가 100nm 이상인 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스를 제공한다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 반도체 디바이스의 설계/판매 메이커 등이 자체의 범용적인 반도체 제조 프로세스를 사용해서 보안 기능을 갖는 회로를 백 엔드의 선택한 어느 하나의 층에 형성할 수 있으므로, 그 회로 정보가 외부에 누설되는 일이 없고, 또한 회로의 특정 및 해석을 어렵게 할 수 있다. 그 결과, 디바이스 모방자 등에 알려지는 일없이, 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
본 발명의 일 형태에서는, 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고, 백 엔드의 복수의 층 중의 M5 이상(M5, M6, M7, ...)의 배선층 중 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스를 제공한다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 반도체 디바이스의 설계/판매 메이커 등이 자체의 범용적인 반도체 제조 프로세스를 사용해서 보안 기능을 갖는 회로를 백 엔드의 선택한 M5 이상의 어느 하나의 배선층에 형성할 수 있으므로, 그 회로 정보가 외부에 누설되는 일이 없고, 또한 회로의 특정 및 해석을 어렵게 할 수 있으며, 디바이스 모방자 등에 알려지는 일없이 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
본 발명의 일 형태에서는, 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고, 백 엔드의 복수의 층 중의 액침 ArF 노광을 사용할 필요가 없는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스를 제공한다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 반도체 디바이스의 설계/판매 메이커 등이 고가의 액침 ArF 노광 장치(프로세스)를 사용하는 일없이 보안 기능을 갖는 회로를 백 엔드의 선택한 어느 하나의 배선층에 형성할 수 있으므로, 비교적 저렴하며, 그 회로 정보가 외부에 누설되는 일이 없고, 또한 회로의 특정 및 해석을 어렵게 할 수 있으며, 디바이스 모방자 등에 알려지는 일없이 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
본 발명의 일 형태에서는, 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고, 백 엔드의 복수의 층 중의 200nm 이상의 노광 파장을 사용해서 노광되는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스를 제공한다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 고가의 설비 투자가 필요한 노광 프로세스에 수반하는 200nm보다 짧은 파장의 광원을 사용하는 일없이 보안 기능을 갖는 회로를 백 엔드의 선택한 어느 하나의 배선층에 형성할 수 있으므로, 비교적 저렴하며, 그 회로 정보가 외부에 누설되는 일이 없고, 또한 회로의 특정 및 해석을 어렵게 할 수 있으며, 디바이스 모방자 등에 알려지는 일없이 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
본 발명의 일 형태에서는, 반도체 디바이스의 백 엔드 중 적어도 1층은 다결정 반도체(다결정 Si 또는 다결정 Ge)를 포함할 수 있다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 다결정 Si 또는 다결정 Ge와 같은 특성이 비교적 변동되기 쉬운 재료를 사용함으로써, 그 특성 편차를 반영시킨 보안 기능을 갖는 회로를 형성하는 것이 가능해진다.
본 발명의 일 형태에서는, 반도체 디바이스의 보안 기능은, 반도체의 특성 편차를 이용하는 물리적으로 복제 곤란한 함수(PUF), 예를 들어 아비터(Arbiter) PUF, 링 오실레이터(Ring Oscillator) PUF, SRAM PUF 및 버터플라이(Butterfly) PUF 등으로부터 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 형태의 반도체 디바이스에 의하면, 제조 후의, 내장한 PUF 회로의 출력값으로써 그 반도체 디바이스 고유의 값을 얻을 수 있고, 그에 의해 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
도 1은 본 발명의 일 실시 형태의 반도체 디바이스의 구성을 도시하는 단면도이다.
도 2는 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 형성 영역을 설명하기 위한 도면이다.
도 3은 배선층과 배선 피치의 관계를 설명하기 위한 도면이다.
도 4는 노광 시의 광원, 파장, 해상도의 관계를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 구성을 도시하는 도면이다.
도 6은 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 구성을 도시하는 도면이다.
도 7은 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 구성을 도시하는 도면이다.
도 8은 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 구성을 도시하는 도면이다.
[부호의 설명]
10 : 반도체 디바이스의 하면(기판)
12 : 반도체 디바이스의 상면
14 : 복수의 층(절연층)
16, 18 : 기능 소자(트랜지스터 등)
20 : 배선(배선층, 도전 비아)
22, 23, 24 : 보안 기능 회로(층)
30, 36 : 셀렉터
32 : 아비터
34 : 링 오실레이터(RO)
38 : 비교기
40 :앤드 게이트
42 : 인버터
44, 46 : 플립플롭(FF)
100 : 반도체 디바이스
이하, 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다. 도 1은, 본 발명의 일 실시 형태의 반도체 디바이스(100)의 구성을 도시하는 단면도이다. 도 1은, 하나의 반도체 디바이스의 단면, 혹은 하나의 반도체 디바이스의 일부 단면을 도시한 것으로, 환언하면, 반도체 기판(반도체 웨이퍼)을 분할하기 전의 일부 단면, 혹은 하나의 반도체 디바이스(칩)용으로 분할한 후의 단면을 도시한 것이다. 도 1의 부호 10이 기판(보다 정확하게는 그 부분을)을 나타내고, 기판(10) 상에 상면(12)을 향하여 절연층(14) 중에 적층된 복수의 배선층(20)(도전 비아를 포함한다)이 형성되어 있다. 반도체 기판으로서는, Si, Ge 등의 IV족 반도체, GaAs, GaN 등의 III-V족 화합물 반도체, SiGe 등의 다른 화합물 반도체 등을 포함하는 임의의 반도체 재료로 이루어지는 기판을 사용할 수 있다.
기판(10) 및 그것에 접속하는 근방의 영역은, 소위 프론트 엔드 오브 라인, (FEOL)을 나타내고, 그 영역에는 FET(16, 18) 등을 포함하는 복수의 기능 소자(회로 소자)가 형성되어 있다. 이하, 프론트 엔드 오브 라인, (FEOL)은, 간단히 프론트 엔드라 칭한다. 프론트 엔드에서의 소자(회로) 형성은, 최근의 10수nm(예를 들어 14nm)의 배선 폭으로 대표되는 미세한 배선 피치에 기초하여 형성할 수 있다. 그 형성은, 반도체 웨이퍼의 상태에 있어서, 미세화에 대응한 반도체 제조 프로세스를 구비하는 외부의 특정한 반도체 수탁 제조 메이커(전업 IC 파운드리)에서 행할 수 있다.
프론트 엔드 상의 상면(12)에 이르기까지의 영역은, 소위 백 엔드 오브 라인(BEOL)을 나타내고, 이미 상술한 바와 같이, 통상 적층화된 복수의 배선층만이 설치되며, 상부층으로 감에 따라서 외부 단자와의 접속을 가능하게 하기 위해서 그 배선 피치가 넓어진다. 이하, 마찬가지로 백 엔드 오브 라인(BEOL)은, 간단히 백 엔드라고도 칭한다. 도 1의 본 발명의 일 실시 형태에서는, M1 내지 M4의 배선 레벨의 백 엔드(A)와, 그 상부의 M5 이상의 배선 레벨(M5, M6, M7, ...)의 백 엔드(B)로 구별된다.
본 발명에서는, 이 백 엔드에 착목하여, 백 엔드 내, 보다 구체적으로는 도 1의 백 엔드(B) 내에 보안 기능을 갖는 회로(이하, 보안 기능 회로라 칭한다)를 설치하는 것에 하나의 특징이 있다. 도 1에서는, 백 엔드(B) 내의 부호 22, 23, 24로 지시되는 영역(층)에 보안 기능 회로가 배치된다. 층(22)와 층(24)는, 배선층 상에 설치하는 경우의 일례이며, 층(23)은 절연층 상에 설치하는 경우의 일례이다. 보안 기능 회로의 출력은, 접속하는 백 엔드 내의 배선을 통하여 상면(12)의 단자 등으로부터 취득할 수 있다. 보안 기능 회로는, 백 엔드(B) 내의 선택된 하나의 층 내에 적어도 하나 있으면 되며, 동일층 중에 혹은 다른 층 중에 동일 종류 혹은 다른 종류의 보안 기능 회로를 2개 이상 설치할 수도 있다.
보안 기능 회로가 설치되는 층은, 다결정 반도체, 예를 들어 다결정 Si, 다결정 Ge 등을 포함할 수 있다. 다결정 반도체를 사용하는 이유는, 상세에 대해선는 후술하는 바와 같이, 본 발명의 일 실시 형태의 보안 기능 회로가, 그것이 설치되는 반도체층의 제조 후의 특성 편차를 이용하는 것을 의도하고 있기 때문이다. 따라서, 그 의도에 따르는 재료이며, 또한 백 엔드에서 형성 가능한 재료라면, 다른 반도체 재료(예를 들어, 아몰퍼스 Si 등)를 사용할 수도 있다. 보안 기능 회로는, 그 반도체 재료를 사용하여, 예를 들어 박막 트랜지스터(TFT) 등의 기능 소자, 저항, 콘덴서 등의 소자를 사용하여, 종래부터 있는 반도체 제조 기술을 사용해서 제조할 수 있다.
본 발명의 일 실시 형태의 보안 기능 회로는, 상술한 바와 같이, M5 이상의 배선 레벨(M5, M6, M7, ...) 중의 적어도 1층에 설치할 수 있는 이외에, 백 엔드 내의 배선 피치가 100nm 이상인 적어도 1층에 설치할 수 있다. 또한, 본 발명의 일 실시 형태의 보안 기능 회로는, 백 엔드 내의 액침 ArF 노광을 사용할 필요가 없는 적어도 1층에 설치할 수 있다. 또한, 본 발명의 일 실시 형태의 보안 기능 회로는, 200nm 이상의 노광 파장을 사용해서 노광되는 적어도 1층에 설치할 수 있다.
본 발명의 일 실시 형태의 보안 기능 회로를, 상기한 적어도 1층에 설치하는 이유는, 그 1층에 있어서의 회로 형성이, FEOL에서 요구되는 미세화 프로세스를 필요로 하지 않으므로, 자체의 말하자면 범용적인 반도체 제조 프로세스를 사용해서 행하는 것이 가능하기 때문이다. 보다 구체적으로는, 외부의 특정한 반도체 수탁 제조 메이커에서 제조된 FEOL을 포함하는 반도체 웨이퍼를 취득한 반도체 디바이스의 설계, 제조 메이커 등이 그 BEOL공정의 일부로서, 보안 기능 회로를 자체의 말하자면 범용적인 반도체 제조 프로세스를 사용해서 형성하는 것이 가능하기 때문이다.
그 결과, 보안 기능 회로의 설계 정보가 외부에 누설되는 일이 없고, 또한 회로를 특정 및 해석하기 어려우므로, 디바이스 모방자 등에 알려지는 일없이, 반도체 디바이스의 식별, 추적, 모방품의 특정 등을 행하는 것이 가능해진다.
도 2 내지 도 4을 참조하면서, 본 발명의 일 실시 형태의 보안 기능 회로가 설치되는 백 엔드 중 적어도 1층에 대해서 설명한다. 도 2는, 본 발명의 일 실시 형태의 보안 기능을 갖는 회로의 형성 영역을 설명하기 위한 도면이다. 바꿔 말하면, 도 2는, 배선층, 배선 피치, 노광용 광원/기술의 관계를 나타내고 있다. 도 3은, 배선층(Layer)과 배선 피치(Pitch)의 관계를 설명하기 위한 도면이다. 도 3은, 인텔사가 공표하고 있는 최신 FEOL에서의 14nm 피치에 있어서의 BEOL의 배선 디자인 룰을 나타내고 있다. 도 3으로부터 최신 14nm 피치에서도 M5 이상에서 100nm 이상의 배선 피치를 갖는 것을 알 수 있다. 도 4는, 노광용 광원, 파장, 해상도(최소 치수)의 관계를 설명하기 위한 도면이다.
도 2에 있어서, 배선층의 레벨이 M0에서 M11을 향함에 따라서, 배선 피치(nm)가 커지고, 또한 도 4의 노광용 광원과 파장의 관계로부터, 노광용 광원으로서 비교적 긴 파장(200nm 이상)을 갖는 광원(g선, i선, KrF 등)을 사용할 수 있는 것을 알 수 있다. 본 발명의 일 실시 형태에서는, 도 2의 3각형으로 둘러싸이는 영역(R)을 보안 기능 회로를 설치하는 영역으로서 선택한다. 이 영역(R) 내의 층은, 상술한, 배선층의 레벨이 M5 이상, 배선 피치가 100nm 이상, 노광용 광원/기술로서 액침 ArF를 사용할 필요가 없는, 나아가 노광 파장이 약 200nm 이상인 특징을 구비하고 있다.
여기서, 액침 ArF 노광은, 종래의 ArF 엑시머 레이저 등을 사용한 노광과 같이 광원을 단파장화하는 대신에, 침액된 상 공간에서 노광광(ArF 엑시머 레이저 광)이 단파장화하는 것을 이용하는 기술이다. 액침 ArF 노광에서는, 예를 들어 134nm 정도의 파장광을 얻을 수 있는 반면, 침액 공급 기구 등을 포함하는 고가의 노광 장치가 필요해진다. 이 액침 ArF 노광을 사용하지 않는 노광은, 비교적 저렴한 범용적인 노광 장치를 사용해서 행할 수 있으므로, 반도체 디바이스의 설계, 제조 메이커 등이 자체의 말하자면 범용적인 반도체 제조 프로세스에서 행하는 것이 가능하다.
이어서, 도 5 내지 도 8을 참조하면서 본 발명의 일 실시 형태의 보안 기능 회로의 예에 대해서 설명한다. 도 5 내지 도 8은, 모두 보안 기능 회로로서, 반도체의 특성 편차를 이용하는 물리적으로 복제가 곤란한 함수(PUF:Physically Unclonable Function)을 이용하는 회로의 예이다. 여기서, 반도체의 특성 편차를 이용한다라는 것은, 도 1에 있어서 예시한, 예를 들어 다결정 반도체층과 같은 특성이 비교적 변동되기 쉬운 재료를 사용하여 보안 기능 회로를 형성하는 것을 의미한다.
보안 기능 회로로서 PUF 회로를 이용하는 경우에는, 그 PUF 회로의 출력이, 그것이 설치되는 반도체층의 특성 편차를 포함하는 제조 후(시)의 디바이스 특성의 편차에 의해 개별적으로(디바이스(칩)마다) 변하게 된다. 본 발명의 일 실시 형태에서는, 그 PUF 회로의 출력 변화(차이)를 디바이스의 식별에 이용한다. 또한, 도 5 내지 도 8의 예는 어디까지나 일례이며, 다른 PUF 회로 혹은 다른 종류의 보안 기능 회로를 사용할 수도 있다.
도 5는, PUF 회로로서 아비터(Arbiter) PUF를 이용하는 예이다. 도 5의 예에서는, 2개의 셀렉터(30)의 열의 출력의 지연량 Δt=t1-t2에 따라서 아비터 회로(32)의 출력이 0(L) 또는 1(H)로 변화한다. 그 지연량 Δt=t1-t2은, 이 회로가 설치되는 반도체 재료의 특성을 포함하는 디바이스 특성에 따라 다르다. 그 결과, 디바이스 제조 후에 그 출력값(0 또는 1)을 미리 측정하여 기록해 둠으로써, 예를 들어 나중에 디바이스의 모방품 등이 나왔을 경우에, 그 출력값을 얻을 수 있는 순정품을 특정함과 동시에, 그 출력값을 얻을 수 없는 모방품을 특정하는 것이 가능해진다.
도 6은, PUF 회로로서 링 오실레이터(RO) PUF를 이용하는 예이다. 도 6의 PUF 회로는, 복수의 RO(34)와, 셀렉터(36)와, 비교기(38)를 포함한다. RO(34)는, 직렬 접속된 앤드 게이트(40)와 인버터(42)를 포함한다. 도 6에 있어서, 셀렉터(36)에 의해 선택된 2개의 RO(34)의 출력 중 어느 쪽이 빠른가(그 차분)가 비교기(38)에 의해 결정되어 출력(0 또는 1) 된다. RO의 발진 주파수는, 이 회로가 설치되는 반도체 재료의 특성을 포함하는 디바이스 특성에 따라서 다르다. 그 결과, 디바이스 제조 후에 그 출력값(0 또는 1)을 미리 측정하여 기록해 둠으로써, 도 5의 PUF 회로의 경우와 마찬가지로, 그 후의 순정품의 추적 및 모방품의 특정이 가능해진다.
도 7은, PUF 회로로서 SRAM PUF를 이용하는 예이다. 도 7은 전형적인 SRAM 회로(셀)의 구성을 도시하고 있다. 전원 투입시의 SRAM 셀의 초기값, 즉 비트 라인(BL, /BL)의 출력값(0 또는 1)을 디바이스의 식별자에 이용한다. 전원 투입 후의 SRAM 셀의 출력값이 0 또는 1 중의 어느 쪽으로 될지는, 그 셀이 설치되는 반도체 재료의 특성을 포함하는 디바이스 특성의 편차에 의해 결정되며, 제조 전에 예측하는 것은 곤란하다. SRAM 회로(셀)의 제조 후에 그 출력값(0 또는 1)을 미리 측정하여 기록해 둠으로써, 도 5나 도 6의 PUF 회로의 경우와 마찬가지로, 그 후의 순정품의 추적 및 모방품의 특정이 가능해진다.
도 8은, PUF 회로로서 버터플라이(Butterfly) PUF를 이용하는 예이다. 도 8의 PUF 회로에서는, 상호 접속된 플립플롭(FF)(44, 46)의 초기값을 디바이스의 식별자에 이용한다. 전원 투입 후나 리셋 후의 출력(OUT)이 0 또는 1 중의 어느 쪽으로 될지는, 그 회로가 설치되는 반도체 재료의 특성을 포함하는 디바이스 특성의 편차에 의해 결정되며, 제조 전에 예측하는 것은 곤란하다. 제조 후에 그 출력값(0 또는 1)을 미리 측정하여 기록해 둠으로써, 도 5로부터 도 7의 PUF 회로의 경우와 마찬가지로, 그 후의 순정품의 추적 및 모방품의 특정이 가능해진다.
본 발명의 실시 형태에 대해서, 도면을 참조하여 설명하였다. 그러나, 본 발명은 이들 실시 형태에 한정되는 것은 아니다. 또한, 본 발명은 그 취지를 일탈하지 않는 범위에서 당업자의 지식에 기초하여 다양한 개량, 수정, 변형을 첨가한 형태로 실시할 수 있는 것이다.
본 발명의 반도체 디바이스는, 보안 기능을 갖는 디바이스로서, 범용적인 IC(LSI), 각종 custom IC, 예를 들어 모방품이 나돌기 쉬운 게임용 IC, 불휘발성 반도체 메모리 등, 기본적으로 모든 용도의 반도체 디바이스에 이용하는 것이 가능하다.

Claims (8)

  1. 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고,
    상기 백 엔드의 상기 복수의 층 중의 배선 피치가 100nm 이상인 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스.
  2. 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고,
    상기 백 엔드의 상기 복수의 층 중의 M5 이상(M5, M6, M7, ... )의 배선층 중 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스.
  3. 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고,
    상기 백 엔드의 상기 복수의 층 중의 액침 ArF 노광을 사용할 필요가 없는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스.
  4. 프론트 엔드와, 복수의 층을 포함하는 백 엔드를 구비하고,
    상기 백 엔드의 상기 복수의 층 중의 200nm 이상의 노광 파장을 사용해서 노광되는 적어도 1층에 보안 기능을 갖는 회로를 설치한 것을 특징으로 하는, 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 적어도 1층은 다결정 반도체를 포함하는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 다결정 반도체는, 다결정 Si 또는 다결정 Ge를 포함하는, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 보안 기능은, 반도체의 특성 편차를 이용하는 물리적으로 복제가 곤란한 함수(PUF)를 포함하는, 반도체 디바이스.
  8. 제7항에 있어서,
    상기 PUF는, Arbiter PUF, Ring Oscillator PUF, SRAM PUF 및Butterfly PUF 중에서 선택된 적어도 하나를 포함하는, 반도체 디바이스.
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