TWI712143B - 使用鬆弛間隔規則之積體電路的自動再設計 - Google Patents

使用鬆弛間隔規則之積體電路的自動再設計 Download PDF

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Abstract

方法及系統係存取原始積體電路(IC)設計。原始IC設計中之諸元件之間的最小間隔係「原始」最小間隔。這些方法及系統將該原始IC設計自動轉換成縮減IC設計，並且縮減IC設計中之諸元件之間的最小間隔係比該原始最小間隔更小之「縮減」最小間隔。此類方法及系統將原始IC設計中之單貫孔以縮減IC設計中之多個貫孔來自動取代(在有單貫孔位於原始IC設計中之區域中)或將原始IC設計中之單貫孔以縮減IC設計中之貫孔條來自動取代(在有單貫孔位於原始IC設計中之區域中)。

Description

使用鬆弛間隔規則之積體電路的自動再設計
本揭露係關於積體電路之設計及製造，並且更具體來說，係關於使用寬鬆間隔規則之積體電路自動化再設計，該等寬鬆間隔規則導因於諸如用於製造此類積體電路之微影遮罩等項目之進步。
建立規則以限制導電組件可置放在積體電路(IC)設計中之緊密程度，以便例如降低製造期間出現短路之可能性。這些間隔(及其它)規則通常係基於製造技術已達到之限制。在一項實施例中，光微影處理中使用之遮罩內之特徵僅能可靠地往下形成到最小尺寸，這使IC特徵可施作之小化程度受到限制。
當發現技術改良(諸如利用延展紫外線(EUV)遮罩)時，可在例如光微影處理中施作更小之IC特徵；並且這允許變更(或放寬)間隔規則。舉例而言，由於圖型化中使用之光之波長更小，EUV處理能夠使規模圖型化更小。
有一個問題出現，即修改依據過時設計規則集產生之現有IC設計所需之時間。當僅改良一項製造態樣(例如：光微影處理)時尤其如 此，其它技術並未相應改良(諸如絕緣體品質、電偏壓控制、特徵對準、易於形成接觸等，還有其它)，因為此類改良僅可允許有限數量之IC特徵尺寸縮減、或間隔更緊密。另外，諸特徵之間的間隔、及特徵之長度可界定或控制IC設計之功能，這將防止此類特徵之間隔及尺寸受到改變。換句話說，IC製造中之許多改良可能無法使整個IC設計之尺寸均勻地縮減；反而是，僅有限數量之IC設計態樣才能夠利用製造改良。
這使得僅僅變更可利用特定製造改良之設計態樣(諸如EUV處理)非常耗時、困難、繁瑣、有風險，而且昂貴，而IC設計之其它態樣則相對未變。因此，製造商在IC設計固定後，一旦要變更，會具有挑戰性；而且製造改良在設計靈活性方面提供之優勢對於製造商在其現有IC設計中之實施具有挑戰性。許多人並不修改現有IC設計，而是繼續將現有設計與現有設備及流程配合使用；當產生之製造改良具有充分意義時，其他人承擔產生全新IC設計之時間、費用及風險。
本文中之各種方法存取原始積體電路(IC)設計。該原始積體電路設計中之諸元件之間的最小間隔在本文中稱為原始最小間隔。這些方法將該原始IC設計自動轉換成縮減IC設計，如下文所述。該縮減IC設計中之諸元件之間的最小間隔係比該原始最小間隔更小之縮減最小間隔。再者，該原始IC設計利用多個微影遮罩以在導電結構上著落貫孔(via)，而該縮減IC設計則利用單一微影遮罩以將相同貫孔著落在該原始IC設計中之該等相同導電結構上。
另外，這些方法自動測量該縮減IC設計中之該等貫孔之未改變間隔(在有該等貫孔位於該原始IC設計中之位置中)。如果單貫孔週圍之該未改變間隔等於或超過第一間隔度量，則這允許此類方法在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之多個貫孔來自動取代。替代地，如果該單貫孔週圍之該未改變間隔介於該縮減最小間隔與該第一間隔度量之間，則這些方法可在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之貫孔條來自動取代。
另外，此類方法可將該縮減IC設計中之該等貫孔置放在與有該等貫孔中對應者位於該原始IC設計中的地方相對之不同位置中，以便減小諸貫孔之間的間隔，但增大貫孔與相鄰導電特徵之間的間隔。在其它替代方案中，本文中之方法可將介於諸導線端之間的距離縮減至該縮減最小間隔，但使位在該等導線端相鄰處之該等貫孔維持位置，使得該等貫孔位在有該等貫孔位於該原始IC設計中之相同位置中。更具體來說，將介於諸導線端之間的距離縮減之程序可藉由延展該等導線之長度來進行。這些方法亦可將導線上施作之切口之寬度縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，使該等切口相鄰處之該等貫孔維持位置。
本文中之方法亦可評估未修改縮減設計之所有配線階內是否都有移動靈活性(或密度靈活性)。密度靈活(或移動靈活)區域係不使IC之功能受影響之區域。相比之下，密度鎖定區域係IC設計中諸特徵之長度及諸特徵之間的間隔對IC某部分之功能實際進行界定或有影響之那些區 域。不應變更密度鎖定區域，因為這會變更或改變IC之功能。相比之下，可變更不影響IC功能之密度靈活(或移動靈活)區域。當所有層階中都有移動靈活性時，這些方法可均勻地縮減該未修改縮減設計之該等配線階之識別區域內之特徵之尺寸，不過，僅在所有受影響配線階之識別區域都具有移動靈活性時才可以。
另外，本文中之各種製造系統除了其它組件以外，還包括維持原始積體電路(IC)設計之至少一個電子儲存器、以及操作性連接至該電子儲存器之處理器。再次地，該原始積體電路設計中之該等貫孔之間的最小間隔稱為原始最小間隔。該處理器將該原始IC設計自動轉換成縮減IC設計，並且再次地，該縮減IC設計中之諸元件之間的最小間隔稱為縮減最小間隔，比該原始最小間隔更小。
該處理器自動測量該等貫孔之未改變間隔(其中該縮減IC設計中之該等貫孔係位在有該等貫孔位於該原始IC設計中之未改變位置中)。如果單貫孔週圍之該未改變間隔等於或超過第一間隔度量(其大於該縮減最小間隔)，則該處理器可在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之多個貫孔來自動取代。替代地，如果該單貫孔週圍之該未改變間隔介於該縮減最小間隔與該第一間隔度量之間(例如小於第一間隔度量)，則該處理器可在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之貫孔條來自動取代。
另外，該處理器可將該縮減IC設計中之該等貫孔自動置放在與有該等貫孔中之對應者位於該原始IC設計中的地方相對之不同位置 中，以減小諸貫孔之間的間隔，並且增大貫孔與相鄰導電特徵之間的間隔。該處理器亦可將介於諸導線端之間的距離縮減至該縮減最小間隔，但使位在該等導線端相鄰處之該等貫孔維持位置，使得該等貫孔位在有該等貫孔位於該原始IC設計中之相同位置中。舉例而言，該處理器可藉由延展該等導線之長度，將介於諸導線端之間的距離縮減。再者，該處理器可將導線上施作之切口之寬度自動縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，使該等切口相鄰處之該等貫孔維持位置。
該處理器亦可評估未修改縮減設計之所有配線階內是否都有移動靈活性(或密度靈活性)。當所有層階中都有移動靈活性時，該處理器可均勻地縮減該未修改縮減設計之該等配線階內之特徵之尺寸，不過，僅在所有受影響配線階之識別區域都具有移動靈活性時才可以。還有，製造設備係操作性連接至該處理器，並且此製造設備使用該縮減IC設計來製造IC。
100‧‧‧基材
102‧‧‧電子裝置階
104‧‧‧電子裝置
106‧‧‧絕緣體層
110、112、114、116、118‧‧‧貫孔
126、154‧‧‧貫孔條
140、144‧‧‧金屬線
146‧‧‧位置
150、152、156‧‧‧貫孔
158‧‧‧錘頭
160‧‧‧密度鎖定區域
162‧‧‧移動靈活性區域
170、172、174‧‧‧貫孔
202、204、206、210、220、222、224、230、232、234、240‧‧‧項目
300‧‧‧製造系統
302‧‧‧IC製造設備
310‧‧‧電子儲存器
312‧‧‧圖形使用者介面
314‧‧‧輸入/輸出
316‧‧‧控制器/處理器
318‧‧‧電源供應器
320‧‧‧外部電力源
本文中之具體實施例將會參照圖式經由以下詳細說明而更加讓人了解，此等圖式不必然按照比例繪製，其中：第1圖係繪示本文中之具體實施例的流程圖；第2圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第3圖係側視圖或截面圖，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔； 第4圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第5圖係側視圖或截面圖，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第6及7圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第8圖係側視圖或截面圖，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第9圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第10圖係側視圖或截面圖，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第11A至15C圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之配線階及貫孔；第16A至16C圖透視圖，其根據本文中之具體實施例，展示積體電路設計之多個配線階及貫孔；第17至18C圖係俯視圖(平面圖)，其根據本文中之具體實施例，展示積體電路設計之配線階及貫孔；以及第19圖係根據本文中之具體實施例的系統圖。
如上述，製造商在IC設計固定後，一旦要變更，會具有挑 戰性；而且製造改良在設計靈活性方面提供之優勢對於製造商在其現有IC設計中之實施具有挑戰性。有鑑於此，本文中所揭示之方法及系統對先前產生之積體電路(IC)設計(其有時稱為客戶IP)提供有競爭力的再設計，用以將此類在先前更受限規則下開發之先前IC設計自動轉換成新(寬鬆)設計規則。這允許本文中之系統及方法用更具競爭力之相容設計(諸如使用EUV處理者)來更新設計之區域。
更詳言之，輸入及輸出是圖形資料庫系統(GDS)或開放原圖系統(OAS)遮罩檔案，並且輸出產生已修改IC設計，其中修改取決於設計需求。程式輸入可包括圖型化類型(雙圖型化/三重圖型化、自對準雙圖型化(SADP)等)；EUV相關規則，諸如最小空間；使用者選項(例如：冗餘貫孔添加或變更成貫孔條)等。因此，這可提升良率(使用單層階修改來提升)；及/或增大密度(使用全晶片修改來增大，這會很複雜)。
關於良率強化，使用EUV處理作為例示性規則修改，當在貫孔階上實施EUV處理時，有機會再設計先前之設計以強化良率及/或可靠度，例如藉由添加冗餘貫孔、將諸單貫孔變更成貫孔條、或對金屬增加貫孔圍蔽。EUV處理允許比更大遮罩多圖型方法中之相同遮罩(顏色)空間更小之貫孔間隔。因此，本文中之方法及系統能以最小間隔識別同色貫孔(同遮罩上之貫孔)，並且在可能之情況下添加冗餘貫孔，其中上面及下面存在金屬、不存在不同色(不同遮罩)貫孔、遵守其它設計規則等。或者，可將現有單貫孔變更成貫孔條，這也可強化良率及/或可靠度。這可由使用者手動選擇，或可自動進行(硬編碼)。本文中之方法及系統亦可藉由縮減諸貫孔之間的空間使對金屬之貫孔圍蔽之尺寸增大，以將該等貫孔推離金 屬線端。
如第1圖之流程圖形式所示，本文中之各種方法存取原始IC設計(項目202)。該原始積體電路設計中之諸元件之間的最小允許間隔在本文中稱為「原始」最小間隔。
在項目204中，這些方法將該原始IC設計自動轉換成縮減IC設計，最初係藉由放寬(縮減)該最小間隔來轉換。換句話說，該縮減IC設計中之諸元件之間的最小允許間隔係比該原始最小間隔更小之「縮減」最小間隔。在項目204中，此類方法將該縮減IC設計中之貫孔及電線置放在與有對應貫孔及電線位於該原始IC設計中相對之相同位置中，以產生本文中稱為未修改縮減設計之內容。該未修改縮減設計包括由絕緣體階分開之多個配線階，並且該等配線階係藉由導電貫孔透過該等絕緣體階來連接。
如上所述，當僅採用一個製造程序(例如：EUV處理)進程時，使IC設計之所有態樣都均勻地縮減(縮放)大體上並不可行，因為製造處理中之單一進程可能仍然必須符合其它限制條件，諸如：形狀、間隔、長度等之功能；絕緣體/導體特性；對準準確度等。因此，僅有限數量之IC設計態樣可有能力利用製造改良，並且第1圖中所示之處理可自動增加諸如貫孔等特徵之數量(或尺寸)，以增大形成所欲電接觸(提升良率)之可能性；以及如此，處理可縮減IC設計在多個層階(在適當情況下)之部分之尺寸，以增大電路密度。為了達成此目的，這些方法自動測量縮減IC設計中(或更準確地說，是在此處理點之未修改縮減設計中)之貫孔之未改變間隔，如項目206中所示。
按照這樣，在項目210中，本文中之方法可評估未修改縮減 設計之配線階內是否有移動靈活性(或密度靈活性)。密度靈活(或移動靈活)區域係不使IC之功能受影響之區域。相比之下，密度鎖定區域係IC設計中諸特徵之長度及諸特徵之間的間隔對IC某部分之功能實際進行界定或有影響之那些區域。不應變更密度鎖定區域，因為這會變更或改變IC之功能。相比之下，可變更不影響IC功能之密度靈活(或移動靈活)區域。實質上，其為非密度鎖定區域，具有密度靈活性。
在項目210中，當所有層階中都有移動靈活性時，則這些方法可在項目212中均勻地縮減該未修改縮減設計之該等配線階內之特徵之尺寸，不過，僅在所有受影響配線階之識別區域都具有移動靈活性時才可以。此處理可將IC設計在多個層階上之部分之尺寸縮減，在適當之情況下，這還可增大電路密度。
無論項目210中是否所有層階中都有移動靈活性，仍然可進行其它設計修改。因此，處理可從項目210或212進入項目220，其中這些方法進行檢查，以查看縮減IC設計中之各個貫孔週圍之間隔是否大於、小於、或等於設計目的驅動之間隔量度(其在本文中係單純地稱為「第一」間隔量度，或單純地稱為「間隔量度」)。此第一間隔量度大於縮減最小間隔，但按另一種方式，可以是任何設計驅動之測量準則(因此，第一間隔量度可大於或小於原始最小間隔)。
在220項目中，如果貫孔週圍之間隔等於或超過第一間隔量度，則該等方法可在項目222中，藉由在有單貫孔位於原始IC設計中之一般區域中，將原始IC設計中之該貫孔以縮減IC設計中之多個貫孔自動取代，來改變縮減IC設計。換句話說，當貫孔週圍之間隔等於或超過第一間 隔度量時，可添加冗餘貫孔，以增大這兩個貫孔其中至少一者將形成所欲電連接之可能性。
或者，在項目220中，如果單貫孔週圍之未改變間隔介於縮減最小間隔與第一間隔度量之間，則這些方法可在項目224中，在有單貫孔位於原始IC設計之一般區域中，將原始IC設計中之該貫孔以縮減IC設計中之貫孔條自動取代。再次地，這些將諸如貫孔等特徵之數量(或尺寸)自動增加之程序增大形成所欲電接觸之可能性，這使得良率因缺陷減少而提升。
可藉由本文中之方法對縮減IC設計進行添加改變及調整。因此，處理可從包括項目204、212、222及224在內的許多其它程序流向項目230、232、234中任一者或全部。舉例而言，如項目230所示，這些方法可將該縮減IC設計中之該等貫孔自動置放在與有該等貫孔中對應者位於該原始IC設計中的地方相對之不同位置中，以便減小諸貫孔之間的間隔(減小貫孔-貫孔間隔)，並且增大貫孔與相鄰導電特徵之間的間隔(增大貫孔-電線間隔)。在其它替代方案中，在項目232中，本文中之方法可將介於諸導線端之間的距離縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，維持位在該等導線端相鄰處之該等貫孔。更具體來說，在項目232中，將介於諸導線端之間的距離縮減之程序可藉由延展該等導線之長度來進行。另外，在項目234中，這些方法亦可將導線上施作之切口之寬度縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，維持該等切口相鄰處之該等貫孔。再次地，這些程序可增大形成所欲電接觸之可能性，這使得良率因缺陷減少而提升。
處理可從項目212、222、224、230、232及/或234中任一者流向項目240中所示之製造。因此，在對縮減IC設計進行此類調整之後，在項目240中，這些方法可使用縮減IC設計來製造IC，如藉由項目212、222、224、230、232及/或234中之處理所修改者。
如上所述，本文中之方法及系統存取原始積體電路(IC)設計，諸如第2及3圖中所示之設計(並且這對應於第1圖所示之步驟202)。更具體來說，第2圖繪示一種設計的俯視圖，其展示各個配線階之間的貫孔150、152。第3圖(在側視圖中)繪示不同設計，其包括基材100、以及位在基材100上之電子裝置階102。電子裝置階102包括主動及被動電子裝置104(電晶體、電容器、二極體等；其可形成邏輯裝置)。各種交替絕緣體層106及配線層M0至M6係位在電子裝置階102中之電子裝置104上，並且透過伸透絕緣體層106之導電貫孔110、112、116、118與之連接。使用貫孔間隔作為可藉由本文中之方法及系統來適應之設計規則變更之一項實施例，第2及3圖繪示原始積體電路設計中諸貫孔110、112、114、116與118之間存在之最小間隔，並且其在本文中稱為原始最小間隔。
這些方法將原始IC設計自動轉換成縮減IC設計，如第4及5圖所示(並且這對應於第1圖所示之步驟202)。與上面之第2及3圖類似，第4圖繪示一種設計的俯視圖，並且第5圖(在側視圖中)繪示不同設計。在第4及5圖所示之設計中，該縮減IC設計中之諸元件之間的最小間隔係比該原始最小間隔更小之縮減最小間隔。第4及5圖亦繪示大於縮減最小間隔之另一間隔量度(其在本文中係任意地稱為間隔量度或第一間隔量度)。如第4及5圖所示，所有貫孔110、112、114、116、118、150與 152全部相隔大於縮減最小間隔；貫孔112與114相隔之量等於該間隔量度；貫孔114與116相隔小於該間隔量度；以及貫孔150與152係比該間隔度量進一步隔開。
因此，如第4及5圖所示，這些方法及系統在有該等貫孔位於該原始IC設計中之位置中，自動測量該縮減IC設計中之該等貫孔之未改變間隔(並且這對應於第1圖所示之步驟206)。第6至8圖繪示取決於第4及5圖所示之測量結果，可對原始IC設計中之元件進行之一些變更。正如前面之附圖，第6及7圖繪製一種設計的俯視圖，並且第8圖(在側視圖中)繪示不同設計。
關於此類改變，如果單貫孔週圍之未改變間隔介於縮減最小間隔與第一間隔量度之間，諸如第4圖所示之貫孔150至152、或第5圖所示之貫孔114至116，則這些方法可在有單貫孔位於原始IC設計中之區域中，將原始IC設計中之單貫孔(例如：152及116)以縮減IC設計中之貫孔條154及126自動取代，如第6及8圖所示。這對應於第1圖所示之步驟224。請注意，第6及8圖所示之條孔126及154仍隔開至少該縮減最小間隔。
類似的是，如果單貫孔週圍之未改變間隔等於或超過該間隔度量(正如第5圖所示貫孔112至114之間存在者；並且為了舉例說明，假定貫孔150至152之間的間隔等於或超過該間隔度量，其在第4圖中未示出)，這允許本文中之方法及系統在有單貫孔位於原始IC設計中之區域中，將原始IC設計中之單貫孔112或152以縮減IC設計中之多個貫孔122及156自動取代，如第7及8圖所示。這對應於第1圖所示之步驟222。 請注意，多個貫孔122及156仍隔開至少該縮減最小間隔。再次地，這些程序可增大形成所欲電接觸之可能性，這使得良率因缺陷減少而提升。
另外，此類方法可將該縮減IC設計中之該等貫孔置放在與有該等貫孔中之對應者位於該原始IC設計中的地方相對之不同位置中，以便減小諸貫孔之間的間隔，並且增大貫孔與相鄰導電特徵之間的間隔(如第9及10圖中之箭頭所示；並且這對應於第1圖所示之步驟230)。與上面之圖式類似，第9圖繪示一種設計的俯視圖，並且第10圖(在側視圖中)繪示不同設計。如能在第9圖中看出的是，沿箭頭方向移動貫孔150使貫孔150至152彼此移動得更靠近(但不低於縮減最小間隔)，並且這會將貫孔150移離電線140。類似的是，在第10圖中，移動貫孔112使貫孔110至112移動得更靠近在一起，但是將貫孔112進一步從第10圖所示之其它配線移開。再次地，這些程序可增大形成所欲電接觸之可能性，這使得良率因缺陷減少而提升。
在其它替代方案中，如第11A至11B圖所示(其繪示金屬線140、144及疊置其上之貫孔150、152的俯視圖)，本文中之方法及系統可將諸導線端之間的距離縮減至該縮減最小間隔，但在有貫孔位於原始IC設計中之相同位置中，維持位在導線140至144相鄰處之貫孔(並且這對應於第1圖所示之步驟232)。更具體來說，將介於導線140至144之間的距離縮減之程序係藉由在例如直接金屬圖型化中延展導線140至144之長度來進行。如第12A至12B圖所示(其類似地繪示金屬線140、144及疊置其上之貫孔150、152的俯視圖)，同程序可就線端處規律地形成之錘頭158來進行。錘頭158之使用在線端上提供最小空間值，並且這提升著落在線 端上之貫孔之準確度，因此使良率提升。
同樣，如第13A至13B圖所示(其亦繪示配線層內之多條平行金屬線140、144、以及疊置其上之貫孔150、152的俯視圖)，這些方法可將經施作而用以界定單獨導線之切口之寬度縮減至該縮減最小間隔，但在有貫孔位於原始IC設計中之相同位置中，維持位在切口相鄰處之貫孔(這對應於第1圖所示之步驟234)。如第14A至14B圖所示(其類似地繪示多條平行金屬線140、144及疊置其上之貫孔150、152的俯視圖)，同程序可就線端處規律地形成之錘頭158來進行。
如第15A至15B圖所示(其繪示金屬線140、144及疊置其上之貫孔150、152的俯視圖)，內有金屬層之自動化再設計，可延展金屬線以允許自動識別冗餘貫孔之添加及/或對貫孔之變更。更具體來說，如第15A圖所示，線路140至144之端部可根據原始設計中之原始最小間隔來隔開。如第15B圖所示，本文中之方法及系統可藉由將線路140至144加長，以將線路140至144之端部之間的間隔縮減至該等縮減最小間隔規則。這允許本文中之方法及系統將貫孔150以貫孔條154自動取代；而且，即使條孔154比貫孔150更寬，由於導線140已加長，所以條孔154仍然與其它特徵相隔大於該縮減最小間隔。類似的是，如第15C圖所示，這允許本文中之方法及系統將貫孔150以多個貫孔156自動取代；而且，即使多個貫孔156比貫孔150消耗更寬空間，由於導線140已加長，所以多個貫孔156仍然與其它特徵相隔大於該縮減最小間隔。再次地，這些程序可增大形成所欲電接觸之可能性，這使得良率因缺陷減少而提升。
再者，如第16A至16C圖所示(其呈現藉由貫孔150在多個 層階上連接之導線140的透視圖)，此類方法可評估未修改縮減設計之各配線階內之貫孔之移動靈活性(或密度靈活性)(這對應於第1圖所示之步驟210)。第16B圖所示之密度鎖定區域160係IC設計中諸特徵之長度及諸特徵之間的間隔對IC某部分之功能實際進行界定或有影響之那些區域。不應變更密度鎖定區域160，因為這會變更或改變IC之功能。相比之下，第16C圖繪示不影響IC功能並且可予以變更之密度靈活(或移動靈活)區域。
因此，第16A圖所示之IC設計之移動靈活性162(第16C圖)出現在沒有密度鎖定區域160(第16B圖)的地方。除非可在不改變功能之情況下修改所有受影響之層階，否則本文中之方法及系統避免修改IC設計。因此，僅當所有受影響層階中都有移動靈活性區域162時，這些方法才會將貫孔再定位於配線階內(這對應於第1圖所示之步驟212)。更具體來說，當修改移動靈活區域162時，可將移動靈活區域162中之元件移動或調整大小成彼此更靠近(直到該縮減最小間隔之極限)。
電路設計人員可在建立IC設計時手動將區域指定為密度鎖定區域160，或手動指定現有IC設計之密度鎖定區域160。在其它替代方案中，本文中之方法及系統可自動識別密度鎖定區域160。因此，本文中之方法及系統可將所存取IC設計之形狀與已知功能性間隔及長度自動配比，以識別密度鎖定區域160。因此，如果先前已知電線長度及貫孔間隔之圖型是用以界定功能或邏輯，並且IC設計中存在匹配圖型，則本文中之方法及系統將那些自動識別為密度鎖定區域160，以使得其不會遭到修改。在其它替代方案中，本文中之方法及系統可將密度靈活區域162自動識別為未匹配已知功能性形狀、間隔、長度等之那些區域。因此，移動靈 活性區域162係未予以自動識別為密度鎖定區域160之任何區域。此處理可將IC設計在多個層階上之部分之尺寸縮減，在適當之情況下，這還可增大電路密度。
第17圖提供附加俯視圖，將原始最小間隔與縮減最小間隔作比較。更具體來說，第17圖展示各個貫孔150之圖型，其中可將貫孔150再定位至位置146，而不會違反該縮減最小間隔。然而，請注意，此類位置146將違反原始最小間隔，並且這示範當例如所有受影響層階中都有移動靈活性區域162時，本文中之方法及系統如何縮減電路尺寸，並且有助於縮減電路尺寸。
第18A至18C圖繪示著落在導電形狀140上之貫孔170至174的俯視圖表徵，並且繪示當該原始IC設計利用多個微影遮罩在導電結構上著落貫孔時，藉由本文中之方法及系統產生之縮減IC設計利用單一微影遮罩將相同貫孔著落在該原始IC設計中之該等相同導電結構上。第18A圖繪示一理想設計，其中設計人員想要包括三個貫孔170至172(其中貫孔170係使用一第一遮罩/曝照來圖型化，並且貫孔172係使用一第二遮罩/曝照來圖型化)；然而，由於該等原始最小間隔規則，實際設計(如第18B圖所示)只能包括兩個貫孔150。舉例而言，第18B圖中遺漏之第三貫孔172可已經包括在與其餘貫孔170不同之一遮罩中；並且實際設計中可能已排除第三貫孔172，因為難以將第二遮罩上之第三貫孔172與第一遮罩上之貫孔170對準。相比之下，由於本文中之方法及系統所提供之該縮減最小間隔，如第18C圖所示，理想設計可藉由包括全部三個貫孔174來成功產生。舉例而言，利用該縮減最小間隔，可將三個貫孔174全都包括在同一 遮罩上，避免防止第18B圖所示實際設計中包括第三貫孔172之對準問題。
第18A至18C圖繪示本文中之方法及系統如何克服用多個遮罩印刷貫孔階時發生之問題，該等問題導因於微影工具無法印刷為使一個遮罩上具有全部貫孔而需要之解析度。著色是一種將多個遮罩用於印刷相同層階之方法。如果該等貫孔中有一些是用可向下解析至X nm之遮罩來印刷，則可將貫孔階著色。然而，如果有必要印刷小於Xnm之距離，則將一個貫孔置放在一種顏色(遮罩)上，並將另一貫孔置放在另一顏色(遮罩)上。因此，具有EUV之一遮罩不具有套疊(顏色)衝突考量因素。因此，憑藉使用多種顏色(遮罩)，套疊成為一挑戰。當印刷將著落在相同金屬上之兩種顏色之貫孔(兩個不同遮罩)時，由於與套疊相關聯之風險增加，所以難以將靠近一彎折之一個貫孔圖型化。隨著EUV之實施，著色減少。對於由於著色而具有一更大空間之貫孔(如果該等貫孔位在相同顏色/遮罩上)，轉換成EUV會使最小空間縮減。憑藉EUV，可將全部層階都置放在一個遮罩上(一種顏色)。由於套疊考量因素(因為要對準之遮罩更少)，貫孔之位置/著落點上不再有限制條件。
另外，如第19圖所示，本文中之各種製造系統300除了其它組件以外，還包括維持原始積體電路(IC)設計之至少一個電子儲存器310、IC製造設備302、一圖形使用者介面(GUI)312、可連接至一外部網路之一輸入/輸出314、一控制器/處理器316、連接至一些外部電力源320之一電源供應器318等。
憑藉這些系統300，一處理器316係操作性連接至電子儲存器310。處理器316將該原始IC設計自動轉換成縮減IC設計，並且再次 地，該縮減IC設計中之諸元件之間的最小間隔稱為縮減最小間隔，比該原始最小間隔更小。
處理器316自動測量該等貫孔之未改變間隔(其中該縮減IC設計中之該等貫孔係位在有該等貫孔位於該原始IC設計中之未改變位置中)。如果單貫孔週圍之該未改變間隔等於或超過第一間隔度量(其大於該縮減最小間隔)，則處理器316可在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之多個貫孔來自動取代。替代地，如果該單貫孔週圍之該未改變間隔介於該縮減最小間隔與該第一間隔度量之間(例如小於第一間隔度量)，則處理器316可在有該單貫孔位於該原始IC設計中之區域中，將該原始IC設計中之該單貫孔以該縮減IC設計中之貫孔條來自動取代。
另外，處理器316可將該縮減IC設計中之該等貫孔自動置放在與有該等貫孔中對應者位於該原始IC設計中的地方相對之不同位置中，以減小諸貫孔之間的間隔，並且增大貫孔與相鄰導電特徵之間的間隔。處理器316亦可將介於諸導線端之間的距離縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，維持位在該等導線端相鄰處之該等貫孔。舉例而言，處理器316可藉由延展該等導線之長度，將介於諸導線端之間的距離縮減。再者，處理器316可將導線上施作之切口之寬度自動縮減至該縮減最小間隔，但在有該等貫孔位於該原始IC設計中之相同位置中，使該等切口相鄰處之該等貫孔維持位置。
處理器316亦可評估未修改縮減設計之所有配線階內是否都有移動靈活性(或密度靈活性)。當所有層階中都有移動靈活性時，該處 理器可均勻地縮減該未修改縮減設計之該等配線階內之特徵之尺寸，不過，僅在所有受影響配線階之識別區域都具有移動靈活性時才可以。
還有，製造設備302係操作性連接至處理器316，並且此製造設備302使用該縮減IC設計來製造IC。舉例而言，製造設備302可包括內有沉積各種層件之腔室、在該等層件上形成遮罩之光微影設備、透過該等遮罩對該等層件進行圖型化之蝕刻腔室、研磨設備等；以上全都可形成電子裝置、絕緣體層、配線階、以及外部連接以產生成品IC裝置。
本文中所述之導體可由諸如多結晶矽(多晶矽)、非晶矽、非晶矽與多晶矽之組合、及多晶矽-鍺等任何導電材料所構成，因存在合適的摻質而具有導電性。替代地，本文中之導體可以是一或多種諸如鎢、鉿、鉭、鉬、鈦、或鎳等金屬、或此類金屬之金屬矽化物、合金，並且可使用物理氣相沉積、化學氣相沉積、或任何其它所屬技術領域已知的技術來沉積。
有各種類型之電晶體，其在電路中之使用方式略有差異。舉例而言，一雙極電晶體具有標記為基極、集極與射極之接端。基極接端處之一小電流(亦即，介於基極與射極之間的流動)可控制或切換介於集極接端與射極接端之間的一大很多之電流。另一實施例是一種場效電晶體，其具有標記為閘極、源極與汲極之接端。閘極處之一電壓可控制介於源極與汲極之間的一電流。在此類電晶體內，一半導體(通道區)係置於導電源極區與類似導電汲極(或導電源極/射極區)之間，並且當該半導體處於一導通狀態時，該半導體允許電流在源極與汲極之間、或集極與射極之間流動。該閘極係藉由一「閘極氧化物」(其為一絕緣體)與該半導體電氣分隔之一 導電元件；並且該閘極內的電流/電壓變化使通道區導通，允許電流在源極與汲極之間流動。類似的是，在基極與射極之間流動之電流使半導體導通，允許電流在集極與射極之間流動。
大體上，電晶體結構係藉由將雜質沉積到或植入基材以形成至少一個半導體通道區而形成，乃是藉由基材之頂端(上)表面下面的淺溝槽隔離區來設立邊界。本文中之「基材」可以是適合給定目的之任何材料(無論是否現在已知，還是將來才開發)，並且舉例而言，可以是矽基晶圓(主體材料)、陶瓷材料、有機材料、氧化物材料、氮化物材料等，可為有摻雜，也可為未摻雜。
儘管圖式中僅繪示一個或有限數量之裝置，所屬技術領域中具有通常知識者將了解的是，許多不同類型裝置可利用本文中之具體實施例來同時形成，並且圖式之用意在於展示同時形成多個不同類型的裝置；然而，圖式已簡化成為了釐清而僅展示有限數量之裝置，並且讓讀者可以更輕易認識所示之不同特徵。用意不在於限制本揭露，因為如所屬技術領域中具有通常知識者將了解，本揭露適用於包括有許多圖式中所示各類型裝置的結構。
圖中的流程圖及方塊圖根據各項具體實施例，說明裝置及方法可能實作態樣之架構、功能及操作。就此而言，流程圖或方塊圖中的各方塊可代表指令之模組、節段或部分，其包括用於實施此(等)所指明邏輯功能之一或多個可執行指令。在一些替代實作態樣中，方塊中所註記的功能可不依照圖中註記的順序出現。舉例而言，相繼展示的兩個方塊事實上，可以實質並行執行，或該等方塊有時可按照相反次序來執行，端視涉及的 功能而定。亦應注意的是，方塊圖及/或流程圖說明之各方塊、以及方塊圖及/或流程圖說明中的方塊組合可藉由特殊用途硬體為主之系統來實施，此等系統進行指定功能或動作、或實行特殊用途硬體及電腦指令之組合。
本文所用術語的目的僅在於說明特殊具體實施例並且意圖不在於前述之限制。單數形的「一」及「該」於本文中使用時，用意在於同時包括複數形，除非內容另有清楚所指。再者，諸如「右」、「左」、「垂直」、「水平」、「頂端」、「底端」、「上」、「下」、「底下」、「下面」、「下層」、「上方」、「上層」、「平行」、「垂直」等用語用意在於說明此等用語在圖式中取向及繪示時的相對位置(除非另有所指)，而「觸及」、「直接接觸」、「毗連」、「直接相鄰於」、「緊密相鄰於」等用語用意在於指出至少一個元件實體接觸另一元件(此等所述元件之間沒有用其它元件來分隔)。由於元件是在圖式中配向及繪示，「側向」一詞在本文中係用於描述元件之相對位置，並且更特別的是，係用於指出一元件係置於另一元件之側邊，與在該另一元件上面或下面截然不同。舉例而言，相鄰於另一元件側向安置之一元件將位於該另一元件旁邊，緊密相鄰於另一元件側向安置之一元件將直接位於該另一元件旁邊，並且側向圍繞另一元件之一元件將相鄰於該另一元件之外側壁並與之設立邊界。
除了繪示本文該等具體實施例之方法及功能在各階段之狀況以外，各相應圖式還繪示由一或多個裝置及結構全部或部分地實施之方法之邏輯。此類裝置及結構係組配成用來(亦即，包括經連接而能夠進行程序之一或多個組件，諸如電阻器、電容器、電晶體及類似者)實施上述方法。 換句話說，可建立一或多個電腦硬體裝置，其係組配成用來實施本文中參 照圖式及其對應說明所述之方法及程序。
本文中之具體實施例可用在各種電子應用中，包括但不限於先進感測器、記憶體/資料儲存器、半導體、微處理器及其它應用。諸如積體電路(IC)晶片等產生之裝置及結構可由製作商以空白晶圓形式(也就是說，作為具有多個未封裝晶片的單一晶圓)、當作裸晶粒、或以封裝形式來配送。在已封裝的例子中，晶片係嵌裝於單一晶片封裝(諸如塑膠載體，具有黏貼至主機板或其它更高階載體之引線)中，或多晶片封裝(諸如具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在任一例子中，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合成下列之部分或任一者：(a)諸如主機板之中間產品，或(b)最終產品。最終產品可以是包括積體電路晶片之任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的進階電腦產品。
下文申請專利範圍中所有手段或步驟加上功能元件之對應結構、材料、動作、及均等者用意在於包括搭配如具體主張之其它主張元件用於進行該功能之任何結構、材料、或動作。本文該等具體實施例之說明已基於說明和描述目的而介紹，但用意不在於以所揭示之形式窮舉或限制該等具體實施例。許多修改及變例對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離本文中之具體實施例的範疇及精神。具體實施例在選擇及說明方面是為了最佳闡釋此類之原理及實際應用，並且讓所屬技術領域中具有通常知識者能夠了解進行各種修改適用於所思特定用途之各項具體實施例。
儘管已僅搭配有限數量之具體實施例詳述前文內容，仍應輕 易理解本文中之具體實施例不受限於此類揭露。反而，可將本文中之元件修改成合併此前未說明、但與本文中之精神及範疇相稱之任何數量之變例、改變、替代或均等配置。另外，儘管已說明各項具體實施例，仍要理解的是，可僅藉由所述具體實施例其中一些來包括本文中之態樣。因此，以下申請專利範圍不應視為受前述說明限制。除非具體敍述，否則對單數元件之參照用意不在於意為「一個且僅一個」，而是「一或多個」。與本揭露全文所述各項具體實施例中對所屬技術領域中具有通常知識者為已知或以後才知之元件均等之所有結構化及功能性均等內容係以參考方式予以明確併入，並且用意在於受本揭露所含括。因此，要理解的是，可在所揭示之特定具體實施例中施作前述如隨附申請專利範圍所概述範疇內之變更。
202、204、206、210、220、222、224、230、232、234、240‧‧‧項目

Claims (20)

  1. 一種於積體電路(IC)裝置中形成導電結構之方法，包含：形成原始IC導電結構於該積體電路(IC)裝置中，其中，該原始IC導電結構中之諸元件之間的最小間隔係原始最小間隔；以及形成縮減IC導電結構於該積體電路(IC)裝置中，其中，該縮減IC導電結構中之諸元件之間的最小間隔係比該原始最小間隔更小之縮減最小間隔；其中，該原始IC導電結構被形成以包括具有藉由該原始最小間隔分開原始間隔線端的導電線，且原始間隔貫孔從該原始間隔線端以該原始最小間隔分隔；其中，該縮減IC導電結構被形成以包括具有藉由該縮減最小間隔分開縮減間隔線端的導電線，且縮減間隔貫孔從該縮減間隔線端以該縮減最小間隔分隔。
  2. 如申請專利範圍第1項所述之方法，其中，該原始間隔線端被形成以其有單貫孔，並且其中，該縮減間隔線端被形成以具有多個貫孔或貫孔條。
  3. 如申請專利範圍第1項所述之方法，其中，相對於從該原始間隔線端至該原始間隔貫孔的距離，該縮減間隔貫孔以從該縮減間隔線端更遠而被形成。
  4. 如申請專利範圍第1項所述之方法，其中，相對於從該原始間隔貫孔至該原始間隔線端的長度，該縮減間隔線端被形成以具有從該縮減間隔貫孔延伸的長度。
  5. 如申請專利範圍第1項所述之方法，其中，該縮減間隔線端被形成以具有相對於該原始間隔線端的切口之寬度縮減之切口之寬度。
  6. 如申請專利範圍第1項所述之方法，其中，該積體電路(IC)裝置包括由絕緣體階分開之多個配線階，並且其中，該等配線階係藉由該原始間隔貫孔及該縮減間隔貫孔透過該等絕緣體階來連接。
  7. 如申請專利範圍第1項所述之方法，其中，該縮減間隔線端被形成於該積體電路(IC)裝置中具有相對於該原始間隔線端位於該積體電路(IC)裝置中更移動靈活的位置，其中，該移動靈活發生於區域中，該區域具有不影響該積體電路(IC)裝置的功能的間隔。
  8. 一種於積體電路(IC)裝置中形成導電結構之方法，包含：形成原始IC導電結構於該積體電路(IC)裝置中，其中，該原始IC導電結構中之諸貫孔之間的最小間隔係原始最小間隔；以及形成縮減IC導電結構於該積體電路(IC)裝置中，其中，該縮減IC導電結構中之諸貫孔之間的最小間隔係比該原始最小間隔更小之縮減最小間隔；其中，該原始IC導電結構被形成以包括具有藉由該原始最小間隔分開原始間隔線端的導電線，且原始間隔貫孔從該原始間隔線端以該原始最小間隔分隔；其中，該縮減IC導電結構被形成以包括具有藉由該縮減最小間隔分開縮減間隔線端的導電線，且縮減間隔貫孔從該縮減間隔線端以該縮減最小間隔分隔；其中，在單貫孔週圍的相鄰特徵的間隔等於或超過第一間隔度量的位 置，該縮減間隔貫孔如多個貫孔被形成；其中，在單貫孔週圍的相鄰特徵的間隔介於該縮減最小間隔與該第一間隔度量之間的位置，該縮減間隔貫孔如貫孔條被形成。
  9. 如申請專利範圍第8項所述之方法，其中，該等貫孔減小諸貫孔之間的間隔並增大貫孔與相鄰導電特徵之間的間隔。
  10. 如申請專利範圍第8項所述之方法，其中，相對於從該原始間隔線端至該原始間隔貫孔的距離，該縮減間隔貫孔以從該縮減間隔線端更遠而被形成。
  11. 如申請專利範圍第8項所述之方法，其中，相對於從該原始間隔貫孔至該原始間隔線端的長度，該縮減間隔線端被形成以具有從該縮減間隔貫孔延伸的長度。
  12. 如申請專利範圍第8項所述之方法，其中，該縮減間隔線端被形成以具有相對於該原始間隔線端的切口之寬度縮減之切口之寬度。
  13. 如申請專利範圍第8項所述之方法，其中，該積體電路(IC)裝置包括由絕緣體階分開之多個配線階，並且其中，該等配線階係藉由該原始間隔貫孔及該縮減間隔貫孔透過該等絕緣體階來連接。
  14. 如申請專利範圍第8項所述之方法，其中，該縮減間隔線端被形成於該積體電路(IC)裝置中具有相對於該原始間隔線端位於該積體電路(IC)裝置中更移動靈活的位置，其中，該移動靈活發生於區域中，該區域具有不影響該積體電路(IC)裝置的功能的間隔。
  15. 一種積體電路(IC)裝置，包含：原始IC導電結構，係於該積體電路(IC)裝置中，其中，該原始IC導 電結構中之諸元件之間的最小間隔係原始最小間隔；以及縮減IC導電結構，係於該積體電路(IC)裝置中，其中，該縮減IC導電結構中之諸元件之間的最小間隔係比該原始最小間隔更小之縮減最小間隔；其中，該原始IC導電結構包括具有藉由該原始最小間隔分開原始間隔線端的導電線，且原始間隔貫孔從該原始間隔線端以該原始最小間隔分隔；其中，該縮減IC導電結構包括具有藉由該縮減最小間隔分開縮減間隔線端的導電線，且縮減間隔貫孔從該縮減間隔線端以該縮減最小間隔分隔。
  16. 如申請專利範圍第15項所述之積體電路(IC)裝置，其中，該原始間隔線端具有單貫孔，並且其中，該縮減間隔線端具有多個貫孔或貫孔條。
  17. 如申請專利範圍第15項所述之積體電路(IC)裝置，其中，相對於從該原始間隔線端至該原始間隔貫孔的距離，該縮減間隔貫孔距該縮減間隔線端更遠。
  18. 如申請專利範圍第15項所述之積體電路(IC)裝置，其中，相對於從該原始間隔貫孔至該原始間隔線端的長度，該縮減間隔線端具有從該縮減間隔貫孔延伸的長度。
  19. 如申請專利範圍第15項所述之積體電路(IC)裝置，其中，該縮減間隔線端具有相對於該原始間隔線端的切口之寬度縮減之切口之寬度。
  20. 如申請專利範圍第15項所述之積體電路(IC)裝置，其中，該縮減間隔線端於該積體電路(IC)裝置中具有相對於該原始間隔線端位於 該積體電路(IC)裝置中更移動靈活的位置，其中，該移動靈活發生於區域中，該區域具有不影響該積體電路(IC)裝置的功能的間隔。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11036911B2 (en) * 2019-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Charging prevention method and structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076750B1 (en) * 2001-02-06 2006-07-11 Advanced Micro Devices, Inc. Method and apparatus for generating trenches for vias
US7805692B2 (en) * 2006-05-15 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for local hot spot fixing
US8171445B2 (en) * 2005-12-14 2012-05-01 Kabushiki Kaisha Toshiba Replacing single-cut via into multi-cut via in semiconductor integrated circuit design

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5018074A (en) * 1988-11-04 1991-05-21 United Technologies Corporation Method of making gate array masks
JPH06314692A (ja) * 1993-04-27 1994-11-08 Intel Corp 集積回路におけるビア／接点被覆範囲を改善する方法
US5936868A (en) 1997-03-06 1999-08-10 Harris Corporation Method for converting an integrated circuit design for an upgraded process
GB9914380D0 (en) 1999-06-21 1999-08-18 Regan Timothy J Method of scaling an integrated circuit
JP2002093915A (ja) * 2000-09-20 2002-03-29 Mitsubishi Electric Corp 半導体集積回路の設計方法およびその装置
US7194725B1 (en) 2004-04-02 2007-03-20 Advanced Micro Devices, Inc. System and method for design rule creation and selection
US7404167B2 (en) * 2005-02-23 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving design window
US7604909B2 (en) * 2005-12-29 2009-10-20 Asml Masktools B.V. Method for improved manufacturability and patterning of sub-wavelength contact hole mask
US7574685B1 (en) * 2006-04-24 2009-08-11 Cadence Design Systems, Inc. Method, system, and article of manufacture for reducing via failures in an integrated circuit design
JP4871168B2 (ja) * 2007-02-26 2012-02-08 富士通セミコンダクター株式会社 集積回路の配線経路探索方法、集積回路の自動配線装置およびプログラム
US7783995B2 (en) 2007-03-08 2010-08-24 International Business Machines Corporation System and method for circuit design scaling
US7939445B1 (en) * 2007-03-16 2011-05-10 Marvell International Ltd. High density via and metal interconnect structures, and methods of forming the same
DE102008016266B4 (de) * 2008-03-29 2009-12-31 Qimonda Ag Verfahren zum Optimieren des Layouts wenigstens einer Transfereinrichtung zum Herstellen direkter und indirekter Strukturen
US8037428B2 (en) * 2008-05-29 2011-10-11 Synopsys, Inc. Method and system for post-routing lithography-hotspot correction of a layout
JP5100625B2 (ja) * 2008-12-11 2012-12-19 株式会社東芝 パターンレイアウト設計方法
CN102754102B (zh) * 2010-12-09 2016-02-03 松下电器产业株式会社 三维集成电路的设计支持装置及设计支持方法
US20120180014A1 (en) * 2011-01-06 2012-07-12 Springsoft, Inc. Method of context-sensitive, trans-reflexive incremental design rule checking and its applications
US8455932B2 (en) * 2011-05-06 2013-06-04 International Business Machines Corporation Local interconnect structure self-aligned to gate structure
US8726208B2 (en) * 2011-07-19 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. DFM improvement utility with unified interface
US9112000B2 (en) * 2011-09-19 2015-08-18 Texas Instruments Incorporated Method for ensuring DPT compliance for auto-routed via layers
US8807948B2 (en) * 2011-09-29 2014-08-19 Cadence Design Systems, Inc. System and method for automated real-time design checking
US8726200B2 (en) * 2011-11-23 2014-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Recognition of template patterns with mask information
US8627242B1 (en) * 2013-01-30 2014-01-07 United Microelectronics Corp. Method for making photomask layout
US9029230B2 (en) * 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
US8924896B2 (en) * 2013-01-31 2014-12-30 Globalfoundries Inc. Automated design layout pattern correction based on context-aware patterns
US9922161B2 (en) * 2013-02-27 2018-03-20 The Regents Of The University Of California IC layout adjustment method and tool for improving dielectric reliability at interconnects
US9672311B2 (en) * 2014-08-27 2017-06-06 Globalfoundries Inc. Method and system for via retargeting
US9594864B2 (en) 2015-04-22 2017-03-14 Qualcomm Incorporated Method for asymmetrical geometrical scaling
EP3133553B1 (en) * 2015-08-17 2021-08-04 Imec Vzw Method for verifying a pattern of features printed by a lithography process
US10740531B2 (en) * 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7076750B1 (en) * 2001-02-06 2006-07-11 Advanced Micro Devices, Inc. Method and apparatus for generating trenches for vias
US8171445B2 (en) * 2005-12-14 2012-05-01 Kabushiki Kaisha Toshiba Replacing single-cut via into multi-cut via in semiconductor integrated circuit design
US7805692B2 (en) * 2006-05-15 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for local hot spot fixing

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