KR20160089855A - 집적 회로 설계 방법 - Google Patents

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Abstract

집적 회로(IC) 설계 방법, 제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계; 제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 제2 레이아웃을 수신하는 단계; 상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및 상기 제2 패턴과 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격이 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 길이가 연장된 조그를 제공하는 단계를 포함하며, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격에 대한 조그의 길이의 비율은 1/5 내지 1/1의 범위에 있는 것을 특징으로 한다.

Description

집적 회로 설계 방법{INTEGRATED CIRCUIT DESIGN METHOD}
본 발명은 집적 회로 설계 방법에 관한 것이다.
반도체 집적 회로(Integrated Circuit; IC) 산업은 급속한 성장을 경험해왔다. 반도체 제조에서, 기능적 밀도는 일반적으로 증가되어 왔으며 기하학적 크기는 감소되고, 이전 세대보다 더 작고 더 복잡한 집적 회로로 제조된다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 그러나, 이러한 스케일링 다운은 또한 집적 회로를 처리하고 제조하는데 있어서 복잡성을 증가시킨다. 이러한 진보들을 실현하기 위해서는 집적 회로의 처리 및 제조에 있어서 마찬가지의 개발이 필요하다.
예를 들어, IC 기술들은 65 nm 기술 노드, 45 nm 기술 노드, 20 nm 기술 노드 그리고 그 보다 작은 노드와 같이, 점점 더 작은 기술 노드로 계속적으로 성장함에 따라, 더 큰 피처 크기에 사용되던 단순한 다운 스케일링 유사 설계는 종종 불완전한 모양 또는 잘못 배치된 장치 특성들을 초래한다. 통상적으로, 광 근접 보정(optical proximity correction; OPC)은 패턴이 마스크 상에 생성되기 전에 설계 패턴에 대해 수행될 수 있다.
그럼에도 불구하고, 현재 광 근접 보정 기술은 서브 45 nm 설계에서의 문제를 해결하는 충실하거나 또는 충분한 규칙을 제공하지 않을 수 있다. 따라서, 비록 IC 제조를 개선하기 위한 기존의 방법들이 일반적으로 그 의도된 목적들에 적합해왔지만, 기존의 방법들이 모든 면에서 완전히 만족스럽지는 못하였다.
일부 실시예에 따르면, IC 설계 방법은 제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계; 제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 제2 레이아웃을 수신하는 단계; 상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및 상기 제2 패턴과, 상기 제1 패턴에 중첩하는 절단 패턴의 에지(edge) 사이의 간격이 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 길이가 연장된 조그를 제공하는 단계를 포함하며, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격에 대한 조그의 길이의 비율은 1/5 내지 1/1의 범위에 있다.
일부 실시예에 따르면, IC 설계 방법은 제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계; 제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 제2 레이아웃을 수신하는 단계; 상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격이 40nm 이하의 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 연장된 조그를 제공하는 단계를 포함한다.
일부 실시예에 따르면, IC 설계 방법은 제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계; 제2 패턴을 포함하는 제2 레이아웃 - 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리됨 - 을 수신하는 단계; 상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및 상기 제2 패턴과 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격이 미리 정해진 값보다 작을 때 상기 절단 패턴을 상기 제1 패턴에 더 중첩되도록 상기 제1 패턴을 향하여 임의의 거리만큼 이동시키는 단계를 포함하며, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격에 대한 상기 거리의 비율은 1/5 내지 1/1의 범위에 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 예시적인 실시예들에 따른 제1 레이아웃의 평면도이다.
도 2는 일부 예시적인 실시예들에 따른 제2 레이아웃의 평면도이다.
도 3은 일부 예시적인 실시예들에 따른 도 1 및 도 2의 적층 레이아웃의 도시도이다.
도 4는 일부 예시적인 실시예에 따른 IC 설계 방법의 흐름도이다.
도 5는 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃과 절단 패턴의 도시도이다.
도 6은 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃, 절단 패턴 및 조그의 도시도이다.
도 7은 일부 예시적인 실시예에 따른 IC 설계 방법의 흐름도이다.
도 8은 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃과 절단 패턴의 도시도이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
집적 회로(IC) 제조 시스템은 설계 하우스, 마스크 하우스, 그리고 설계, 개발, 제조 사이클 및/또는 IC 장치 제조 관련 서비스에서 서로 상호 작용하는 IC 제조 엔티티(즉, 제조사)와 같은 다수의 엔티티들을 포함한다. 다수의 엔티티들은 단일의 네트워크 또는 인트라넷 및 인터넷과 같은 다양한 네트워크들을 포함하는 통신 네트워크와, 유선 및/또는 무선 통신 채널을 포함하는 통신 네트워크에 의해 연결된다. 각각의 엔티티는 다른 엔티티들과 상호 작용할 수 있고 다른 엔티티들에 서비스를 제공 및/또는 다른 엔티티들로부터 제공받을 수 있다. 상기 설계 하우스, 마스크 하우스, 및 IC 제조 엔티티는 하나의 엔티티 또는 별도의 엔티티일 수 있다.
디자인 하우스는 IC 설계 레이아웃을 생성한다. IC 설계 레이아웃은 제조될 IC 제품의 사양에 기초하여, IC 제품으로 설계된 다양한 기하학적 패턴들을 포함한다. 상기 기하학적 패턴들은 조립될 IC 장치의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 다양한 IC 특징들을 형성하기 위해 결합한다. 예를 들어, IC 설계 레이아웃의 부분은 반도체 기판(실리콘 웨이퍼와 같은)과 상기 반도체 기판 상에 배치되는 다양한 물질층에 형성되는 활성 영역, 게이트 전극, 소스 및 드레인, 금속 라인들 또는 층간 상호 연결 비아, 그리고 본딩 패드에 대한 개구부들과 같은 다양한 IC 특징들을 포함한다. 설계 하우스는 IC 설계 레이아웃을 형성하기 위해 적절한 설계 절차를 구현한다. 설계 방법은 논리 설계, 물리적 설계 및/또는 설계 개략도를 포함할 수 있다.
마스크 하우스는 설계 하우스로부터 IC 설계 레이아웃을 수신한다. 마스크하우스는 IC 설계 레이아웃에 따라 IC 제품의 다양한 층들을 제조하기 위해 사용될 하나 또는 그 이상의 마스크들을 생산할 IC 설계 레이아웃을 사용한다. 마스크 하우스는 IC 설계 레이아웃에 따라 마스크를 제조하는 마스크 데이터 준비 공정과 마스크 제작을 행한다. 구체적으로, IC 설계 레이아웃은 마스크 작가에 의해 물리적으로 쓰여질 수 있는 형태로 번역되고, 그리고 특정 마스크 작가 및/또는 마스크 제조업자에 따른 데이터 준비 처리에 의해 변형된다. 데이터 준비 처리 후에, 하나의 마스크 또는 마스크 세트는 마스크 제조 공정을 이용하여 제조된다. 예를 들어, 전자빔(e-beam), 또는 다수의 에너지 빔들의 매커니즘은 패터닝된 마스크를 형성하기 위해 노광원으로서 사용된다.
IC 제조 엔티티는, 반도체 파운드리와 같은, IC 디바이스를 제조하는 마스크 하우스에 의해 제조된 마스크(또는 마스크들)을 사용한다. IC 제조 엔티티는 다양한 다른 IC 제품들의 제조를 위한 무수한 제조 설비들을 포함할 수 있는 IC 제조 사업이다. 예를 들어, 다수의 IC 제품(즉, 프론트-엔드-오브-라인(FEOL) 제조)들의 프론트 엔드 제조를 위한 제조 설비가 되거나, 제2 제조 설비는 금속 접촉, 상호 연결, 및 IC 제품들의 패키징(즉, mid-end-of-line (MEOL)과 back-end-of-line (BEOL) 제조)을 제공하고, 제3 제조 설비는 파운드리 사업을 위해 다른 서비스들을 제공한다.
본 명세서에서, 반도체 웨이퍼는 IC 디바이스를 형성하는 하나 이상의 마스크를 이용하여 제조된다. 반도체 웨이퍼는 물질층을 형성하는 실리콘 기판 또는 다른 적당한 기판을 포함한다. 다른 적당한 기판 물질들은 결정, 다결정, 또는 비정질 구조에서의 게르마늄을 포함하는 임의의 다른 적합한 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 비화 인듐, 및 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적합한 재료; 또는 이들의 조합을 포함한다. 반도체 웨이퍼는 다양한 도핑 영역, 유전체 피처들, 및 다중층 상호 연결부(후속 제조 공정에서 형성된)를 포함할 수 있다. 마스크는 다양한 공정에 사용된다. 예를 들어, 마스크는 반도체 웨이퍼에 각종 도핑된 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼에 각종 식각 영역을 형성하기 위한 에칭 공정, 반도체 웨이퍼의 다양한 영역에 박막을 형성하기 위한 증착 공정(예를 들어, 화학 증기 증착(CVD) 또는 물리적 증기 증착(PVD)), 및/또는 다른 적합한 작업에서 사용된다.
배경에서 언급한 바와 같이, 현재의 광 근접 보정(OPC) 기술들이 서브45nm의 설계 문제를 해결하기 위한 충분히 큰 충실도 또는 충분한 규칙을 제공하지 못한다. 예를 들어, 제1 마스크가 제2 마스크와 중첩될 때 IC 설계 레이아웃 단계에서 상호 연결을 형성하는 피처가 제2 마스크에 인접한 상호 연결을 형성하기 위한 다른 피처보다 더 낮게 제1 마스크 상에 설계된다면, 장치 성능(예를 들어, 항복 전압)이 저하될 수 있다.
도 1은 일부 예시적인 실시예들에 따른 제1 레이아웃(100)의 평면도이다. 제1 레이아웃(100)은 제1 패턴(102)을 포함한다. 일부 실시예에서, 제1 패턴(102)은 핀 구조 F를 걸쳐 소자(미도시)를 형성한다. 도 2는 일부 예시적인 실시예들에 따른 제2 레이아웃(200)의 평면도이다. 제2 레이아웃(200)은 제2 패턴(202)을 포함한다. 일부 실시예에서, 제2 패턴(202)은 다른 소자(미도시)를 형성하도록 구성된다. 도 3은 일부 예시적인 실시예들에 따른 도 1 및 도2의 적층 레이아웃의 도시도이다. 제1 패턴(102)은 도 1의 제1 레이아웃(100)과 도 2의 제2 레이아웃(200)이 중첩될 때 간격 S1사이를 두고 제2 패턴(202)으로부터 분리된다. 그러나, 간격 S1은 충분한 장치 성능(예를 들어, 항복 전압)을 유지하기에는 너무 작을 수 있다. 하나의 해결책은 제1 패턴(102)에 대응하여 형성된 소자가 핀 구조 F를 통과하지 못하지만, 간격 S1을 증가시키는 제1 패턴(102)을 단축시키는 것이다. 또 다른 해결책은 제 2 패턴(202)에 대응하여 형성된 소자의 전기적 특성(예를 들어, 저항)이 영향을 받을 수 있지만, 간격 S1을 증가시키는 제2 패턴(202)을 좁히는 것이다.
전술한 관점에서, 본 발명은 장치 성능을 유지하고 프로세스 윈도우를 향상시키기 위해 절단 패턴 및 조그 규칙을 이용하여 두 패턴들[예를 들어, 도 3의 제1 패턴(102) 및 제2 패턴(202)]에 각각 대응하여 형성된 두 소자들 사이의 간격을 제어하는 IC 설계 방법을 제공한다. 간격을 제어하는 IC 설계 방법의 실시예들은 아래에서 상세히 설명한다.
도 4는 일부 예시적인 실시예에 따른 IC 설계 방법의 흐름도이다. 도 1 및 도 4의 동작 단계(402)에서, 제1 패턴(102)을 포함하는, 제1 레이아웃(100)이 수신된다. 일부 실시예에서, 제1 레이아웃(100)은 서로 실질적으로 평행한 다수의 제1 패턴(102)을 포함한다. 일부 실시예에서, 제1 패턴(102)은 스트라이프 패턴이다. 일부 실시예에서, 제1 패턴(102)은 핀 구조 F를 걸쳐 제1 배선(미도시)을 형성하도록 구성된다. 일부 실시예에서, 제1 패턴(102)은 핀 구조 F(또는 옥사이드 정의(OD) 영역으로 불림)에 전기적으로 연결된 제1 배선을 형성하도록 구성된다. 일부 실시예에서, 핀 구조 F는 소스/드레인 영역을 포함한다. 일부 실시예에서, 제1 패턴(102)은 드레인 영역에 전기적으로 연결된 제1 배선을 형성하도록 구성된다.
도 2 및 도 4를 참조하면, 동작 단계 404에서, 제2 패턴(202)을 포함하는, 제2 레이아웃(200)이 수신된다. 일부 실시예에서, 제2 패턴(202)은 스트라이프 패턴이다. 일부 실시예에서, 제2 패턴(202)은 제1 패턴(102)과는 다른 방향의 스트라이프 패턴이다. 일부 실시예에서, 제2 패턴(202)은 게이트(미도시)에 전기적으로 연결된 제2 배선(미도시)을 형성하도록 구성된다. 일부 실시예에서, 게이트는 도 1의 핀 구조 F를 가로지른다. 일부 실시예에서, 제1 패턴(102) 및 제2 패턴(202)에 각각 대응하여 형성된 제1 및 제2 상호 연결부는 핀 전계 효과 트랜지스터(FinFET) 위에 형성된다.
도 3 및 도 4를 참조하면, 간격 S1은 충분한 장치 성능을 유지하기에는 너무 작을 수 있으며, 그러므로, 동작 단계 406에서, 제1 패턴(102)과 제2 패턴(202) 사이 및 상기 제1 패턴(102)과 중첩되는 절단 패턴은 제1 패턴(102)에 대응하여 형성된 제1 배선을 작게하기 위해 제공되며, 따라서 장치 성능을 유지하기 위해 제1 상호 연결부와 제2 상호 연결부 사이의 최종 간격을 증가시킨다. 도 5는 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃과 절단 패턴의 도시도이다. 도 5에 도시된 바와 같이, 절단 패턴(300)은 제1 패턴(102)과 제2 패턴(202) 및 상기 제1 패턴(102)과 중첩되도록 사이에 제공된다. 일부 실시예에서, 절단 패턴(300)은 예컨대, 다각형, 원, 타원, 또는 사각형이 아닌 것과 같은 임의의 형상이다. 일부 실시예에서, 절단 패턴(300)은 제1 배선이 형성될 때에 불완전한 절단을 피하기 위해 상기 제1 패턴(102)의 폭 W1보다 더 큰 폭 W2를 갖는다. 일부 실시예에서, 절단 패턴(300)은 광 근접 보정(optical proximity correction; OPC)에 의해 제공된다. 일부 실시예에서, 마스크의 홀에 대응하는 제1 패턴(102), 그리고 다른 마스크의 영역에 대응하는 절단 패턴(300), 그리고 마스크를 이용한 패터닝 공정은 제1 배선을 형성하기 위해 제공된다. 일부 실시예에서, 마스크의 홀에 대응하는 제2 패턴(202), 그리고 마스크를 이용한 패터닝 공정은 제1 배선으로부터 분리된 제2 배선을 형성하기 위해 제공된다.
그러나, 도 5에 도시된 바와 같이, 제1 배선과 제2 배선 사이의 최종 간격에 대응하는 간격 S2는 장치 성능을 유지하기에 충분하지 않을 수 있다. 그러므로, 도 4 및 도 5를 참조하면, 동작 단계 408에서, 제2 패턴(202) 및 제1 패턴(102)과 중첩되는 절단 패턴(300)의 에지 사이의 간격 S2가 체크된다. 이어서, 동작 단계 410에서, 간격 S2와 미리 정해진 값 사이의 비교는 장치 성능을 유지하기 위한 상기 제1 배선과 제2 배선 사이의 최종 간격을 더 증가시키는 조그 규칙(즉, 다음 동작 단계 412)을 수행할 지 여부를 결정하기 위해 수행된다.
일부 실시예에서, 미리 정해진 값은 항복 전압 시험과 같은 하나 이상의 특성 시험들에 의해 결정된다. 예를 들어, IC 설계 단계에서 여러가지 간격 S2를 가진 제1 배선 및 제2 배선을 포함하는 다수의 샘플들이 준비된다. 항복 전압 시험과 같은 특성 시험들은 상기 샘플들에서 수행된다. 시험 결과들에 따르면, 특정 값보다 낮은 IC 설계 단계에서의 간격 S2를 가진 샘플들의 일부는 규격 값보다 낮은 항복 전압을 가질 수 있고, 따라서 상기 특정 값은 동작 단계 410의 미리 정해진 값으로 간주될 수 있다.
일부 실시예에서, 미리 정해진 값은 40 nm, 39 nm, 38 nm, 37 nm, 36 nm, 35 nm, 34 nm 또는 다른 적절한 값과 동일하거나 또는 더 낮다. 예를 들어, IC 설계 단계에서 40 nm 보다 낮은 간격 S2를 가진 제1 배선 및 제2 배선을 포함하는 일부 샘플들은 규격 값보다 낮은 항복 전압이 발생하고, 따라서 미리 정해진 값은 40 nm이다. 다른 예를 들어, IC 설계 단계에서 34 nm 보다 낮은 간격 S2를 가진 제1 배선 및 제2 배선을 포함하는 일부 샘플들은 규격 값보다 낮은 항복 전압이 발생하고, 따라서 미리 정해진 값은 34 nm이다. 즉, 미리 정해진 값은 서로 다른 규격의 요구에 따라 변경될 수 있다.
도 4 및 도 5를 참조하면, 동작 단계 410의 결과가 "아니오"인 경우에(즉, 간격 S2가 미리 정해진 값보다 크거나 같은 경우), 도 5의 제1 패턴(102), 제2 패턴(202) 및 절단 패턴(300)은 자격을 갖추고 마스크들을 형성하는 마스크 하우스에 전달될 수 있다. 만약 동작 단계 410의 결과가 "예"인 경우에(즉, 간격 S2가 미리 정해진 값보다 낮은 경우), 동작 단계 412가 수행된다.
도 4 및 도 5를 참조하면, 동작 단계 412에서, 동작 단계 410의 결과가 "예"인 경우에, 제1 패턴(102)에 더 중첩되도록 절단 패턴(300)으로부터 연장된 조그가 장치 성능을 유지하는 제1 배선 및 제2 배선 사이의 최종 간격을 더 증가시키기 위해 제공된다. 도 6은 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃, 절단 패턴 및 조그를 도시도이다. 도 6에 도시된 바와 같이, 제1 패턴(102)에 더 중첩되도록 절단 패턴(300)으로부터 연장된 조그(302)가 제공된다. 일부 실시예에서, 조그(302)는 다각형, 원, 타원 또는 사각형이 아닌 것과 같은 임의의 형상이다.
일부 실시예에서, 조그(302)는 조그(302)의 연장된 길이를 의미하는, 길이 L1을 갖는다. 즉, 길이 L1은 절단 패턴(300)에 연결된 조그(302)의 에지와 상기 조그(302)의 대향 에지 사이의 거리를 의미한다. 일부 실시예에서, 간격 S2에 대한 길이 L1의 비율은 1/5 내지 1/1의 범위이다. 일부 실시예에서, 간격 S2에 대한 길이 L1의 비율은 1/4보다 크거나 같다. 일부 실시예에서, 간격 S2에 대한 길이 L1의 비율은 1/3.5과 동일하거나 더 크다. 일부 실시예에서, 간격 S2는 25nm 내지 29nm의 범위에 있다. 일부 실시예에서, 간격 S2는 26nm 내지 28nm의 범위에 있다.
일부 실시예에서, 길이 L1은 미리 정해진 값과 간격 S2를 산출함으로써 결정된다. 일부 실시예에서, 길이 L1은 미리 정해진 값에서 간격 S2를 뺀 값보다 크거나 동일하다. 일부 실시예에서, 길이 L1은 미리 정해진 값에서 간격 S2를 뺀 값이다. 일부 실시예에서, 길이 L1은 5nm보다 더 크다. 일부 실시예에서, 간격 S2는 25nm보다 더 크다. 일부 실시예에서, 길이 L1은 7nm보다 크거나 동일하고, 그리고 간격 S2는 26nm 보다 크거나 동일하고, 따라서 제2 패턴(202) 및 상기 제2 패턴(202)으로부터 떨어진 조그(302)의 에지 사이의 간격 S3는 형성된 제1 배선 및 제2 배선의 항복 전압이 특정 값 이상이 되도록 33nm보다 크거나 동일하다. 일부 실시예에서, 길이 L1은 8nm 이상이고, 그리고 간격 S2는 26nm 이상이며, 따라서 간격 S3는 형성된 제1 배선 및 제2 배선의 항복 전압이 특정 값 이상이 되도록 34nm 보다 크거나 동일하다.
일부 실시예에서, 조그(302)는 제1 배선이 형성될 때에 불완전한 절단을 피하기 위해 제1 패턴(102)의 폭 W1보다 더 큰 폭 W3를 갖는다. 일부 실시예에서, 제1 패턴(102)의 폭 W1에 대한 조그(302)의 폭 W3의 비율은 3/1보다 크거나 같다. 일부 실시예서, 제1 패턴(102)의 폭 W1에 대한 조그(302)의 폭 W3의 비율은 5/1보다 크거나 같다. 일부 실시예에서, 조그(302)의 폭 W3은 절단 패턴(300)의 폭 W2보다 작거나 같은 것이 바람직하다.
비록 본 명세서의 실시예들은 IC 설계 레이아웃에서의 피처들(예를 들어, 제1 패턴(102) 및 제2 패턴(202))을 설명했지만, 본 명세서의 범위에 포함되는 IC 설계 레이아웃은 집적 회로의 특징을 나타내는 다양한 기하학적 패턴들을 포함할 수 있다. 예를 들어, IC 설계 레이아웃은 반도체 기판(예를 들어, 반도체 웨이퍼)와 반도체 기판 위에 배치된 재료층에 형성될 수 있는 활성 영역, 게이트 전극, 소스 및 드레인들, 금속 라인들, 층간 상호 연결 비아, 그리고 본딩 패드를 위한 개구들을 포함할 수 있다. IC 설계 레이아웃은 또한 이미지 효과, 처리 향상, 및/또는 마스크 식별 정보를 위한 특정 어시스트 피처들을 포함할 수 있다. 해당 기술 분야에서 통상의 지식을 가진 사람들은 IC 설계 방법이 다른 레이아웃들을 수신하는 다른 동작들을 포함할 수 있다는 것과, 상기 레이아웃들이 추가 작업을 위해 중첩될 수 있다는 것을 이해할 수 있습니다.
도 7은 일부 예시적인 실시예에 따른 IC 설계 방법의 흐름도이다. 도 1 및 도 7을 참조하면, 동작 단계 702에서, 제1 패턴(102)을 포함하는, 제1 레이아웃(100)이 수신된다. 일부 실시예에서, 제1 패턴(102)은 핀 구조 F를 걸쳐 제1 배선을 형성하도록 구성된다. 일부 실시예에서, 제1 패턴(102)은 핀구조 F에 전기적으로 연결된 제1 배선을 형성하도록 구성된다. 동작 단계 702에서의 다른 실시예는 전술한 동작 단계 402의 실시예를 참조할 수 있다.
도 2 및 도 7를 참조하면, 동작 단계 704에서, 제2 패턴(202)을 포함하는, 제2 레이아웃(200)이 수신된다. 일부 실시예에서, 제2 패턴(202)은 게이트(미도시)에 전기적으로 연결된 제2 배선을 형성하도록 구성된다. 동작 단계 704에서의 다른 실시예는 동작 단계 404의 실시예를 참조할 수 있다.
도 3을 참조하면, 제1 레이아웃(100)이 제2 레이아웃(200)과 중첩될 때의 제1 패턴(102) 및 제2 패턴(202) 사이의 간격 S1은 충분한 장치 성능을 유지하기에는 너무 작을 수 있다. 따라서, 도 5 및 도 7을 참조하면, 동작 단계 706에서, 절단 패턴(300)은 제1 패턴(102)과 제2 패턴(202) 사이에 제공되고 제1 패턴(102)에 대응하여 형성된 제1 배선을 짧게 하기 위해 제1 패턴(102)과 중첩되며, 이에 따라 제1 배선 및 제2 배선 사이의 최종 간격이 증가되어 장치 성능을 유지한다. 동작 단계 706에서의 실시예는 전술한 동작 단계 406의 실시예를 참조할 수 있다.
그러나, 도 5에서 도시된 바와 같이, 제1 배선과 제2 배선 사이의 최종 간격에 대응하는 간격 S2는 여전히 장치 성능을 유지하기에 충분하지 않을 수 있다. 따라서, 도 5 및 도 7을 참조하면, 동작 단계 708에서, 제2 패턴(202) 및 제1 패턴(102)에 중첩하는 절단 패턴(300)의 에지 사이의 간격 S2를 체크한다. 이어서, 동작 단계 710에서, 장치 성능을 유지하기 위해 제1 배선과 제2 배선 사이의 최종 간격을 더 증가시키고자 절단 패턴(300)을 이동할 지 여부(즉, 다음 동작 단계712)를 결정하는 간격 S2와 미리 정해진 값 사이의 비교가 수행된다. 일부 실시예에서, 미리 정해진 값은 40 nm, 39 nm, 38 nm, 37 nm, 36 nm, 35 nm, 34 nm 또는 다른 적절한 값과 동일하거나 더 작다.
도 5 및 도 7을 참조하면, 만약 동작 단계 710의 결과가 "아니오"인 경우에(즉, 간격 S2가 미리 정해진 값보다 크거나 같은 경우), 도 5의 제1 패턴(102), 제2 패턴(202) 및 절단 패턴(300)은 자격을 갖추고 마스크들을 형성하는 마스크 하우스에 전달될 수 있다. 만약 동작 단계 710의 결과가 "예"인 경우에(즉, 간격 S2가 미리 정해진 값보다 낮은 경우), 동작 단계 712가 수행된다.
도 5 및 도 7을 참조하면, 동작 단계 710의 결과가 "예"인 경우에, 절단 패턴(300)은 제1 패턴(102)에 더 중첩하도록 제1 패턴(102)을 향하여 이동되고, 이에 따라 제1 배선 및 제2 배선 사이의 최종 간격이 증가되어 장치 성능을 유지한다. 도 8은 일부 예시적인 실시예에 따른 도 1 및 도 2의 적층 레이아웃과 절단 패턴의 도시도이다. 도 5 및 도 8을 참조하면, 절단 패턴(300)은 제1 패턴(102)에 더 중첩되기 위해 제1 패턴(102)을 향하여 거리 D1정도로 이동된다.
도 5 및 도 8을 참조하면, 일부 실시예에서, 간격 S2에 대한 길이 거리 D1의 비율은 1/5 내지 1/1의 범위이다. 일부 실시예에서, 간격 S2에 대한 거리 D1의 비율은 1/4보다 크거나 같다. 일부 실시예에서, 간격 S2에 대한 거리 D1 비율은 1/3.5보다 크거나 같다.
일부 실시예에서, 거리 D1은 미리 정해진 값과 간격 S2를 산출함으로써 결정된다. 일부 실시예에서, 거리 D1은 미리 정해진 값에서 간격 S2를 뺀 값보다 더 크거나 동일하다. 일부 실시예에서, 거리 D1은 미리 정해진 값에서 간격 S2를 뺀 값이다. 일부 실시예에서, 거리 D1은 5nm보다 더 크다, 일부 실시예에서, 간격 S2는 25nm보다 더 크다. 일부 실시예에서 거리 D1은 7nm 이상이며, 그리고 간격 S2는 26nm 이상이며, 따라서 제2 패턴(202) 및 상기 제2 패턴(202)으로부터 떨어진 조그(302)의 에지 사이의 간격 S4는 형성된 제1 배선 및 제2 배선의 항복 전압이 특정 값 이상이 되도록 33nm보다 크거나 같다. 일부 실시예에서, 거리 D1은 8nm 이상이고, 그리고 간격 S2는 26nm 이상이며, 따라서 간격 S4는 형성된 제1 배선 및 제2 배선의 항복 전압이 특정 값 이상이 되도록 34nm보다 크거나 같다. 그러나, 거리 D1이 임의의 값보다 크지 않을 수도 있음을 유의해야 하며, 그렇지 않으면, 제2 패턴(202)에 인접한 제1 패턴(102)의 단부가 노출될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. 집적 회로(integrated circuit; IC) 설계 방법에 있어서,
    제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계;
    제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 상기 제2 레이아웃을 수신하는 단계;
    상기 제1 패턴과 상기 제2 패턴 사이에 절단(cut) 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및
    상기 제2 패턴과, 상기 제1 패턴에 중첩하는 절단 패턴의 에지(edge) 사이의 간격이 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 길이가 연장된 조그(jog)를 제공하는 단계를 포함하며,
    상기 제2 패턴과, 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격에 대한 상기 조그의 길이의 비율은 1/5 내지 1/1의 범위에 있는 것인 집적 회로(IC) 설계 방법.
  2. 제1항에 있어서, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 절단 패턴의 에지 사이의 간격에 대한 상기 조그의 길이의 비율은 1/4 이상인 것인 집적 회로(IC) 설계 방법.
  3. 제1항에 있어서, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격은, 24nm 내지 30nm의 범위에 있는 것인 집적 회로(IC) 설계 방법.
  4. 제1항에 있어서, 상기 제1 패턴의 폭에 대한 상기 조그의 폭의 비율은 3/1 이상인 것인 집적 회로(IC) 설계 방법.
  5. 집적 회로(IC) 설계 방법에 있어서,
    제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계;
    제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 상기 제2 레이아웃을 수신하는 단계;
    상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및
    상기 제2 패턴과, 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격이 40nm 이하의 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 연장된 조그를 제공하는 단계를 포함하는 집적 회로(IC) 설계 방법.
  6. 제5항에 있어서, 상기 미리 정해진 값은 34nm 이하인 것인 집적 회로(IC) 설계 방법.
  7. 제5항에 있어서, 상기 조그를 제공하는 단계는, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격이 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 절단 패턴으로부터 길이가 연장된 조그를 제공하는 단계를 포함하며, 상기 조그의 길이는 7nm 이상인 것인 집적 회로(IC) 설계 방법.
  8. 제7항에 있어서, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격은 26nm 이상인 것인 집적 회로(IC) 설계 방법.
  9. 제5항에 있어서, 상기 제1 패턴은 스트라이프 패턴인 것인 집적 회로(IC) 설계 방법.
  10. 집적 회로(IC) 설계 방법에 있어서,
    제1 패턴을 포함하는 제1 레이아웃을 수신하는 단계;
    제2 패턴을 포함하는 제2 레이아웃을 수신하는 단계로서, 상기 제1 패턴은 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩될 때 상기 제2 패턴으로부터 분리되는 것인 상기 제2 레이아웃을 수신하는 단계;
    상기 제1 패턴과 상기 제2 패턴 사이에 절단 패턴을 제공하고 상기 제1 레이아웃, 상기 제2 레이아웃 및 상기 절단 패턴이 중첩될 때 상기 제1 패턴을 중첩시키는 단계; 및
    상기 제2 패턴과, 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격이 미리 정해진 값보다 작을 때 상기 제1 패턴에 더 중첩되도록 상기 제1 패턴을 향하여 상기 절단 패턴을 일정 거리만큼 이동시키는 단계를 포함하며, 상기 제2 패턴과 상기 제1 패턴에 중첩하는 상기 절단 패턴의 에지 사이의 간격에 대한 상기 거리의 비율은 1/5 내지 1/1의 범위에 있는 것인 집적 회로(IC) 설계 방법.
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