JP6884103B2 - ３ポートのビットセルのための金属層 - Google Patents

３ポートのビットセルのための金属層 Download PDF

Info

Publication number
JP6884103B2
JP6884103B2 JP2017541025A JP2017541025A JP6884103B2 JP 6884103 B2 JP6884103 B2 JP 6884103B2 JP 2017541025 A JP2017541025 A JP 2017541025A JP 2017541025 A JP2017541025 A JP 2017541025A JP 6884103 B2 JP6884103 B2 JP 6884103B2
Authority
JP
Japan
Prior art keywords
metal layer
bit cell
word line
read
length
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017541025A
Other languages
English (en)
Other versions
JP2018508991A (ja
JP2018508991A5 (ja
Inventor
ニラドリ・ナラヤン・モジュムダー
リツ・チャバ
ピン・リュウ
スタンリー・スンチョル・ソン
ジョンゼ・ワン
チョ・フェイ・イェプ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2018508991A publication Critical patent/JP2018508991A/ja
Publication of JP2018508991A5 publication Critical patent/JP2018508991A5/ja
Application granted granted Critical
Publication of JP6884103B2 publication Critical patent/JP6884103B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

優先権の主張
本出願は、その全体が参考として本明細書に明示的に組み込まれている、２０１５年２月１２日に出願された、同一出願人が所有する米国非仮特許出願第１４／６２０，４８０号の優先権を主張するものである。
本開示は全般に、ビットセルに関する。
技術の進歩は、より小型で強力なコンピューティングデバイスをもたらした。たとえば、現在、小型で軽量であり、ユーザによって容易に携帯される、携帯電話およびスマートフォンなどのワイヤレス電話、タブレット、およびラップトップコンピュータを含む、様々なポータブルパーソナルコンピューティングデバイスが存在している。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの、追加の機能を組み込む。また、そのようなデバイスは、インターネットへのアクセスに使用され得るウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、かなりのコンピューティング能力を含み得る。
ワイヤレス電話などの電子デバイスは、１つまたは複数のメモリセルを含むメモリアレイを含むメモリを含み得る。メモリ（たとえば、Ｌ１／Ｌ２キャッシュ）のために使用され得る１つのタイプのメモリセルは、３ポートのビットセルである。３ポートのビットセルは、２つの読取りポートと１つの書込みポートとを含むことがあり、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスにおいて使用されることがある。３ポートのＳＲＡＭビットセルは、Ｍ１層およびＭ２層と呼ばれる２つの金属層を重ねることによって、２マスクのｌｉｔｈｏ−ｅｔｃｈ−ｌｉｔｈｏ−ｅｔｃｈ （ＬＥＬＥ）プロセスを使用して製造され得る。上の金属層Ｍ２は、直線ではない方式でパターニングされることがあり、「ジョグ」（たとえば、ターン）を含むことがある。非常に小規模のデバイスを製造するためには、ｓｅｌｆ−ａｌｉｇｎｅｄ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ （ＳＡＤＰ）が、ＳＡＤＰによってもたらされるＬＥＬＥと比較した場合のコストの低減とプロセス制御の改善（たとえば、より正確な線の幅および線の離隔の制御）により、ＬＥＬＥよりも好ましいことがある。しかしながら、ＳＡＤＰは、ジョグを含む直線ではないパターンをサポートしないことがある。
本開示は、１４ｎｍより小さい（たとえば、１０ｎｍまたは７ｎｍ）テクノロジーノードなどのための、ＳＡＤＰに適合する直線パターンを含むビットセルの設計を提供する。３ポートのビットセルは、ビットセル中のポリゲートの長さ方向に垂直な長さを有する第１の金属層（Ｍ１）と、ポリゲートの長さ方向に平行な長さを有する第２の金属層（Ｍ２）と、ポリゲートの長さ方向に平行な長さを有する第３の金属層（Ｍ３）とを有し得る。第１の金属層（Ｍ１）および第２の金属層（Ｍ２）は「標準的なビットセル」における対応する金属層と同様の方向を向いているので、第１の金属層（Ｍ１）および第２の金属層（Ｍ２）は比較的狭いピッチ（たとえば、約４２ｎｍのピッチ）を有し得る。第３の金属層（Ｍ３）は標準的なビットセルにおける第３の金属層とは反対の方向を向いているので、第３の金属層は、比較的広いピッチ（たとえば、約１２６ｎｍのピッチ）を有し得る。
２本の読取りワード線が第２の金属層（Ｍ２）によって形成されることがあり、単一の書込みワード線が第３の金属層（Ｍ３）によって形成されることがある。第３の金属層（Ｍ３）の単一の書込みワード線の幅は比較的大きいことがあり（たとえば、約６６ｎｍ（１０ｎｍプロセスに対するｃｏｎｔａｃｔｅｄ ｐｏｌｙ ｐｉｔｃｈ （ＣＰＰ）））、これは、読取りワード線を有する層の中に形成される書込みワード線のレイテンシと比較して、レイテンシの低減と抵抗キャパシタ（ＲＣ）遅延の低減をもたらし得る。加えて、第２の金属層（Ｍ２）は比較的狭いピッチを有するので、１０ｎｍプロセスに対して２＊ＣＰＰを超えてセルの幅を広げる必要なく、２本の比較的狭い読取りワード線（たとえば、読取りワード線当たり約２３ｎｍ）を第２の金属層に含めることができる。
ある特定の実施形態では、装置は、ビットセルに結合される第１の金属層を含む。装置はまた、ビットセルに結合される書込みワード線を含む第３の金属層を含む。装置はさらに、第１の金属層と第３の金属層との間に第２の金属層を含む。第２の金属層は、ビットセルに結合される２本の読取りワード線を含む。
別の特定の実施形態では、方法は、ビットセルにおいて第１の金属層をパターニングするステップと、第３の金属層をパターニングするステップとを含む。第３の金属層は、ビットセルに結合される書込みワード線を含む。方法はまた、第１の金属層と第３の金属層との間に第２の金属層をパターニングするステップを含む。第２の金属層は、ビットセルに結合される２本の読取りワード線を含む。
別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されると、プロセッサに、ビットセルにおいて第１の金属層のパターニングを開始させ、第３の金属層のパターニングを開始させる命令を含む。第３の金属層は、ビットセルに結合される書込みワード線を含む。命令はまた、プロセッサに、第１の金属層と第３の金属層との間への第２の金属層のパターニングを開始させるように実行可能である。第２の金属層は、ビットセルに結合される２本の読取りワード線を含む。
別の特定の実施形態では、装置は、ビットセルに結合される電流をルーティングするための第１の手段と、電流をルーティングするための第３の手段とを含む。電流をルーティングするための第３の手段は、ビットセルに結合される書込みワード線を含む。装置はまた、電流をルーティングするための第１の手段と電流をルーティングするための第３の手段との間に、電流をルーティングするための第２の手段を含む。電流をルーティングするための第２の手段は、ビットセルに結合される２本の読取りワード線を含む。
開示される実施形態の少なくとも１つによって提供される１つの特定の利点は、書込みワード線の比較的広い幅に基づく、レイテンシの低減および抵抗キャパシタ（ＲＣ）遅延の低減である。たとえば、（第３の金属層の中に２本の読取りワード線を設けることとは対照的に）第３の金属層の中に書込みワード線を設けることで、書込みワード線の幅を比較的広くすることが可能になり得る。加えて、第２の金属層の長さ方向がポリゲートの長さ方向と平行であるので、２本の読取りワード線を、ビットセルの幅を広げることなく第２の金属層の中に設けることができる。本開示の他の態様、利点、および特徴は、以下の項目、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、出願全体を検討すれば明らかとなるであろう。
３ポートのビットセルの第１の説明のための実施形態の回路図である。 ３ポートのビットセルの第１の説明のための実施形態の回路図である。 ３ポートのビットセルのアレイの第１のレイアウト図である。 ３ポートのビットセルのアレイの第２のレイアウト図である。 ３ポートのビットセルのアレイの第３のレイアウト図である。 ３ポートのビットセルを形成する方法の特定の説明のための実施形態のフローチャートである。 図１の３ポートのビットセルを含む電子デバイスのブロック図である。 図１の３ポートのビットセルを含む電子デバイスを製造するための製造プロセスの特定の説明のための実施形態のデータフロー図である。
１４ｎｍテクノロジーからのスケールダウンには課題があり得る。たとえば、１４ｎｍ以上のテクノロジーノードでは、３ポートのビットセルの幅は、ｃｏｎｔａｃｔｅｄ ｐｏｌｙ ｐｉｔｃｈ （ＣＰＰ、コンタクト付きポリ（ゲート）ライン間の距離）の２倍以下となるように制約され得る。１４ｎｍでは、ＣＰＰは約８０〜９０ｎｍであり得る。本明細書では、セルの「幅」は、ポリの方向に垂直であり、フィンの方向に沿っていることがある。１４ｎｍ未満のテクノロジーノードでは、ＣＰＰが小さくなり、これはビットセルの幅の低減をもたらす。ビットセルの幅が小さくなる（すなわち、狭くなる）と、ビットセル中の書込みワード線および読取りワード線も狭くなることがあり、ワード線の抵抗キャパシタ（ＲＣ）インピーダンスの増大により、読取り／書込みのレイテンシの増大が生じる。
書込みワード線と読取りワード線の離隔を比較的広く保つために、従来のビットセルは、ＳＡＤＰを使用してＭ２の上に形成される第３の金属層Ｍ３を追加で含み、ビットセルと関連付けられる制約を回避することがある。従来のビットセルでは、Ｍ３は２本の読取りワード線を含むことがあり、Ｍ２は書込みワード線を含むことがある。ビットセルが形成されるとき、ビットセルの隣り合う金属層は、反対の方向にレイアウトされる。たとえば、Ｍ１が水平方向である場合、Ｍ２は垂直方向であり、Ｍ３は水平方向である。通常、Ｍ１はビットセルのポリゲートの方向に垂直である。加えて、読取りワード線および書込みワード線（たとえば、Ｍ２およびＭ３）を含む金属層は通常、ポリゲートと同じ方向である。したがって、ポリゲートが垂直方向である場合、Ｍ１は水平方向であり（たとえば、ポリゲートの方向に垂直であり）、Ｍ２およびＭ３は垂直方向である。Ｍ３は、「誤った方向の層」（たとえば、ビットセル中の隣り合う層と同様の方向を有する金属層）であり、ＣＰＰの約２〜３倍のピッチを有する。結果として、ビットセルの幅は、２本の線（たとえば、２本の読取りワード線）がＭ３の中にある場合には増大し得る。したがって、追加の金属層（たとえば、第４の金属層、Ｍ４）がワード線のうちの１つに必要とされることがあり、ビットセルのサイズおよび製造コストを増大させる。
この問題を回避するために、本開示は、Ｍ２によって形成される２本の読取りワード線と、Ｍ３によって形成される単一の書込みワード線とを提供する。Ｍ３の単一の書込みワード線の幅は比較的大きいことがあり（たとえば、約６６ｎｍ（１０ｎｍプロセスに対するｃｏｎｔａｃｔｅｄ ｐｏｌｙ ｐｉｔｃｈ （ＣＰＰ）））、これは、読取りワード線を有する層の中に形成される書込みワード線のレイテンシと比較して、レイテンシの低減と抵抗キャパシタ（ＲＣ）遅延の低減をもたらし得る。
本開示の特定の実施形態が、図面を参照して以下で説明される。説明および図面において、図示され説明されるような実施形態を明確にするために、共通の特徴が共通の参照番号によって指定される。
図１Ａおよび図１Ｂを参照すると、ビットセル１００の第１の説明のための実施形態の回路図が示されている。ビットセル１００は記憶ラッチ１１０を含む。記憶ラッチ１１０は、一対の交差結合されたインバータ１１２、１１４を含み得る。図１Ｂに示されるように、インバータ１１２、１１４の各々が、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタおよびｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを含み得る。
記憶ラッチ１１０は、第１の書込みトランジスタ１２１および第２の書込みトランジスタ１２２に接続（たとえば、結合）され得る。示されるように、書込みトランジスタ１２１、１２２はＮＭＯＳトランジスタであり得る。他の実施形態では、書込みトランジスタ１２１、１２２はＰＭＯＳトランジスタであり得る。第１の書込みトランジスタ１２１は、第１の書込みビット線（ＷＢＬ１）１３５および書込みワード線（ＷＷＬ）１３７に接続されることがあり、第２の書込みトランジスタ１２２は、第２の書込みビット線（ＷＢＬ２）１３６および書込みワード線（ＷＷＬ）１３７に接続されることがある。第１の書込みトランジスタ１２１および第２の書込みトランジスタ１２２は、ビットセル１００の書込みポートの相補的な書込みトランジスタであり得る。書込みポートは、書込みワード線１３７と、書込みビット線１３５または１３６の一方とがアサートされるときに、論理０（たとえば、ロー）の値を記憶ラッチ１１０に書き込むために使用され得る。書込みポートは、書込みワード線１３７と、書込みビット線１３５または１３６の他方とがアサートされるときに、論理１（たとえば、ハイ）の値を記憶ラッチ１１０に書き込むために使用され得る。
記憶ラッチ１１０は、第１の読取り駆動トランジスタ１２３および第２の読取り駆動トランジスタ１２４にも接続され得る。第１の読取り駆動トランジスタ１２３は第１の読取りトランジスタ１２５に接続されることがあり、第２の読取り駆動トランジスタ１２４は第２の読取りトランジスタ１２６に接続されることがある。示されるように、読取り駆動トランジスタ１２３、１２４および読取りトランジスタ１２５、１２６はＮＭＯＳトランジスタであり得る。別の実施形態では、読取り駆動トランジスタ１２３、１２４はＰＭＯＳトランジスタであり得る。第１の読取りトランジスタ１２５は、第１の読取りビット線（ＲＢＬ１）１３１および第１の読取りワード線（ＲＷＬ１）１３３に接続され得る。第２の読取りトランジスタ１２６は、第２の読取りビット線（ＲＢＬ２）１３２および第２の読取りワード線（ＲＷＬ２）１３４に接続され得る。トランジスタ１２３および１２５はビットセル１００の第１の読取りポートに相当することがあり、トランジスタ１２４および１２６はビットセル１００の第２の読取りポートに相当することがある。読取りワード線１３３および／または１３４は読取り動作の間にアサートされることがあり、読取りポートは相補的な読取りポートであることがある。たとえば、第１の読取りポートにおけるデータ値が論理０であるとき、第２の読取りポートにおけるデータ値は論理１であり、その逆も成り立つ。図１Ｂの例では、（左側の）第１の読取りポートは論理０の値（「０」）であるものとして示されており、（右側の）第２の読取りポートは論理１（「１」）の値であるものとして示されている。
したがって、ビットセル１００は、２つの読取りポートと１つの書込みポートとを含むことがあり、「３ポート」のビットセルと呼ばれることがある。ビットセル１００は１０個のトランジスタを含むので、ビットセル１００は「１０Ｔ」ビットセルとも呼ばれることがある。ある特定の実施形態では、ビットセル１００は、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに含まれ、高速な並列メモリアクセスを提供する。説明のための非限定的な例として、ビットセル１００を含むＳＲＡＭデバイスは、プロセッサのＬ１および／またはＬ２キャッシュにおいて使用され得る。ＳＲＡＭデバイスは、ビットセルの１つまたは複数の行およびビットセルの１つまたは複数の列を含む、格子状に並べられたビットセルの１つまたは複数のアレイを含み得る。
図２に関してさらに説明されるように、ビットセル１００はある幅（Ｈ）およびある高さ（Ｗ）を有し得る。説明される技法によれば、幅（Ｗ）はビットセル１００と関連付けられるｃｏｎｔａｃｔｅｄ ｐｏｌｙ ｐｉｔｃｈ （ＣＰＰ）の約２倍であることがあり、ここでＣＰＰはコンタクト付きのポリ（ゲート）ライン間の距離に対応する。ＣＰＰは代替的に、ゲートピッチと呼ばれ得る。たとえば、ＣＰＰは、あるポリラインの端から隣のポリラインの対応する端（たとえば、上端から上端または下端から下端）の距離に対応する。したがって、ＣＰＰは、１つのポリの幅と１つのポリの離隔との合計に等しいものとして考えられることもある。１０ｎｍの半導体製造プロセス（たとえば、１０ｎｍという最小の利用可能な線の幅／フィーチャサイズを有するプロセス）では、ＣＰＰは約６０〜６６ｎｍに等しいことがある。比較の目的で、１４ｎｍのプロセスに対するＣＰＰ（たとえば、１４ｎｍという最小の利用可能な線の幅／フィーチャサイズを有するプロセス）は、約８０〜９０ｎｍであることがある。
サブ１４ｎｍプロセス（たとえば、１０ｎｍプロセスまたは７ｎｍプロセス）に対してビットセルの幅を２＊ＣＰＰ以下に維持するために、（図２を参照してさらに説明されるような）本開示の技法は、第２の金属層Ｍ２の中に２本の読取りワード線をパターニングし、第３の金属層Ｍ３の中に書込みワード線をパターニングする。第２の金属層および第３の金属層は、ビットセルに結合され、第２の金属層および第３の金属層の長さ方向がビットセルのポリゲートの長さ方向と平行であるようにパターニングされ得る。ポリゲートの方向に垂直な方向にパターニングされる従来の第３の金属層（たとえば、「正しい方向の層」）とは対照的に、第３の金属層がポリゲートの方向と平行な方向にパターニングされる（たとえば、「誤った方向の層」）ので、第３の金属層は比較的大きいピッチ（たとえば、約１２６ｎｍのピッチ）を有し得る。図２を参照してさらに説明されるように、第３の金属層は、２＊ＣＰＰの幅を有する比較的大きい単一の幅広の書込みワード線（ＷＷＬ）１３７をビットセルに収容することができ、これは、レイテンシおよび抵抗キャパシタ（ＲＣ）遅延を減らすことがある。
加えて、第２の金属層は、２＊ＣＰＰを超えてビットセル１００の幅を広げる必要なく、２本の読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４を収容することができる。たとえば、第２の金属層はポリゲートの方向と平行な方向にパターニングされる（たとえば、第２の金属層は正しい方向の層である）ので、第２の金属層は比較的小さいピッチ（たとえば、約４２ｎｍのピッチ）を有し得る。第２の金属層の比較的小さいピッチに基づいて、第２の金属層は、２＊ＣＰＰを超えてビットセル１００の幅を広げる必要なく、２本の読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４を収容することができる。
図２を参照すると、ビットセルのアレイの第１のレイアウト図が示されており、全体的に２００と指定される。たとえば、図２は４つのビットセルのアレイ（たとえば、２Ｘ２のビットセルアレイ）を図示し、各ビットセルは図１Ａおよび図１Ｂに示される回路レイアウトを有する。製造されるとき、ビットセルは、フィン（ソース／ドレイン領域を含むＦｉｎＦＥＴ）、トランジスタゲート（代替的にポリラインと呼ばれる）、トランジスタのソース／ドレイン領域のためのｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅコンタクト（たとえば、ローカル配線）（ＭＤ）、ゲート／ポリラインのためのｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅコンタクト（たとえば、ローカル配線）（ＭＰ）、第１の金属層（Ｍ１）、ＭＤおよびＭＰをＭ１に接続するビア（Ｖｉａ０）、第２の金属層（Ｍ２）、Ｍ１をＭ２に接続するビア（Ｖｉａ１）、第３の金属層（Ｍ３）、ならびにＭ２をＭ３に接続するビア（Ｖｉａ２）などの、様々な構成要素／層を含み得る。
図２は、第１の金属層（Ｍ１）、第２の金属層（Ｍ２）、および第３の金属層（Ｍ３）を示す。第１の金属層（Ｍ１）はビットセルに結合されることがあり、第２の金属層（Ｍ２）は第１の金属層（Ｍ１）の上にパターニングされることがあり、第３の金属層（Ｍ３）は第２の金属層（Ｍ２）の上にパターニングされることがある。説明のための実施形態では、第１の金属層（Ｍ１）の長さは第１の方向（たとえば、水平方向）を向いていることがあり、第２の金属層（Ｍ２）の長さは第２の方向（たとえば、垂直方向）を向いていることがあり、第３の金属層（Ｍ３）の長さは第２の方向を向いていることがある。第１の金属層（Ｍ１）は図１Ａ〜図１Ｂの第１の読取りビット線（ＲＢＬ１）１３１、図１Ａ〜図１Ｂの第２の読取りビット線（ＲＢＬ２）１３４、図１Ａ〜図１Ｂの第１の書込みビット線（ＷＢＬ１）１３５、および図１Ａ〜図１Ｂの第２の書込みビット線（ＷＢＬ２）１３６を含み得る。たとえば、第１の金属層（Ｍ１）は、グラウンド電圧（ＶＳＳ）を提供するための金属トラック、書込みビット線（ＷＢＬ）のための金属トラック、電源電圧（Ｖｄｄ）を供給するための金属トラック、グローバル読取りビット線（ＧＲＢＬ）のための金属トラック、および読取りビット線（ＲＢＬ）のための金属トラックを含み得る。
垂直方向を向いている長さを有するポリゲートを含む標準的なビットセルでは、（図２の実施形態において示されるように）第１の金属層は水平方向を向いている長さを有することがあり、（図２の実施形態において示されるように）第２の金属層は垂直方向を向いている長さを有することがあり、第３の金属層は水平方向を向いている長さを有することがある。しかしながら、図２の第３の金属層（Ｍ３）の長さは垂直方向を向いているので、第３の金属層（Ｍ３）は「誤った方向の層」である。したがって、第３の金属層（Ｍ３）のピッチは約１２６ｎｍに等しいことがある。図２の第１の金属層（Ｍ１）および第２の金属層（Ｍ２）は「正しい方向の層」（たとえば、標準的なビットセルにおける対応する金属層と同様の方向を向いている長さを有する層）であるので、第１の金属層（Ｍ１）および第２の金属層（Ｍ２）は比較的狭いピッチ（約４２ｎｍに等しい）を有する。
図１Ａ〜図１Ｂを参照して説明されたように、１４ｎｍプロセスから１０ｎｍプロセスに移行するとき、ＳＡＤＰがビットセルの金属層をパターニングするのに好ましいことがある。ＳＡＤＰはジョグ／ターンに適していないことがあるので、ビットセルの金属層（Ｍ１、Ｍ２、およびＭ３）は、直線だけのパターンに対応することがある。１０ｎｍの直線のみのパターンを使用するとき、３本の独立にアクセス可能なワード線（２本の読取りワード線および１本の書込みワード線）が、第２および第３の金属層（Ｍ２、Ｍ３）の中にパターニングされ得る。たとえば、ビットセル１００の２本の読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４は第２の金属層（Ｍ２）の中にパターニングされることがあり、ビットセル１００の書込みワード線（ＷＷＬ）１３７は第３の金属層（Ｍ３）の中にパターニングされることがある。
上で説明されたように、第２の金属層（Ｍ２）は「正しい方向の層」であり、比較的狭いピッチを有する。したがって、２本の読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４は、ビットセル１００の幅を広げることなく、第２の金属層（Ｍ２）の中にパターニングされ得る。たとえば、各読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４は、約２３ｎｍの幅（第２の金属層（Ｍ２）のピッチ要件を満たす）を有することがあり、ビットセル１００の幅（たとえば、２＊ＣＰＰまたは１３２ｎｍ）を収容することができる。
上で説明されたように、第３の金属層（Ｍ３）は「誤った方向の層」であり、比較的広いピッチを有する。したがって、単一の書込みワード線（ＷＷＬ）１３７は、ビットセル１００の幅を広げることなく、第３の金属層（Ｍ３）の中にパターニングされ得る。（ビットセル１００の幅を広げるであろう２本の読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４とは対照的に）単一の書込みワード線（ＷＷＬ）１３７が第３の金属層（Ｍ３）の中にパターニングされるので、書込みワード線（ＷＷＬ）１３７は比較的広い幅を有し得る。たとえば、書込みワード線（ＷＷＬ）１３７は、約６６ｎｍの幅（第３の金属層（Ｍ３）のピッチ要件を満たす）を有することがあり、ビットセル１００の幅を収容することができる。書込みワード線（ＷＷＬ）１３７の比較的広い幅は、ビットセル１００の書込みレイテンシを減らし得る。たとえば、書込みワード線（ＷＷＬ）１３７の増大した幅は、書込みワード線（ＷＷＬ）１３７のＲＣインピーダンスを減らすことがあり、レイテンシの低減をもたらす。
図１Ａ、図１Ｂ、および図２を参照して説明されるビットセルは、１４ｎｍ（たとえば、１０ｎｍまたは７ｎｍ）未満の製造プロセスのためのＳＡＤＰ金属パターニングに適合し得る。加えて、ビットセルは、（別の金属層における書込みワード線の書込みワード線幅と比較して）増大した書込みワード線幅を有することがあり、これは書込みレイテンシを減らし得る。加えて、第２の金属層（Ｍ２）の中に読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４を、第３の金属層（Ｍ３）の中に書込みワード線（ＷＷＬ）１３７をパターニングすることで、ビットセル１００の幅を大きくすること、または読取りワード線のために第４の金属層（Ｍ４）を使用することを必要ではなくすことができる。したがって、追加の金属層（Ｍ４、Ｍ５、Ｍ６など）は、比較的「空いている」ことがあり、ルーティングの空隙率の増大のために使用されることがある。たとえば、ビットセル１００の他の構成要素を相互接続するために追加の金属層が使用され得る。
図３を参照すると、ビットセルのアレイの第２のレイアウト図が示されており、全体的に３００と指定される。第２のレイアウト図３００は、図２の第１のレイアウト図２００の第１の金属層（Ｍ１）と第１のレイアウト図２００の第２の金属層（Ｍ２）との間の相互接続を図示する。
第１のビア（Ｖｉａ１）は、第１の金属層（Ｍ１）を第２の金属層（Ｍ２）に接続するように形成され得る。１４ｎｍ未満のテクノロジーにおいては、ビットセルの金属層（Ｍ１、Ｍ２）をパターニングするためにＳＡＤＰが使用されることがあるが、金属層（Ｍ１、Ｍ２）を接続する第１のビア（Ｖｉａ１）を形成するために、ＬＥＬＥが（たとえば、コストに関連する理由および／またはプロセスに関連する理由で）使用されることがある。１４ｎｍより小さいプロセスへの移行は、第１の金属層（Ｍ１）を第２の金属層（Ｍ２）に接続する第１のビア（Ｖｉａ１）などの、ビットセルにおける金属と金属をつなぐビア間の離隔を減らし得る。具体的には、そのようなビア間の離隔は、ビットセルの幅が２＊ＣＰＰに固定されているとき、４０ｎｍ未満に減り得る。
図４を参照すると、ビットセルのアレイの第３のレイアウト図が示されており、全体的に４００と指定される。第３のレイアウト図４００は、図２の第１のレイアウト図２００の第２の金属層（Ｍ２）と第１のレイアウト図２００の第３の金属層（Ｍ３）との間の相互接続を図示する。
第２のビア（Ｖｉａ２）は、第２の金属層（Ｍ２）を第３の金属層（Ｍ３）に接続するように形成され得る。１４ｎｍ未満のテクノロジーにおいては、ビットセル１００の金属層（Ｍ２、Ｍ３）をパターニングするためにＳＡＤＰが使用されることがあるが、金属層（Ｍ２、Ｍ３）を接続する第２のビア（Ｖｉａ２）を形成するために、ＬＥＬＥが（たとえば、コストに関連する理由および／またはプロセスに関連する理由で）使用されることがある。１４ｎｍより小さいプロセスへの移行は、第２の金属層（Ｍ２）を第３の金属層（Ｍ３）に接続する第２のビア（Ｖｉａ２）などの、ビットセル１００における金属と金属をつなぐビア間の離隔を減らし得る。具体的には、そのようなビア間の離隔は、ビットセルの幅が２＊ＣＰＰに固定されているとき、４０ｎｍ未満に減り得る。
図５を参照すると、ビットセルを形成する方法５００の特定の説明のための実施形態のフローチャートが示されており、全体的に５００と指定される。説明のための実施形態では、方法５００は、ビットセル１００の製造の間に実行され得る。ある特定の実施形態では、方法５００は、図７に関して以下で説明される製造機器を使用して実行され得る。
方法５００は、５０２において、ビットセルの第１の金属層をパターニングするステップを含み得る。たとえば、図２を参照すると、第１の金属層（Ｍ１）はビットセル１００においてパターニングされ得る。第１の金属層（Ｍ１）は、第１の読取りビット線（ＲＢＬ１）、第２の読取りビット線（ＲＢＬ２）、第１の書込みビット線（ＷＢＬ１）、および第２の書込みビット線（ＷＢＬ２）を含み得る。ある特定の実施形態では、第１の金属層（Ｍ１）は、電源電圧（Ｖｄｄ）およびグラウンド電圧（Ｖｓｓ）を供給するための線も含み得る。
５０４において、第２の金属層が第１の金属層の上にパターニングされ得る。たとえば、図２を参照すると、第２の金属層（Ｍ２）は第１の金属層（Ｍ１）の上にパターニングされ得る。第１の読取りワード線（ＲＷＬ１）１３３および第２の読取りワード線（ＲＷＬ２）１３４は、第２の金属層（Ｍ２）に含まれることがあり、ビットセル１００に結合されることがある。たとえば、第１の読取りワード線（ＲＷＬ１）１３３はトランジスタ１２５のゲートに結合されることがあり、第２の読取りワード線（ＲＷＬ２）１３４はトランジスタ１３４のゲートに結合されることがある。
５０６において、第３の金属層が第２の金属層の上にパターニングされ得る。たとえば、図３を参照すると、第３の金属層（Ｍ３）は第２の金属層（Ｍ２）の上にパターニングされ得る。書込みワード線（ＷＷＬ）１３７は、第３の金属層（Ｍ３）に含まれることがあり、ビットセル１００に結合されることがある。たとえば、書込みワード線（ＷＷＬ）１３７は、トランジスタ１２１のゲートおよびトランジスタ１２２のゲートに結合され得る。
ある特定の実施形態では、方法５００は、第１の金属層を第２の金属層に接続する第１のビアを形成するステップを含み得る。たとえば、図３を参照すると、第１の金属層（Ｍ１）を第２の金属層（Ｍ２）に接続するために、第１のビア（Ｖｉａ１）が（第１の金属層（Ｍ１）の形成の後）形成され得る。金属層（Ｍ１、Ｍ２）を接続する第１のビア（Ｖｉａ１）を形成するために、（たとえば、コストに関連する理由および／またはプロセスに関連する理由で）ＬＥＬＥが使用されることがある。
ある特定の実施形態では、方法５００は、第２の金属層を第３の金属層に接続する第２のビアを形成するステップを含み得る。たとえば、図４を参照すると、第２の金属層（Ｍ２）を第３の金属層（Ｍ３）に接続するために、第２のビア（Ｖｉａ２）が（第２の金属層（Ｍ２）の形成の後）形成され得る。金属層（Ｍ２、Ｍ３）を接続する第２のビア（Ｖｉａ２）を形成するために、（たとえば、コストに関連する理由および／またはプロセスに関連する理由で）ＬＥＬＥが使用されることがある。
ある特定の実施形態では、方法５００は、第３の金属層の上に第４の金属層をパターニングするステップを含み得る。たとえば、第４の金属層（Ｍ４）は、第３の金属層（Ｍ３）の上に形成されることがあり、ビットセル１００に結合されることがある。第４の金属層（Ｍ４）の長さは垂直方向を向いていることがあり（たとえば、第４の金属層（Ｍ４）は正しい方向の層であることがあり）、第４の金属層（Ｍ４）は８０ｎｍに概ね等しいピッチを有することがある。書込みグローバルワード線が、第４の金属層（Ｍ４）に含まれ得る。
図５の方法５００は、１４ｎｍ未満（たとえば、１０ｎｍまたは７ｎｍ）の製造プロセスのためのＳＡＤＰ金属パターニングに適合する金属層がビットセル１００において形成されることを可能にする。加えて、ビットセル１００は増大した書込みワード線の幅を有することがあり、これは書込みのレイテンシを減らし得る。たとえば、第３の金属層（Ｍ３）に書込みワード線（ＷＷＬ）１３７を含めることで、比較的広い（たとえば、６６ｎｍの）書込みワード線（ＷＷＬ）１３７の形成が可能になり得る。加えて、第２の金属層（Ｍ２）の中に読取りワード線（ＲＷＬ１、ＲＷＬ２）１３３、１３４を、第３の金属層（Ｍ３）の中に書込みワード線（ＷＷＬ）１３７をパターニングすることで、ビットセル１００の幅を大きくすること、または読取りワード線のために第４の金属層（Ｍ４）を使用することを回避することができる。したがって、追加の金属層（Ｍ４、Ｍ５、Ｍ６など）は、比較的「空いている」ことがあり、ルーティングの空隙率の増大のために使用されることがある。
図５に示されるステップの順序は説明のみを目的としており、限定するものと見なされるべきではないことに留意されたい。代替的な実施形態では、いくつかのステップが異なる順序で実行されることがあり、かつ／または同時に（または少なくとも部分的に同時に）実行されることがある。
方法５００は、中央処理装置（ＣＰＵ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せなどの処理ユニットによって実施され得る。例として、方法５００は、図７に関して説明されるように、命令を実行するプロセッサによって実行され得る。
図６を参照すると、電子デバイスの特定の説明のための実施形態のブロック図が図示されており、全体的に６００と指定される。電子デバイス６００は、メモリ６３２に結合された、デジタル信号プロセッサ（ＤＳＰ）または中央処理装置（ＣＰＵ）などの、プロセッサ６１０を含む。プロセッサ６１０はＳＲＡＭデバイス６６４を含み、ＳＲＡＭデバイスは、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含む。たとえば、ＳＲＡＭデバイス６６４は、Ｌ１および／またはＬ２キャッシュメモリに対応し得る。ある説明のための実施形態では、ＳＲＡＭデバイス６６４のビットセルは図５の方法５００に従って製造され得る。ある代替的な実施形態では、ＳＲＡＭデバイス６６４は、プロセッサ６１０の外部にあることがあり、かつ／またはそれに結合されることがある。図６は特定の電子デバイスのＳＲＡＭにおけるビットセル１００の使用を示すが、これは限定するものと見なされるべきではないことに留意されたい。ビットセル１００などの本開示に従ったビットセルは、任意のタイプの電子デバイスの任意のタイプのメモリに含まれ得る。
図６は、プロセッサ６１０およびディスプレイ６２８に結合されるディスプレイコントローラ６２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）６３４も、プロセッサ６１０に結合され得る。スピーカー６３６およびマイクロフォン６３８が、コーデック６３４に結合され得る。図６はまた、ワイヤレスコントローラ６４０がプロセッサ６１０およびアンテナ６４２に結合され得ることを示す。ある特定の実施形態では、プロセッサ６１０、ディスプレイコントローラ６２６、メモリ６３２、コーデック６３４、およびワイヤレスコントローラ６４０は、システムインパッケージデバイスまたはシステムオンチップデバイス（たとえば、移動局モデム（ＭＳＭ））６２２に含まれる。ある特定の実施形態では、入力デバイス６３０および電源６４４が、システムオンチップデバイス６２２に結合される。その上、ある特定の実施形態では、図６に示されるように、ディスプレイ６２８、入力デバイス６３０、スピーカー６３６、マイクロフォン６３８、アンテナ６４２、および電源６４４は、システムオンチップデバイス６２２の外部にある。しかしながら、ディスプレイ６２８、入力デバイス６３０、スピーカー６３６、マイクロフォン６３８、アンテナ６４２、および電源６４４の各々が、インターフェースまたはコントローラなどの、システムオンチップデバイス６２２の構成要素に結合されることが可能である。
説明された実施形態とともに、装置は、ビットセルに結合される、電流をルーティングするための第１の手段を含む。たとえば、電流をルーティングするための第１の手段は、図２〜図３の第１の金属層（Ｍ１）、ビットセルにおいて電流をルーティングするように構成される１つまたは複数の他のデバイス、またはこれらの任意の組合せを含み得る。電流をルーティングするための第１の手段は、第１の読取りビット線（ＲＢＬ１）、第２の読取りビット線（ＲＢＬ２）、第１の書込みビット線（ＷＢＬ１）、および第２の書込みビット線（ＷＢＬ２）を含み得る。ある特定の実施形態では、電流をルーティングするための第１の手段は、電源電圧（Ｖｄｄ）およびグラウンド電圧（Ｖｓｓ）を供給するための線も提供し得る。
装置はまた、電流をルーティングするための第１の手段の上に電流をルーティングするための第２の手段を含み得る。たとえば、電流をルーティングするための第２の手段は、図２〜図４の第２の金属層（Ｍ２）、ビットセルにおいて電流をルーティングするように構成される１つまたは複数の他のデバイス、またはこれらの任意の組合せを含み得る。電流をルーティングするための第２の手段は、ビットセル１００に結合される第１の読取りワード線（ＲＷＬ１）１３３と、ビットセル１００に結合される第２の読取りワード線（ＲＷＬ２）１３４とを含み得る。
装置はまた、電流をルーティングするための第２の手段の上に電流をルーティングするための第３の手段を含み得る。たとえば、電流をルーティングするための第３の手段は、図２および図４の第３の金属層（Ｍ３）、ビットセルにおいて電流をルーティングするように構成される１つまたは複数の他のデバイス、またはこれらの任意の組合せを含み得る。電流をルーティングするための第３の手段は、ビットセル１００に結合される書込みワード線（ＷＷＬ）１３７を含み得る。
上で開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されたコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）へと設計および構成され得る。いくつかまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は、半導体ウェハを含み、次いで、半導体ウェハは半導体ダイへと切断され、半導体チップにパッケージングされる。チップは電子デバイスにおいて利用され得る。図７は、電子デバイス製造プロセス７００の特定の説明のための実施形態を示す。たとえば、製造プロセス７００は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含む電子デバイスを製造するために使用され得る。
物理デバイス情報７０２は、研究用コンピュータ７０６などにおいて、製造プロセス７００において受け取られる。物理デバイス情報７０２は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００の少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報７０２は、物理パラメータ、材料特性、および、研究用コンピュータ７０６に結合されたユーザインターフェース７０４を介して入力された構造情報を含み得る。研究用コンピュータ７０６は、メモリ７１０などのコンピュータ可読媒体（たとえば、非一時的コンピュータ可読媒体）に結合された、１つまたは複数の処理コアなどのプロセッサ７０８を含む。メモリ７１０は、プロセッサ７０８に、ファイルフォーマットに準拠するように物理デバイス情報７０２を変換させ、ライブラリファイル７１２を生成させるように実行可能である、コンピュータ可読命令を記憶することができる。
ある特定の実施形態では、ライブラリファイル７１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル７１２は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むビットセルのライブラリを含むことがあり、このライブラリは、電子設計オートメーション（ＥＤＡ）ツール７２０とともに使用するために提供される。
ライブラリファイル７１２は、メモリ７１８に結合された１つまたは複数の処理コアなどのプロセッサ７１６を含む設計用コンピュータ７１４において、ＥＤＡツール７２０とともに使用され得る。ＥＤＡツール７２０は、設計用コンピュータ７１４のユーザが、ライブラリファイル７１２の、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含む回路を設計することを可能にするための、プロセッサ実行可能命令としてメモリ７１８に記憶され得る。たとえば、設計用コンピュータ７１４のユーザは、設計用コンピュータ７１４に結合されたユーザインターフェース７２４を介して回路設計情報７２２を入力することができる。回路設計情報７２２は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００の少なくとも１つの物理的特性を表す設計情報を含み得る。例示すると、回路設計の特性は、特定の回路の識別および回路設計における他の要素に対する関係、配置情報、フィーチャサイズ情報、相互接続情報、または図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００の物理的特性を表す他の情報を含み得る。
設計用コンピュータ７１４は、回路設計情報７２２を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示すると、ファイルフォーマットは、平面の幾何学的形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルフォーマットを含み得る。設計用コンピュータ７１４は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を記述する情報を、他の回路または情報に加えて含む、ＧＤＳＩＩファイル７２６などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示すると、データファイルは、内部に追加の電子回路および構成要素も含む、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むシステムオンチップ（ＳＯＣ）に対応する情報を含み得る。
ＧＤＳＩＩファイル７２６は、ＧＤＳＩＩファイル７２６における変換された情報に従って、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を製造するために、製作プロセス７２８において受け取られ得る。たとえば、デバイス製造プロセスは、代表的なマスク７３２として示される、フォトリソグラフィプロセスとともに使用されることになるマスクなどの、１つまたは複数のマスクを作製するために、マスク製造業者７３０にＧＤＳＩＩファイル７２６を提供することを含み得る。マスク７３２は、試験されて代表的なダイ７３６などのダイへと分割され得る１つまたは複数のウェハ７３３を生成するための製作プロセスの間、使用され得る。ダイ７３６は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むデバイスを含む回路を含む。
たとえば、製作プロセス７２８は、製作プロセス７２８を開始および／または制御するための、プロセッサ７３４およびメモリ７３５を含み得る。メモリ７３５は、コンピュータ可読命令またはプロセッサ可読命令などの実行可能命令を含み得る。実行可能命令は、プロセッサ７３４などのコンピュータによって実行可能な１つまたは複数の命令を含み得る。ある特定の実施形態では、実行可能命令は、図５の方法５００またはその少なくとも一部分をコンピュータに実行させ得る。
製作プロセス７２８は、完全に自動化される、あるいは部分的に自動化される製作システムによって実施され得る。たとえば、製作プロセス７２８は、スケジュールに従って自動化され得る。製作システムは、半導体デバイスを形成するために１つまたは複数の動作を実行するための製作機器（たとえば、処理ツール）を含み得る。たとえば、製作機器は、化学蒸着（ＣＶＤ）および／または物理蒸着（ＰＶＤ）を使用して１つまたは複数の材料を堆積し、単一マスクまたは複数マスクのリソエッチングプロセス（たとえば、２マスクＬＥＬＥ）を使用して材料をパターニングし、ｌｉｔｈｏ−ｆｒｅｅｚｅ−ｌｉｔｈｏ−ｅｔｃｈ （ＬＦＬＥ）プロセスを使用して材料をパターニングし、ｓｅｌｆ−ａｌｉｇｎｅｄ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ （ＳＡＤＰ）プロセスを使用して材料をパターニングし、１つまたは複数の材料をエピタキシャル成長させ、１つまたは複数の材料をコンフォーマルに堆積し、ハードマスクを塗布し、エッチンスマスクを塗布し、エッチングを実行し、平坦化を実行し、ダミーゲートスタックを形成し、ゲートスタックを形成し、ＳＣ−１タイプ洗浄（ｓｔａｎｄａｒｄ ｃｌｅａｎ １）を実行するなどするように、構成され得る。ある特定の実施形態では、製作プロセス７２８は、１４ｎｍより小さい（たとえば、１０ｎｍ、７ｎｍなど）テクノロジーノードと関連付けられる半導体製造プロセスに対応する。デバイス（たとえば、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含む）を製造するために使用される特定のプロセスまたはプロセスの組合せは、設計制約および利用可能な材料／機器に基づき得る。したがって、特定の実施形態では、デバイスの製造の間に、図１Ａ〜図７を参照して説明されたものとは異なるプロセスが使用され得る。
説明のための例として、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００のためのＶｉａ１の形成の間に使用される２マスクＬＥＬＥプロセスは、第１のフォトレジストマスクを使用してデバイスの第１の層（たとえば、窒化物層）上に第１のパターンを形成することと、第１のパターンをエッチングすることとを含み得る。次いで、デバイス上に第２のパターンを形成するために第２のマスクが使用されることがあり、組み合わされたパターンがデバイスの第２のより下の層（たとえば、酸化物層）までエッチングされることがある。この組み合わされたパターンでは、第１のパターンおよび第２のパターンのフィーチャ（たとえば、線）が交互に配置され得る。したがって、組み合わされたパターンは、第１のパターンおよび第２のパターンと比較して、より小さいフィーチャ（たとえば、線）のピッチを有し得る。
別の説明のための例として、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００のＭ１層またはＭ２層をパターニングするために使用されるＳＡＤＰプロセスは、デバイス上に「ダミー」パターンを形成することを含み得る。共形の誘電層が、ダミーパターンを覆って形成（たとえば、堆積）されることがあり、エッチングされることがある。エッチングの間に、ダミーパターンの側壁の隣の誘電材料の「スペーサ」を除く誘電層のすべてが除去され得る。次いで、ダミーパターンが（たとえば、エッチングを伴わずに）スペーサを残して除去されてよく、これは、ダミーパターンよりも高いフィーチャ（たとえば、線）の密度を有するパターンを形成し得る。より高密度のスペーサパターンは、Ｍ１層またはＭ２層をパターニングするために使用され得る。
製作システム（たとえば、製作プロセス７２８を実行する自動化されたシステム）は、分散型アーキテクチャ（たとえば、階層構造）を有し得る。たとえば、製作システムは、分散型アーキテクチャに従って分散された、プロセッサ７３４などの１つまたは複数のプロセッサ、メモリ７３５などの１つまたは複数のメモリ、および／またはコントローラを含み得る。分散型アーキテクチャは、１つまたは複数の低レベルシステムの動作を制御または開始する高レベルプロセッサを含み得る。たとえば、製作プロセス７２８の高レベル部分は、プロセッサ７３４などの１つまたは複数のプロセッサを含むことがあり、低レベルシステムは各々、１つまたは複数の対応するコントローラを含むことがあり、または、１つまたは複数の対応するコントローラによって制御されることがある。特定の低レベルシステムの特定のコントローラは、特定の高レベルシステムから１つまたは複数の命令（たとえば、コマンド）を受信することができ、サブコマンドを下位のモジュールまたはプロセスツールに出すことができ、特定の高レベルシステムに状態データを通信し戻すことができる。１つまたは複数の低レベルシステムの各々は、製作機器の１つまたは複数の対応する部分（たとえば、処理ツール）と関連付けられ得る。特定の実施形態では、製作システムは、製作システム内に分散された複数のプロセッサを含み得る。たとえば、低レベルシステム構成要素のコントローラは、プロセッサ７３４などのプロセッサを含み得る。
代替的に、プロセッサ７３４は、製作システムの高レベルシステム、サブシステムまたは構成要素の一部であり得る。別の実施形態では、プロセッサ７３４は、製作システムの様々なレベルおよび構成要素における分散処理を含む。
メモリ７３５に含まれる実行可能命令は、プロセッサ７３４が、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を形成する（またはその形成を開始する）ことを可能にし得る。ある特定の実施形態では、メモリ７３５は、プロセッサ７３４に、図５の方法５００に従ったデバイスの形成を開始させるように、プロセッサ７３４によって実行可能であるコンピュータ実行可能命令を記憶する非一時的コンピュータ可読媒体である。たとえば、コンピュータ実行可能命令は、プロセッサ１０３４に、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００の形成を開始させるように実行可能であり得る。説明のための例として、プロセッサ７３４は、図５の方法５００のステップの１つまたは複数を開始または制御し得る。
ダイ７３６は、ダイ７３６が代表的なパッケージ７４０へと組み込まれるパッケージングプロセス７３８に提供され得る。たとえば、パッケージ７４０は、システムインパッケージ（ＳｉＰ）構成などの、単一のダイ７３６または複数のダイを含み得る。パッケージ７４０は、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ７４０に関する情報は、コンピュータ７４６に記憶されているコンポーネントライブラリなどを介して、様々な製品設計者に配布され得る。コンピュータ７４６は、メモリ７５０に結合された、１つまたは複数の処理コアなどのプロセッサ７４８を含み得る。プリント回路基板（ＰＣＢ）ツールは、ユーザインターフェース７４４を介してコンピュータ７４６のユーザから受け取られたＰＣＢ設計情報７４２を処理するために、プロセッサ実行可能命令としてメモリ７５０に記憶され得る。ＰＣＢ設計情報７４２は、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むパッケージ７４０に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
コンピュータ７４６は、ＰＣＢ設計情報７４２を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアなどの電気的な接続のレイアウトを含む、データを有するＧＥＲＢＥＲファイル７５２などのデータファイルを生成するように構成されることがあり、パッケージングされた半導体デバイスは、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むパッケージ７４０に対応する。他の実施形態では、変換後ＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有し得る。
ＧＥＲＢＥＲファイル７５２は、基板組立プロセス７５４において受け取られてよく、ＧＥＲＢＥＲファイル７５２内に記憶されている設計情報に従って製造される代表的なＰＣＢ７５６などのＰＣＢを作成するために使用されてよい。たとえばＧＥＲＢＥＲファイル７５２は、ＰＣＢ製造プロセスの様々なステップを実行するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ７５６は、代表的なプリント回路アセンブリ（ＰＣＡ）７５８を形成するために、パッケージ７４０を含む電子部品を搭載され得る。
ＰＣＡ７５８は、製品製造プロセス７６０において受け取られ、第１の代表的な電子デバイス７６２および第２の代表的な電子デバイス７６４などの１つまたは複数の電子デバイスに組み込まれ得る。たとえば、第１の代表的な電子デバイス７６２、第２の代表的な電子デバイス７６４、または両方が、図６の電子デバイス６００、もしくはＳＲＡＭデバイス６６４などの電子デバイス６００の構成要素を含むことがあり、またはそれに対応することがある。説明のための非限定的な例として、第１の代表的な電子デバイス７６２、第２の代表的な電子デバイス７６４、または両方が、通信デバイス、固定位置データユニット、モバイル位置データユニット、携帯電話、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、またはデスクトップコンピュータを含み得る。代替的に、または加えて、第１の代表的な電子デバイス７６２、第２の代表的な電子デバイス７６４、または両方が、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、ポータブルデジタルビデオプレーヤ、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはそれらの組合せを含むことがあり、それらの中に、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００が組み込まれる。別の説明のための非限定的な例として、電子デバイス７６２および７６４の１つまたは複数は、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ検針機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するか取り出す任意の他のデバイス、またはこれらの任意の組合せなどの、遠隔ユニットを含み得る。図７は、本開示の教示による遠隔ユニットを示しているが、本開示は、これらの例示されたユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に利用され得る。
説明のためのプロセス７００において説明されたように、図２〜図４に関して説明された金属層パターニング技法に従ったビットセル１００を含むデバイスは、製作され、加工され、電子デバイスに組み込まれ得る。図１〜図６に関して開示される実施形態の１つまたは複数の態様は、ライブラリファイル７１２、ＧＤＳＩＩファイル７２６（たとえば、ＧＤＳＩＩフォーマットを有するファイル）、およびＧＥＲＢＥＲファイル７５２（たとえば、ＧＥＲＢＥＲフォーマットを有するファイル）のなどの、様々な処理段階において含まれ、さらには、研究用コンピュータ７０６のメモリ７１０、設計用コンピュータ７１４のメモリ７１８、コンピュータ７４６のメモリ７５０、基板組立プロセス７５４などの様々な段階において使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示されず）のメモリに記憶され、また、マスク７３２、ダイ７３６、パッケージ７４０、ＰＣＡ７５８、プロトタイプ回路もしくはデバイス（図示されず）などの他の製品、またはこれらの任意の組合せなどの、１つまたは複数の他の物理的な実施形態に組み込まれ得る。物理的なデバイス設計から最終製品までの製品の様々な代表的な段階が示されているが、他の実施形態では、より少数の段階が使用されてよく、または、追加の段階が含まれてよい。同様に、プロセス７００は、単一のエンティティによって、またはプロセス７００の様々な段階を実行する１つまたは複数のエンティティによって実行され得る。
図１Ａ〜図７の１つまたは複数は、本開示の教示に従ったシステム、装置、および／または方法を示し得るが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本開示の実施形態は、メモリ、プロセッサ、およびオンチップ回路を含む集積回路を含む任意のデバイスにおいて、適切に採用され得る。
図１Ａ〜図７の１つまたは複数は、本開示の教示に従ったシステム、装置、および／または方法を示し得るが、本開示は、これらの示されたシステム、装置、および／または方法に限定されない。本明細書において例示または説明されるような、図１Ａ〜図７のいずれの図の１つまたは複数の機能または構成要素も、図１Ａ〜図７の別の図の１つまたは複数の他の部分と組み合わされ得る。したがって、本明細書で説明されるいずれの単一の実施形態も、限定するものとして見なされるべきではなく、本開示の実施形態は、本開示の教示から逸脱することなく適切に組み合わされ得る。
当業者は、本明細書で開示される実施形態に関連して説明された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装され得ることをさらに理解するだろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは全般に、それらの機能の観点から上で説明されてきた。そのような機能が、ハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な適用例と、システム全体に課される設計制約とによって決まる。当業者は、説明された機能を具体的な適用例ごとに様々な方法で実装し得るが、そのような実装形態の決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書において開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組合せで具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラム可能読取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野において既知の任意の他の形の非一時的記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体は、プロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末の中に存在し得る。代替的に、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に個別の構成要素として存在し得る。
開示される実施形態についての以上の説明は、開示される実施形態を当業者が構築または使用するのを可能にするために提供されている。当業者にはこれらの実施形態に対する様々な修正が容易に明らかであり、また、本明細書において定義されている原理は、本開示の範囲を逸脱することなく他の実施形態に適用され得る。したがって、本開示は、本明細書において示される実施形態に限定されることは意図されておらず、以下の特許請求の範囲によって定義される原理および新規な特徴と矛盾しない可能な最大の範囲を認められるべきである。
１００ ビットセル
１１０ 記憶ラッチ
１１２ インバータ
１１４ インバータ
１２１ 第１の書込みトランジスタ
１２２ 第２の書込みトランジスタ
１２３ 第１の読取り駆動トランジスタ
１２４ 第２の読取り駆動トランジスタ
１２５ 第１の読取りトランジスタ
１２６ 第２の読取りトランジスタ
１３１ 第１の読取りビット線
１３２ 第２の読取りビット線
１３３ 第１の読取りワード線
１３４ 第２の読取りワード線
１３５ 第１の書込みビット線
１３６ 第２の書込みビット線
１３７ 書込みワード線
２００ 第１のレイアウト図
３００ 第２のレイアウト図
４００ 第３のレイアウト図
５００ 方法
６００ 電子デバイス
６１０ プロセッサ
６２２ 移動局モデム
６２６ ディスプレイコントローラ
６２８ ディスプレイ
６３０ 入力デバイス
６３２ メモリ
６３４ コーデック
６３６ スピーカー
６３８ マイクロフォン
６４０ ワイヤレスコントローラ
６４２ アンテナ
６４４ 電源
６６４ ＳＲＡＭデバイス
７００ 電子デバイス製造プロセス
７０２ 物理デバイス情報
７０４ ユーザインターフェース
７０６ 研究用コンピュータ
７０８ プロセッサ
７１０ メモリ
７１２ ライブラリファイル
７１４ 設計用コンピュータ
７１６ プロセッサ
７１８ メモリ
７２０ ＥＤＡツール
７２２ 回路設計情報
７２４ ユーザインターフェース
７２６ ＧＤＳＩＩファイル
７２８ 製作プロセス
７３０ マスク製造業者
７３２ マスク
７３３ ウェハ
７３４ プロセッサ
７３５ メモリ
７３６ ダイ
７３８ パッケージングプロセス
７４０ パッケージ
７４２ ＰＣＢ設計情報
７４４ ユーザインターフェース
７４６ コンピュータ
７４８ プロセッサ
７５０ メモリ
７５２ ＧＥＲＢＥＲファイル
７５４ 基板組立プロセス
７５６ ＰＣＢ
７５８ ＰＣＡ
７６０ 製品製造プロセス
７６２ 第１の代表的な電子デバイス１
７６４ 第２の代表的な電子デバイス２

Claims (10)

  1. ビットセルに結合され、前記ビットセルのポリゲートの長さに対して垂直な方向の長さを有する第１の金属層と、
    前記ビットセルに結合され、前記ポリゲートの長さと平行な方向の長さを有する、書込みワード線を含む第３の金属層と、
    前記第１の金属層と前記第３の金属層との間の第２の金属層であって、前記第２の金属層が、前記ビットセルに結合される２本の読取りワード線を含み、前記第２の金属層が前記ポリゲートの長さと平行な方向の長さを有する、第２の金属層と、
    前記第１の金属層を前記第２の金属層に接続する第１のビアと、
    前記第２の金属層を前記第３の金属層に接続する第２のビアとを備え、
    前記第１の金属層及び前記第２の金属層が前記第３の金属層よりも狭いピッチを有し、前記書込みワード線の幅が前記２本の読取りワード線の幅よりも大きく、
    前記書込みワード線が、前記２本の読取りワード線の間に配置され、
    前記書込みワード線が、前記ビットセルを覆う幅を有し、
    前記書込みワード線が、前記第１のビア及び前記第２のビアを介して前記ビットセルに結合される、装置。
  2. 前記ビットセルが３ポートのビットセルである、請求項１に記載の装置。
  3. 前記ビットセルが半導体製造プロセスを使用して製造され、前記半導体製造プロセスがサブ１４ナノメートル（ｎｍ）プロセスである、請求項１に記載の装置。
  4. 前記第２の金属層がジョグを含まない、請求項１に記載の装置。
  5. ビットセルにおいて、前記ビットセルのポリゲートの長さに対して垂直な方向の長さを有する第１の金属層をパターニングするステップと、
    第３の金属層をパターニングするステップであって、前記第３の金属層が前記ビットセルに結合される書込みワード線を含み、前記第３の金属層が前記ポリゲートの長さと平行な方向の長さを有する、ステップと、
    前記第１の金属層と前記第３の金属層との間に第２の金属層をパターニングするステップであって、前記第２の金属層が前記ビットセルに結合される２本の読取りワード線を含み、前記第２の金属層が前記ポリゲートの長さと平行な方向の長さを有する、ステップと、
    第１のビアを形成するステップであって、前記第１のビアが前記第１の金属層を前記第２の金属層に接続する、ステップと、
    第２のビアを形成するステップであって、前記第２のビアが前記第２の金属層を前記第３の金属層に接続する、ステップとを備え、
    前記第１の金属層及び前記第２の金属層が前記第３の金属層よりも狭いピッチを有し、前記書込みワード線の幅が前記第２の金属層の前記２本の読取りワード線の幅よりも大きく、
    前記書込みワード線が、前記２本の読取りワード線の間に配置され、
    前記書込みワード線が、前記ビットセルを覆う幅を有し、
    前記書込みワード線が、前記第１のビア及び前記第２のビアを介して前記ビットセルに結合される、方法。
  6. 前記ビットセルが３ポートのビットセルである、請求項５に記載の方法。
  7. 前記ビットセルが半導体製造プロセスを使用して製造され、前記半導体製造プロセスがサブ１４ナノメートル（ｎｍ）プロセスである、請求項５に記載の方法。
  8. 前記第１の金属層、前記第２の金属層、および前記第３の金属層が、ｓｅｌｆ−ａｌｉｇｎｅｄ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ （ＳＡＤＰ）プロセスを使用してパターニングされる、請求項５に記載の方法。
  9. 前記第２の金属層がジョグを含まない、請求項５に記載の方法。
  10. プロセッサによって実行されると、前記プロセッサに、請求項５から９のいずれか一項に記載の方法を開始させる、命令を備える非一時的コンピュータ可読媒体。
JP2017541025A 2015-02-12 2015-11-25 ３ポートのビットセルのための金属層 Active JP6884103B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/620,480 US9524972B2 (en) 2015-02-12 2015-02-12 Metal layers for a three-port bit cell
US14/620,480 2015-02-12
PCT/US2015/062644 WO2016130194A1 (en) 2015-02-12 2015-11-25 Metal layers for a three-port bit cell

Publications (3)

Publication Number Publication Date
JP2018508991A JP2018508991A (ja) 2018-03-29
JP2018508991A5 JP2018508991A5 (ja) 2018-12-13
JP6884103B2 true JP6884103B2 (ja) 2021-06-09

Family

ID=54834961

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017541025A Active JP6884103B2 (ja) 2015-02-12 2015-11-25 ３ポートのビットセルのための金属層

Country Status (9)

Country Link
US (3) US9524972B2 (ja)
EP (1) EP3257080B1 (ja)
JP (1) JP6884103B2 (ja)
KR (2) KR102504733B1 (ja)
CN (1) CN107210295B (ja)
BR (1) BR112017017345B1 (ja)
HK (1) HK1244354A1 (ja)
SG (1) SG11201705246UA (ja)
WO (1) WO2016130194A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524972B2 (en) * 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10740531B2 (en) 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10043703B2 (en) * 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10002786B1 (en) 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US9978682B1 (en) * 2017-04-13 2018-05-22 Qualcomm Incorporated Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods
CN112216323B (zh) 2017-09-04 2024-06-14 华为技术有限公司 一种存储单元和静态随机存储器
US10410714B2 (en) * 2017-09-20 2019-09-10 Qualcomm Incorporated Multi-level cell (MLC) static random access memory (SRAM) (MLC SRAM) cells configured to perform multiplication operations
CN111554336A (zh) * 2019-02-12 2020-08-18 联华电子股份有限公司 静态随机存取存储器单元
US11361817B2 (en) 2020-08-25 2022-06-14 Qualcomm Incorporated Pseudo-triple-port SRAM bitcell architecture
US11302388B2 (en) 2020-08-25 2022-04-12 Qualcomm Incorporated Decoding for pseudo-triple-port SRAM
US11398274B2 (en) 2020-08-25 2022-07-26 Qualcomm Incorporated Pseudo-triple-port SRAM
US11910587B2 (en) * 2021-02-26 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit having SRAM memory cells and method for forming a SRAM memory cell structure
US11955169B2 (en) * 2021-03-23 2024-04-09 Qualcomm Incorporated High-speed multi-port memory supporting collision

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3357382B2 (ja) * 1991-05-28 2002-12-16 株式会社日立製作所 多ポートメモリ
JP4885365B2 (ja) 2000-05-16 2012-02-29 ルネサスエレクトロニクス株式会社 半導体装置
JP4171201B2 (ja) 2001-10-23 2008-10-22 松下電器産業株式会社 半導体記憶装置
KR100526884B1 (ko) * 2003-08-25 2005-11-09 삼성전자주식회사 듀얼 포트 에스램의 레이아웃 구조 및 그에 따른 형성방법
JP2005175415A (ja) 2003-12-05 2005-06-30 Taiwan Semiconductor Manufacturing Co Ltd 集積回路デバイスとその製造方法
SG115742A1 (en) * 2004-04-05 2005-10-28 Taiwan Semiconductor Mfg Sram device having high aspect ratio cell boundary
JP2006310467A (ja) * 2005-04-27 2006-11-09 Renesas Technology Corp 半導体記憶装置
US7324382B2 (en) * 2006-05-31 2008-01-29 Grace Semiconductor Manufacturing Corporation Current-mode sensing structure used in high-density multiple-port register in logic processing and method for the same
US7525868B2 (en) * 2006-11-29 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple-port SRAM device
JP5078338B2 (ja) * 2006-12-12 2012-11-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20080291767A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
JP2009043304A (ja) * 2007-08-06 2009-02-26 Renesas Technology Corp 半導体装置
JP2009238332A (ja) * 2008-03-27 2009-10-15 Renesas Technology Corp 半導体記憶装置
JP2009260083A (ja) * 2008-04-17 2009-11-05 Renesas Technology Corp 半導体記憶装置
JP5231924B2 (ja) * 2008-10-03 2013-07-10 株式会社東芝 半導体記憶装置
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
JP5503480B2 (ja) * 2010-09-29 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置
JP5165040B2 (ja) 2010-10-15 2013-03-21 ルネサスエレクトロニクス株式会社 半導体集積回路
CN102385908A (zh) 2011-09-06 2012-03-21 复旦大学 一种多端口寄存器堆存储单元及其布局布线方法
US20130083591A1 (en) 2011-09-29 2013-04-04 John J. Wuu Alternating Wordline Connection in 8T Cells for Improving Resiliency to Multi-Bit SER Upsets
US8437166B1 (en) * 2011-11-16 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Word line driver cell layout for SRAM and other semiconductor devices
US9831345B2 (en) * 2013-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with rounded source/drain profile
US9026973B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for arbitrary metal spacing for self-aligned double patterning
WO2015019411A1 (ja) * 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9281311B2 (en) * 2013-09-19 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell array including a write-assist circuit and embedded coupling capacitor and method of forming same
US9202557B2 (en) * 2013-09-23 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional two-port bit cell
US8929130B1 (en) * 2013-11-12 2015-01-06 Taiwan Semiconductor Manufacturing Company Limited Two-port SRAM cell structure
US9208854B2 (en) * 2013-12-06 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional dual-port bit cell and method of assembling same
US9312185B2 (en) * 2014-05-06 2016-04-12 International Business Machines Corporation Formation of metal resistor and e-fuse
US9412742B2 (en) * 2014-06-10 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Layout design for manufacturing a memory cell
US9536596B2 (en) * 2014-08-26 2017-01-03 Qualcomm Incorporated Three-port bit cell having increased width
US9455026B2 (en) * 2014-11-18 2016-09-27 Qualcomm Incorporated Shared global read and write word lines
US9876017B2 (en) * 2014-12-03 2018-01-23 Qualcomm Incorporated Static random access memory (SRAM) bit cells with wordline landing pads split across boundary edges of the SRAM bit cells
US9368443B1 (en) * 2015-01-20 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory metal scheme
US9524972B2 (en) 2015-02-12 2016-12-20 Qualcomm Incorporated Metal layers for a three-port bit cell

Also Published As

Publication number Publication date
JP2018508991A (ja) 2018-03-29
CN107210295A (zh) 2017-09-26
KR102504733B1 (ko) 2023-02-27
WO2016130194A1 (en) 2016-08-18
KR20220076545A (ko) 2022-06-08
US10141317B2 (en) 2018-11-27
EP3257080C0 (en) 2023-08-02
BR112017017345B1 (pt) 2022-12-06
SG11201705246UA (en) 2017-09-28
US20190035796A1 (en) 2019-01-31
CN107210295B (zh) 2020-11-20
HK1244354A1 (zh) 2018-08-03
EP3257080A1 (en) 2017-12-20
BR112017017345A2 (pt) 2018-04-10
KR20170116021A (ko) 2017-10-18
EP3257080B1 (en) 2023-08-02
US20160240539A1 (en) 2016-08-18
US20170062439A1 (en) 2017-03-02
US9524972B2 (en) 2016-12-20

Similar Documents

Publication Publication Date Title
JP6884103B2 (ja) ３ポートのビットセルのための金属層
US9536596B2 (en) Three-port bit cell having increased width
US9455026B2 (en) Shared global read and write word lines
CN107810451B (zh) 包括鳍式场效应晶体管的可调谐存储器单元的结构和方法
US9859210B2 (en) Integrated circuits having reduced dimensions between components
CN107851613A (zh) 用于连接使用栅极切割分开的栅极区的器件和方法
CN107004680B (zh) 具有捆扎式触点的FinFET SRAM
US9653399B2 (en) Middle-of-line integration methods and semiconductor devices
JP2018524806A (ja) ビット線を共有するビットセル
US20160233159A1 (en) Integrated circuit device including multiple via connectors and a metal structure having a ladder shape
WO2017034741A1 (en) Resistive random access memory device with resistance-based storage element and method of fabricating same
WO2017200674A1 (en) Heterogeneous cell array
US9379014B1 (en) Static random-access memory (SRAM) array

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181101

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191011

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191021

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210120

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210511

R150 Certificate of patent or registration of utility model

Ref document number: 6884103

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250