JP2006310467A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ワード線断線故障が発生した場合の歩留まり低下を抑えて歩留まりを改善することができる半導体記憶装置を提供する。
【解決手段】 ワード線ＷＬ１，ＷＬ２は異なる配線層に形成される金属配線である。ワード線ＷＬ１とワード線ＷＬ２とは複数の接続部ＣＮ１〜ＣＮＭにより電気的に接続される。ワード線ＷＬ１，ＷＬ２のうちの一方のワード線が断線しても、接続部ＣＮ１〜ＣＮＭのいずれかを介して他方のワード線から電位が与えられる。また、ワード線ＷＬ１，ＷＬ２が異なる配線層に形成されているので２本のワード線がともに断線する可能性が低くなる。よって断線故障による動作不良が生じにくくなるので歩留まりを向上することができる。
【選択図】 図２

Description

本発明は半導体記憶装置に関し、特に歩留まりの改善を図ることが可能な半導体記憶装置に関するものである。

近年の半導体集積回路の製造工程では配線の多層化に伴い、配線形成工程において金属配線を平坦化するためにダマシン法が採用されている。ダマシン法とは、まず絶縁膜上の配線形成領域に溝を形成し、次に金属膜を成膜させて溝に金属膜を埋め込み、続いてＣＭＰ（Chemical and Mechanical Polishing）工程を行なうことで溝に配線パターンを形成する方法である。

上記のような一連の配線形成工程において、マスク上の配線パターンが絶縁膜上に形成された溝のパターンに転写される。しかし、配線形成工程の途中で異物により溝が途切れるなど溝のパターンが不完全に形成される。不完全に溝が形成された部分には金属膜が埋め込まれないため、その部分に配線パターンが形成されない。このように、溝の形成が不完全であると配線に断線故障を生じさせる原因になる。

ダマシン法により配線を形成する場合、溝の形成が不完全であることだけでなく、金属膜の埋込が不完全であることも断線故障が生じる原因となる。配線が微細化されるにつれてダマシン法における断線故障が生じやすくなっている。

断線故障を防ぐ従来の技術として、たとえば特開２０００−１３７９８６号公報（特許文献１）では、ワード線を、抵抗の低い第２アルミニウム層の配線と抵抗の高いポリシリコン層の配線の２本の配線を、所々で中間層である第１アルミニウム層の配線を介して接続した並列構造とする半導体記憶装置が開示される。
特開２０００−１３７９８６号公報

従来の半導体記憶装置はワード線に断線故障が生じると不良品になるので、ワード線の断線故障が製品歩留まりの低下の原因となっていた。

断線故障によりワード線がフローティング状態になると、正常なワード線に接続されるメモリセルに対する読出し動作が阻害される。より詳しく説明すると、ワード線に断線故障が生じた場合、断線が生じた場所から先の部分はフローティングノードとなる。フローティングノードの電位は保証できない状態になる。フローティングノードの電位が中間電位になった場合、フローティング状態のワード線に接続されるメモリセルが常にアクセス状態になる。よって正常なワード線が選択されたとき、フローティング状態のワード線に接続されるメモリセルにより、正常なワード線に接続されるメモリセルに対する読出し動作が阻害される。

メモリセルアレイ内のメモリセルに不良（欠陥）が検出された場合に、この欠陥を救済メモリセルアレイ内のメモリセルにより置換する救済機能を備える半導体記憶装置（特に行救済機能を備えた半導体記憶装置）において、ワード線の断線故障により上記の現象が生じた場合にも同様の問題が生じる。断線されたワード線に接続される不良メモリセル（救済されたメモリセル）が不良メモリセルとビット線を共有するスペアメモリセルの読出しを阻害するため、スペアメモリセルが正常な読み書きを行なうことができなくなり、動作不良が生じる。よって救済機能付き半導体記憶装置において救済機能が有効に機能しないという問題がある。

さらに、特開２０００−１３７９８６号公報（特許文献１）に開示された半導体記憶装置では、金属配線が断線してもポリシリコン配線が断線していなければ、ワード線にフローティング状態が発生しない。しかし、ポリシリコン配線の抵抗が金属配線に比べて大きいため、一旦、金属配線が断線するとワード線における電位変化が鈍くなり、高速に動作できなくなる。

本発明は、ワード線断線故障が発生した場合の歩留まり低下を抑えて歩留まりを改善することができる半導体記憶装置を提供することを目的とする。

また、本発明は、ワード線断線故障が発生した場合にも行救済機能が有効に機能することにより歩留まりを改善することができる半導体記憶装置を提供することを目的とする。

本発明は要約すれば、半導体記憶装置であって、行列状に配置される複数のメモリセルと、金属により構成され、複数のメモリセルの行ごとに配置される複数の第１のワード線と、金属により構成され、複数の第１のワード線にそれぞれ並行して配置される、複数の第２のワード線と、行ごとに設けられ、対応する第１、第２のワード線を一括して駆動するための複数のワード線ドライバと、行ごとに設けられ、少なくとも１つのメモリセルに対し、ワード線ドライバに近い側とワード線ドライバから遠い側との両側で第１のワード線と第２のワード線とを電気的にそれぞれ接続する第１、第２の接続部とを備える。

本発明の別の局面に従うと、半導体記憶装置であって、行列状に配置される複数の正規メモリセルを有する正規メモリセルアレイを備える。

正規メモリセルアレイは、金属により構成され、複数の正規メモリセルの行ごとに配置される、複数のワード線と、行ごとに設けられる、ワード線を駆動するための複数のワード線ドライバと、行ごとに、少なくとも１つのメモリセルに対してワード線ドライバに近い側とワード線ドライバから遠い側との両側にそれぞれ設けられ、入力される制御信号の活性化に応じて導通して、ワード線の電位を非活性化電位に該当する所定の定電位に設定するための第１、第２の導通部と、単数または複数の所定数の行ごとに設けられ、所定数の行に設けられる複数の接続部の各々に制御信号を伝達する、複数の信号線とを含む。

半導体記憶装置は、複数の正規メモリセルのうち、欠陥が生じた不良メモリセルを所定数の行ごとに置換するための救済用メモリセルアレイと、不良メモリセルを含む所定数の行を特定するための救済対象メモリアドレスを不揮発的に記憶し、入力アドレスと救済対象メモリアドレスとが一致する場合には、正規メモリセルアレイの行のうち入力アドレスに応じた行に設けられるワード線を非選択状態にするとともに、制御信号を活性化する救済回路とをさらに備える。

本発明の半導体記憶装置によれば、異なる配線層に配置される２本の金属配線を複数箇所で接続してワード線を二重化することにより、断線故障による歩留まり低下を防ぐことができる。

また、本発明の半導体記憶装置によれば、救済回路を備えた半導体記憶装置において、ワード線と固定電位線とを異なる配線層に設けるとともに、救済機能を実行することを示す救済制御信号に応じてワード線と固定電位線とを電気的に接続する接続部を複数設けることにより、断線故障による歩留まり低下を防ぐことができる。

以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。

［実施の形態１］
図１は、本発明の半導体記憶装置の構成の一例を示す概略ブロック図である。図１を参照して、半導体記憶装置１００は、入力アドレス信号１０１をデコードするアドレスデコーダ２と、後述するメモリセルが行列状に配置されたメモリセルアレイ７と、メモリセルアレイ７に対してデータの書込みおよびデータの読出しを行なうための入出力回路８と、半導体記憶装置１００の動作を制御するための制御回路１０とを備える。

半導体記憶装置１００は、たとえばＲＡＭ（Random Access Memory）である。より具体的に示すと、半導体記憶装置１００はたとえばＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＦＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、フラッシュメモリ等である。なお、図１の半導体記憶装置１００はＲＯＭ（Read Only Memory）であってもよい。以後、半導体記憶装置１００はＳＲＡＭであるとして説明する。

図２は、図１のメモリセルアレイ７のメモリセル行の構成を示す図である。なお、メモリセルアレイ７における各メモリセル行の構成は図２に示す構成と同様である。よって以後は、あるメモリセル行の構成について説明し他のメモリセル行の構成の説明は繰り返さない。

図２を参照して、メモリセルＭ１〜ＭＮからなるメモリセル行に対応してワード線ＷＬ１が設けられる。ワード線ＷＬ１に対応し、ワード線ＷＬ１に並列にワード線ＷＬ２が設けられる。メモリセルＭ１〜ＭＮの各々はワード線ＷＬ１に接続される。ワード線ドライバＷＤはワード線ＷＬ１とワード線ＷＬ２とを共通に駆動する。

ワード線ＷＬ１，ＷＬ２は異なる配線層に配置される金属配線である。ワード線ＷＬ１とワード線ＷＬ２とは複数の接続部ＣＮ１〜ＣＮＭにより電気的に接続される。ワード線ＷＬ１，ＷＬ２のうちの一方のワード線が断線しても、接続部ＣＮ１〜ＣＮＭのいずれかを介して他方のワード線から電位が与えられる。また、ワード線ＷＬ１，ＷＬ２が異なる配線層に配置されているので２本のワード線がともに断線する可能性が低くなる。よって断線故障による動作不良が生じにくくなるので歩留まりを向上することができる。

なお、接続部は２つ必要である。また、接続部は少なくとも１つのメモリセルに対してワード線ドライバＷＤに近い側とワード線ドライバＷＤから遠い側の両側に設けられる必要がある。接続部が１つのみ設けられた場合、ワード線ＷＬ１に断線が生じると断線箇所よりも終端側にあるワード線がフローティング状態になる。少なくとも１つのメモリセルに対してワード線ドライバＷＤに近い側とワード線ドライバＷＤから遠い側の両側に接続部が設けられることにより、断線したワード線の電位がフローティング状態になるのを防ぐことができる。

ワード線ドライバＷＤはワード線ＷＬ１，ＷＬ２を駆動する。ワード線ドライバＷＤは図１のアドレスデコーダ２の出力信号（行選択信号）１０７に従い、行選択時には「Ｈ」を出力し、非選択時には「Ｌ」を出力する。また、メモリセルＭ１〜ＭＮのそれぞれに対しビット線ＢＬ１〜ＢＬＮおよび／ＢＬ１〜／ＢＬＮが設けられる。

図３は、図２のメモリセルＭ１の回路図である。図３を参照して、メモリセルＭ１はＰチャネルＭＯＳ（Metal Oxide Semiconductor）であるロードＭＯＳ１１、１２と、ＮチャネルＭＯＳであるドライバＭＯＳ１３，１４とを含む。

ロードＭＯＳ１１はソースが電源ノードＶＤＤに接続され、ドレインがストレージノードＳＮ１に接続される。ロードＭＯＳ１２はソースが電源ノードＶＤＤに接続され、ドレインがストレージノードＳＮ２に接続される。ドライバＭＯＳ１３はドレインがストレージノードＳＮ１に接続され、ソースが接地ノードＧＮＤに接続される。ドライバＭＯＳ１４はドレインがストレージノードＳＮ２に接続され、ソースが接地ノードＧＮＤに接続される。

ゲートＧ３はロードＭＯＳ１２とドライバＭＯＳ１４とに共通するゲート電極である。ゲートＧ３はストレージノードＳＮ１に接続される。ゲートＧ４はロードＭＯＳ１２のゲートとドライバＭＯＳ１４とに共通するゲート電極である。ゲートＧ４はストレージノードＳＮ２に接続される。

メモリセルＭ１は、さらにＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタであるアクセスＭＯＳ１５、１６を含む。アクセスＭＯＳ１５は第１のビット線であるビット線ＢＬ１とストレージノードＳＮ１との間に接続される。アクセスＭＯＳ１６は第２のビット線であるビット線／ＢＬ１とストレージノードＳＮ２との間に接続される。アクセスＭＯＳ１５，１６はそれぞれ制御電極としてゲートＧ１，Ｇ２を有する。ゲートＧ１，Ｇ２はワード線ＷＬ１に接続される。

メモリセルＭ１から情報を読み出す際、まずワード線ＷＬ１が選択されてアクセスＭＯＳ１５，１６が導通する。ストレージノードＳＮ１、ＳＮ２の電位がそれぞれ接地電位（Ｌレベル）および電源電位（Ｈレベル）であれば、ビット線ＢＬ１，／ＢＬ１の電位がそれぞれ接地電位および電源電位になる。この場合、メモリセルＭ１から「０」のデータが読み出される。一方、ストレージノードＳＮ１、ＳＮ２の電位がそれぞれ電源電位および接地電位であれば、メモリセルＭ１から「１」のデータが読み出される。

図４は、図３のメモリセルＭ１のレイアウトの一例を示す図である。図５は、図４の線分Ｖ−Ｖにおける断面図である。図６は、図４の線分ＶＩ−ＶＩにおける断面図である。

図４および図５を参照して、ワード線ＷＬ１とワード線ＷＬ２とは互いに異なる配線層に配置される。各配線層に設けられた金属配線同士や金属配線と半導体基板とを絶縁するための層間絶縁膜１７Ａ〜１７Ｅが設けられる。層間絶縁膜１７Ａは半導体基板１９の主表面を覆うように設けられる。層間絶縁膜１７Ｂは、第１の配線層に設けられた金属配線を覆うように設けられる。同様に、層間絶縁膜１７Ｃ，１７Ｄ，１７Ｅはそれぞれ第２，第３，第４の配線層に設けられた金属配線を覆うように設けられる。なお、ワード線ＷＬ１は、半導体基板１９の主表面から３番目の配線層に配置され、ワード線ＷＬ２は４番目の配線層に配置される。

図４に示すように、ワード線ＷＬ１とワード線ＷＬ２とを接続するためのビアホールＶＨ１，ＶＨ２がメモリセルＭ１の左右端にそれぞれ設けられる。ビアホールＶＨ１，ＶＨ２は図２の接続部ＣＮ１，ＣＮ２にそれぞれ対応する。

図４から図６に示すように、ゲートＧ１，Ｇ２はポリシリコンで構成されるゲート電極である。なお、ゲートＧ１，Ｇ２はメモリセルＭ１の左右端に配置される。

図４に示すように、ワード線ＷＬ１に対してアクセスＭＯＳ１５と反対側にドライバＭＯＳ１３が設けられる。また、ワード線ＷＬ１に対してアクセスＭＯＳ１６と反対側にドライバＭＯＳ１４が設けられる。ドライバＭＯＳ１３とアクセスＭＯＳ１６とに挟まれるようにロードＭＯＳ１１が設けられ、ドライバＭＯＳ１４とアクセスＭＯＳ１５とに挟まれるようにロードＭＯＳ１２が設けられる。ロードＭＯＳ１１とロードＭＯＳ１２とはワード線ＷＬ１を挟むように設けられる。

図４〜図６に示すように、ドライバＭＯＳ１４、アクセスＭＯＳ１５，１６はＰ型ウェルＰＷの領域に形成されるＮチャネルＭＯＳトランジスタである。また、図４および図６に示すように、ロードＭＯＳ１２はＮ型ウェルＮＷの領域に形成されるＰチャネルＭＯＳトランジスタである。

図４に示すレイアウトでは、ゲートＧ１とゲートＧ２との間にロードＭＯＳ１１，１２が設けられている。よって、ゲートＧ１とゲートＧ２とは１つにつながったポリシリコン電極として形成できない。しかしながら、以下の２つの利点により図４に示すレイアウトが採用される。

第１の利点は、図４に示すレイアウトがメモリセルの面積を小さくするのに適しているということである。メモリセルの回路上の対称性を実現するためには、ロードＭＯＳ１１の特性とロードＭＯＳ１２の特性とを揃えるようなレイアウトが必要である。ドライバＭＯＳ１３、１４やアクセスＭＯＳ１５、１６についても同様に特性を揃えるようなレイアウトが必要になる。図４に示すレイアウトではゲートＧ１〜Ｇ４の各々の形状が単純である。さらに、ゲートＧ１〜Ｇ４は互いに点対称となるように配置されている。このため回路上の対称性を確保することが容易になる。以上のように図４に示すレイアウトは小面積と回路上の対称性とを両立するのに適している。

第２の利点は、ビット線ＢＬ１，／ＢＬ１の長さが短くなるということである。各ビット線が短いと、配線容量が小さくなるので動作の高速化に適する。

なお、図４，図５に示すようにワード線ＷＬ１とワード線ＷＬ２とは、半導体基板の主表面に垂直な方向から見て重なるように設けられる。ただしワード線ＷＬ１とワード線ＷＬ２とは図４のＹ軸方向にずれて配置されてもよい。また、ビアホールＶＨ１，ＶＨ２は図４に示す位置からＸ軸方向にずれた任意の位置に設けられてもよい。またビアホールの数は適切に間引かれてもよい。

以下、本発明の半導体記憶装置による効果を説明する。図７は、図２のワード線ＷＬ１，ＷＬ２に断線故障が生じた状態を示す図である。

図７を参照して、ワード線ＷＬ２には断線箇所ＰＡで断線故障が生じ、ワード線ＷＬ１には断線箇所ＰＢ、ＰＣで断線故障が生じている。接続部ＣＮ１〜ＣＮＭを介してワード線ＷＬ２の断線故障に対してはワード線ＷＬ１によって電気的な接続が保たれる。同様に接続部ＣＮ１〜ＣＮＭを介してワード線ＷＬ１の断線故障に対してはワード線ＷＬ２によって電気的な接続が保たれる。よって、ワード線ドライバＷＤおよびメモリセルＭ１〜ＭＮに対して電気的な接続が保たれている。

たとえば、メモリセルＭ２は接続部ＣＮ２，ＣＮ３を介してワード線ＷＬ１，ＷＬ２との電気的に接続される。メモリセルＭ３は接続部ＣＮ３を介してワード線ＷＬ１、ＷＬ２との電気的に接続される。メモリセルＭ４は接続部ＣＮ３，ＣＮ４，ＣＮ５によってワード線ＷＬ１、ＷＬ２との電気的に接続される。

図７に示すように、ワード線ＷＬ１上で２箇所の断線が発生しても断線故障による動作不良は生じない。仮に、特定のメモリセルの上でワード線ＷＬ１、ＷＬ２が断線するというように、２本のワード線の断線箇所が一致する場合には動作不良が生じる。しかし、ワード線ＷＬ１とワード線ＷＬ２とは別の配線形成工程によって形成されるので、特定のメモリセルの上で２本のワード線がともに断線する可能性は著しく低くなる。したがって製品の歩留まりを向上することができる。

以下、本発明の半導体記憶装置の効果について比較例を示しながら説明する。第１の比較例はメモリセル行ごとに１本のワード線が設けられる例である。

図８は、第１の比較例を示す図である。図９は、図８のワード線ＷＬ１に断線故障が生じた状態を示す図である。図８、図９を参照して、メモリセルＭ１〜ＭＮに対してワード線ＷＬ１が設けられる。ワード線ＷＬ１は断線箇所ＰＡにおいてワード線ＷＬ１１とワード線ＷＬ１２とに分断される。断線箇所ＰＡよりもワード線ＷＬ１の終端側にあるワード線ＷＬ１２はフローティング状態になる。この場合、ワード線ＷＬ１２に接続されるメモリセルＭＡ−１〜ＭＮの各メモリセルに動作不良が生じるのみならず、たとえばメモリセルＭＡとビット線ＢＬＡ、／ＢＬＡを共有するメモリセルＭＢにも動作不良が生じる。

メモリセルＭＢは正常なワード線ＷＬＢに接続される。メモリセルＭＢに「０」のデータが保持され、メモリセルＭＡに「１」のデータが保持されているとする。メモリセルＭＢとメモリセルＭＡとで互いに逆の関係に有るデータが保持されているので、メモリセルＭＢの読出し時にメモリセルＭＡのデータがビット線ＢＬＡ，／ＢＬＡに漏れ出ることが起こり得る。

一方、図７に示すように、実施の形態１の半導体記憶装置ではワード線ＷＬ１，ＷＬ２によってワード線が二重化されているので、ワード線の断線故障により正常なメモリセルの読出し動作が阻害される可能性が大幅に低くなる。

次に第２の比較例を示す。第２の比較例はメモリセル行ごとに１本のワード線が設けられ、かつワード線に断線故障対策が施された例である。

図１０は、第２の比較例を示す図である。図１１は、図１０のワード線ＷＬ１に断線故障が生じた状態を示す図である。

図１０、図１１を参照して、ワード線ＷＬ１の終端は抵抗Ｒ１を介して接地されている。ワード線ＷＬ１上のある場所で断線が生じても、断線箇所より終端側にあるメモリセルは、ワード線の電位が接地電位に固定されているので不良となる。しかし、不良となったメモリセルとビット線を共有し、かつ、正常なワード線に接続されるメモリセルは、断線故障による影響を受けないので、断線故障したワード線に接続されたメモリセルに阻害されることなく、読み出しや書込みができる。

図１１に示すように、ワード線ＷＬ１が断線箇所ＰＡ，ＰＢにおいて分断され、ワード線ＷＬ１１〜ＷＬ１３になったとする。ワード線ドライバＷＤがワード線を駆動する場合、ワード線ＷＬ１２がフローティング状態になっているため、ワード線ＷＬ１２に接続されるメモリセルＭＣ−１、ＭＣはともに動作不良を起こす。さらに、ワード線ＷＬ１と別の正常ワード線が選択された場合に、メモリセルＭＣとビット線を共有するメモリセル（図示せず）からデータを読出す際にメモリセルＭＣによって読出動作が阻害される可能性がある。このように第２の比較例ではワード線の断線箇所が２箇所以上ある場合、正常なワード線に接続されるメモリセルの読出し動作が阻害される可能性がある。

一方、図７に示すように実施の形態１の半導体記憶装置は、２本のうちの一方のワード線に２箇所以上の場所で断線が生じても、他方のワード線により電気的な接続が保たれることにより正常なメモリセルの読出し動作が阻害される可能性が大幅に低くなる。

続いて第３の比較例を示す。第３の比較例はメモリセル行ごとに２本のワード線が設けられた例である。

図１２は、第３の比較例を示す図である。図１２を参照して、メモリセル行に対し、ポリシリコンにより構成されるワード線ＷＬ１と、金属により構成されるワード線ＷＬ２とが設けられる。ワード線ＷＬ１とワード線ＷＬ２とは接続部ＣＮ１，ＣＮ２により接続される。

第３の比較例の場合、ワード線ＷＬ２が断線してもワード線ＷＬ１が断線していなければメモリセルＭ１〜ＭＮのいずれのメモリセルにも動作不良は生じない。しかしポリシリコンの抵抗が大きいためワード線ＷＬ２が一旦断線すると、ワード線ＷＬ１，ＷＬ２の各々の電位変化が鈍くなる。よって、第３の比較例では、ワード線ＷＬ２が断線すると、高速な動作が不可能になる。

一方、実施の形態１の半導体記憶装置は、２本のワード線がともに金属で構成されているので、２本のワード線のいずれか一方に断線故障が生じても動作の低下を防ぐことができる。

以上のように実施の形態１の半導体記憶装置によれば、異なる金属配線層に配置される２本のワード線を各行ごとに設け、かつ、２本のワード線を複数の箇所で接続することにより、断線故障による動作不良を生じにくくさせるので、歩留まりを向上することが可能になる。

［実施の形態２］
図１３は、実施の形態２の半導体記憶装置の構成の一例を示す概略ブロック図である。図１３を参照して、半導体記憶装置１００Ａは行救済機能を備える半導体記憶装置である。半導体記憶装置１００Ａは、メモリセルアレイ７に代えて、行列上に配置される正規メモリセルを有するメモリセルアレイ７Ａを備える点で図１の半導体記憶装置１００と異なる。メモリセルアレイ７Ａの構成の詳細は後述する。

半導体記憶装置１００Ａは、さらに、救済回路２０および救済用メモリセルアレイ２８を備える点で半導体記憶装置１００と異なる。

救済用メモリセルアレイ２８はメモリセルアレイ７Ａに含まれる複数の正規メモリセルのうち、不良が生じた不良メモリセルを所定数の行ごとに置換する。救済回路２０は、不良メモリセルを含む所定数の行を特定する救済対象メモリアドレスを記憶する。また、救済回路２０は、救済対象メモリアドレスに従って、救済対象メモリセルを含む行に対応する救済制御信号ＦＩＸを活性化し、救済対象メモリセルを含まない行に対しては非活性化する。救済制御信号ＦＩＸは、メモリセルアレイ７Ａに送られる。救済制御信号ＦＩＸにより救済対象となるメモリセルに接続されるワード線の電位は接地電位に固定される。

なお、半導体記憶装置１００Ａの他の部分の構成は半導体記憶装置１００の対応する部分の構成と同様であるので以後の説明は繰り返さない。

救済回路２０は、アドレス比較部２１、２ｔｏ１セレクタ２３、救済アドレス記憶部２４、救済機能制御部２５、および救済用選択信号生成部２６を含む。

アドレス比較部２１は、ＡＮＤゲート３１、救済信号情報保持部３２、トランスミッションゲート３５を含む。救済信号情報保持部３２はインバータゲート３３、ＮＯＲゲート３４を含む。

救済機能制御部２５はレディ信号生成回路５１およびセットアップ信号生成回路５２を含む。

次に、半導体記憶装置１００Ａの動作について説明する。図１４は、図１３の半導体記憶装置１００Ａのタイミングチャート図である。図１４を参照して、半導体記憶装置１００Ａの動作は４つの期間からなる。図１４では、図１３で示されるリセット信号１０４、レディ信号１０５、セットアップ信号１０６、救済用アドレス信号１０２（救済対象メモリアドレス信号）、救済活性化信号１０３（救済回路使用の有無を示す信号）の各期間での状態を示している。以下、図１３および図１４を参照しながら各期間の動作を説明する。

リセット期間Ａでは、半導体記憶装置１００Ａの外部から入力されるリセット信号１０４がイネーブルになり、レディ信号生成回路５１が動作してレディ信号１０５がビジー状態になる。次にセットアップ信号生成回路５２が動作し、セットアップ信号１０６が待ち状態になる。

次に、救済アドレス記憶部動作期間Ｂでは、リセット信号１０４はディセーブルになり、救済アドレス記憶部２４において救済用アドレス信号１０２および救済活性化信号１０３の情報が記憶される。

次に、準備期間Ｃでは、レディ信号１０５が待ち状態になるとともに、セットアップ信号生成回路５２が動作してセットアップ信号１０６がビジー状態となる。

セットアップ信号１０６がビジー状態になると、救済機能制御部２５を通してアドレス比較部２１内のトランスミッションゲート３５がＯＮの状態になる。また、セットアップ信号１０６がビジー状態になることで２ｔｏ１セレクタ２３の入力ポートが救済用アドレス信号１０２の入力側に切り替わる。

ここで、救済アドレス記憶部２４に記憶されている救済活性化信号１０３の情報が「救済回路使用状態」を示している場合と「救済回路未使用状態」を示している場合ではアドレス比較部２１は異なる動作をする。

救済活性化信号１０３が「救済回路使用状態」であるときは、救済アドレス記憶部２４から救済用アドレス信号１０２が２ｔｏ１セレクタ２３を通してアドレスデコーダ２に入力されデコードされる。さらに、アドレス比較部２１のトランスミッションゲート３５はＯＮになっているため、アドレスデコーダ２でデコードされ出力される救済アドレスの情報は救済信号情報保持部３２に記憶される。この時、選択された救済アドレスについては、ＡＮＤゲート３１のノードＣに「Ｈ」が記憶され、選択された救済アドレス以外のアドレスについてはノードＣに「Ｌ」が記憶される。

ノードＣが「Ｈ」であれば救済制御信号ＦＩＸは「Ｌ」になり、ノードＣが「Ｌ」であれば救済制御信号ＦＩＸは「Ｈ」になる。

また、救済活性化信号１０３が「救済回路未使用状態」であるときは救済信号情報保持部３２の内容がリセットされ、全てのアドレスについて救済信号情報保持部３２のノードＣに「Ｈ」が記憶される。この場合、救済制御信号ＦＩＸは「Ｌ」になる。

次に、通常動作期間Ｄではセットアップ信号１０６が待ち状態となり、アドレス比較部２１内のトランスミッションゲート３５がＯＦＦの状態になる。さらに、セットアップ信号１０６が待ち状態になることにより２ｔｏ１セレクタ２３の入力ポートが入力アドレス信号１０１の入力側に切り替わる。

これにより入力アドレス信号１０１の情報がアドレスデコーダ２でデコードされ、アドレス比較部２１において救済信号情報保持部３２に記憶された救済アドレスの情報と比較される。

入力アドレス信号１０１により選択されたアドレスについてＡＮＤゲート３１の入力信号ノードＤが「Ｈ」になる。このアドレスが救済を必要とするアドレスであった場合、該当アドレスについてはＡＮＤゲート３１のノードＣに「Ｌ」が記憶されているので、行選択信号１０７は非選択となり、該当する行のメモリセルは活性化されない。

さらに、救済制御信号ＦＩＸは「Ｈ」が記憶され活性化されているので、救済を必要とするアドレスに該当する行のワード線の電位は接地電位に固定される。

また、入力アドレス信号１０１により選択されたアドレスが救済を必要としないアドレスであった場合は、該当アドレスについてＡＮＤゲート３１のノードＣに「Ｈ」が記憶されているので、ノードＣ、ノードＤともに「Ｈ」であるため行選択信号１０７は選択され、該当するメモリセルが活性化される。

さらにノードＣが「Ｈ」であるため、救済制御信号ＦＩＸは「Ｌ」であり非活性化されている。よって、この場合、救済対象外となるアドレスに該当する行のワード線は通常通り動作する。

図１５は、図１３のメモリセルアレイ７Ａのメモリセル行の構成を示す図である。図１５を参照して、メモリセルＭ１〜ＭＮからなるメモリセル行に対応してワード線ＷＬ１が設けられる。ワード線ＷＬに対応して接地電位が与えられる接地電位線ＧＬが設けられる。さらに、ワード線ＷＬと接地電位線ＧＬとの間には救済制御信号ＦＩＸに応じてワード線ＷＬと接地電位線ＧＬとを電気的に接続するＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４が設けられる。

ＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４の各々のゲート電極は信号線ＳＬにより共通に接続される。ＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４の各々は「Ｈ」レベルの救済制御信号ＦＩＸをゲートに受けると導通し、ワード線ＷＬの電位を接地電位にする。図１５に示すようにワード線ＷＬと接地電位線ＧＬとを接続するＮチャネルＭＯＳトランジスタは少なくとも２つ配置される。なお、ワード線ＷＬ、接地電位線ＧＬ、および信号線ＳＬはいずれも金属配線である。

ＮチャネルＭＯＳトランジスタは少なくとも１つのメモリセルに対してワード線ドライバＷＤに近い側とワード線ドライバＷＤから遠い側の両側に設けられる必要がある。このようにＮチャネルＭＯＳトランジスタを配置することによって、実施の形態１と同様に断線したワード線の電位がフローティング状態になるのを防ぐことができる。

図１５に示すメモリセル行の動作について説明する。このメモリセル行が正常であれば救済対象とならない。ワード線ドライバＷＤは行選択信号１０７に応じ、ワード線ＷＬの選択時に「Ｈ」を出力し、非選択時に「Ｌ」を出力する。この場合、救済制御信号ＦＩＸは「Ｌ」（ディセーブル）であるので、ＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４は非導通となる。ワード線ＷＬと接地電位線ＧＬとが非導通になるので当該メモリセル行は通常通り動作する。

一方、当該メモリセル行に断線故障が発生して動作不良となった場合、故障箇所を救済するためメモリセルは動作しなくなる。この場合、救済制御信号ＦＩＸが「Ｈ」になるのでＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４の各々が導通する。よってワード線ＷＬの電位は接地電位に固定される。

図１６は、図１５のメモリセル行に断線故障が生じた状態を示す図である。図１６を参照して、断線箇所ＰＡ，ＰＢにおいてワード線ＷＬに断線故障が生じ、ワード線ＷＬはワード線ＷＬ１１、ＷＬ１２、ＷＬ１３に分断されている。断線故障により、このメモリセル行は救済対象となる。このときワード線ドライバＷＤは「Ｌ」を出力するとともに、救済制御信号ＦＩＸが「Ｈ」となる。ＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４は導通するので、ワード線ＷＬの電位は断線箇所を含めてすべて「Ｌ」レベルに固定される。

従来、ワード線において２箇所以上の断線が発生すると、フローティング状態のワード線に接続される不良メモリセルが発生していた。その不良メモリセルとビット線を共有する救済メモリセルは不良セルによって読み出し動作が阻害されるので、救済を行なえない状態が生じていた。図１６において、ＮチャネルＭＯＳトランジスタＮＲ１〜ＮＲ４が設けられていない場合、メモリセルＭ４〜Ｍ６の各々はフローティング状態のワード線ＷＬ１２に接続される不良メモリセルとなる。従来は、たとえばメモリセルＭ４によって、メモリセルＭ４とビット線ＢＬ４，／ＢＬ４を共有するスペアメモリセルＭ４Ｓの読出し動作が阻害されていた。

実施の形態２の半導体記憶装置では、図１６のＮチャネルＭＯＳトランジスタＮＲ２によって、断線箇所に挟まれたワード線ＷＬ１２の電位も「Ｌ」レベルに固定される。よって、メモリセルＭ４の影響を受けることなくスペアメモリセルＭ４Ｓからデータを読出すことができるので救済が可能になる。

なお、信号線ＳＬとワード線ＷＬとがともに断線するとワード線ＷＬがフローティング状態になる。よって同一救済単位内でワード線ＷＬと信号線ＳＬの両方が断線しないようにすることが実施の形態２の半導体記憶装置による効果を向上させるために好ましい。

一般的に救済機能を備える半導体記憶装置では、４行や８行など複数の行のメモリセルが救済単位となることが多い。信号線ＳＬを救済単位ごとに１本ずつ設けるようにすれば信号線の本数がワード線の本数の１／４（あるいは１／８）になる。ワード線の総数に比べて信号線の総数が大幅に少なくなるので、信号線に断線故障が発生する確率はワード線に断線故障が発生する確率よりも低くなるという効果が得られる。

図１７は、複数のメモリセル行に対して救済制御信号を伝達する１本の信号線が設けられたメモリセルアレイの構成を示す図である。図１７を参照して、４行のメモリセル行としてメモリセル行ＲＡ〜ＲＤが示される。メモリセル行ＲＡ〜ＲＤのそれぞれに対応してワード線ＷＬ１〜ＷＬ４および接地電位線ＧＬ１〜ＧＬ４が設けられる。

メモリセル行ＲＡには救済制御信号ＦＩＸに応じてワード線ＷＬ１と接地電位線ＧＬ１とを電気的に接続するためのＮチャネルＭＯＳトランジスタＮＲ１Ａ〜ＮＲ４Ａが設けられる。同様に、ワード線ＷＬ２と接地電位線ＧＬ２とを電気的に接続するＮチャネルＭＯＳトランジスタＮＲ１Ｂ〜ＮＲ４Ｂ、ワード線ＷＬ３と接地電位線ＧＬ２３を電気的に接続するＮチャネルＭＯＳトランジスタＮＲ１Ｃ〜ＮＲ４Ｃ、ワード線ＷＬ４と接地電位線ＧＬ４とを電気的に接続するＮチャネルＭＯＳトランジスタＮＲ１Ｄ〜ＮＲ４Ｄが設けられる。

救済制御信号ＦＩＸを伝達する信号線ＳＬはメモリセル行ＲＡ〜ＲＤに対して１本のみ行方向に沿って設けられている。ＮチャネルＭＯＳトランジスタＮＲ１Ａ〜ＮＲ４Ａの各々のゲートは信号線ＳＬに共通に接続される。一方、列方向に沿って配置されるＮチャネルＭＯＳトランジスタＮＲ１Ｂ，ＮＲ１Ｃ，ＮＲ１Ｄの各々のゲート電極は共通に接続されて信号線ＳＬに接続される。列方向に配置される他のＮチャネルＭＯＳトランジスタ（たとえばＮチャネルＭＯＳトランジスタＮＲ２Ｂ，ＮＲ２Ｃ，ＮＲ２Ｄ）についても同様である。なお、ＮＲ１Ｂ，ＮＲ１Ｃ，ＮＲ１Ｄの各々のゲート電極は、たとえば１つながりのポリシリコン電極であれば、断線故障を防ぐことが可能になる。

信号線ＳＬはワード線ＷＬと同様に行方向に配置される。よって、ワード線ＷＬと同一の配線層に信号線ＳＬが配置された場合、各配線の形成時に生じた異物等によってワード線ＷＬと信号線ＳＬとがともに断線する可能性が高くなる。このような問題を回避するためにワード線ＷＬと信号線ＳＬとは互いに別の配線層に配置されることが好ましい。

また、接地電位線ＧＬをワード線が設けられる配線層と異なる配線層に設ける場合、接地電位線ＧＬの伸びる方向は、ワード線の伸びる方向と同じ方向でもよいし、ワード線の伸びる方向と垂直な方向でもよい。接地電位線ＧＬの伸びる方向をワード線の伸びる方向と同じ方向にする場合には、接地電位線ＧＬをワード線よりも上にある配線層に配置し、かつ、ワード線と平行になるように設けることが好ましい。このように接地電位線を設けることによって、接地電位線よりもさらに上の配線層に設けられ、メモリセルの上を通る配線のノイズをシールドすることが可能になるのでワード線の電位を安定させる効果が得られる。

図１８は、実施の形態２において、好ましい配線の配置の一例を示す模式図である。図１８を参照して、ワード線ＷＬと異なる配線層に信号線ＳＬが設けられる。また、接地電位線ＧＬはワード線ＷＬよりも上の配線層に、ワード線ＷＬと重なるように設けられる。さらに、接地電位線ＧＬよりも上にある配線層には、信号線ＳＬＡが設けられる。信号線ＳＬＡは、たとえば入出力回路８とメモリセルアレイ７Ａとを結ぶ配線や、メモリセルアレイ７Ａの上を通過するように設けられ、救済回路２０と制御回路１０とを相互に結ぶ配線である。

なお、接地電位線ＧＬがワード線ＷＬを覆うように設けられ、かつ、ワード線ＷＬと信号線ＳＬとが異なる配線層に設けられていれば、接地電位線ＧＬ、ワード線ＷＬおよび信号線ＳＬの配置は限定されない。たとえば、接地電位線ＧＬは複数のワード線の各々に重なるように設けられてもよい。また、ワード線ＷＬが設けられる配線層と異なる配線層であれば、信号線ＳＬはワード線ＷＬよりも下の配線層に設けられてもよい。さらに、信号線ＳＬと接地電位線ＧＬとは同一の配線層に設けられると限定する必要はなく、接地電位線ＧＬが信号線ＳＬよりも上の配線層に設けられてもよい。

以上のように、実施の形態２によれば、救済回路を備える半導体記憶装置において、救済単位ごとに、救済活性化信号によってワード線と接地電位線とを接続する複数のＮチャネルＭＯＳトランジスタを設けることによって、ワード線に断線が生じても断線故障による動作不良を生じにくくさせるので、歩留まりを向上することが可能になる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体記憶装置の構成の一例を示す概略ブロック図である。 図１のメモリセルアレイ７のメモリセル行の構成を示す図である。 図２のメモリセルＭ１の回路図である。 図３のメモリセルＭ１のレイアウトの一例を示す図である。 図４の線分Ｖ−Ｖにおける断面図である。 図４の線分ＶＩ−ＶＩにおける断面図である。 図２のワード線ＷＬ１，ＷＬ２に断線故障が生じた状態を示す図である。 第１の比較例を示す図である。 図８のワード線ＷＬ１に断線故障が生じた状態を示す図である。 第２の比較例を示す図である。 図１０のワード線ＷＬ１に断線故障が生じた状態を示す図である。 第３の比較例を示す図である。 実施の形態２の半導体記憶装置の構成の一例を示す概略ブロック図である。 図１３の半導体記憶装置１００Ａのタイミングチャート図である。 図１３のメモリセルアレイ７Ａのメモリセル行の構成を示す図である。 図１５のメモリセル行に断線故障が生じた状態を示す図である。 複数のメモリセル行に対して救済制御信号を伝達する１本の信号線が設けられたメモリセルアレイの構成を示す図である。 実施の形態２において、好ましい配線の配置の一例を示す模式図である。

符号の説明

２ アドレスデコーダ、７，７Ａ メモリセルアレイ、８ 入出力回路、１０ 制御回路、１１，１２ ロードＭＯＳ、１３，１４ ドライバＭＯＳ、１５，１６ アクセストランジスタ、１７Ａ〜１７Ｅ 層間絶縁膜１９ 半導体基板、２０ 救済回路、２１ アドレス比較部、２３ ２ｔｏ１セレクタ、２４ 救済アドレス記憶部、２５ 救済機能制御部、２６ 救済用選択信号生成部、２８ 救済用メモリセルアレイ、３１ ＡＮＤゲート、３２ 救済信号情報保持部、３３ インバータゲート、３４ ＮＯＲゲート、３５ トランスミッションゲート、５１ レディ信号生成回路、５２ セットアップ信号生成回路、１００，１００Ａ 半導体記憶装置、ＢＬ１〜ＢＬＮ，／ＢＬ１〜／ＢＬＮ，ＢＬＡ，／ＢＬＡ ビット線、ＣＮ１〜ＣＮＭ 接続部、Ｇ１〜Ｇ４ ゲート、ＧＬ，ＧＬ１〜ＧＬ４ 接地電位線、ＧＮＤ 接地ノード、Ｍ１〜ＭＮ メモリセル、Ｍ４Ｓ スペアメモリセル、ＮＲ１〜ＮＲ４，ＮＲ１Ａ〜ＮＲ４Ａ，ＮＲ１Ｂ〜ＮＲ４Ｂ，ＮＲ１Ｃ〜ＮＲ４Ｃ，ＮＲ１Ｄ〜ＮＲ４Ｄ ＮチャネルＭＯＳトランジスタ、ＮＷ Ｎ型ウェル、ＰＡ〜ＰＣ 断線箇所、ＲＡ〜ＲＤ メモリセル行、ＰＷ Ｐ型ウェル、Ｒ１ 抵抗、ＳＬ，ＳＬＡ 信号線、ＳＮ１，ＳＮ２ ストレージノード、ＶＤＤ 電源ノード、ＶＨ１，ＶＨ２ ビアホール、ＷＤ ワード線ドライバ、ＷＬ，ＷＬ１〜ＷＬ４，ＷＬ１１〜ＷＬ１３，ＷＬＢ ワード線。

Claims (6)

1. 行列状に配置される複数のメモリセルと、
   金属により構成され、前記複数のメモリセルの行ごとに配置される複数の第１のワード線と、
   金属により構成され、前記複数の第１のワード線にそれぞれ並行して配置される、複数の第２のワード線と、
   前記行ごとに設けられ、対応する第１、第２のワード線を一括して駆動するための複数のワード線ドライバと、
   前記行ごとに設けられ、少なくとも１つのメモリセルに対し、前記ワード線ドライバに近い側と前記ワード線ドライバから遠い側との両側で前記第１のワード線と前記第２のワード線とを電気的にそれぞれ接続する第１、第２の接続部とを備える、半導体記憶装置。
2. 前記半導体記憶装置は、複数の配線層を有し、
   前記複数の第１のワード線の各々は、第１の配線層に配置され、
   前記複数の第２のワード線の各々は、第２の配線層に配置される、請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置は、前記複数のメモリセルの列ごとに配置される、複数の第１、第２のビット線をさらに備え、
   前記複数のメモリセルの各々は、
   対応する第１のビット線と第１のストレージノードとの間に接続され、対応する第１のワード線に印加される電位に応じて駆動される第１のアクセストランジスタと、
   対応する第２のビット線と第２のストレージノードとの間に接続され、前記対応する第１のワード線に印加される電位に応じて駆動される第２のアクセストランジスタとを含み、
   前記第１、第２のアクセストランジスタの各々は、
   多結晶シリコンにより構成され、前記第１のワード線によって互いに接続される制御電極を有する、請求項２に記載の半導体記憶装置。
4. 行列状に配置される複数の正規メモリセルを有する正規メモリセルアレイを備え、
   前記正規メモリセルアレイは、
   金属により構成され、前記複数の正規メモリセルの行ごとに配置される、複数のワード線と、
   前記行ごとに設けられ、前記ワード線を駆動するための複数のワード線ドライバと、
   前記行ごとに、少なくとも１つのメモリセルに対して前記ワード線ドライバに近い側と前記ワード線ドライバから遠い側との両側にそれぞれ設けられ、入力される制御信号の活性化に応じて導通して、前記ワード線の電位を非活性化電位に該当する所定の定電位に設定するための第１、第２の導通部と、
   単数または複数の所定数の行ごとに設けられ、前記所定数の行に設けられる複数の前記接続部の各々に前記制御信号を伝達する、複数の信号線とを含み、
   前記複数の正規メモリセルのうち、欠陥が生じた不良メモリセルを前記所定数の行ごとに置換するための救済用メモリセルアレイと、
   前記不良メモリセルを含む前記所定数の行を特定するための救済対象メモリアドレスを不揮発的に記憶し、入力アドレスと前記救済対象メモリアドレスとが一致する場合には、前記正規メモリセルアレイの行のうち前記入力アドレスに応じた行に設けられるワード線を非選択状態にするとともに、前記制御信号を活性化する救済回路とをさらに備える、半導体記憶装置。
5. 前記半導体記憶装置は、複数の配線層を有し、
   前記複数のワード線の各々は、第１の配線層に配置され、
   前記複数の制御信号線の各々は、第２の配線層に配置される、請求項４に記載の半導体記憶装置。
6. 前記半導体記憶装置は、前記複数のワード線のそれぞれに対応して設けられ、対応するワード線と前記第１、第２の導通部を介して電気的に接続され、前記所定の定電位として接地電位を設定するための複数の定電位線をさらに備え、
   前記半導体記憶装置は、複数の配線層を有し、
   前記複数のワード線の各々は、第１の配線層に配置され、
   前記複数の定電位線の各々は、前記第１の配線層よりも半導体基板の主表面に対して上方にある第２の配線層に、前記複数のワード線のうちの対応するワード線と平行になるように配置される、請求項４に記載の半導体記憶装置。

Images