KR20000033071A - Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 - Google Patents

Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명은 메인 셀과 레퍼런스 셀의 억세스되는 수를 같게함으로써 레퍼런스 셀에 의한 비트라인 유도전압과 메인 셀에 의한 비트라인 유도전압을 일정하게 유지시켜 동작특성을 향상시키고, 공정을 간략화하고 레이아웃의 면적을 최소화하여 고집적화를 실현할 수 있는 NAND형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치를 제공하기 위한 것으로써, 본 발명에 따른 NAND형 비휘발성 강유전체 메모리 셀은 시리얼하게 형성된 N개의 트랜지스터들과, 상기 N개의 트랜지스터들중 첫 번째 트랜지스터의 입력단과 N번째 트랜지스터의 출력단이 연결되는 비트라인과, 상기 N번째 트랜지스터를 제외한 각 트랜지스터의 게이트마다 연결된 워드라인들과, 상기 N번째 트랜지스터의 게이트에 연결되며 라이트 또는 재저장 모드에서만 활성화신호가 인가되는 WEC신호라인과, 상기 각 워드라인과 해당 트랜지스터의 출력단 사이에 형성된 강유전체 커패시터들을 포함하여 구성된다.

Description

ＮＡＮＤ형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치
본 발명은 반도체 메모리장치에 관한 것으로 특히, NAND형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치에 관한 것이다.
도 1은 일반적인 NAND형 디램(DRAM) 셀의 구성이다.
도 1에 도시된 바와 같이, NAND형 디램 셀은 복수개의 앤모스 트랜지스터(T1,T2,T3,...)들이 직렬로 연결되고, 각 트랜지스터의 게이트에는 워드라인(WL1,WL2,WL3,WL4,...)이 하나씩 연결된다.
상기 워드라인들을 가로지르는 방향으로 비트라인(B/L)이 형성되고, 각 트랜지스터의 드레인단(N1,N2,N3,...)에는 강유전체 커패시터(C1,C2,C3,..)의 한쪽 전극이 연결되고, 다른쪽 전극은 플레이트 라인(P/L)에 연결되어 있다.
그리고 상기 플레이트 라인(P/L)은 1/2 Vcc 전압으로 고정되어 있으며, 상기 워드라인(WL1.WL2.WL3,...)을 순차적으로 활성화시키면 해당 앤모스 트랜지스터들이 활성화되어 해당 강유전체 커패시터에 저장되어 있던 데이터들이 비트라인으로 전달된다.
비트라인에 전달된 데이터는 센스앰프(도시되지 않음)에서 증폭되고, 다시 해당 강유전체 커패시터로 재저장(Restore)된다.
한편, 비휘발성 강유전체 메모리 소자 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM :Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 2는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.
도 2에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.
비휘발성 강유전체 메모리 셀은 상기 d, a 상태를 각각 1, 0으로 대응시켜 기억소자로 응용한 것이다.
이하, 종래 기술에 따른 비휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 종래 비휘발성 메모리 장치에 따른 단위 셀의 구성도이다.
도 3에 도시한 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T1)와, 제 1 단자가 상기 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(C1)를 포함하여 구성된다.
이와 같은 종래 비휘발성 강유전체 메모리장치에 따른 구동회로를 설명하면 다음과 같다.
도 4a 내지 4b는 종래 비휘발성 강유전체 메모리장치를 구동하기 위한 구동회로이다.
종래 1T/1C 구조의 강유전체 메모리를 구동하기 위한 구동회로는 레퍼런스 전압을 발생하는 레퍼런스 전압 발생부(1)와, 복수개의 트랜지스터(Q1~Q4), 커패시터(C1)등으로 이루어진다.
상기 레퍼런스전압 발생부(1)에서 출력되는 레퍼런스전압을 바로 센스앰프에 공급할 수가 없으므로 인접한 두 개의 비트라인의 레퍼런스전압을 안정화시키는 레퍼런스전압 안정화부(2)와, 복수개의 트랜지스터(Q6~Q7), 커패시터(C2~C3)등으로 이루어져 인접한 비트라인에 각각 로직값 "1"과 "0"의 레퍼런스전압을 저장하고 있는 제 1 레퍼런스전압 저장부(3)와, 트랜지스터(Q5)로 이루어져 인접한 두 개의 비트라인을 등전위화(Eqalizing)시키는 제 1 이퀄라이저부(4)와, 서로 다른 워드라인 및 플레이트 라인에 연결되어 데이터를 저장하는 제 1 메인 셀 어레이부(5)와, 복수개의 트랜지스터(Q10~Q15), P-센스앰프(PSA)등으로 이루어져 상기 제 1 메인 셀 어레이부(5)의 복수개의 셀 중 상기 워드라인에 의해 선택된 셀의 데이터를 센싱하는 제 1 센스앰프부(6)와, 서로 다른 워드라인 및 플레이트 라인에 연결되어 데이터를 저장하는 제 2 메인 셀 어레이부(7)와, 복수개의 트랜지스터(Q28~Q29) 및 커패시터(C9~C10)등으로 이루어져 인접한 비트라인에 각각 로직값 "1"과 "0"의 레퍼런스전압을 저장하고 있는 제 2 레퍼런스전압 저장부(8)와, 복수개의 트랜지스터(Q16~Q25), N-센스앰프(NSA)등으로 이루어져 상기 제 2 메인 셀 어레이부(7)의 데이터를 센싱하여 출력하는 제 2 센스앰프부(9)를 포함하여 구성된다.
이와 같이 구성된 종래 강유전체 메모리소자에 따른 데이터 입출력 동작은 다음과 같다.
도 5는 종래 기술에 따른 강유전체 메모리소자의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도이고, 도 6은 읽기 모드(read mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블신호(WEBpad)를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서의 어드레스 디코딩이 시작되면, 해당 워드라인에 인가되는 펄스가 "로우"에서 "하이"로 천이되어 셀이 선택된다.
이와 같이, 워드라인이 "하이"상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 "하이"신호와 일정구간의 "로우"신호가 인가된다.
그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위하여 해당 비트라인에 쓰기 인에이블신호(WEBpad)에 동기되는 "하이" 또는 "로우"신호를 인가한다.
즉, 비트라인에 "하이" 신호를 인가하고, 워드라인에 인가되는 신호가 "하이" 상태인 구간에서 플레이트 라인에 인가되는 신호가 "로우"이면 강유전체 커패시터에는 로직값 "1"이 기록된다.
그리고 비트라인에 "로우" 신호를 인가하고, 플레이트 라인에 인가되는 신호가 "하이" 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이와 같은 쓰기 모드의 동작으로 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 외부에서 칩 인에이블신호(CSBpad)를 "하이"에서 "로우"로 활성화시키면, 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이저 신호에 의해 "로우" 전압으로 등전위 된다.
즉, 도 4a 내지 도 4b에서 이퀄라이저부(4)에 "하이" 신호를 인가하고, 트랜지스터(Q18,Q19)에 "하이" 신호를 인가하면, 비트라인은 상기 트랜지스터(Q19)를 통해 접지되므로 저전압(Vss)으로 등전위 된다.
그리고 트랜지스터(Q5,Q18,Q19)를 오프시켜 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 "로우" 신호가 "하이" 신호로 천이되어 해당 셀을 선택한다.
선택된 셀의 플레이트 라인에 "하이" 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 상기한 바와 같은 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 2의 히스테리시스 루프에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변결되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 "하이" 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
그러나 상기와 같은 종래 비휘발성 강유전체 메모리장치는 다음과 같은 문제점이 있었다.
강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 레퍼런스 셀 하나가 약 수백배 이상의 많은 메인 셀의 읽기 동작에 사용되도록 구성되어 있기 때문에 레퍼런스 셀이 메인 셀보다 더욱 많은 동작을 하여야 하므로 레퍼런스 셀의 열화특성이 급격히 악화되어 레퍼런스 전압이 안정하지 못하다.
따라서, 소자의 동작특성을 악화시키고, 수명을 단축시킨다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로써, 메인 셀과 레퍼런스 셀의 억세스되는 수를 같게함으로써 레퍼런스 셀에 의한 비트라인 유도전압과 메인 셀에 의한 비트라인 유도전압을 일정하게 유지시켜 동작특성을 향상시키고, 레이아웃의 면적을 최소화하여 고집적화를 실현할 수 있는 NAND형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 NAND형 디램(DRAM) 셀의 구성도
도 2는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 3은 종래 비휘발성 메모리 장치에 따른 단위 셀의 구성도
도 4a 내지 4b는 종래 비휘발성 강유전체 메모리 장치를 구동하기 위한 구동회로
도 5는 종래 기술에 따른 강유전체 메모리 소자의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도
도 6은 종래 기술에 따른 강유전체 메모리 소자의 읽기 모드(read mode)의 동작을 나타낸 타이밍
도 7a은 본 발명의 NAND형 비휘발성 강유전체 메모리 셀에 따른 단위 셀
도 7b는 도 7a에 따른 레이아웃도
도 7c는 도 7b의 Ⅰ-Ⅰ'선에 구조 단면도
도 8a 내지 8g는 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 제조방법에 따른 제 1 실시예를 설명하기 위한 공정단면도
도 9a 내지 9f는 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 제조방법에 따른 제 2 실시예를 설명하기 위한 공정단면도
도 9g는 도 9f에 대한 등가적인 단면 구성도
도 10은 본 발명에 따른 멀티-NAND형 기본 셀의 구성도
도 11은 본 발명에 따른 NAND비휘발성 강유전체 메모리 셀의 기본 동작 메카니즘을 설명하기 위한 블록 다이아그램
도 12는 도 10과 같은 메카니즘으로 동작하는 리드 및 라이트 모드에 따른 타이밍도
도 13a 내지 13b는 본 발명에 따른 강유전체 커패시터에 로직 "1"을 처리하기 위한 기본적인 리드/라이트 동작 메카니즘을 설명하기 위한 도면
도 14a 내지 14b는 본 발명에 따른 강유전체 커패시터에 로직 "0"을 처리하기 위한 기본 리드/라이트 동작 메카니즘을 상세하게 설명하기 위한 도면
도 15a는 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 구성도
도 15b는 도 15a을 반복적으로 구성하였을 경우의 비휘발성 강유전체 메모리 장치의 구성도
도 16은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도
도 17은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도
도 18은 도 17에 도시된 서브 구동부의 상세구성도
도 19에는 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도
도 20은 도 20은 도 16의 "A"부분에 대한 상세도
도 21은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도
도 22는 도 21의 비트라인 컨트롤부를 중심으로 보다 상세하게 나타낸 도면
도 23은 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리 장치를 설명하기 위한 셀 어레이부의 구성도
도 24는 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리 장치의 구성도
도 25는 본 발명의 제 1 실시예 및 제 2 실시예에 따른 비휘발성 강유전체 메모리 장치의 비트라인 프리챠지 회로부를 보다 상세하게 나타낸 도면
도 26는 본 발명의 제 1 실시예 및 제 2 실시예에 공통으로 사용되는 센스앰프를 보다 상세하게 나타낸 도면
도 27은 리드한 데이터의 일시적 저장 장소로 센스앰프의 출력단에 구성된 레지스터를 이용할 경우를 설명하기 위한 도면
도면의 주요부분에 대한 부호의 설명
81 : 제 1 도전형 반도체 기판 85a~85d : 커패시터의 제 1 전극
87a~87f : 소오스 및 드레인 영역 89 : 강유전체막
90a~90d : 커패시터의 제 2 전극 94a~94d : 플러그
96 : 비트라인 콘택 97 : 비트라인
151 : 글로벌 X디코더부 153,159 : 제 1, 제 2 셀 어레이부
155,157 : 제 1, 제 2 워드라인 구동부 165a : 메인 비트라인 컨트롤부
161,163 : 제 1, 제 2 로컬 X디코더부 165b : 레퍼런스 비트라인 컨트롤부
165,167 : 제 1, 제 2 비트라인 컨트롤부
상기의 목적을 달성하기 위한 본 발명의 NAND형 비휘발성 강유전체 메모리 셀은 시리얼하게 형성된 N개의 트랜지스터들과, 상기 N개의 트랜지스터들중 첫 번째 트랜지스터의 입력단과 N번째 트랜지스터의 출력단이 연결되는 비트라인과, 상기 N번째 트랜지스터를 제외한 각 트랜지스터의 게이트마다 연결된 워드라인들과, 상기 N번째 트랜지스터의 게이트에 연결되며 라이트 또는 재저장 모드에서만 활성화신호가 인가되는 WEC신호라인과, 상기 각 워드라인과 해당 트랜지스터의 출력단 사이에 형성된 강유전체 커패시터들을 포함하여 구성된다.
그리고 NAND형 비휘발성 강유전체 메모리 셀을 이용한 비휘발성 강유전체 메모리 장치는 복수개의 글로벌 워드라인을 제어하는 글로벌 X디코더부; 시리얼하게 연결된 N개의 트랜지스터와, 상기 트랜지스터중 첫 번째 트랜지스터의 소오스 및 N번째 트랜지스터의 드레인에 연결된 비트라인과, N번째 트랜지스터의 게이트에 연결되는 WEC신호라인과, 상기 N번째 트랜지스터를 제외한 나머지 트랜지스터의 게이트에 연결되는 워드라인들과, 상기 N번째 트랜지스터를 제외한 각 트랜지스터의 드레인과 해당 워드라인 사이에 연결되는 강유전체 커패시터들로 이루어진 복수개의 NAND형 비휘발성 강유전체 셀들로 구성된 셀 어레이부와; 상기 셀 어레이부의 하부에 위치하여 상기 셀 어레이부에서 선택된 임의의 셀로부터 리드한 데이터를 일시적으로 저장한 후, 라이트 및 재저장시 출력하는 비트라인 컨트롤부; 상기 워드라인들을 활성화시키는 활성화 신호 및 상기 WEC신호를 출력하는 로컬 X디코더부; 상기 로컬 X디코더부에서 출력되는 워드라인 활성화 신호를 첫 번째 트랜지스터에서부터 순차적으로 인가하고, 라이트 모드에서만 WEC신호를 인가하는 워드라인 구동부를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치를 설명하기로 한다.
도 7a은 본 발명의 NAND형 비휘발성 강유전체 메모리 셀에 따른 단위 셀을 나타내었다.
도 7a에 도시한 바와 같이, 앤모스 트랜지스터(T1,T2,...T5)들이 직렬로 연결되고, 상기 트랜지스터들이 형성된 방향에 따라 비트라인(B/L)이 형성된다.
그리고 상기 트랜지스터들중 첫 번째 트랜지스터(T1)의 소오스와 마지막번째 트랜지스터(T5)의 드레인은 비트라인(B/L)에 연결된다.
각 트랜지스터의 게이트에는 워드라인이 연결되고, 마지막번째 트랜지스터(T5)의 게이트에는 WEC신호 라인이 연결된다.
WEC신호는 리드 모드에서는 비활성화 상태를 유지하다가 라이트 모드에서만 활성화상태를 유지하는 신호이다.
각 트랜지스터(T1,T2,T3,T4)의 게이트에 연결된 워드라인과 해당 트랜지스터의 드레인 사이에는 강유전체 커패시터(FC1,FC2,FC3,FC4)들이 연결되고, 마지막번째 트랜지스터(T5)는 강유전체 커패시터를 갖지 않는다.
여기서, 도 7a와 같은 구성이 복수개가 배열되어 비휘발성 강유전체 메모리 셀 어레이를 구성한다.
또한, 도 7a는 단위 셀을 4-NAND형으로 구성하였으나, 2-NAND, 3-NAND, n-NAND형으로 구성할 수 있다.
본 발명에서는 4-NAND형 비휘발성 강유전체 메모리 셀을 예로하여 설명하기로 한다.
도 7b는 도 7a의 구성에 따른 레이아웃도로서, 서로 일정한 간격을 두고 일방향으로 워드라인(WL1~WL4)들 및 WEC전극(WEC)이 형성되고, 각 워드라인상에 베리어 메탈(도시되지 않음)을 개재하여 커패시터 제 1 전극(도시되지 않음)이 형성되고, 상기 커패시터 제 1 전극상에 강유전체막(도시되지 않음)을 개재하여 커패시터 제 2 전극(90a~90d)이 형성된다. 그리고 상기 워드라인의 양측에 불순물 영역(78a~78f)들이 형성되고, 상기 커패시터 제 2 전극(90a~90d)들 일측의 불순물 영역(87b,87c,87d,87e)과 상기 커패시터 제 2 전극(90a~90d)을 전기적으로 연결하기 위한 플러그(94a~94d)가 형성되고, 상기 불순물 영역들중 최외각의 불순물 영역(87a,87f)과 전기적으로 연결되며 상기 워드라인들과 교차하는 방향으로 액티브 영역(Active region)을 따라 비트라인(97)이 형성된다.
여기서, 도면에는 도시되지 않았지만, 상기 각 워드라인들과 상기 반도체 기판 사이에는 게이트 절연막에 의해 서로 절연된다.
한편, 도 7c는 도 7b의 Ⅰ-Ⅰ'선에 단면도로서, 제 1 도전형의 반도체 기판(81)과, 상기 반도체 기판(81)의 표면내에 일정간격을 두고 형성되는 N개의 소오스 및 드레인 영역(87a~87f)들과, 상기 소오스 및 드레인 영역들 사이의 상기 기판상에 형성된 워드라인(WL1~WL4)들 및 WED전극과, 상기 워드라인(WL1~WL4)상에 베리어 메탈(84)을 개재하여 형성된 강유전체 커패시터의 제 1 전극(85a~85d)들과, 상기 제 1 전극들의 상부 및 측면에 형성된 강유전체막(89)들과, 상기 강유전체막상에 형성된 강유전체 커패시터의 제 2 전극(90a~90d)들과, 상기 N개의 소오스 및 드레인 영역(87a~87f)들중 첫 번째 영역(87a) 및 N번째 영역(87f)을 제외한 나머지 영역들과 상기 나머지 영역(87b,87c,87d,87e)에 각각 인접한 상기 제 2 전극(90a~90d)을 전기적으로 연결하는 플러그(94a~94d)와, 상기 플러그를 포함한 기판상에 절연층(95)을 사이에 두고 형성되며 상기 첫 번째 영역(87a) 및 N번째 영역(87f)들과 전기적으로 연결되는 비트라인(96)을 포함하여 구성된다.
이와 같이 구성된 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 8a 내지 8g는 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 제조방법에 따른 제 1 실시예를 설명하기 위한 공정단면도이다.
도 8a에 도시한 바와 같이, 제 1 도전형의 반도체 기판을 활성영역과 필드영역으로 정의한 후, 활성영역 반도체 기판(81)상에 게이트 절연막(82)을 형성한다.
상기 게이트 절연막(82)상에 폴리실리콘(83)을 증착한 후, 상기 폴리실리콘층(83)상에 베리어 메탈층(84)을 형성한다.
그리고 상기 베리어 메탈층(84)상에 커패시터 전극 물질(85)을 차례로 형성한다.
상기 커패시터 전극 물질(85)상에 포토레지스트(도시하지 않음)을 도포한 후, 노광 및 현상공정으로 패터닝한다.
패터닝된 포토레지스트를 마스크로 이용한 식각 공정으로 커패시터 전극 물질(85), 베리어 메탈(84), 그리고 폴리실리콘층(83) 및 게이트 절연막(82)을 선택적으로 제거하여 도 8b에 도시한 바와 같이, 서로 일정한 간격을 갖는 워드라인(WL1~WL4)들 및 커패시터의 제 1 전극(85a~85d)들을 형성한다.
이때, 상기 워드라인들 형성시에 WEC전극(WEC)도 형성되며, 상기 WEC전극상에도 커패시터 전극 물질(85)이 형성되지만 전극으로는 사용되지 않는다.
도 8c에 도시한 바와 같이, 상기 워드라인(WL1~WL4) 및 WEC전극들을 마스크로 이용한 불순물 이온주입 및 열처리를 통해 워드라인(WL1~WL4) 및 WEC전극 양측의 기판(81)내에 제 2 도전형의 불순물 영역(87a,87b,87c,87d,87e,87f)들을 형성한다.
이후, 커패시터 제 1 전극(85a~85d)들을 포함한 기판(81)상에 절연막(88)을 증착한 후, 상기 베리어 메탈(84)의 측면이 노출될 때까지 에치백한다.
이어서, 도 8d에 도시한 바와 같이, 상기 워드라인들 및 WEC전극을 포함한 절연막(88)상에 강유전체막(89)을 형성한 후, 상기 강유전체막(89)상에 커패시터 전극 물질(90)을 형성한다.
그리고 상기 커패시터 전극 물질(90)상에 포토레지스트(91) 도포한 후, 노광 및 현상공정으로 패터닝한다.
패터닝된 포토레지스트를 마스크로 이용한 식각공정으로 상기 커패시터 전극 물질(90) 및 강유전체막(89)을 선택적으로 제거하여 도 8e에 도시한 바와 같이, 커패시터의 제 2 전극(90a,90b,90c,90d)을 형성한다.
이때, WEC전극 상부에 형성된 강유전체막 및 커패시터 상부전극은 제거하여 WEC전극상에는 형성되지 않도록 한다.
이후, 도 8f에 도시한 바와 같이, 상기 커패시터 상부전극(90a)을 포함한 기판(81) 전면에 절연막(92)을 증착한다.
상기 워드라인과 워드라인 사이의 제 2 도전형의 불순물 영역(87b,87c,87d,
87e)과 상기 커패시터의 제 2 전극(90a)의 소정부분이 노출되도록 상기 절연막(92)을 선택적으로 제거하여 콘택홀(93a~93d)을 형성한다.
도 8g에 도시한 바와 같이, 상기 콘택홀(93a~93d)을 포함한 절연막(92)상에 도전성 물질을 증착한다.
상기 도전성 물질을 에치백하여 상기 제 2 도전형 불순물 영역(87b,87c,87d,
87e)들과 상기 커패시터 상부전극(90a)들을 전기적으로 연결시키는 플러그(94)를 형성한다.
그리고 상기 플러그(94)를 포함한 절연막(92)상에 다시 절연막(95)을 증착한 다.
상기 첫 번째 워드라인(WL1)의 일측과 WEC전극의 일측에 형성된 제 2 도전형 불순물 영역(87a,87f)이 노출되도록 콘택홀을 형성한다.
이후, 상기 콘택홀을 도전성 물질(96)로 채운 후, 상기 도전성 물질(96)과 전기적으로 연결되는 비트라인(97)을 형성하면 본 발명의 4-NAND형 비휘발성 강유전체 메모리 셀 제 제조공정이 완료된다.
이와 같은 본 발명의 제 1 실시예를 이용한 NAND형 비휘발성 강유전체 메모리 셀 제조방법은 강유전체막이 커패시터의 제 1 전극의 상부면을 포함한 측면에까지 연장되므로 그만큼 커패시턴스를 증가시킬 수 있다.
한편, 도 9a 내지 9g는 본 발명의 4-NAND형 비휘발성 강유전체 메모리 셀 제조방법에 따른 제 2 실시예를 설명하기 위한 공정단면도이다.
먼저, 제 2 실시예의 비휘발성 강유전체 메모리 셀 제조방법에 따른 회로적 구성은 제 1 실시예의 구성과 동일하다.
도 9a에 도시한 바와 같이, 활성영역의 반도체 기판(100)상에 포토레지스트를 도포한다.
노광 및 현상공정으로 패터닝하여 서로 일정간격을 갖는 제 1 포토레지스트 패턴(101)을 형성한다.
상기 제 1 포토레지스트 패턴(101)을 마스크로 이용하여 반도체 기판(100)내에 N+이온주입을 실시한 후, 열처리하여 도 9b에 도시한 바와 같이, 서로 일정한 간격을 갖는 제 1 N+불순물 영역(102a,102b,102c,102d)들을 형성한다.
이때, 상기 제 1 N+불순물 영역(102a~102d)들은 커패시터의 제 1 전극으로 사용한다.
이후, 도 9c에 도시한 바와 같이, 선택적으로 제 1 N+불순물 영역(102a~102d)들이 형성된 반도체 기판(100)상에 강유전체막(103)을 형성한다.
그리고 상기 강유전체막(103)상에 메탈층(104)을 형성한다.
상기 메탈층(104)상에 포토레지스트를 도포한 후 패터닝하여 상기 제 1 N+불순물 영역(102a~102d) 상부의 메탈층(104)상에 제 2 포토레지스트 패턴(105)들을 형성한다.
이때, 상기 강유전체막(103)을 형성하기 이전에 강유전체막이 제 1 N+불순물 영역(102a~102d)들이 형성된 반도체 기판(100)으로 확산되는 것을 방지하기 위한 확산 방지막(도시하지 않음)을 형성하는 공정을 추가로 진행할 수 있다.
또한, 강유전체막(103)을 형성한 후, 이후에 형성될 커패시터의 제 2 전극으로 강유전체막(103)이 확산되는 것을 방지하기 위한 확산 방지막(도시하지 않음)을 형성하는 공정을 추가로 진행할 수 있다.
도 9d에 도시한 바와 같이, 제 2 포토레지스트 패턴(105)들을 마스크로 이용한 식각 공정으로 메탈층(104), 강유전체막(103)을 선택적으로 제거하여 기판(100)을 노출시킨다.
이때, 기판(100)의 노출부위가 상기 각 제 1 N+불순물 영역(102a~102d)의 일측에 얼라인되도록 상기 제 2 포토레지스트 패턴(105)을 형성한다.
그리고 상기 메탈층(104)은 워드라인 및 커패시터의 제 2 전극으로 사용할 뿐만 아니라 WEC전극으로도 사용한다.
이어서, 도 9e에 도시한 바와 같이, 상기 메탈층(104)을 마스크로 이용하여 다시 고농도 N+이온을 주입한 후 열처리하여 상기 제 1 N+불순물 영역(102a~102d)들의 일측에 제 2 N+불순물 영역(106a~106f)들을 형성한다.
도 9f에 도시한 바와 같이, 상기 메탈층(104)을 포함한 기판(100) 전면에 절연층(107)을 형성한다.
상기 제 2 N+불순물 영역(106a~106f)들중 기판(100) 양쪽의 최외각에 위치한 불순물 영역(106a,106f)이 노출되도록 상기 절연층(107)을 선택적으로 식각하여 비트라인 콘택(108)을 형성한다.
이후, 상기 비트라인 콘택(108)을 포함한 절연층(107)상에 비트라인(109)을 형성하면 본 발명의 제 2 실시예에 따른 NAND형 비휘발성 강유전체 메모리 셀 제조공정이 완료된다.
이와 같은 본 발명의 제 2 실시예에 따른 NAND형 비휘발성 강유전체 메모리 셀 제조방법은 기판(100)내에 형성된 N+불순물 영역(102a~102d)과 워드라인들을 각각 강유전체 커패시터의 제 1, 제 2 전극으로 사용한다.
따라서, 공정을 보다 간략화시킬 수가 있다.
도 9g는 도 9f에 대한 등가적인 단면 구성을 나타내었다.
한편, 도 10은 멀티-NAND형 기본 셀의 구성을 나타낸 것으로써, 멀티-NAND형 비휘발성 강유전체 메모리 셀은 도 7a와 비교할 때, 복수개의 워드라인(WL1,WL2,WL3,WL4,...WLN)과, 각 워드라인에 게이트가 연결되는 복수개의 앤모스 트랜지스터(T1,T2,T3,T4,...TN)가 구성되고, 첫 번째 앤모스 트랜지스터(T1)의 소오스와 마지막번째 앤모스 트랜지스터(TN)의 드레인은 비트라인에 연결되어 있다.
한편, 도 11은 본 발명에 따른 비휘발성 강유전체 메모리 셀의 기본 동작 메카니즘을 설명하기 위한 블록 다이아그램이다.
도 11에 도시한 바와 같이, 리드 모드(Read Mode)에서는 각 강유전체 커패시터에 저장된 데이터를 하나씩 읽어내어 일시적 저장 장소인 레지스터(111)에 각각 저장한다.
메모리 셀의 모든 데이터가 읽혀지면, 레지스터(111)에 일시적으로 보관하고 있던 데이터를 각각의 강유전체 커패시터에 다시 써넣어 동작을 완료한다.
여기서, 상기 레지스터(111)는 센스앰프로 구성할 수도 있고, 또는 에스램(SRAM)으로 구성할 수도 있다.
도 12는 도 10과 같은 메카니즘으로 동작하는 리드 및 라이트 모드에 따른 타이밍도로써, 4-NAND형 비휘발성 강유전체 메모리 셀의 동작타이밍도이다.
도 12에 도시한 바와 같이, 리드 모드에서 워드라인인 WL1,WL2,WL3,WL4을 차례로 활성화시키면서 각 강유전체 커패시터에 저장된 데이터(D1,D2,D3,D4)를 순차적으로 비트라인으로 읽어내어 일시적 저장 장소인 레지스터에 저장한다.
이때, WEC신호를 로우레벨로하여 해당 앤모스 트랜지스터(T5)를 비활성화시킨다.
이후, 상기 강유전체 커패시터(FC1,FC2,FC3,FC4)에 저장된 데이터가 모두 읽혀지면 라이트 모드 혹은 재저장 모드에서 WEC신호를 하이레벨로 천이하여 해당 앤모스 트랜지스터(T5)를 활성화시킨다.
다음으로 워드라인(WL1,WL2,WL3,WL4)들을 차례로 비활성화 시킨 후, WEC신호도 로우레벨로 비활성화시킴으로써 레지스터(111)에 일시적으로 보관하고 있는 데이터를 각각의 강유전체 커패시터에 다시 써넣는 동작을 완료한다.
한편, 도 13a 내지 13b는 본 발명에 따른 강유전체 커패시터에 로직 "1"을 처리하기 위한 기본 리드/라이트 동작 메카니즘을 상세하게 설명하기 위한 도면이다.
도 13a에 도시한 바와 같이, 리드모드에서 첫 번째 워드라인(WL1)만을 우선 활성화시키면, 첫 번째 앤모스 트랜지스터(T1)가 활성화되어 턴-온(Turn-on)되며 나머지 트랜지스터(T2,T3,T4,T5)는 비활성화 상태가 되어 오프(off)된다.
따라서, 워드라인(WL1)에 유기된 강유전체 커패시터(FC1)의 데이터는 노드 N1 및 앤모스 트랜지스터(T1)를 통해 비트라인(B/L)으로 전달된다.
따라서, 비트라인(B/L)과 연결된 센스앰프(도시하지 않음)가 증폭하여 일시적 저장장소인 레지스터(111)에 저장한다.
한편, 도 13b에 도시한 바와 같이, 라이트 모드 또는 재저장(Restore) 모드에서는 리드 모드와는 역순으로 첫 번째 워드라인(WL1)만을 우선 비활성화시킨다.
따라서, 앤모스 트랜지스터(T1)는 활성화 상태에서 비활성화 상태로 바뀐다.
이와 같이, 라이트 모드에서는 워드라인의 활성화 및 비활성화 구간을 둘 다 이용하게 된다.
그중 활성화 구간에는 로직 "0"이 라이트될 수 있고, 비활성화 구간에는 로직 "1"이 라이트될 수 있다.
즉, 비활성화 구간에서 워드라인(WL1)이 로우(Low)로 비활성화 되어 트랜지스터(T1)은 오프상태이나 나머지 트랜지스터(T2,T3,T4,T5)는 활성화상태이므로 비트라인(B/L)의 하이 데이터는 노드 N1에 전달되고 강유전체 커패시터(FC1)의 워드라인(WL1)쪽 전극에 로우 데이터가 인가되므로 강유전체 커패시터(FC1)에 로직 "0"을 라이트할 수 있다.
도 14a 내지 14b는 본 발명에 따른 강유전체 커패시터에 로직 "0"을 처리하기 위한 기본 리드/라이트 동작 메카니즘을 상세하게 설명하기 위한 도면이다.
먼저, 도 14a에 도시한 바와 같이, 리드 모드에서 워드라인(WL1)만을 활성화시키면 앤모스 트랜지스터(T1)는 활성화되어 온(On)상태가 되며 나머지 트랜지스터(T2,T3,T4,T5)는 비활성화 상태가 되어 오프(off)가 된다.
워드라인(WL1)에 의해 유기된 강유전체 커패시터(FC1)의 데이터는 노드 N1 및 트랜지스터(T1)을 통해 비트라인(B/L)에 전달되어 센스앰프에 증폭된다.
그리고 증폭된 데이터는 일시적 저장장소인 레지스터()에 저장된다.
한편, 도 14b에 도시한 바와 같이, 라이트 혹은 재저장 모드에서는 리드와는 역순으로 워드라인(WL1)만을 먼저 비활성화 시킨다.
따라서, 앤모스 트랜지스터(T1)은 활성화 상태에서 비활성화 상태로 바뀐다.
이와 같이, 라이트 모드에서는 워드라인의 활성화 구간과 비활성화 구간을 둘 다 이용하게 된다. 그중 활성화 구간에서는 로직 "0"이 라이트될 수 있고, 비활성화 구간에서는 로직 "1"이 라이트될 수 있다.
즉, 활성화 구간에서는 워드라인이 하이이므로 강유전체 커패시터(FC1)의 워드라인(WL1)쪽 전극에 하이 데이터가 인가되므로 비트라인(B/L)에 로우 데이터를 인가하면, FC1에 로직 "0"이 라이트 된다.
지금까지는 NAND형 비휘발성 강유전체 메모리 셀을 설명하였으며 이후로는 상기와 같은 NAND형 비휘발성 강유전체 메모리 셀을 이용한 비휘발성 강유전체 메모리 장치를 설명하기로 한다.
도 15a는 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 구성도이다.
본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치는 크게 글로벌 X디코더부(151)와, 상기 글로벌 X디코더부(151)의 일측에 형성된 제 1 셀 어레이부(153)와, 상기 제 1 셀 어레이부(153)의 일측에 형성된 제 1 워드라인 구동부(155)와, 상기 제 1 워드라인 구동부(155) 일측에 형성된 제 2 워드라인 구동부(157)와, 상기 제 2 워드라인 구동부(157)의 일측에 형성된 제 2 셀 어레이부(159)와, 상기 제 1 워드라인 구동부(155) 하부에 형성된 제 1 로컬 X디코더부(161)와, 상기 제 2 워드라인 구동부(157) 하부에 형성된 제 2 로컬 X디코더부(163)와, 상기 제 1 셀 어레이부(153) 및 제 2 셀 어레이부(159) 각각의 하부에 형성된 제 1, 제 2 비트라인 컨트롤부(165,167)를 포함하여 구성된다.
여기서, 상기 제 1, 제 2 셀 어레이부(153,159)들은 각각 메인 셀 어레이부와 레퍼런스 셀 어레이부로 구성되며, 각 셀 어레이부는 복수개의 단위 셀들로 구성된다.
상기 단위 셀은 위에서 언급한 NAND형 비휘발성 강유전체 메모리 셀로서, 4-NAND형 또는 멀티-NAND형 비휘발성 강유전체 메모리 셀이다.
그리고 상기 글로벌 X디코더부(151)는 복수개의 글로벌 워드라인(GWL)들을 컨트롤한다.
제 1, 제 2 로컬 X디코더부(161,163)은 상기 NAND형 비휘발성 강유전체 메모리 셀의 각각의 워드라인을 순차적으로 활성화시키기 위한 활성화 신호(LXDEC1~LXDECN) 및 WEC신호를 출력한다.
상기 제 1, 제 2 워드라인 구동부(155,157)은 복수개의 서브-구동부로 구성되며 각 서브-구동부는 글로벌 워드라인마다 연결된다.
한편, 도 15a와 같은 구성을 반복적으로 구현하면 도 15b와 같은 구성을 갖는다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치를 보다 상세히 설명하면 다음과 같다.
도 16은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도로써, 워드라인 구동부를 중심으로 보다 상세하게 도시하였다.
도면에서 나타난 바와 같이, 제 1 워드라인 구동부(155)와 제 2 워드라인 구동부(157)가 나란히 배열되어 있고, 그 일측에 제 1 셀 어레이부(153)와 제 2 셀 어레이부(159)가 각각 배열되어 있다.
이는 레이아웃을 보다 효율적으로 이용하기 위함이다.
도면에서와 같이, 제 1, 제 2 워드라인 구동부(155,157)는 복수개의 서브-구동부(SD:Sub-Driver)로 구성된다.
도 16에 도시한 바와 같이, 글로벌 X디코더부(151)에 복수개의 글로벌 워드라인(GWL1,GWL2,...GWL_n)들이 연결된다.
그리고, 상기 각각의 글로벌 워드라인마다 서브-구동부(SD)가 연결된다.
도면에서도 나타난 바와 같이, 각각의 제 1, 제 2 워드라인 구동부(155,157)는 각각 글로벌 워드라인의 수 만큼 서브-구동부를 구비한다.
그리고 각 글로벌 워드라인(GWL1~GWLN)에는 제 1 워드라인 구동부(155)의 서브-구동부와 제 2 워드라인 구동부(157)의 서브-구동부가 공통으로 연결된다.
도 17은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도로써, 로컬 X디코더부에서 출력되는 신호(LXDEC1, LXDEC2, LXDEC3, LXDEC4,WEC)들과 서브-구동부(SD)와의 관계를 나타낸 도면이다.
도 17에 도시한 바와 같이, 서브 구동부는 글로벌 X디코더부(도시되지 않음)에서 출력되는 글로벌 워드라인(GWL)의 신호에 따라 동작하여 로컬 X디코더부(161)에서 출력되는 신호를 순차적으로 워드라인(WL1~WL4)에 인가한다.
이때, WEC신호는 라이트 모드 또는 재저장 모드에서만 활성화된다.
도 18은 도 17에 도시된 서브 구동부의 상세구성도이다.
도 18에 도시한 바와 같이, 글로벌 X디코더부(도시되지 않음)에서 출력되는 글로벌 워드라인(GWL)에 시리얼하게 연결된 4개의 앤모스 트랜지스터(T1,T2,T3,T4)로 구성된 제 1 컨트롤부(181a)와, 상기 각 트랜지스터의 드레인 전압에 의해 순차적으로 컨트롤되어 로컬 X디코더부(도시되지 않음)의 출력신호(LXDEC1,LXDEC2,LXDE
C3,LXDEC4)를 워드라인(WL1~WL4)에 순차적으로 인가하는 앤모스 트랜지스터(T5,T6,T7,T8)로 구성된 제 2 컨트롤부(181b)를 포함하여 구성된다.
여기서, 로컬 X디코더부는 LXDEC1~LXDEC4신호와 함께 WEC신호를 출력한다.
이와 같은 서브-구동부는 제 1 컨트롤부(181a)를 구성하고 있는 앤모스 트랜지스터(T1~T4)가 순차적으로 턴-온됨에 따라 상기 제 2 컨트롤부(181b)를 구성하고 있는 앤모스 트랜지스터(T5,T6,T7,T8)가 순차적으로 턴-온된다.
따라서, 상기 로컬 X디코더부의 출력신호(LXDEC1~LXDEC4)는 순차적으로 워드라인(WL1,WL2,WL3,WL4)에 인가되며 마지막으로 WEC신호가 인가된다.
도 18은 단위 셀이 4-NAND형인 경우를 도시한 것으로써, 만일, n-NAND형일 경우에는 상기 로컬 X디코더부는 WEC신호와 함께 LXDEC1~LXDECN을 출력한다.
그리고 상기 제 1 컨트롤부(181a) 및 제 2 컨트롤부(181b)를 구성하는 앤모스 트랜지스터도 n개가 구성된다.
이와 같은 서브-구동부는 글로벌 워드라인(GWL)이 활성화됨에 따라 상기 제 1 컨트롤부(181a)의 첫 번째 트랜지스터(T1)가 턴-온되어 제 2 컨트롤부(181b)의 첫 번째 트랜지스터(T5)를 턴-온시킨다.
따라서, 로컬 X디코더부에서 출력되는 LXDEC1신호가 첫 번째 워드라인(WL1)에 인가되어 첫 번째 워드라인(WL1)이 활성화된다.
이때, 나머지 트랜지스터들은 비활성화 상태로써 오프(off)상태를 유지한다.
따라서, 상기 첫 번째 워드라인(WL1)이 활성화됨에 따라 4-NAND셀을 구성하는 첫 번째 트랜지스터(T1)가 턴-온되어 강유전체 커패시터(FC1))에 저장되어 있던 데이터는 앤모스 트랜지스터(T1)를 통해 비트라인으로 전달된다.
이와 같이 순차적으로 강유전체 커패서터(FC)에 저장되어 있던 데이터를 리드하여 일시 저장장소인 레지스터에 저장한다.
상기와 같은 NAND셀의 데이터를 리드하는 과정은 앞에서 이미 설명하였으며 라이트 과정 또한 이미 설명하였으므로 이하 생략한다.
한편, 도 19에는 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도로써, 단위 셀과 비트라인 및 워드라인과의 관계를 나타내었다.
도 19에 도시한 바와 같이, 칼럼(Column) 방향으로 복수개의 비트라인(...,BL_n,BL_n+1,...)들이 구성되고, 각 비트라인마다 단위 셀(...,C11,C12,...)이 연결된다.
상기 단위 셀은 전술한 바와 같이, 4-NAND셀(도 7a) 또는 멀티-NAND셀(도 9)로 구성되는데, 4-NAND셀을 기준으로 할 경우, 시리얼하게 연결된 5개의 트랜지스터(T1,T2,T3,T4,T5)중 첫 번째 트랜지스터(T1)의 소오스와 다섯번째 트랜지스터(T5)의 드레인이 비트라인에 연결된다.
만일, 멀티-NAND셀인 경우에는 첫 번째 트랜지스터(T1)의 드레인과 마지막번째 트랜지스터(TN)의 드레인이 비트라인에 연결된다.
도 20은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도로써, 서브-구동부와 셀 어레이부와의 관계를 보다 상세하게 나타낸 것이다.
참고적으로 도 20은 도 16의 "A"부분을 보다 상세하게 도시하였다.
도 20은 단위 셀이 4-NAND셀로 구성한 경우를 도시한 것으로, 로우방향으로 글로벌 워드라인(GWL_n)이 구성되고, 상기 글로벌 워드라인을 가로지르는 방향으로 복수개의 비트라인(...,B/L_n-1,B/L_n)들이 구성된다.
그리고 각 비트라인에 상응하여 4-NAND셀(...,MC_n-1,MC_n)이 연결되며 상기 글로벌 워드라인(GWL_n)에는 서브-구동부(SD)가 연결된다.
도면에서도 도시된 바와 같이, 리드 모드에서는 비활성화 상태를 유지하다가 라이트 모드가 시작되면 활성화 상태로 바뀌는 WEC신호는 로컬 X디코더부에서 LXDEC1~LXDEC4신호와 함께 출력된다.
도 21은 본 발명의 제 1 실시예에 따른 비휘발성 강유전체 메모리 장치의 부분적 상세도로써, 도 15a의 제 1 비트라인 컨트롤부와 제 1 셀 어레이부를 중심으로 보다 상세하게 도시한 것이다.
먼저, 제 1 비트라인 컨트롤부(165)는 셀로부터 리드한 데이터를 일시적으로 저장하는 저장장소를 비트라인 컨트롤부내의 센스앰프를 이용하거나 아니면 별도로 레지스터를 구성하는 것이 가능하다.
도면에 나타난 바와 같이, 제 1 비트라인 컨트롤부(165)는 메인 비트라인 컨트롤부(165a)와 레퍼런스 비트라인 컨트롤부(165b)로 구성된다.
셀 어레이부(153)에는 복수개의 글로벌 비트라인들이 형성되며, 상기 글로벌 비트라인은 다시 복수개의 메인 글로벌 비트라인(...,BLG_n-1,BLG_n)과 한 쌍의 레퍼런스 글로벌 비트라인(BLRG_1,BLRG_2)으로 구성된다.
따라서, 메인 글로벌 비트라인(...,BLG_n-1,BLG_n)들은 상기 메인 비트라인 컨트롤부(165a)와 연결되고, 레퍼런스 글로벌 비트라인(BLRG_1,BLRG_2)들은 레퍼런스 비트라인 컨트롤부(165b)와 연결된다.
각 메인 글로벌 비트라인마다 본 발명에 따른 NAND형 비휘발성 메모리 셀(MC)이 연결되고 레퍼런스 글로벌 비트라인(BLRG)에도 NAND형 비휘발성 메모리 셀(RC)이 연결된다.
미설명 부호 "155 "는 로컬 X디코더부(도시되지 않음)에서 출력되는 LXDEC1,LXDEC2,LXDEC3,LXDEC4 신호를 순차적으로 워드라인(WL1,WL2,WL3,WL4)으로 인가하는 서브-구동부들로 이루어진 워드라인 구동부이다.
상기 비트라인과 NAND형 메모리 셀과의 연결관계는 이미 앞에서 설명한 바 있다.
상기 메인 글로벌 비트라인 및 레퍼런스 글로벌 비트라인에 연결되는 메모리 셀(MC,RC)은 4-NAND 또는 멀티-NAND로 구현할 수 있으며, 상기 레퍼런스 비트라인 컨트롤부(165b)는 두 개의 레퍼런스 글로벌 비트라인(BLRG_1,BLRG_2)을 수용한다.
도 22는 도 21의 구성중 비트라인 컨트롤부를 중심으로 보다 상세하게 도시한 것이다.
메인 글로벌 비트라인(...,BLG_n-1,BLG_n)에 대응하여 각각 메인 센스앰프(...,SA_n-1,SA_n)가 연결된다.
두 개의 레퍼런스 글로벌 비트라인(BLRG_1,BLRG_2)중 한 개가 레퍼런스 센스앰프(RSA)에 연결되고, 상기 레퍼런스 센스앰프(RSA)에서 출력되는 레퍼런스 전압(CREF)이 상기 메인 센스앰프(...,SA_n-1,SA_n)마다 공통으로 인가된다.
이때, 서로 인접한 메인 글로벌 비트라인(BLG_n-1과 BLG_n) 사이에는 비트라인 프리챠지 회로부(BPC:Bitline Precharge Circuit)가 구성된다.
그리고 마지막 메인 글로벌 비트라인(BLG_n)과 상기 레퍼런스 센스앰프(RSA)에 연결된 레퍼런스 글로벌 비트라인(BLRG_2) 사이에도 비트라인 프리챠지 회로부(BPC)가 구성된다.
상기 레퍼런스 센스앰프(RSA)에 연결되지 않는 하나의 레퍼런스 글로벌 비트라인(BLRG_1)에는 일정한 전압(CVOL:CONSTANT VOLTAGE)이 인가된다.
상기 비트라인 프리챠지 회로부(BPC)는 후에 설명하겠지만, 인접한 글로벌 비트라인들을 일정한 레벨로 프리챠지 시키는 역할을 한다.
지금까지 본 발명의 제 1 실시예에 따른 NAND형 비휘발성 강유전체 메모리 셀을 이용한 비휘발성 강유전체 메모리 장치를 설명하였다.
도 23은 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리 장치를 설명하기 위한 셀 어레이부의 구성도이다.
셀 어레이부는 복수개의 서브-셀 어레이부들로 구성되는데 도 23은 하나의 서브-셀 어레이부만을 도시하였다.
따라서, 도 23과 같은 구성은 셀 어레이부내에 반복적으로 구성된다.
본 발명의 제 1 실시예에서는 글로벌 비트라인에 직접 복수개의 NAND형 단위 셀이 연결되어 있다.
하지만 본 발명의 제 2 실시예에서는 스위칭 소자를 구성하여 복수개의 NAND형 단위 셀중 하나만을 선택적으로 글로벌 비트라인과 연결한다.
이를 위해 본 발명의 제 2 실시예에서는 글로벌 비트라인(BLG)과 함께 로컬 비트라인(BLL)의 개념을 도입한다.
즉, 상기 본 발명의 제 2 실시예에 따른 로컬 비트라인은 본 발명의 제 1 실시예에서는 글로벌 비트라인에 해당한다.
그 구성을 보면, 도 23에 도시한 바와 같이, 서로 일정한 간격을 두고 형성된 글로벌 비트라인(...,BLG_n-1,BLG_n)들과, 상기 각 글로벌 비트라인들에 상응하여 동일한 방향으로 형성된 로컬 비트라인(...,BLL_n-1,BLL_n)들과, 상기 각 로컬 비트라인들에 연결된 복수개의 NAND형 단위 셀(MC)들과, 상기 로컬 비트라인(...,BLL_n-1,BLL_n)의 끝단과 해당 글로벌 비트라인(...,BLG_n-1,BLG_n) 사이에 형성된 스위칭소자(SW)를 포함하여 구성된다.
여기서, 리드 모드의 경우, 상기 로컬 비트라인에 연결된 복수개의 셀(MC)들중에서 하나의 셀이 선택되어 해당 셀의 데이터가 순차적으로 스위칭 소자(SW)를 통해 글로벌 비트라인에 전달된다.
글로벌 비트라인으로 전달된 데이터는 비트라인 컨트롤부의 센스앰프에 의해 센싱 및 증폭된다.
도 24은 본 발명의 제 2 실시예에 따른 NAND형 비휘발성 강유전체 메모리 장치의 구성도이다.
도면에 나타난 바와 같이, 본 발명의 제 1 실시예에 따른 NAND형 비휘발성 강유전체 메모리 장치와는 셀 어레이부의 구성에서 차이가 있다.
도 24에 도시한 바와 같이, 크게 글로벌 X디코더부(도시되지 않음)와, 셀 어레이부(153)와, 상기 셀 어레이부(153)의 하부에 위치한 비트라인 컨트롤부(165)와, 상기 셀 어레이부(153)의 일측에 형성된 워드라인 구동부(155)와, 상기 워드라인 구동부(155)의 하부에 위치한 로컬 X디코더부(161)를 포함하여 구성된다.
이와 같이 구성된 본 발명의 제 2 실시예에 따른 비휘발성 강유전체 메모리 장치를 보다 상세하게 설명하면 다음과 같다.
즉, 복수개의 메인 글로벌 비트라인(...,BLG_n-1,BLG_n)들 및 레퍼런스 글로벌 비트라인(BLRG_1,BLRG_2)들이 형성되고, 상기 글로벌 비트라인들은 비트라인 컨트롤부(165)에 연결된다.
비트라인 컨트롤부(165) 또한 메인 비트라인 컨트롤부(165a)와 레퍼런스 비트라인 컨트롤부(165b)로 구성된다.
메인 비트라인 컨트롤부(165a)는 각각의 메인 글로벌 비트라인에 상응하여 센스앰프(...,SA_n-1,SA_n)를 구비하고, 인접한 비트라인간의 프리챠지를 위한 비트라인 프리챠지 컨트롤부(BPC)를 구비한다.
또한, 레퍼런스 비트라인 컨트롤부(165b)는 두 개의 레퍼런스 글로벌 비트라인중 하나의 레퍼런스 글로벌 비트라인(BLRG_2)에 연결되어 레퍼런스 센스앰프(RSA)가 구성된다.
워드라인 구동부(155)는 글로벌 X디코더부(도시되지 않음)로부터 출력되는 글로벌 워드라인(GWL)신호에 의해 로컬 X디코더부(161)의 출력신호(LXDEC1~LXDEC4) 를 워드라인(WL1,WL2,WL3,WL4)으로 전달한다.
도 23에서 언급한 바와 같이, 상기 각 글로벌 비트라인(...,BLG_n-1,BLG_n)에 상응하여 로컬 비트라인(...,BLL_n-1,BLL_n)들이 구성된다.
로컬 비트라인(...,BLL_n-1,BLL_n)에는 복수개의 단위 셀(MC)들이 연결되고, 로컬 비트라인(...,BLL_n-1,BLL_n)의 종단점에는 스위칭 소자(SW)가 구성되어 해당 글로벌 비트라인과 전기적인 스위칭을 담당한다.
전술한 바와 같이, 셀 어레이부는 복수개의 서브-셀 어레이부들로 구성되는데 이중 두 개 이상이 동시에 활성화 될 수는 없고, 단지 하나의 서브-셀 어레이부만 활성화된다.
하지만 활성화된 하나의 서브-셀 어레이부내에 구성되는 복수개의 로컬 비트라인은 동시에 활성화될 수 있다.
따라서, 로우(ROW)방향으로 복수개의 셀을 동시에 리드 및 라이트할 수 있다.
한편, 도 25는 본 발명의 제 1 실시예 및 제 2 실시예에 따른 NAND형 비휘발성 강유전체 메모리 장치의 비트라인 프리챠지 회로부를 보다 상세하게 나타낸 것이다.
도 25에 도시한 바와 같이, 복수개의 글로벌 비트라인(...,BLG_n-1,BLG_n)들과, 각 글로벌 비트라인(...,BLG_n-1,BLG_n)들 사이에 구성된 비트라인 이퀄라이즈 스위치부(BEQSW)와, 비트라인 프리챠지 레벨 공급부(도시되지 않음)로부터 출력되는 신호(BEQLEV)를 상기 각각의 글로벌 비트라인(...,BLG_n-1,BLG_n)으로 스위칭하는 복수개의 비트라인 프리챠지 스위치부(BPCSW)를 포함하여 구성된다.
여기서, 상기 비트라인 이퀄라이즈 스위치부(BEQSW)나 상기 비트라인 프리챠지 스위치부(BPCSW)는 앤모스(NMOS)트랜지스터를 포함한다.
따라서, 상기 비트라인 프리챠지 레벨 공급부(도시되지 않음)에서 출력되는 신호의 레벨은 상기 앤모스 트랜지스터의 문턱전압과 동일하거나 약간 크다.
결과적으로 비트라인 프리챠지 레벨 공급부의 출력신호(BEQLEV)는 비트라인 프리챠지 스위치부(BPCSW)를 통해 해당 글로벌 비트라인의 레벨을 프리챠지 시킨다.
그리고 비트라인 이퀄라이즈 스위치부(BEQSW)는 스위치 제어신호에 의해 턴-온되어 인접한 두 개의 글로벌 비트라인을 동일한 레벨로 이퀄라이징(Equalizing)시킨다.
도 26는 본 발명의 제 1 실시예 및 제 2 실시예에 공통으로 사용되는 센스앰프를 보다 상세하게 도시한 것이다.
도 26에 도시된 센스앰프는 메인 센스앰프와 레퍼런스 센스앰프에 동일한 구성으로 사용된다.
먼저, 도 15b에 도시된 바와 같이, 도 15a의 구성이 반복적으로 구현됨에 따라 비트라인 컨트롤부는 두 개의 셀 어레이부 사이에 구성된다.
따라서, 비트라인 컨트롤부를 구성하고 있는 센스앰프는 상부의 셀 어레이부와 하부의 셀 어레이부의 데이터를 모두 센싱할 수 있도록 구성하는 것이 효율적인 레이아웃 측면에서 바람직하다.
즉, 상부의 셀 어레이부와 하부의 셀 어레이부가 하나의 비트라인 컨트롤부를 공유할 수 있도록 구성한다.
도면에서 BLGT는 상부의 셀 어레이부와 연결되는 메인 글로벌 비트라인이고, BLGB는 하부의 셀 어레이부와 연결되는 메인 글로벌 비트라인을 나타낸다.
그리고 CREF는 상부의 레퍼런스 셀과 연결되는 레퍼런스 글로벌 비트라인이고, CREFB는 하부의 레퍼런스 셀과 연결되는 레퍼런스 글로벌 비트라인을 나타낸다.
그 구성을 보면, 소오스가 상기 BLGT 및 BLGB에 연결된 제 1 앤모스 트랜지스터(MN1)와, 소오스가 상기 CREF 및 CREFB에 연결되고 게이트는 상기 제 1 앤모스 트랜지스터(MN1)의 게이트에 공통으로 연결된 제 2 앤모스 트랜지스터(MN2)와, 상기 제 1 앤모스 트랜지스터(MN1)을 통해 들어오는 BLGT 또는 BLGB신호를 증폭하는 제 3 앤모스 트랜지스터(MN3)와, 상기 제 2 앤모스 트랜지스터(MN2)를 통해 들어오는 CREF 및 CREFB신호를 증폭하는 제 4 앤모스 트랜지스터(MN4)와, 소오스가 각각 전원단(Vcc)에 연결되고 드레인은 제 1 앤모스 트랜지스터(MN1)의 출력단과 제 2 앤모스 트랜지스터(MN2)의 출력단에 각각 연결되는 제 1 피모스 트랜지스터(MP1) 및 제 2 피모스 트랜지스터(MP2)(상기 제 1 피모스 트랜지스터의 드레인은 제 2 피모스 트랜지스터의 게이트에 연결되고, 상기 제 2 피모스 트랜지스터의 드레인은 상기 제 1 피모스 트랜지스터의 게이트에 연결됨)와, 센스앰프 이퀄라이저 신호(SAEQ)에 의해 상기 제 1 앤모스 트랜지스터(MN1)의 출력단과 상기 제 2 앤모스 트랜지스터(MN2)의 출력단을 이퀄라이징시키는 제 3 피모스 트랜지스터(MP3)를 포함하여 구성된다.
여기서, 상기 제 1 앤모스 트랜지스터(MN1)의 소오스와 상기 BLGT 사이에 제 5 앤모스 트랜지스터(MN5)가 구성되고, 상기 제 1 앤모스 트랜지스터(MN1)의 소오스와 상기 BLGB 사이에 제 6 앤모스 트랜지스터(MN6)가 더 구성된다.
또한, 제 2 앤모스 트랜지스터(MN2)의 소오스와 CREF 사이에 제 7 앤모스 트랜지스터(MN7)가 구성되고, 상기 제 2 앤모스 트랜지스터(MN2)의 소오스와 상기 CREFB 사이에 제 8 앤모스 트랜지스터(MN8)가 더 구성된다.
그리고 칼럼선택신호(COLSEL)에 의해 데이터 버스와 센스앰프의 출력단을 선택적으로 스위칭하는 제 9 앤모스 트랜지스터(MN9)와, 데이터바버스와 센스앰프의 출력단을 스위칭하는 제 10 앤모스 트랜지스터(MN10)가 더 구성된다.
여기서, 제 5 앤모스 트랜지스터(MN5)는 센스앰프와 BLGT간에 스위칭을 담당하고, 제 6 앤모스 트랜지스터(MN6)는 센스앰프와 BLGB간의 스위칭을 담당한다.
그리고 제 7 앤모스 트랜지스터(MN7)는 센스앰프와 CREF간에 스위칭을 담당하고, 제 8 앤모스 트랜지스터(MN8)는 센스앰프와 CREFB간의 스위칭을 담당한다.
이와 같이 구성된 센스앰프의 동작을 설명하면 다음과 같다.
다음에서 설명할 센스앰프의 동작은 상부의 셀 어레이부에 저장된 데이터를 센싱하는 경우에 해당한다.
즉, 도 26에 도시한 바와 같이, 제 5 앤모스 트랜지스터(MN5)를 활성화시키는 활성화 신호(BSEL)와 제 7 앤모스 트랜지스터(MN7)를 활성화시키는 활성화 신호(RSEL)에 의헤 제 5, 제 7 앤모스 트랜지스터(MN5,MN7)가 활성화되면, 상기 제 6, 제 8 앤모스 트랜지스터(MN6,MN8)는 비활성화 상태가 된다.
반대로 제 6, 제 8 앤모스 트랜지스터(MN6,MN8)가 활성화되면, 상기 제 5, 제 7 앤모스 트랜지스터(MN5,MN7)가 비활성화 상태가 된다.
센스앰프가 초기의 증폭기간에는 칼럼선택신호(COLSEL)에 의해 비활성화되어 외부의 데이터 버스와 센스앰프 내부노드는 단절되게 된다.
이때, 센스앰프를 활성화시키기 위해 센스앰프 이퀄라이저 신호(SAEQ)에 의해 노드 SN3와 노드 SN4를 등전위시킨다.
초기에 제 1 앤모스 트랜지스터(MN1)와 제 2 앤모스 트랜지스터(MN2)는 비활성화 상태를 유지하고 있다. 이후에 상기 노드 SN3와 노드 SN4가 등전위 되면, 셀 어레이부의 데이터는 상부의 글로벌 비트라인(BLGT)에 전달된다.
그리고 제 5 앤모스 트랜지스터(MN5)를 통해 노드 SN1에 전달된다.
레퍼런스 전압은 CREF로 전달되고 이후, 제 7 앤모스 트랜지스터(MN7)를 통해 노드 SN2에 전달된다.
셀 어레이부의 데이터와 레퍼런스 전압이 각각 노드 SN1과 SN2에 충분히 전달되고 나면, 센스앰프의 레퍼런스 전압을 접지전압으로 천이시킨다.
이에 따라 입력전압인 노드 SN1, SN2만큼의 게이트전압이 차이가 발생하므로 결국 제 3 앤모스 트랜지스터(MN3)와 제 4 앤모스 트랜지스터(MN4)에 흐르는 전류도 차이가 나고, 이 상태로 증폭이 시작되어 증폭전압은 노드 SN3와 SN4에서 전압차로 나타난다.
상기 노드 SN3와 SN4에 유기되는 각각의 전압은 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)에 의해 다시 증폭된다.
상기 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)에서 충분히 증폭된 후, 상기 제 5, 제 7 앤모스 트랜지스터(MN5,MN7)를 비활성화 시킨다.
또한 제 1, 제 2 앤모스 트랜지스터(MN1,MN2)를 활성화시켜 노드 SN3, SN4의 증폭전압을 다시 SN1과 SN2에 피드백(Feedback)하여 증폭을 계속 유지한다.
이때, 피드백 루프가 완성되면, 제 9, 제 10 앤모스 트랜지스터(MN9,MN10)를 활성화시키켜 외부의 데이터 버스 및 데이터바버스와 센스앰프와의 데이터 전달이 이루어지도록 한다.
또한, 제 5 앤모스 트랜지스터(MN5)를 다시 활성화시켜 노드 SN1의 전압을 BLGT에 전달시켜 셀 어레이부에 피드백하여 재저할 수 있도록 한다.
이와 같은 센스앰프에 따르면, 제 3 앤모스 트랜지스터(MN3)와 제 4 앤모스 트랜지스터(MN4)가 제 1 증폭부(251)를 구성하고, 제 1 피모스 트랜지스터(MP1)와 제 2 피모스 트랜지스터(MP2)가 제 2 증폭부(253)를 구성하게 된다.
여기서, 미설명 부호 SEN은 센스앰프 활성화 신호로써, 로우 액티브 신호이고, SALE신호는 제 1 앤모스 트랜지스터(MN1)와 제 2 앤모스 트랜지스터(MN2)를 활성화시키는 신호로써, 하이 액티브 신호이다.
한편, 도 27과 같이, 데이터 버스와 연결되는 센스앰프의 출력단에 에스램 (SRAM ) 셀로 이루어진 레지스터(270)를 구성하는 것이 가능한데, 이는 NAND형 비휘발성 메모리 셀로부터 리드한 데이터를 일시적으로 저장하기 위한 저장장소로 제공된다.
따라서, 레지스터에 저장된 데이터는 라이트 모드 및 재저장 모드에서 상기 비휘발성 메모리 셀로 재저장된다.
물론, 도 26과 같이 레지스터를 구성하지 않고 데이터의 저장장소로 센스앰프를 이용하는 것이 가능하다.
이상 상술한 바와 같이, 본 발명의 NAND형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치는 다음과 같은 효과가 있다.
첫째, 레퍼런스 셀이 한 번 억세스 될 때 메인 셀도 한 번 억세스 되므로 레퍼런스 셀과 메인 셀이 억세스되는 횟수가 동일하다.
따라서, 메인 셀에 비해 레퍼런스 셀이 과도하게 억세스되는 종래 기술과는 달리 레퍼런스 셀에 의한 유도전압과 메인 셀에 의한 유도전압을 동일하게 유지시킬 수가 있어 소자의 수명을 연장시킬 수 있다.
둘째, 셀 제조시 커패시터 하부전극을 기판의 N+불순물 영역으로 사용하고 기판 양쪽의 N+불순물 영역에만 비트라인 콘택이 형성되므로 셀 트랜지스터마다 비트라인과 콘택되는 종래에 비해 비트라인 콘택 수를 감소시킬 수 있다.
따라서, 소자의 면적을 최소화할 수 있으므로 레이아웃의 면적을 최소화하여 고집적화를 구현할 수 있다.

Claims (32)

  1. 시리얼하게 형성된 N개의 트랜지스터들;
    상기 N개의 트랜지스터들중 첫 번째 트랜지스터의 입력단과 N번째 트랜지스터의 출력단이 연결되는 비트라인;
    상기 N번째 트랜지스터를 제외한 각 트랜지스터의 게이트마다 연결된 워드라인들;
    상기 N번째 트랜지스터의 게이트에 연결되며 라이트 또는 재저장 모드에서만 활성화신호가 인가되는 WEC신호라인;
    상기 각 워드라인과 해당 트랜지스터의 출력단 사이에 형성된 강유전체 커패시터들을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  2. 제 1 도전형의 반도체 기판;
    상기 반도체 기판의 표면내에 일정간격을 두고 형성되는 N개의 소오스 및 드레인 영역들;
    상기 소오스 및 드레인 영역들 사이의 상기 기판상에 형성된 워드라인들;
    상기 워드라인중 N번째 워드라인을 제외한 나머지 워드라인상에 베리어 메탈을 개재하여 형성된 강유전체 커패시터의 제 1 전극들;
    상기 제 1 전극들의 상부 및 측면에 형성된 강유전체막들;
    상기 강유전체막상에 형성된 강유전체 커패시터의 제 2 전극들;
    상기 N개의 소오스 및 드레인 영역들중 첫 번째 및 N번째 영역을 제외한 나머지 영역들과 상기 나머지 영역에 각각 인접한 상기 제 2 전극을 전기적으로 연결하는 플러그;
    상기 플러그를 포함한 기판상에 절연층을 사이에 두고 형성되며 상기 첫 번째 및 N번째 영역들과 전기적으로 연결되는 비트라인을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  3. 제 2 항에 있어서, 상기 N번째 워드라인은 라이트모드 또는 재저장 모드에서만 활성화신호를 인가하는 WEC전극으로 사용되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  4. 제 3 항에 있어서, 상기 WEC전극은 적어도 두 개 또는 그 이상의 워드라인 마다 하나씩 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  5. 제 2 항에 있어서, 상기 각 워드라인 및 WEC전극은 절연막에 의해 상기 기판과 절연되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  6. 제 1 도전형 반도체 기판;
    상기 기판상에 강유전체막을 개재하여 형성된 N개의 워드라인들;
    상기 워드라인들중 N번째 워드라인을 제외한 나머지 워드라인의 가장자리 부위에 상응하는 기판내에 형성된 커패시터의 제 1 전극들;
    상기 워드라인 양측의 기판내에 형성되며 상기 커패시터의 제 1 전극들과 접하는 소오스 및 드레인 영역들;
    상기 소오스 및 드레인 영역들중 첫 번째 및 마지막번째의 영역과 전기적으로 연결되는 비트라인을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  7. 제 6 항에 있어서, 상기 N번째 워드라인은 라이트 모드 또는 재저장 모드시에만 활성화신호를 인가하는 WEC전극으로 사용되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  8. 제 6 항에 있어서, 상기 커패시터의 제 1 전극 상부에 형성된 워드라인은 커패시터의 제 2 전극으로도 사용되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀.
  9. 제 1 도전형 반도체 기판상에 일정간격을 두고 N개의 워드라인들을 형성하는 공정;
    상기 워드라인들중 N번째 워드라인을 제외한 나머지 워드라인상에 베리어 메탈을 개재하여 강유전체 커패시터의 제 1 전극들을 형성하는 공정;
    상기 제 1 전극들 양측의 상기 기판내에 제 2 도전형의 소오스 및 드레인 영역들을 형성하는 공정;
    상기 제 1 전극들의 상부 및 측면에 강유전체막을 형성하는 공정;
    상기 강유전체막상에 커패시터의 제 2 전극들을 형성하는 공정;
    상기 N개의 소오스 및 드레인 영역들중 첫 번째 및 N번째 영역을 제외한 나머지 영역들과 상기 나머지 영역에 각각 인접한 제 2 전극을 전기적으로 연결하는 플러그를 형성하는 공정;
    상기 플러그를 포함한 기판상에 절연층을 사이에 두고 상기 첫 번째 및 N번째 영역들과 전기적으로 연결되도록 비트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  10. 제 9 항에 있어서, 상기 워드라인들 및 제 1 전극들을 형성하는 공정은,
    상기 제 1 도전형의 반도체 기판상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막상에 워드라인 물질층을 형성하는 공정과,
    상기 워드라인 물질층상에 베리어 메탈층을 형성하는 공정과,
    상기 베리어 메탈층상에 커패시터 전극물질층을 형성하는 공정과,
    상기 커패시터 전극물질층, 상기 베리어 메탈층, 상기 워드라인 물질층, 그리고 게이트 절연막을 선택적으로 제거하여 상기 게이트 절연막에 의해 기판과 절연되는 워드라인 및 상기 워드라인과의 사이에 베리어 메탈층이 개재된 제 1 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  11. 제 10 항에 있어서, 상기 워드라인 및 제 1 전극을 패터닝한 후, 상기 베리어 메탈층의 측면이 노출될 때까지 상기 워드라인과 워드라인 사이를 절연물질로 메꾸는 공정을 더 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  12. 제 1 도전형의 반도체 기판의 표면내에 일정간격을 두고 커패시터의 제 1 전극들을 형성하는 공정;
    상기 제 1 전극들이 각각 가장자리부에 얼라인 되도록 상기 제 1 전극상에 강유전체막을 개재하여 워드라인들을 형성하고, 마지막번째 워드라인의 일측에 WEC전극을 형성하는 공정;
    상기 워드라인들 및 상기 WEC전극을 마스크로 제 2 도전형의 불순물 이온주입을 실시한 후 열처리하여 소오스 및 드레인 영역들을 형성하는 공정;
    상기 소오스 및 드레인 영역들중 첫 번째 및 마지막번째의 영역과 전기적으로 연결되도록 비트라인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  13. 제 12 항에 있어서, 상기 커패시터의 제 1 전극들은 불순물 이온주입에 의해 형성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  14. 제 13 항에 있어서, 상기 제 1 전극들을 형성하는 공정은,
    상기 제 1 도전형의 반도체 기판상에 포토레지스트를 도포하는 공정과,
    상기 일정 간격으로 기판이 노출되도록 상기 포토레지스트를 패터닝하는 공정과,
    패터닝된 포토레지스트를 마스크로 이용한 불순물 이온주입을 실시한 후 열처리하여 상기 기판의 표면내에 일정 간격을 갖는 제 1 전극들을 형성하는 공정을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  15. 제 12 항에 있어서, 상기 워드라인 및 WEC전극을 형성하는 공정은,
    상기 제 1 전극들이 형성된 기판상에 강유전체막을 형성하는 공정과,
    상기 강유전체막상에 워드라인 물질층을 형성하는 공정과,
    상기 각각의 제 1 전극들이 가장자리 부위에 얼라인되도록 상기 워드라인 물질층을 패터닝하여 워드라인 및 WEC전극을 형성하는 공정을 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  16. 제 14 항에 있어서, 상기 강유전체막을 형성하기 이전에 상기 강유전체막이 기판으로의 확산되는 것을 방지하기 위한 확산방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  17. 제 14 항에 있어서, 상기 강유전체막을 형성한 후 상기 강유전체막이 상기 워드라인 물질층으로 확산되는 것을 방지하기 위한 확산방지막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 셀 제조방법.
  18. 복수개의 글로벌 워드라인을 제어하는 글로벌 X디코더부;
    시리얼하게 연결된 N개의 트랜지스터와,
    상기 트랜지스터중 첫 번째 트랜지스터의 소오스 및 N번째 트랜지스터의 드레인에 연결된 비트라인과,
    N번째 트랜지스터의 게이트에 연결되는 WEC신호라인과,
    상기 N번째 트랜지스터를 제외한 나머지 트랜지스터의 게이트에 연결되는 워드라인들과,
    상기 N번째 트랜지스터를 제외한 각 트랜지스터의 드레인과 해당 워드라인 사이에 연결되는 강유전체 커패시터들로 이루어진 복수개의 NAND형 비휘발성 강유전체 셀들로 구성된 셀 어레이부와;
    상기 셀 어레이부의 하부에 위치하여 상기 셀 어레이부에서 선택된 임의의 셀로부터 리드한 데이터를 일시적으로 저장한 후, 라이트 및 재저장시 출력하는 비트라인 컨트롤부와;
    상기 워드라인들을 활성화시키는 활성화 신호 및 상기 WEC신호를 출력하는 로컬 X디코더부와;
    상기 로컬 X디코더부에서 출력되는 워드라인 활성화 신호를 첫 번째 트랜지스터에서부터 순차적으로 인가하고, 라이트 모드에서만 WEC신호를 인가하는 워드라인 구동부를 포함하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  19. 제 18 항에 있어서, 상기 셀 어레이부는,
    로우(Row)방향으로 형성된 복수개의 글로벌 워드라인과,
    상기 글로벌 워드라인과 교차하는 방향으로 형성된 복수개의 메인 글로벌 비트라인 및 적어도 한 쌍의 레퍼런스 글로벌 비트라인과,
    상기 각 글로벌 워드라인과 교차하는 각 글로벌 비트라인마다 연결된 NAND형 비휘발성 강유전체 셀들을 포함하여 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  20. 제 18 항에 있어서, 상기 셀 어레이부는,
    로우(Row) 방향으로 형성된 복수개의 글로벌 워드라인들과,
    상기 글로벌 워드라인들을 가로지르는 방향으로 형성된 복수개의 글로벌 비트라인들과,
    상기 각 글로벌 비트라인에 상응하여 동일한 방향으로 형성된 로컬 비트라인들과,
    상기 각 로컬 비트라인에 병렬적으로 연결된 복수개의 NAND형 비휘발성 강유전체 메모리 셀들과,
    상기 로컬 비트라인의 끝단에 형성되어 상기 복수개의 NAND형 비휘발성 강유전체 메모리 셀의 데이터를 해당 글로벌 비트라인으로 스위칭하는 스위칭소자들을 포함하여 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  21. 제 18 항에 있어서, 상기 워드라인 구동부는 상기 각 글로벌 워드라인마다 연결되는 서브-구동부들로 이루어지는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  22. 제 21 항에 있어서, 상기 서브-구동부는 상기 글로벌 워드라인에 시리얼하게 연결된 N개의 트랜지스터로 구성된 제 1 컨트롤부와,
    상기 각 트랜지스터의 출력단에 게이트가 연결되고, 소오스가 상기 로컬 X디코더부와 연결되어 상기 제 1 컨트롤부의 제어에 따라 상기 워드라인 활성화 신호를 순차적으로 출력하는 N개의 트랜지스터들로 구성된 제 2 컨트롤부와,
    상기 로컬 X디코더부에서 출력되는 WEC신호를 라이트 및 재저장 모드에서만 상기 WEC신호라인으로 전달하는 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  23. 제 18 항에 있어서, 상기 비트라인 컨트롤부는 상기 한 쌍의 레퍼런스 글로벌 비트라인중 일 비트라인을 통해 인가되는 신호를 센싱하여 레퍼런스 전압을 출력하는 레퍼런스 센스앰프로 구성되는 레퍼런스 비트라인 컨트롤부와,
    상기 레퍼런스 비트라인 컨트롤부의 일측에 형성되며 상기 메인 글로벌 비트라인마다 연결되어 상기 레퍼런스 전압을 받아 해당 글로벌 비트라인을 통해 인가되는 신호를 센싱하는 복수개의 메인 센스앰프들로 구성되는 메인 비트라인 컨트롤부로 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  24. 제 23 항에 있어서, 상기 레퍼런스 글로벌 비트라인중 상기 레퍼런스 센스앰프와 연결되지 않은 나머지 하나의 레퍼런스 글로벌 비트라인에는 일정한 전압이 인가되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  25. 제 23 항에 있어서, 상기 비트라인 컨트롤부는 인접한 비트라인을 동일 레벨로 프리챠지시키는 프리챠지 회로부를 더 구비하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  26. 제 18 항에 있어서, 비트라인 컨트롤부는 상부에 형성된 상기 셀 어레이부와 하부에 위치한 또 다른 셀 어레이부를 공유하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  27. 제 23 항에 있어서, 상기 메인 센스앰프는 상부의 셀 어레이부에 구성된 글로벌 비트라인 및 하부의 셀 어레이부에 구성된 글로벌 비트라인에 소오스가 연결된 제 1 앤모스 트랜지스터와, 상기 상부의 셀 어레이부에 구성된 레퍼런스 글로벌 비트라인 및 하부의 셀 어레이부에 구성된 레퍼런스 글로벌 비트라인에 소오스가 연결되고 게이트는 상기 제 1 앤모스 트랜지스터의 게이트에 공통연결된 제 2 앤모스 트랜지스터와, 상기 제 1 앤모스 트랜지스터를 통해 들어오는 신호전압을 증폭하는 제 3 앤모스 트랜지스터와, 상기 제 2 앤모스 트랜지스터를 통해 들어오는 기준전압을 증폭하는 제 4 앤모스 트랜지스터와, 소오스가 각각 전원단에 연결되고 드레인은 제 1 앤모스 트랜지스터의 출력단과 제 2 앤모스 트랜지스터의 출력단에 각각 연결되는 제 1 피모스 트랜지스터 및 제 2 피모스 트랜지스터와, 센스앰프 이퀄라이저 신호에 의해 상기 제 1 앤모스 트랜지스터의 출력단과 상기 제 2 앤모스 트랜지스터의 출력단을 이퀄라이징시키는 제 3 피모스 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  28. 제 27 항에 있어서, 상기 제 1 피모스 트랜지스터의 드레인은 제 2 피모스 트랜지스터의 게이트에 연결되고, 상기 제 2 피모스 트랜지스터의 드레인은 상기 제 1 피모스 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  29. 제 27 항에 있어서, 상기 제 1 앤모스 트랜지스터의 소오스와 상기 상부의 셀 어레이부에 구성된 글로벌 비트라인 사이에 제 5 앤모스 트랜지스터가 더 구성되고, 상기 제 1 앤모스 트랜지스터의 소오스와 상기 하부의 셀 어레이부에 구성된 글로벌 비트라인 사이에 제 6 앤모스 트랜지스터가 더 구성되며, 상기 제 2 앤모스 트랜지스터의 소오스와 상기 상부의 셀 어레이부에 구성된 레퍼런스 글로벌 비트라인 사이에 제 7 앤모스 트랜지스터가 구성되고, 상기 제 2 앤모스 트랜지스터의 소오스와 상기 하부의 셀 어레이부에 구성된 레퍼런스 글로벌 비트라인 사이에 제 8 앤모스 트랜지스터가 더 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  30. 제 27 항에 있어서, 상기 메인 센스앰프의 출력단에는 칼럼선택신호에 의해 데이터 버스와 선택적으로 스위칭하는 제 9 앤모스 트랜지스터와, 데이터바버스와 선택적으로 스위칭하는 제 10 앤모스 트랜지스터가 더 구성되는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  31. 제 18 항에 있어서, 상기 NAND형 비휘발성 강유전체 셀의 데이터를 리드하여 상기 메인 센스앰프에 일시적으로 저장하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
  32. 제 30 항에 있어서, 상기 데이터 버스와 상기 제 9 앤모스 트랜지스터 사이에 레지스터를 구성하여 상기 리드한 데이터를 일시 저장하는 것을 특징으로 하는 NAND형 비휘발성 강유전체 메모리 장치.
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