JPH11149778A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11149778A JPH11149778A JP9330880A JP33088097A JPH11149778A JP H11149778 A JPH11149778 A JP H11149778A JP 9330880 A JP9330880 A JP 9330880A JP 33088097 A JP33088097 A JP 33088097A JP H11149778 A JPH11149778 A JP H11149778A
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- Japan
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- bit line
- semiconductor memory
- bit
- memory device
- lines
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Abstract
(57)【要約】
【課題】 各ビット線に極めて高い集積度をもってメモ
リセルが設けられても、メモリセルの読み出し動作前に
おいて短時間でビット線のプリチャージを行うことを可
能とする。 【解決手段】 イコライズ回路４は、メモリセルアレイ
１１の各端部に接続されており、ビット線対ＢＬ１，Ｂ
Ｌ２の各々のビット線に対して１つのトランジスタを備
えて構成されている。具体的には、トランジスタＱ１，
Ｑ３がそれぞれビット線ＢＬ１の各端部に接続されると
ともに、トランジスタＱ２，Ｑ４がそれぞれビット線Ｂ
Ｌ２の各端部に接続され、トランジスタＱ１，Ｑ２から
一方のイコライズ回路４が、トランジスタＱ３，Ｑ４か
ら他方のイコライズ回路４がそれぞれ構成されている。
リセルが設けられても、メモリセルの読み出し動作前に
おいて短時間でビット線のプリチャージを行うことを可
能とする。 【解決手段】 イコライズ回路４は、メモリセルアレイ
１１の各端部に接続されており、ビット線対ＢＬ１，Ｂ
Ｌ２の各々のビット線に対して１つのトランジスタを備
えて構成されている。具体的には、トランジスタＱ１，
Ｑ３がそれぞれビット線ＢＬ１の各端部に接続されると
ともに、トランジスタＱ２，Ｑ４がそれぞれビット線Ｂ
Ｌ２の各端部に接続され、トランジスタＱ１，Ｑ２から
一方のイコライズ回路４が、トランジスタＱ３，Ｑ４か
ら他方のイコライズ回路４がそれぞれ構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のビット線と
複数のワード線とが互いに交差し、交差部位にメモリセ
ルが設けられてなる半導体記憶装置に関する。
複数のワード線とが互いに交差し、交差部位にメモリセ
ルが設けられてなる半導体記憶装置に関する。
【０００２】
【従来の技術】通常、ＤＲＡＭにおいては、メモリセル
から記憶データの読み出し動作を行う前に、各ビット線
を１／２Ｖcc（Ｖccは電源電圧）に初期化、即ちプリチ
ャージすることが必要である。このプリチャージを行う
ための等価回路（イコライズ回路）は、例えば隣接する
２本のビット線が対となって各一端部にてセンスアンプ
に接続される折り返しビット線方式のＤＲＡＭである場
合、センスアンプとビット線対との間に設けられる。
から記憶データの読み出し動作を行う前に、各ビット線
を１／２Ｖcc（Ｖccは電源電圧）に初期化、即ちプリチ
ャージすることが必要である。このプリチャージを行う
ための等価回路（イコライズ回路）は、例えば隣接する
２本のビット線が対となって各一端部にてセンスアンプ
に接続される折り返しビット線方式のＤＲＡＭである場
合、センスアンプとビット線対との間に設けられる。
【０００３】近年では、半導体メモリの更なる微細化及
び高集積化の要請が高まっており、そのため、折り返し
ビット線方式において、１本のビット線に接続されるメ
モリセル数を従来の１２８個から２５６個へ変更する試
験段階にさしかかっている現状にある。ところが、この
ような半導体メモリの微細化や配線長の拡大により、ビ
ット線の容量やその配線抵抗が益々増大化し、読み出し
動作前にプリチャージに要する時間が長くなって読み出
し速度の低下を招くという問題が起こっている。現在の
ところ、プリチャージ時間の短縮化は、半導体メモリの
性能向上のための解決すべき重大な課題の１つとなって
いる。
び高集積化の要請が高まっており、そのため、折り返し
ビット線方式において、１本のビット線に接続されるメ
モリセル数を従来の１２８個から２５６個へ変更する試
験段階にさしかかっている現状にある。ところが、この
ような半導体メモリの微細化や配線長の拡大により、ビ
ット線の容量やその配線抵抗が益々増大化し、読み出し
動作前にプリチャージに要する時間が長くなって読み出
し速度の低下を招くという問題が起こっている。現在の
ところ、プリチャージ時間の短縮化は、半導体メモリの
性能向上のための解決すべき重大な課題の１つとなって
いる。
【０００４】半導体メモリの微細化及び高集積化に伴
い、安定で耐雑音性に優れたセンスアンプを有する半導
体記憶装置が、特開昭６３−２０５８９７号公報に開示
されている。特開昭６３−２０５８９７号公報には、高
密度に配列してなるメモリセルに接続されたビット線に
おいて、２本のビット線対毎にその両端部にそれぞれセ
ンスアンプを設け、安定で高速な動作が可能となる、と
記載されている。
い、安定で耐雑音性に優れたセンスアンプを有する半導
体記憶装置が、特開昭６３−２０５８９７号公報に開示
されている。特開昭６３−２０５８９７号公報には、高
密度に配列してなるメモリセルに接続されたビット線に
おいて、２本のビット線対毎にその両端部にそれぞれセ
ンスアンプを設け、安定で高速な動作が可能となる、と
記載されている。
【０００５】
【発明が解決しようとする課題】しかしながら、前記公
報に記載されている内容では、安定且つ高速動作が実現
する反面、センスアンプの数が少なくとも２倍となるた
めに回路構成が煩雑となり、微細化や高集積化の妨げと
なるおそれがある。
報に記載されている内容では、安定且つ高速動作が実現
する反面、センスアンプの数が少なくとも２倍となるた
めに回路構成が煩雑となり、微細化や高集積化の妨げと
なるおそれがある。
【０００６】そこで本発明の目的は、各ビット線に極め
て高い集積度をもってメモリセルが設けられても、メモ
リセルの読み出し動作前において短時間でビット線のプ
リチャージを行うことを可能とする半導体記憶装置を提
供することである。
て高い集積度をもってメモリセルが設けられても、メモ
リセルの読み出し動作前において短時間でビット線のプ
リチャージを行うことを可能とする半導体記憶装置を提
供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、並列する複数のビット線と並列する複数のワード線
とが互いに交差するように配列しており、前記ビット線
と前記ワード線との交差部位にそれぞれメモリセルが配
されてなる半導体記憶装置において、前記各ビット線の
両端部には、当該両端部及びこれらに対応する所定の前
記ワード線に接続されてなる一対の等価回路が設けられ
ており、前記等価回路が接続された前記各ワード線には
常に所定の一定電圧が印加されているとともに、前記等
価回路の制御により前記一定電圧が前記ビット線の両端
から印加される。
は、並列する複数のビット線と並列する複数のワード線
とが互いに交差するように配列しており、前記ビット線
と前記ワード線との交差部位にそれぞれメモリセルが配
されてなる半導体記憶装置において、前記各ビット線の
両端部には、当該両端部及びこれらに対応する所定の前
記ワード線に接続されてなる一対の等価回路が設けられ
ており、前記等価回路が接続された前記各ワード線には
常に所定の一定電圧が印加されているとともに、前記等
価回路の制御により前記一定電圧が前記ビット線の両端
から印加される。
【０００８】本発明の半導体記憶装置の一態様例におい
ては、前記等価回路が、複数の前記メモリセルのトラン
ジスタと同様のレイアウトに構成されている。
ては、前記等価回路が、複数の前記メモリセルのトラン
ジスタと同様のレイアウトに構成されている。
【０００９】本発明の半導体記憶装置の一態様例におい
ては、前記各等価回路が、それぞれ対応する前記ビット
線に接続された１つの前記トランジスタを有して構成さ
れている。
ては、前記各等価回路が、それぞれ対応する前記ビット
線に接続された１つの前記トランジスタを有して構成さ
れている。
【００１０】本発明の半導体記憶装置の一態様例におい
ては、前記トランジスタにおいて、ゲートがプリチャー
ジ信号が供給される前記ワード線に、ソース／ドレイン
の一方が前記ビット線に、前記ソース／ドレインの他方
が前記所定の一定電圧が供給される前記ワード線にそれ
ぞれ接続されている。
ては、前記トランジスタにおいて、ゲートがプリチャー
ジ信号が供給される前記ワード線に、ソース／ドレイン
の一方が前記ビット線に、前記ソース／ドレインの他方
が前記所定の一定電圧が供給される前記ワード線にそれ
ぞれ接続されている。
【００１１】本発明の半導体記憶装置の一態様例におい
ては、隣接した一組の前記ビット線毎に、各々の一端部
にて一方の前記等価回路を介してセンスアンプが接続さ
れている。
ては、隣接した一組の前記ビット線毎に、各々の一端部
にて一方の前記等価回路を介してセンスアンプが接続さ
れている。
【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記所定の一定電圧が、電源電圧の半値である。
ては、前記所定の一定電圧が、電源電圧の半値である。
【００１３】本発明の半導体記憶装置の一態様例におい
ては、前記等価回路が、メモリセルアレイの各端部とそ
れぞれダミーのメモリセルを介して接続されている。
ては、前記等価回路が、メモリセルアレイの各端部とそ
れぞれダミーのメモリセルを介して接続されている。
【００１４】
【作用】本発明の半導体記憶装置においては、前記各ビ
ット線の両端部に、当該両端部及びこれらに対応する所
定の前記ワード線に接続されてなる一対の等価回路が設
けられており、等価回路が接続された前記各ワード線に
は常に所定の一定電圧が印加されている。従って、各ビ
ット線に対応した等価回路としては、前記一定電圧が印
加されたワード線のオン／オフを制御するだけの簡易な
構成のもの、例えば１つのトランジスタ等を設ければよ
く、メモリセル（例えばＤＲＡＭメモリセル）のアクセ
ストランジスタとほぼ同一のレイアウトで形成すること
が可能である。即ち、ビット線に極めて高い集積度をも
ってメモリセルが設けられる場合でも、メモリセル形成
の一環として一対の等価回路を容易に形成することがで
きるために高集積化の妨げとなることなく、等価回路の
制御により前記一定電圧を前記ビット線の両端から同時
に印加することにより短時間でビット線のプリチャージ
を行うことが可能となる。
ット線の両端部に、当該両端部及びこれらに対応する所
定の前記ワード線に接続されてなる一対の等価回路が設
けられており、等価回路が接続された前記各ワード線に
は常に所定の一定電圧が印加されている。従って、各ビ
ット線に対応した等価回路としては、前記一定電圧が印
加されたワード線のオン／オフを制御するだけの簡易な
構成のもの、例えば１つのトランジスタ等を設ければよ
く、メモリセル（例えばＤＲＡＭメモリセル）のアクセ
ストランジスタとほぼ同一のレイアウトで形成すること
が可能である。即ち、ビット線に極めて高い集積度をも
ってメモリセルが設けられる場合でも、メモリセル形成
の一環として一対の等価回路を容易に形成することがで
きるために高集積化の妨げとなることなく、等価回路の
制御により前記一定電圧を前記ビット線の両端から同時
に印加することにより短時間でビット線のプリチャージ
を行うことが可能となる。
【００１５】
【発明の実施の形態】以下、本発明をＤＲＡＭに適用し
た好適な実施形態について詳細に説明する。この実施形
態では、図１は、本実施形態のＤＲＡＭのビット線近傍
を示す回路図であり、図２はビット線の各端部近傍の様
子を示す概略断面図である。
た好適な実施形態について詳細に説明する。この実施形
態では、図１は、本実施形態のＤＲＡＭのビット線近傍
を示す回路図であり、図２はビット線の各端部近傍の様
子を示す概略断面図である。
【００１６】本実施形態のＤＲＡＭは、図１に示すよう
に、ほぼ平行して隣接するビット線（ＢＬ１，ＢＬ２）
が対となって一端に存するセンスアンプ５に接続されて
なる、いわゆる折り返しビット線方式とされている。
に、ほぼ平行して隣接するビット線（ＢＬ１，ＢＬ２）
が対となって一端に存するセンスアンプ５に接続されて
なる、いわゆる折り返しビット線方式とされている。
【００１７】このＤＲＡＭは、互いにほぼ平行に並列す
るビット線（ここでは、ビット線対ＢＬ１，ＢＬ２のみ
を示す。）と直交し各々がほぼ平行に配列されてなるワ
ード線（ここでは、両端部のワード線のみに符号ＷＬ１
〜ＷＬ６が付されている。）と、メモリセルアレイ１
と、このメモリセルアレイ１に接続されたデコーダ２
と、各々のビット線対（ＢＬ１，ＢＬ２）の両端部にそ
れぞれ接続されたダミーメモリセル３と、各ダミーメモ
リセル３に隣接する一対の等価回路（イコライズ回路）
４と、一方のイコライズ回路４に接続されたセンスアン
プ５とを備えて構成されている。
るビット線（ここでは、ビット線対ＢＬ１，ＢＬ２のみ
を示す。）と直交し各々がほぼ平行に配列されてなるワ
ード線（ここでは、両端部のワード線のみに符号ＷＬ１
〜ＷＬ６が付されている。）と、メモリセルアレイ１
と、このメモリセルアレイ１に接続されたデコーダ２
と、各々のビット線対（ＢＬ１，ＢＬ２）の両端部にそ
れぞれ接続されたダミーメモリセル３と、各ダミーメモ
リセル３に隣接する一対の等価回路（イコライズ回路）
４と、一方のイコライズ回路４に接続されたセンスアン
プ５とを備えて構成されている。
【００１８】メモリセルアレイ１は、ビット線（ビット
線対ＢＬ１，ＢＬ２を含む）とワード線とが交差する各
部位に接続された各々のメモリセル１１からなり、前記
各交点に１つずつメモリセル１１が接続されてマトリク
ス状に配列構成されている。ここでは、折り返しビット
線方式を採用しているため、各ビット線対ＢＬ１，ＢＬ
２の各々のビット線には１つおきに順次メモリセル１１
が接続されている。なお、各メモリセル１１は、アクセ
ストランジスタとそのソース／ドレインの一方に接続さ
れたメモリキャパシタとからそれぞれ構成されている。
線対ＢＬ１，ＢＬ２を含む）とワード線とが交差する各
部位に接続された各々のメモリセル１１からなり、前記
各交点に１つずつメモリセル１１が接続されてマトリク
ス状に配列構成されている。ここでは、折り返しビット
線方式を採用しているため、各ビット線対ＢＬ１，ＢＬ
２の各々のビット線には１つおきに順次メモリセル１１
が接続されている。なお、各メモリセル１１は、アクセ
ストランジスタとそのソース／ドレインの一方に接続さ
れたメモリキャパシタとからそれぞれ構成されている。
【００１９】デコーダ２は、メモリセルアレイ１のワー
ド線が接続された行デコーダと、メモリセルアレイ１の
ビット線が接続された列デコーダとから構成されており
（ここでは、行デコーダのみ示す。）、書き込み／読み
出しの際に所望のメモリセル１１を選択する機能を有す
る。
ド線が接続された行デコーダと、メモリセルアレイ１の
ビット線が接続された列デコーダとから構成されており
（ここでは、行デコーダのみ示す。）、書き込み／読み
出しの際に所望のメモリセル１１を選択する機能を有す
る。
【００２０】ダミーメモリセル３は、メモリセル１１に
発生しがちなノイズがセンスアンプ５に入力することを
防止するノイズ除去フィルターとしての機能を有してお
り、メモリセルアレイ１１の両端に隣接するそれぞれ２
本のワード線をダミーワード線として当該ダミーワード
線に接続された各々２つずつのメモリセルがダミーメモ
リセル３に割り当てられている。
発生しがちなノイズがセンスアンプ５に入力することを
防止するノイズ除去フィルターとしての機能を有してお
り、メモリセルアレイ１１の両端に隣接するそれぞれ２
本のワード線をダミーワード線として当該ダミーワード
線に接続された各々２つずつのメモリセルがダミーメモ
リセル３に割り当てられている。
【００２１】イコライズ回路４は、メモリセルアレイ１
の各端部とそれぞれダミーメモリセル３を介して接続さ
れており、ビット線対ＢＬ１，ＢＬ２の各々のビット線
に対して１つのトランジスタを備えて構成されている。
具体的には、ビット線対ＢＬ１，ＢＬ２の左端では、ト
ランジスタＱ１がビット線ＢＬ１の端部に、トランジス
タＱ２がビット線ＢＬ２の端部にそれぞれ接続されてい
る。一方、ビット線対ＢＬ１，ＢＬ２の右端では、トラ
ンジスタＱ３がそれぞれビット線ＢＬ１の端部に、トラ
ンジスタＱ４がそれぞれビット線ＢＬ２の端部にそれぞ
れ接続されている。そして、トランジスタＱ１，Ｑ２か
ら一方のイコライズ回路４が、トランジスタＱ３，Ｑ４
から他方のイコライズ回路４がそれぞれ構成されてい
る。
の各端部とそれぞれダミーメモリセル３を介して接続さ
れており、ビット線対ＢＬ１，ＢＬ２の各々のビット線
に対して１つのトランジスタを備えて構成されている。
具体的には、ビット線対ＢＬ１，ＢＬ２の左端では、ト
ランジスタＱ１がビット線ＢＬ１の端部に、トランジス
タＱ２がビット線ＢＬ２の端部にそれぞれ接続されてい
る。一方、ビット線対ＢＬ１，ＢＬ２の右端では、トラ
ンジスタＱ３がそれぞれビット線ＢＬ１の端部に、トラ
ンジスタＱ４がそれぞれビット線ＢＬ２の端部にそれぞ
れ接続されている。そして、トランジスタＱ１，Ｑ２か
ら一方のイコライズ回路４が、トランジスタＱ３，Ｑ４
から他方のイコライズ回路４がそれぞれ構成されてい
る。
【００２２】一方のイコライズ回路４については、トラ
ンジスタＱ１のソース／ドレインの一方がビット線ＢＬ
１に、ソース／ドレインの他方がトランジスタＱ２のソ
ース／ドレインの他方に、ゲートがワード線ＷＬ２にそ
れぞれ接続されており、トランジスタＱ２のソース／ド
レインの一方がビット線ＢＬ２に、ゲートがワード線Ｗ
Ｌ３にそれぞれ接続されている。そして、トランジスタ
Ｑ１，Ｑ２の接続部位とワード線ＷＬ１とが接続されて
おり、ワード線ＷＬ２，ＷＬ３にはそれぞれプリチャー
ジ信号ＢＬＥが供給されるとともに、ワード線ＷＬ１に
は常にプリチャージ電圧１／２Ｖcc（Ｖccは電源電圧）
が印加されている。
ンジスタＱ１のソース／ドレインの一方がビット線ＢＬ
１に、ソース／ドレインの他方がトランジスタＱ２のソ
ース／ドレインの他方に、ゲートがワード線ＷＬ２にそ
れぞれ接続されており、トランジスタＱ２のソース／ド
レインの一方がビット線ＢＬ２に、ゲートがワード線Ｗ
Ｌ３にそれぞれ接続されている。そして、トランジスタ
Ｑ１，Ｑ２の接続部位とワード線ＷＬ１とが接続されて
おり、ワード線ＷＬ２，ＷＬ３にはそれぞれプリチャー
ジ信号ＢＬＥが供給されるとともに、ワード線ＷＬ１に
は常にプリチャージ電圧１／２Ｖcc（Ｖccは電源電圧）
が印加されている。
【００２３】他方のイコライズ回路４については、トラ
ンジスタＱ３のソース／ドレインの一方がビット線ＢＬ
１に、ソース／ドレインの他方がトランジスタＱ４のソ
ース／ドレインの他方に、ゲートがワード線ＷＬ４にそ
れぞれ接続されており、トランジスタＱ４のソース／ド
レインの一方がビット線ＢＬ２に、ゲートがワード線Ｗ
Ｌ５にそれぞれ接続されている。そして、トランジスタ
Ｑ３，Ｑ４の接続部位とワード線ＷＬ６とが接続されて
おり、ワード線ＷＬ４，ＷＬ５にはそれぞれプリチャー
ジ信号ＢＬＥが供給されるとともに、ワード線ＷＬ６に
はワード線ＷＬ１と同様に常にプリチャージ電圧１／２
Ｖccが印加されている。
ンジスタＱ３のソース／ドレインの一方がビット線ＢＬ
１に、ソース／ドレインの他方がトランジスタＱ４のソ
ース／ドレインの他方に、ゲートがワード線ＷＬ４にそ
れぞれ接続されており、トランジスタＱ４のソース／ド
レインの一方がビット線ＢＬ２に、ゲートがワード線Ｗ
Ｌ５にそれぞれ接続されている。そして、トランジスタ
Ｑ３，Ｑ４の接続部位とワード線ＷＬ６とが接続されて
おり、ワード線ＷＬ４，ＷＬ５にはそれぞれプリチャー
ジ信号ＢＬＥが供給されるとともに、ワード線ＷＬ６に
はワード線ＷＬ１と同様に常にプリチャージ電圧１／２
Ｖccが印加されている。
【００２４】上記の如く構成されたイコライズ回路４に
おいては、読み出し動作の前に、ワード線ＷＬ２〜ＷＬ
５に供給されるプリチャージ信号ＢＬＥがＨ（ハイ）と
なることによりトランジスタＱ１〜Ｑ４が一斉にオンの
状態となり、ビット線ＢＬ１，ＢＬ２及びワード線ＷＬ
１，ＷＬ６が導通状態となる。これにより、ビット線Ｂ
Ｌ１，ＢＬ２がそれぞれ両側から同時にプリチャージ電
圧１／２Ｖccに短時間で初期化されることになる。
おいては、読み出し動作の前に、ワード線ＷＬ２〜ＷＬ
５に供給されるプリチャージ信号ＢＬＥがＨ（ハイ）と
なることによりトランジスタＱ１〜Ｑ４が一斉にオンの
状態となり、ビット線ＢＬ１，ＢＬ２及びワード線ＷＬ
１，ＷＬ６が導通状態となる。これにより、ビット線Ｂ
Ｌ１，ＢＬ２がそれぞれ両側から同時にプリチャージ電
圧１／２Ｖccに短時間で初期化されることになる。
【００２５】ところで、通常ＤＲＡＭを製造する際に
は、メモリセルアレイ１の端部に起因する加工形状のバ
ラツキを吸収するためにダミーのワード線を設けること
が多い。そこで、本実施形態においては、各イコライズ
回路４をメモリセルアレイ１とほぼ同様のレイアウトに
形成することができることを利用して、バラツキ吸収の
ダミーワード線に形成したトランジスタをイコライズ回
路４を構成するトランジスタＱ１〜Ｑ４として利用する
ことも可能である。
は、メモリセルアレイ１の端部に起因する加工形状のバ
ラツキを吸収するためにダミーのワード線を設けること
が多い。そこで、本実施形態においては、各イコライズ
回路４をメモリセルアレイ１とほぼ同様のレイアウトに
形成することができることを利用して、バラツキ吸収の
ダミーワード線に形成したトランジスタをイコライズ回
路４を構成するトランジスタＱ１〜Ｑ４として利用する
ことも可能である。
【００２６】そして、センスアンプ５は、信号増幅機能
を有する回路であり、ビット線対ＢＬ１，ＢＬ２毎に一
方の最端部が接続されているとともに、一方で入出力用
のＩ／Ｏゲート６と接続されている。
を有する回路であり、ビット線対ＢＬ１，ＢＬ２毎に一
方の最端部が接続されているとともに、一方で入出力用
のＩ／Ｏゲート６と接続されている。
【００２７】ここで、ビット線ＢＬ１，ＢＬ２の各端部
近傍の様子を図２に示す。図２の左側がビット線ＢＬ１
の左端部近傍を、右側がビット線ＢＬ２の右端部近傍を
それぞれ示している。
近傍の様子を図２に示す。図２の左側がビット線ＢＬ１
の左端部近傍を、右側がビット線ＢＬ２の右端部近傍を
それぞれ示している。
【００２８】ビット線ＢＬ１の左端部近傍においては、
シリコン半導体基板３１上にＬＯＣＯＳ法によりフィー
ルド酸化膜１３が形成されており、このフィールド酸化
膜１３によって素子活性領域２１が画定されている。こ
の素子活性領域２１には、トランジスタＱ１，Ｑ２がそ
れぞれ形成されている。これらのトランジスタＱ１，Ｑ
２は、共にゲート電極構造３２の両側に形成されたソー
ス／ドレインとなる一対の不純物拡散層１０を備えて構
成されている。各ゲート電極構造３２は、素子活性領域
２１上ではゲート酸化膜１２を介して多結晶シリコン膜
からなるゲート電極１５及びそのキャップ絶縁膜１６が
帯状にパターン形成され、ゲート電極１５及びキャップ
絶縁膜１６の側面に側壁絶縁膜１７が形成されて構成さ
れている。これらのゲート電極構造１５は、フィールド
酸化膜１３上を跨ぐように素子活性領域２１上に延在す
る。
シリコン半導体基板３１上にＬＯＣＯＳ法によりフィー
ルド酸化膜１３が形成されており、このフィールド酸化
膜１３によって素子活性領域２１が画定されている。こ
の素子活性領域２１には、トランジスタＱ１，Ｑ２がそ
れぞれ形成されている。これらのトランジスタＱ１，Ｑ
２は、共にゲート電極構造３２の両側に形成されたソー
ス／ドレインとなる一対の不純物拡散層１０を備えて構
成されている。各ゲート電極構造３２は、素子活性領域
２１上ではゲート酸化膜１２を介して多結晶シリコン膜
からなるゲート電極１５及びそのキャップ絶縁膜１６が
帯状にパターン形成され、ゲート電極１５及びキャップ
絶縁膜１６の側面に側壁絶縁膜１７が形成されて構成さ
れている。これらのゲート電極構造１５は、フィールド
酸化膜１３上を跨ぐように素子活性領域２１上に延在す
る。
【００２９】これらのトランジスタＱ１，Ｑ２の上層に
は、層間絶縁膜１８を介して多結晶シリコン膜からなる
ビット線ＢＬ１が帯状にパターン形成されており、この
ビット線ＢＬ１は、各トランジスタＱ１，Ｑ２の一方の
不純物拡散層１０と層間絶縁膜１８に形成されたコンタ
クト孔１９を通じてパッド多結晶シリコン膜１４を介し
て接続されている。このビット線ＢＬ１の上層には、層
間絶縁膜２２を介してダミーメモリセル３のメモリキャ
パシタ２３が形成されている。このメモリキャパシタ２
３は、島状のストレージノード電極２４と、このストレ
ージノード電極２４を薄い誘電体膜２５を介して覆って
ストレージノード電極２４と容量結合するセルプレート
電極２６とから構成されており、ストレージノード電極
２４が図示しないストレージコンタクト孔を通じてダミ
ーメモリセル３のアクセストランジスタの構成要素であ
る不純物拡散層１０とパッド多結晶シリコン膜１４を介
して接続されている。
は、層間絶縁膜１８を介して多結晶シリコン膜からなる
ビット線ＢＬ１が帯状にパターン形成されており、この
ビット線ＢＬ１は、各トランジスタＱ１，Ｑ２の一方の
不純物拡散層１０と層間絶縁膜１８に形成されたコンタ
クト孔１９を通じてパッド多結晶シリコン膜１４を介し
て接続されている。このビット線ＢＬ１の上層には、層
間絶縁膜２２を介してダミーメモリセル３のメモリキャ
パシタ２３が形成されている。このメモリキャパシタ２
３は、島状のストレージノード電極２４と、このストレ
ージノード電極２４を薄い誘電体膜２５を介して覆って
ストレージノード電極２４と容量結合するセルプレート
電極２６とから構成されており、ストレージノード電極
２４が図示しないストレージコンタクト孔を通じてダミ
ーメモリセル３のアクセストランジスタの構成要素であ
る不純物拡散層１０とパッド多結晶シリコン膜１４を介
して接続されている。
【００３０】そして、メモリキャパシタ２３の上層に
は、層間絶縁膜２７を介してアルミニウム合金膜からな
る各ワード線（ＷＬ１，ＷＬ２，ＷＬ３）がパターン形
成されている。ここで、最左端のワード線ＷＬ１がトラ
ンジスタＱ１の一方の不純物拡散層１０と接続されてい
る。更に、ワード線ＷＬ２がトランジスタＱ１のゲート
電極１５と、ワード線ＷＬ３がトランジスタＱ２のゲー
ト電極１５とそれぞれ接続されており、これらワード線
ＷＬ２，ＷＬ３はそれぞれトランジスタＱ１，Ｑ２のゲ
ート電極１５の抵抗値低減のためのいわゆる裏打ち配線
として機能する。
は、層間絶縁膜２７を介してアルミニウム合金膜からな
る各ワード線（ＷＬ１，ＷＬ２，ＷＬ３）がパターン形
成されている。ここで、最左端のワード線ＷＬ１がトラ
ンジスタＱ１の一方の不純物拡散層１０と接続されてい
る。更に、ワード線ＷＬ２がトランジスタＱ１のゲート
電極１５と、ワード線ＷＬ３がトランジスタＱ２のゲー
ト電極１５とそれぞれ接続されており、これらワード線
ＷＬ２，ＷＬ３はそれぞれトランジスタＱ１，Ｑ２のゲ
ート電極１５の抵抗値低減のためのいわゆる裏打ち配線
として機能する。
【００３１】一方、ビット線ＢＬ２の左端部近傍の様子
も、ビット線ＢＬ１の左端部近傍と同様である。即ち、
トランジスタＱ３，Ｑ４の構成要素である各ゲート電極
構造３２上にビット線ＢＬ２がパターン形成されてお
り、このビット線ＢＬ２の上層にダミーメモリセル３の
メモリキャパシタ２３や層間絶縁膜２２，２７等を介し
て各ワード線（ＷＬ４，ＷＬ５，ＷＬ６）がパターン形
成されている。ここで、最右端のワード線ＷＬ６がトラ
ンジスタＱ３の一方の不純物拡散層１０と接続されてい
る。更に、ワード線ＷＬ４がトランジスタＱ３のゲート
電極１５と、ワード線ＷＬ５がトランジスタＱ４のゲー
ト電極１５とそれぞれ接続されており、これらワード線
ＷＬ４，ＷＬ５はそれぞれトランジスタＱ３，Ｑ４のゲ
ート電極１５の抵抗値低減のための裏打ち配線として機
能する。
も、ビット線ＢＬ１の左端部近傍と同様である。即ち、
トランジスタＱ３，Ｑ４の構成要素である各ゲート電極
構造３２上にビット線ＢＬ２がパターン形成されてお
り、このビット線ＢＬ２の上層にダミーメモリセル３の
メモリキャパシタ２３や層間絶縁膜２２，２７等を介し
て各ワード線（ＷＬ４，ＷＬ５，ＷＬ６）がパターン形
成されている。ここで、最右端のワード線ＷＬ６がトラ
ンジスタＱ３の一方の不純物拡散層１０と接続されてい
る。更に、ワード線ＷＬ４がトランジスタＱ３のゲート
電極１５と、ワード線ＷＬ５がトランジスタＱ４のゲー
ト電極１５とそれぞれ接続されており、これらワード線
ＷＬ４，ＷＬ５はそれぞれトランジスタＱ３，Ｑ４のゲ
ート電極１５の抵抗値低減のための裏打ち配線として機
能する。
【００３２】上述したように、本実施形態のＤＲＡＭに
おいては、前記各ビット線の両端部に当該両端部及びこ
れらに対応するワード線ＷＬ１〜ＷＬ６に接続されてな
る一対のイコライズ回路４が設けられており、イコライ
ズ回路４が接続されたワード線のうち、ワード線ＷＬ
１，ＷＬ６には常に一定電圧であるプリチャージ電圧
（１／２Ｖcc）が印加されている。従って、各ビット線
に対応したイコライズ回路４としては、プリチャージ電
圧が印加されたワード線ＷＬ１，ＷＬ６のオン／オフを
制御するだけの簡易な構成のもの、ここではトランジス
タＱ１〜Ｑ４を設ければ良く、メモリセル１１のアクセ
ストランジスタとほぼ同一のレイアウトで形成すること
が可能であり、従ってビット線の一端近傍や両端近傍に
存する周辺回路部にイコライズ回路を設ける場合に比し
て占有面積を大幅に縮小させることができる。即ち、各
ビット線に極めて高い集積度をもってメモリセルが設け
られる場合でも、メモリセルアレイ１の形成の一環とし
て一対のイコライズ回路４を容易に形成することができ
るために高集積化の妨げとなることなく、イコライズ回
路４の制御によりプリチャージ電圧をビット線の両端か
ら印加することにより短時間でビット線のプリチャージ
を行うことが可能となる。
おいては、前記各ビット線の両端部に当該両端部及びこ
れらに対応するワード線ＷＬ１〜ＷＬ６に接続されてな
る一対のイコライズ回路４が設けられており、イコライ
ズ回路４が接続されたワード線のうち、ワード線ＷＬ
１，ＷＬ６には常に一定電圧であるプリチャージ電圧
（１／２Ｖcc）が印加されている。従って、各ビット線
に対応したイコライズ回路４としては、プリチャージ電
圧が印加されたワード線ＷＬ１，ＷＬ６のオン／オフを
制御するだけの簡易な構成のもの、ここではトランジス
タＱ１〜Ｑ４を設ければ良く、メモリセル１１のアクセ
ストランジスタとほぼ同一のレイアウトで形成すること
が可能であり、従ってビット線の一端近傍や両端近傍に
存する周辺回路部にイコライズ回路を設ける場合に比し
て占有面積を大幅に縮小させることができる。即ち、各
ビット線に極めて高い集積度をもってメモリセルが設け
られる場合でも、メモリセルアレイ１の形成の一環とし
て一対のイコライズ回路４を容易に形成することができ
るために高集積化の妨げとなることなく、イコライズ回
路４の制御によりプリチャージ電圧をビット線の両端か
ら印加することにより短時間でビット線のプリチャージ
を行うことが可能となる。
【００３３】
【発明の効果】本発明の半導体記憶装置によれば、各ビ
ット線に極めて高い集積度をもってメモリセルが設けら
れても、メモリセルの読み出し動作前において短時間で
ビット線のプリチャージを行うことが可能となる。
ット線に極めて高い集積度をもってメモリセルが設けら
れても、メモリセルの読み出し動作前において短時間で
ビット線のプリチャージを行うことが可能となる。
【図１】本発明の実施形態におけるＤＲＡＭのビット線
近傍を示す回路図である。
近傍を示す回路図である。
【図２】本発明の実施形態におけるＤＲＡＭのビット線
の各端部近傍の様子を示す概略断面図である。
の各端部近傍の様子を示す概略断面図である。
１ メモリセルアレイ ２ デコーダ ３ ダミーメモリセル ４ イコライズ回路 ５ センスアンプ ６ Ｉ／Ｏゲート １１ メモリセル １２ ゲート酸化膜 １３ フィールド酸化膜 １４ パッド多結晶シリコン膜 １５ ゲート電極 １６ キャップ絶縁膜 １７ 側壁絶縁膜 １８，２２，２７ 層間絶縁膜 ２１ 素子活性領域 ２３ メモリキャパシタ ２４ ストレージノード電極 ２５ 誘電体膜 ２６ セルプレート電極 ３１ シリコン半導体基板 ３２ ゲート電極構造 ＢＬ１，ＢＬ２ ビット線（対） ＷＬ１〜ＷＬ６ ワード線 Ｑ１〜Ｑ４ トランジスタ
Claims (6)
- 【請求項１】 並列する複数のビット線と並列する複数
のワード線とが互いに交差するように配列しており、前
記ビット線と前記ワード線との交差部位にそれぞれメモ
リセルが配されてなる半導体記憶装置において、 前記各ビット線の両端部には、当該両端部及びこれらに
対応する所定の前記ワード線に接続されてなる一対の等
価回路が設けられており、 前記等価回路が接続された前記各ワード線には常に所定
の一定電圧が印加されているとともに、前記等価回路の
制御により前記所定の一定電圧が前記ビット線の両端か
ら印加されることを特徴とする半導体記憶装置。 - 【請求項２】 前記等価回路は、複数の前記メモリセル
のトランジスタと同様のレイアウトに構成されているこ
とを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記各等価回路は、それぞれ対応する前
記ビット線に接続された１つの前記トランジスタを有し
て構成されていることを特徴とする請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記トランジスタにおいて、ゲートがプ
リチャージ信号が供給される前記ワード線に、ソース／
ドレインの一方が前記ビット線に、前記ソース／ドレイ
ンの他方が前記所定の一定電圧が供給される前記ワード
線にそれぞれ接続されていることを特徴とする請求項３
に記載の半導体記憶装置。 - 【請求項５】 隣接した一組の前記ビット線毎に、各々
の一端部にて一方の前記等価回路を介してセンスアンプ
が接続されていることを特徴とする請求項１〜４のいす
れか１項に記載の半導体記憶装置。 - 【請求項６】 前記所定の一定電圧は、電源電圧の半値
であることを特徴とする請求項１〜５のいすれか１項に
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330880A JPH11149778A (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9330880A JPH11149778A (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11149778A true JPH11149778A (ja) | 1999-06-02 |
Family
ID=18237548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9330880A Withdrawn JPH11149778A (ja) | 1997-11-14 | 1997-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11149778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010135A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 |
-
1997
- 1997-11-14 JP JP9330880A patent/JPH11149778A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010135A (ja) * | 2006-06-29 | 2008-01-17 | Hynix Semiconductor Inc | セルアレイにビットライン均等化部を備えたメモリ装置及びビットライン均等化部をセルアレイに配置する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |