JP4787392B2 - Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 - Google Patents
Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 Download PDFInfo
- Publication number
- JP4787392B2 JP4787392B2 JP32974699A JP32974699A JP4787392B2 JP 4787392 B2 JP4787392 B2 JP 4787392B2 JP 32974699 A JP32974699 A JP 32974699A JP 32974699 A JP32974699 A JP 32974699A JP 4787392 B2 JP4787392 B2 JP 4787392B2
- Authority
- JP
- Japan
- Prior art keywords
- nand
- word line
- ferroelectric memory
- electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、ＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
図１は一般的なＮＡＮＤ型ＤＲＡＭセルの構成図である。
図１に示すように、ＮＡＮＤ型ＤＲＡＭセルは複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，．．．が直列に連結され、各トランジスタのゲートにはワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，．．．が１本ずつ連結されている。ワードラインを横切る方向にビットラインＢ／Ｌが配置され、各トランジスタのドレイン端Ｎ１，Ｎ２，Ｎ３，．．．には強誘電体キャパシタＣ１，Ｃ２，Ｃ３，．．．の一方の電極が連結され、それらのキャパシタの他方の電極はプレートライン（Ｐ／Ｌ）に連結されている。
そして、プレートライン（Ｐ／Ｌ）は１／２Ｖｃｃ電圧で固定されており、ワードラインＷＬ１，ＷＬ２，ＷＬ３，．．．を順次に活性化させるとＮＭＯＳトランジスタが活性化され、強誘電体キャパシタに格納されていたデータがビットラインに送られる。ビットラインに現れたデータはセンスアンプ（図示しない）で増幅されるとともに、再び強誘電体キャパシタに再格納される。
【０００３】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。
このような残留分極特性のため電界を除去してもデータは保存される。
【０００４】
図２は一般的な強誘電体のヒステリシスループを示す特性図である。
図２に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ，ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００５】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面を参照して説明する。
図３は従来の不揮発性強誘電体メモリの単位セルを示した。
図３に示すように、一方向に形成されたビットラインＢ／Ｌと、ビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタＦＣ１とを含む。
【０００６】
このような従来の不揮発性強誘電体メモリ装置による駆動回路を以下に説明する。
図４は従来の不揮発性強誘電体メモリ装置を駆動するための駆動回路である。
従来の１Ｔ／１Ｃ（一つのトランジスタと一つの強誘電体キャパシタ）構造の強誘電体メモリを駆動するための駆動回路は、参照電圧を発生する参照電圧発生部１と、複数個のトランジスタＱ１〜Ｑ４、キャパシタＣ１などからなり、参照電圧発生部１から出力される参照電圧を直ちにセンスアンプへ供給できないため、隣接した２本のビットラインの参照電圧を安定化させる参照電圧安定化部２と、複数個のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３などからなって、接続したビットラインのそれぞれロジック値「１」と「０」の参照電圧を格納している第１参照電圧格納部３と、トランジスタＱ５からなって、隣接した２本のビットラインを等電位化させる第１等化器４部と、互いに異なるワードライン及びプレートラインに連結されデータを格納する第１メインセルアレイ部５と、複数個のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプ（ＰＳＡ）などからなって、第１メインセルアレイ部５の複数個のセルのうちワードラインにより選択されたセルのデータをセンシングする第１センスアンプ部６と、互いに異なるワードライン及びプレートラインに連結されデータを格納する第２メインセルアレイ部７と、複数個のトランジスタＱ２８〜Ｑ２９及びキャパシタＣ９〜Ｃ１０などからなって、隣接したビットラインのそれぞれロジック値「１」と「０」の参照電圧を格納している第２参照電圧格納部８と、複数個のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプ（ＮＳＡ）などからなって、第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを含む。
【０００７】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を説明する。
図５は従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図６は読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップインエーブル信号（ＣＳＢｐａｄ）がハイからローに活性化され、同時に書込みインエーブル信号（ＷＥＢｐａｄ）をハイからローに印加すると、書込みモードが始まる。
次いで、書込みモードでのアドレスのデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００８】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みインエーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００９】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップインエーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位される。
すなわち、図４で等化器部４に「ハイ」信号を印加し、トランジスタＱ１８，Ｑ１９に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１９を介して接地されるので、低電圧（Ｖｓｓ）に等電位される。
【００１０】
そして、トランジスタＱ５，Ｑ１８，Ｑ１９をオフさせ、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に相応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに相応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがインエーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合は ロジック値「０」を出力する。
このようにセンスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１２】
従来技術においては、参照セルがロー（行）方向に形成され、すなわち、メインセルのワードラインの方向に参照セル用ワードラインが形成され、それぞれの参照セル用のワードラインに複数の参照セルが接続されていた。したがって、メインセルアレイから一つのデータをデータを読み出すごとに、参照セルのワードラインに「ハイ」信号が加えられると、そのたびにそれに接続された参照セルの全てが動作する。
【００１３】
【発明が解決しようとする課題】
しかし、以上のような従来の不揮発性強誘電体メモリ素子は次のような問題点があった。
強誘電体膜の特性が完璧に確保されてない状態で一つの参照セルは約数百倍以上も多いメインセルの読み出し動作で使用されるように構成されているため、参照セルはメインセルより多く動作しなければならず、参照セルの劣化が急激に進み、参照電圧は安定しない。
したがって、素子の動作特性を悪化させ、寿命を短縮させる。
【００１４】
本発明は上記した従来の課題を解決するために成されたものであって、メインセルと参照セルのアクセスされる数を同じくすることで、参照セルによるビットライン誘導電圧とメインセルによるビットライン誘導電圧を一定に維持させ動作の特性を向上させ、レイアウトの面積を最小化して高集積化を実現できるようなＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置を提供することにその目的がある。
【００１５】
【課題を解決するための手段】
上記のような目的を達成するための本発明のＮＡＮＤ型不揮発性強誘電体メモリセルは、直列に形成されたＮ個のトランジスタと；Ｎ個のトランジスタ中最初のトランジスタの入力端とｎ番目トランジスタの出力端とが連結されるビットラインと；ｎ番目のトランジスタを除いた各トランジスタのゲートごとに連結されたワードラインと；ｎ番目のトランジスタのゲートに連結され、書込みまたは再格納モードでのみ活性化信号が印加されるＷＥＣ信号ラインと；そして、各ワードラインとそのトランジスタの出力端との間に形成された強誘電体キャパシタとを含むことを特徴とする。
【００１６】
また、ＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置は、複数個のグローバルワードラインを制御するグローバルＸデコーダ部と；直列に連結されたＮ個のトランジスタと、トランジスタ中最初のトランジスタのソース及びＮ番目のトランジスタのドレインに連結されたビットラインと、Ｎ番目のトランジスタのゲートに連結されるＷＥＣ信号ラインと、Ｎ番目のトランジスタ以外のトランジスタのゲートに連結されるワードラインと、Ｎ番目のトランジスタを除いた各トランジスタのドレインとそのワードラインとの間に連結される強誘電体キャパシタとからなる複数個のＮＡＮＤ型不揮発性強誘電体セルより構成されたセルアレイ部と；セルアレイ部の下部に位置して、セルアレイ部から選択された任意のセルから読み出ししたデータを一時的に格納した後、書込み及び再格納時に出力するビットライン制御部と；
ワードラインを活性化させる活性化信号及びＷＥＣ信号を出力するローカルＸデコーダ部と；そして、ローカルＸデコーダ部から出力されるワードライン活性化信号を最初のトランジスタから順次に印加し、書込みモードでのみＷＥＣ信号を印加するワードライン駆動部とを含むことを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付の図面に示す実施形態に基づいて本発明のＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置を説明する。
図７は本発明のＮＡＮＤ型不揮発性強誘電体メモリセルによる単位セルを示した。
図７に示すように、ＮＭＯＳトランジスタＴ１，Ｔ２，．．．Ｔ５が直列に連結され、トランジスタが形成された方向に従ってビットラインＢ／Ｌが形成される。そして、トランジスタ中最初のトランジスタＴ１のソースと最後のトランジスタＴ５のドレインはビットラインＢ／Ｌに連結される。最後のトランジスタＴ５以外の各トランジスタのゲートにはワードラインが連結され、最後のトランジスタＴ５のゲートにはＷＥＣ信号ラインが連結される。ＷＥＣ信号は読み出しモードでは不揮発状態を維持して書込みモードでのみ活性化状態を維持する信号である。各トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４のゲートに連結されたワードラインとそれらのトランジスタのドレインとの間には強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４が連結され、最後のトランジスタＴ５は強誘電体キャパシタを有しない。
【００１８】
ここで、本実施形態は、図７のような構成が複数個並べられ、不揮発性強誘電体メモリセルアレイを構成している。また、図７は単位セルを４−ＮＡＮＤ型で構成しているが、２−ＮＡＮＤ，３−ＮＡＮＤ，ｎ−ＮＡＮＤ型で構成することもできる。
以下本実施形態である４−ＮＡＮＤ型不揮発性強誘電体メモリセルを例として説明する。
【００１９】
図８は図７の構成によるレイアウト図であって、互いに一定の間隔をおいて一方向にワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極が形成され、各ワードライン上にバリアメタル（図示しない）を介してキャパシタの第１電極（図示しない）が形成され、キャパシタの第１電極上に強誘電体膜（図示しない）を介してキャパシタ第２電極９０ａ〜９０ｄが形成される。そして、ワードラインの両側に不純物領域７８ａ〜７８ｆが形成され、キャパシタの第２電極９０ａ〜９０ｄの一側の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの第２電極９０ａ〜９０ｄを電気的に連結するためのプラグ９４ａ〜９４ｄが形成され、両外側の不純物領域８７ａ，８７ｆと電気的に連結され、かつワードラインと交差する方向にアクティブ領域に沿ってビットライン９７が形成される。ここで、図示しないが、各ワードラインと半導体基板の間はゲート絶縁膜により互いに絶縁されている。
【００２０】
一方、図９は図８のＩ−Ｉ線の断面図であって、第１導電型の半導体基板８１と、半導体基板８１の表面内に一定の間隔をおいて形成されるｎ固のソース及びドレイン領域８７ａ〜８７ｆと、ソース及びドレイン領域の間の基板上に形成されたワードラインＷＬ１〜ＷＬ４及びＷＥＤ電極と、ワードラインＷＬ１〜ＷＬ４上にバリアメタル８４を介在して形成された強誘電体キャパシタの第１電極８５ａ〜８５ｄと、第１電極の上部及び側面に形成された強誘電体膜８９と、強誘電体膜上に形成された強誘電体キャパシタの第２電極９０ａ〜９０ｄと、Ｎ個のソース及びドレイン領域８７ａ〜８７ｆ中の最初の領域８７ａ及び最後のＮ番目の領域８７ｆを除いた残り領域８７ｂ，８７ｃ，８７ｄ，８７ｅにそれぞれ隣接した第２電極９０ａ〜９０ｄとを電気的に連結するプラグ９４ａ〜９４ｄと、プラグを含む基板上に絶縁層９５を間において形成され、最初の領域８７ａ及びＮ番目の領域８７ｆと電気的に連結されるビットライン９６とを含む。
【００２１】
このように構成された本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法を添付の図面を参照して説明する。
図１０ａないし図１１ｇは本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
図１０ａに示すように、第１導電型の半導体基板を活性領域とフィールド領域とに区画した後、活性領域半導体基板８１上にゲート絶縁膜８２を形成する。
ゲート絶縁膜８２上にポリシリコン８３を蒸着した後、ポリシリコン８３上にバリアメタル層８４を形成する。そして、バリアメタル層８４上にキャパシタ電極物質８５を順に形成する。キャパシタ電極物質８５上にフォトレジスト（図示しない）を塗布した後、露光及び現像工程によりパターニングする。
【００２２】
パターニングされたフォトレジスタをマスクとして用いたエッチング工程によって、キャパシタ電極物質８５，バリアメタル８４，そして、ポリシリコン層８３及びゲート絶縁膜８２を選択的に除去し、図１０ｂに示すように、互いに一定の間隔を持つワードラインＷＬ１〜ＷＬ４及びキャパシタの第１電極８５ａ〜８５ｄを形成する。このワードラインの形成時にＷＥＣ電極も形成され、ＷＥＣ電極上にもキャパシタ電極物質８５が形成されるが、電極としては使用されない。
【００２３】
図１０ｃに示すように、ワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極をマスクとして用いた不純物イオン注入及び熱処理によって、ワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極の両側に第２導電型の不純物領域８７ａ，８７ｂ，８７ｃ，８７ｄ，８７ｅ，８７ｆを形成する。その後、キャパシタの第１電極８５ａ〜８５ｄを含む基板８１上に絶縁膜８８を蒸着した後、バリアメタル８４の側面が露出されるまでエッチバックする。
【００２４】
次いで、図１０ｄに示すように、ワードライン及びＷＥＣ電極を含む絶縁膜８８上に強誘電体膜８９を形成した後、強誘電体膜８９上にキャパシタ電極物質９０を形成する。そして、キャパシタ電極物質９０上にフォトレジスト９１を塗布した後、露光及び現像工程によりパターニングする。
【００２５】
パターニングされたフォトレジストをマスクとして用いたエッチング工程によって、キャパシタ電極物質９０及び強誘電体膜８９を選択的に除去し、図１１ｅに示すように、キャパシタの第２電極９０ａ，９０ｂ，９０ｃ，９０ｄを形成する。この際、ＷＥＣ電極上部に形成された強誘電体膜及びキャパシタ上部電極は除去する。
【００２６】
以後、図１０ｆに示すように、キャパシタ上部電極９０ａを含む基板８１の全面に絶縁膜９２を蒸着する。ワードラインとワードラインの間の第２導電型の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの第２電極９０ａの所定部分が露出されるように、絶縁膜９２を選択的に除去してコンタクトホール９３ａ〜９３ｄを形成する。
【００２７】
図１１ｇに示すように、コンタクトホール９３ａ〜９３ｄを含む絶縁膜９２上に導電性物質を蒸着する。導電性物質をエッチバックして第２導電型不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタ上部電極９０ａとを電気的に連結させるプラグ９４を形成する。そして、プラグ９４を含む絶縁膜９２上に再び絶縁膜９５を蒸着する。最初のワードラインＷＬ１の一側とＷＥＣ電極の一側に形成された第２導電型不純物領域８７ａ，８７ｆが露出されるようにコンタクトホールを形成する。以後、コンタクトホールを導電性物質９６で満たした後、導電性物質９６と電気的に連結されるビットライン９７を形成すると、本発明の４−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造工程が完了する。
【００２８】
このような本発明の第１実施形態を用いたＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、強誘電体膜が矩形に形成されたキャパシタの第１電極の上面と両側面を含む範囲まで延長しているので、その分キャパシタンスを増加させることができる。
【００２９】
一方、図１２ａないし１３ｇは本発明の４−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
この第２実施形態の不揮発性強誘電体メモリセルの製造方法による回路的構成は第１実施形態の構成と同一である。
図１２ａに示すように、活性領域の半導体基板１００上にフォトレジストを塗布する。露光及び現像工程でパターニングして、互いに一定の間隔を持つ第１フォトレジスト１０１を形成する。
【００３０】
第１フォトレジストパターン１０１をマスクとして用いて半導体基板１００内にＮ+ イオン注入を実施した後、熱処理して図１２ｂに示すように、互いに一定の間隔を持つ第１Ｎ+ 不純物領域１０２ａ，１０２ｂ，１０２ｃ，１０２ｄを形成する。この第１Ｎ+ 不純物領域１０２ａ〜１０２ｄはキャパシタの第１電極として使用する。
【００３１】
以後、図１２ｃに示すように、選択的に第１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導体基板１００上に強誘電体膜１０３を形成する。そして、強誘電体膜１０３上にメタル層１０４を形成する。メタル層１０４上にフォトレジストを塗布した後、パターニングして第１Ｎ+ 不純物領域１０２ａ〜１０２ｄ上部のメタル層１０４上に第２フォトレジストパターン１０５を形成する。
このとき、強誘電体膜１０３を形成する前に、強誘電体膜が第１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導体基板１００に拡散するのを防止するための拡散防止膜（図示しない）を形成する工程をさらに行うことができる。
また、強誘電体膜１０３を形成した後、以後に形成されるキャパシタの第２電極に強誘電体膜１０３が拡散することを防止するための拡散防止膜（図示しない）を形成する工程をさらに行うこともできる。
【００３２】
図１２ｄに示すように、第２フォトレジストパターン１０５をマスクとして用いたエッチング工程によりメタル層１０４，強誘電体膜１０３を選択的に除去して基板１００を露出させる。この際、基板１００の露出部位が各第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの一側にアラインされるように第２フォトレジストパターン１０５を形成する。そして、メタル層１０４はワードライン及びキャパシタの第２電極として使用するだけでなく、ＷＥＣ電極としても使用する。
【００３３】
次いで、図１３ｅに示すように、メタル層１０４をマスクとして用いて再び高濃度Ｎ+ イオンを注入した後、熱処理して第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの一方の側に隣接させて第２Ｎ+不純物領域１０６ａ〜１０６ｆを形成する。
【００３４】
図１３ｆに示すように、メタル層１０４を含む基板１００の全面に絶縁層１０７を形成する。第２Ｎ+ 不純物領域１０６ａ〜１０６ｆの両端に位置した不純物領域１０６ａ，１０６ｆが露出されるように、絶縁層１０７を選択的にエッチングしてビットラインコンタクト１０８を形成する。
以後、ビットラインコンタクト１０８を含む絶縁層１０７上にビットライン１０９を形成すると、本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルの製造工程が完了する。
【００３５】
このような本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、基板１００内に形成されたＮ+ 不純物領域１０２ａ〜１０２ｄとワードラインとをそれぞれ強誘電体キャパシタの第１，第２電極として使用する。
しがたって、工程をより簡略化させることができる。
図１３ｇは図１３ｆに対する等価的な断面構成を示した。
【００３６】
一方、図１４は多数のトランジスタからなるマルチ−ＮＡＮＤ型基本セルの構成を示すものである。マルチ−ＮＡＮＤ型不揮発性強誘電体メモリセルは、複数本のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，．．．ＷＬｎと、各ワードラインにゲートが連結される複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，．．．Ｔｎが構成され、最初のＮＭＯＳトランジスタＴ１のソースと最後のＮＭＯＳトランジスタＴｎのドレインはビットラインに連結されている。
【００３７】
一方、図１５は本発明による不揮発性強誘電体メモリセルの基本動作メカニズムを説明するためのブロックダイアグラムである。
図１５に示すように、読み出しモードでは各強誘電体キャパシタに格納されたデータを一つずつ読み出し、一時的格納場所のレジスタ１１１にそれぞれ格納する。メモリセルのすべてのデータが読み終われると、レジスタ１１１に一時的に保管していたデータをそれぞれの強誘電体キャパシタに再び書き込み、動作を完了する。ここで、レジスタ１１１はセンスアンプで構成することも、またはＳＲＡＭで構成することもできる。
【００３８】
図１６は図１５のようなメカニズムで動作する読み出し及び書込みモードによるタイミング図であって、４−ＮＡＮＤ型不揮発性強誘電体メモリセルの動作タイミング図である。
図１６に示すように、読み出しモードでワードラインのＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を順に活性化させて、各強誘電体キャパシタに格納されたデータＤ１，Ｄ２，Ｄ３，Ｄ４を順次にビットラインに読み出し、一時的格納場所のレジスタ１１１に格納する。この際、ＷＥＣ信号をローレベルにして、ＮＭＯＳトランジスタＴ５を不活性化させる。以後、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４に格納されたデータがすべて読み終われると、書込みモード或いは再格納モードでＷＥＣ信号をハイレベルに遷移して、ＮＭＯＳトランジスタＴ５を活性化させる。
【００３９】
次に、ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を順に不活性化させた後、ＷＥＣ信号もローレベルに不活性化させることで、レジスタ１１１に一時的に保管しているデータをそれぞれの強誘電体キャパシタに再び書き込む動作を完了する。
【００４０】
一方、図１７は本発明による強誘電体キャパシタにロジック「１」を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図である。
図１７ａに示すように、読み出しモードで最初のワードラインＷＬ１のみをまず活性化すると、最初のＮＭＯＳトランジスタＴ１が活性化されターンオンとなる。そして、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態となってオフのままである。
したがって、ワードラインＷＬ１に誘起された強誘電体キャパシタＦＣ１のデータはノードＮ１及びＮＭＯＳトランジスタＴ１を介してビットラインＢ／Ｌに伝達される。したがって、ビットラインＢ／Ｌと連結されたセンスアンプ（図示しない）が増幅して一時的格納場所のレジスタ１１１に格納する。
【００４１】
一方、図１７ｂに示すように、書込みモードまたは再格納モードでは読み出しモードとは逆順で最初のワードラインＷＬ１のみをまず不活性化させる。
したがって、ＮＭＯＳトランジスタＴ１は活性化状態から不活性化状態に変わる。このように、書込みモードではワードラインの活性化及び不活性化区間ともに用いられる。そのうち、活性化区間にはロジック「０」が書かれ、不活性区間にはロジック「１」が書かれる。すなわち、不活性化区間ではワードラインＷＬ１がローに不活性化され、トランジスタＴ１はオフ状態となるが、残りのトランジスタＴ２，Ｔ３，Ｔ４、Ｔ５は活性化状態であるので、ビットラインＢ／ＬのハイデータはノードＮ１に伝達され、強誘電体キャパシグタＦＣ１のワードラインＷＬ１側電極にはローデータが印加される。したがって、強誘電体キャパシタＦＣ１にロジック「０」が書き込まれる。
【００４２】
図１８は本発明による強誘電体キャパシタにロジック「０」を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図面である。
まず、図１８ａに示すように、読み出しモードでワードラインＷＬ１のみを活性化すると、ＮＭＯＳトランジスタＴ１は活性化されてオンの状態となり、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態でオフである。
ワードラインＷＬ１により誘起された強誘電体キャパシタＦＣ１のデータはノードＮ１及びトランジスタＴ１を介してビットラインＢ／Ｌに伝達されセンスアンプに増幅される。そして、増幅されたデータは一時的格納場所のレジスタ１１１に格納される。
【００４３】
一方、図１８ｂに示すように、書込み或いは再格納モードでは読み出しとは逆順でワードラインＷＬ１のみをまず不活性化させる。
したがって、ＮＭＯＳトランジスタＴ１は活性化状態から不活性化状態に変わる。このように、書込みモードではワードラインの活性化区間及び不活性化区間ともに用いられる。このうち、活性化区間ではロジック「０」が書かれ、不活性化区間ではロジック「１」が書かれる。すなわち、活性化区間ではワードラインがハイであるので、強誘電体キャパシタＦＣ１のワードラインＷＬ１側の電極にハイが印加される。したがって、ビットラインＢ／Ｌにローデータを印加すると、ＦＣ１にロジック「０」が書かれる。
【００４４】
以上ではＮＡＮＤ型不揮発性強誘電体メモリセルを説明したが、以後は上記のようなＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置を説明する。
【００４５】
図１９は本発明の第１実施形態による不揮発性強誘電体メモリ装置の構成図である。なお、本明細書における方向を示す、上下左右等は図面上のもので単に説明の便宜のためである。
本発明の第１実施形態による不揮発性強誘電体メモリ装置は、グローバルＸデコーダ部１５１と、グローバルＸデコーダ部１５１の右側に形成された第１セルアレイ部１５３と、第１セルアレイ部１５３の右側に形成された第１ワードライン駆動部１５５と、第１ワードライン駆動部１５５の右側に形成された第２ワードライン駆動部１５７と、第２ワードライン駆動部１５７の右側に形成された第２セルアレイ部１５９と、第１ワードライン駆動部１５５の下に形成された第１ローカルＸデコーダ部１６１と、第２ワードライン駆動部１５７の下に形成された第２ローカルＸデコーダ部１６３と、第１セルアレイ部１５３及び第２セルアレイ部１５９それぞれの下に形成された第１，第２ビットライン制御部１６５，１６７とを含む。
ここで、第１，第２セルアレイ部１５３，１５９はそれぞれメインセルアレイ部と参照セルアレイ部とより構成され、各セルアレイ部は複数個の単位セルより構成される。
【００４６】
単位セルは上記したＮＡＮＤ型不揮発性強誘電体メモリセルであって、４−ＮＡＮＤ型またはマルチ−ＮＡＮＤ型不揮発性強誘電体メモリセルである。
そして、グローバルＸデコーダ部１５１は複数のグローバルワードラインＧＷＬを制御する。第１，第２ローカルＸデコーダ部１６１，１６３はＮＡＮＤ型不揮発性強誘電体メモリセルのそれぞれのワードラインを順次に活性化させるための活性化信号ＬＸＤＥＣ１〜ＬＸＤＥＣｎ及びＷＥＣ信号を出力する。第１，第２ワードライン駆動部１５５，１５７は複数個のサブ駆動部より構成され、各サブ駆動部はグローバルワードラインごとに連結される。
一方、図１９のような構成を繰り返して実現すると、図２０のような構成を有する。
【００４７】
このように構成された本発明の第１実施形態による不揮発性強誘電体メモリ装置をより詳細に説明する。
図２１は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、ワードライン駆動部を中心にしてより詳細に図示した。
図面に示すように、第１ワードライン駆動部１５５と第２ワードライン駆動部１５７が並んでおり、それらの左側側に第１セルアレイ部１５３が、右側に第２セルアレイ部１５９がそれぞれ並べられている。これはレイアウトをより効率よく用いるためである。図のように、第１，第２ワードライン駆動部１５５，１５７は複数個のサブ駆動部ＳＤより構成される。
【００４８】
図２１に示すように、グローバルＸデコーダ部１５１に複数のグローバルワードラインＧＷＬ１，ＧＷＬ２，．．．ＧＷＬ＿ｎが連結される。そして、それぞれのグローバルワードラインごとにサブ駆動部ＳＤが連結される。また、それぞれの第１，第２ワードライン駆動部１５５，１５７はそれぞれグローバルワードラインの数だけサブ駆動部を備える。
そして、各グローバルワードラインＧＷＬ１〜ＧＷＬｎには第１ワードライン駆動部１５５のサブ駆動部と第２ワードライン駆動部１５７のサブ駆動部が共通に連結される。
【００４９】
図２２は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、ローカルＸデコーダ部から出力する信号ＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４，ＷＥＣとサブ駆動部ＳＤとの関係を示す。
図２２に示すように、サブ駆動部はグローバルＸデコーダ部（図示しない）から出力するグローバルワードラインＧＷＬの信号によって動作し、ローカルＸディコーダ部１６１から出力する信号を順次ワードラインＷＬ１〜ＷＬ４に印加する。このとき、ＷＥＣ信号は書込みモードまたは再格納モードでのみ活性化される。
【００５０】
図２３は図２２に示すサブ駆動部の詳細構成図である。
図２３に示すように、グローバルＸデコーダ部（図示しない）に連結されたグローバルワードラインＧＷＬに直列に連結された四つのＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４より構成された第１制御部１８１ａと、第１制御部のそれぞれのトランジスタのドレイン電圧によって順次に制御され、ローカルＸデコーダ部（図示しない）の出力信号ＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４をワードラインＷＬ１〜ＷＬ４に順次に印加するＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８より構成された第２制御部１８１ｂとを含む。ここで、ローカルＸデコーダ部はＬＸＤＥＣ１〜ＬＸＤＥＣ４信号とともにＷＥＣ信号を出力する。このようなサブ駆動部は第１制御部１８１ａを構成しているＮＭＯＳトランジスタＴ１〜Ｔ４が順次にターンオンとなるに従って、第２制御部１８１ｂを構成しているＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８が順次にターンオンとなる。したがって、ローカルＸデコーダ部の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４は順次ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に印加され、最後にＷＥＣ信号が印加される。
【００５１】
図２３は単位セルが４−ＮＡＮＤ型である場合を示すものであって、もし、ｎ−ＮＡＮＤ型である場合にはローカルＸデコーダ部はＷＥＣ信号とともにＬＸＤＥＣ１〜ＬＸＤＥＣｎを出力する。そして、第１制御部１８１ａ及び第２コントロール部１８１ｂを構成するＮＭＯＳトランジスタもｎ固構成される。このようなサブ駆動部はグローバルワードラインＧＷＬが活性化されるに従って第１コントロール部１８１ａの最初のトランジスタＴ１がターンオンとなり、第２制御部１８１ｂの最初のトランジスタＴ５をターンオンさせる。
したがって、ローカルＸデコーダ部から出力するＬＸＤＥＣ１信号が最初のワードラインＷＬ１に印加され最初のワードラインＷＬ１が活性化される。
この際、残りのトランジスタは不活性化状態でオフの状態を維持する。
したがって、最初のワードラインＷＬ１が活性化されるに従って、４−ＮＡＮＤセルを構成する最初のトランジスタＴ１がターンオンとなり、強誘電体キャパシタＦＣ１に格納されていたデータはＮＭＯＳトランジスタＴ１を介してビットラインに伝達される。
【００５２】
このように順次に強誘電体キャパシタＦＣに格納されていたデータを読み出しして一時格納場所のレジスタに格納する。
ＮＡＮＤセルのデータを読み出し及び書込みする過程は既に説明しているので、以下省略する。
【００５３】
一方、図２４は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、単位セルとビットライン及びワードラインとの関係を示した。
図２４に図示のように、カラム方向に複数のビットラインＢＬ．．．，＿ｎ，ＢＬ＿ｎ＋１，．．．が配置され、各ビットラインごとに単位セル．．．，Ｃ１１，Ｃ１２，．．．が連結される。
【００５４】
単位セルは前述したように、４−ＮＡＮＤセル（図７）またはマルチ−ＮＡＮＤセル（図１２）より構成されるが、４−ＮＡＮＤセルを基準とする場合、直列に連結された五つのトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の最初のトランジスタＴ１のソースと五番目のトランジスタＴ５のドレインがビットラインに連結される。もし、マルチ−ＮＡＮＤセルである場合には最初のトランジスタＴ１のドレインと最後のトランジスタＴｎのドレインがビットラインに連結される。
【００５５】
図２５は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、サブ駆動部とセルアレイ部との関係をより詳細に示す。
参考に、図２５は図２１の「Ａ」部分をより詳細に示している。
図２５は単位セルが４−ＮＡＮＤセルより構成された場合を示すものであって、ロー方向にグローバルワードラインＧＷＬ＿ｎが配置され、グローバルワードラインを横切る方向に複数のビットライン．．．，Ｂ／Ｌ＿ｎ−１， Ｂ／Ｌ＿ｎが配置される。そして、各ビットラインに相応して４−ＮＡＮＤセル．．．，ＭＣ＿ｎ−１，ＭＣ＿ｎが連結され、グローバルワードラインＧＷＬ＿ｎにはサブ駆動部ＳＤが連結される。
図面に示すように、読み出しモードでは不活性化状態を維持して、書込みモードが始まると活性化状態に変わるＷＥＣ信号は、ローカルＸデコーダ部からＬＸＤＥＣ１〜ＬＸＤＥＣ４信号とともに出力する。
【００５６】
図２６は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、図１９の第１ビットライン制御部と第１セルアレイ部を中心により詳細に示す。
まず、第１ビットライン制御部１６５はセルから読み出ししたデータを一時的に格納する格納場所としてビットライン制御部内のセンスアンプを用いたり、別にレジスタを構成することが可能である。
図面に示すように、第１ビットライン制御部１６５はメインビットラインコントロール部１６５ａと参照制御部１６５ｂとで構成される。セルアレイ部１５３には複数のグローバルビットラインが形成され、グローバルビットラインは再び複数のメイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと一対の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２より構成される。したがって、メイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎはメインビットライン制御部１６５ａと連結され、参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２は参照ビットライン制御部１６５ｂと連結される。
【００５７】
各メイングローバルビットラインごとに本発明によるＮＡＮＤ型不揮発性メモリセルＭＣが連結され、参照グローバルビットラインＢＬＲＧにもＮＡＮＤ型不揮発性メモリセルＲＣが連結される。
未説明符号１５５はローカルＸデコーダ部（図示しない）から出力するＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４信号を順次にワードラインＷＬ１，ＷＬ２，ＷＬ３．ＷＬ４に印加するサブ駆動部からなるワードライン駆動部である。
【００５８】
ビットラインとＮＡＮＤ型メモリセルとの連結関係は既に説明した通りである。
メイングローバルビットライン及び参照グローバルビットラインに連結されるメモリセルＭＣ、ＲＣは４−ＮＡＮＤまたはマルチ−ＮＡＮＤにより実現する。また、参照ビットライン制御部１６５ｂは２本の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が接続されている。
【００５９】
図２７は図２６の構成中ビットライン制御部を中心により詳しく示すものである。
メイングローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してそれぞれメインセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎが連結される。２本の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２中の１本が参照センスアンプＲＳＡに連結され、参照センスアンプＲＳＡから出力する参照電圧ＣＲＥＦがメインセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎに共通に印加されるようになっている。すなわち、参照センスアンプＲＳＡはそれに接続された参照ビットラインに現れる信号を増幅してメイン．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎへ供給している。
このとき、互いに隣接したメイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１とＢＬＧ＿ｎの間にはビットラインプレチャージ回路部（ＢＰＣ：Bitline Precharge Circuit ）が配置される。そして、最後のメイングローバルビットラインＢＬＧ＿ｎと参照センスアンプＲＳＡに連結された参照グローバルビットラインＢＬＲＧ＿２との間にもビットラインプレチャージ回路部ＢＰＣが配置される。
【００６０】
参照センスアンプＲＳＡに連結されない一つの参照グローバルビットラインＢＬＲＧ＿１には一定の電圧（ＣＶＯＬ）が印加される。ビットラインプレチャージ回路部ＢＰＣは、後で説明するが、隣接したグローバルビットラインを一定のレベルにプレチャージさせる役割をする。
【００６１】
以上は、本発明の第１実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置を説明した。
図２８は、本発明の第２実施形態による不揮発性強誘電体メモリ装置を説明するためのセルアレイ部の構成図である。
セルアレイ部は複数のサブセルアレイ部より構成されるが、図２８は一つのサブセルアレイ部のみを示す。したがって、図２８のような構成はセルアレイ部内に反復的に構成される。
【００６２】
本発明の第１実施形態ではグローバルビットラインに直接複数個のＮＡＮＤ型単位セルが連結されている。しかし、本発明の第２実施形態ではスイッチング素子を構成して複数個のＮＡＮＤ型単位セル中一つのみを選択的にグローバルビットラインと連結する。これのために、本発明の第２実施形態ではグローバルビットラインＢＬＧとともにローカルビットラインＢＬＬの概念を導入する。
すなわち、本発明の第２実施形態によるローカルビットラインは本発明の第１実施形態ではグローバルビットラインに当たる。
【００６３】
本発明の第２実施形態によるセルアレイ部は、図２８に示すにように、互いに一定の間隔をおいて形成されたグローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと、各グローバルビットラインに相応して同一の方向に形成されたローカルビットラインＢＬ．．．，Ｌ＿ｎ−１， ＢＬＬ＿ｎと、各ローカルビットラインに連結された複数個のＮＡＮＤ型単位セルＭＣと、ローカルビットラインＢＬ．．．，Ｌ＿ｎ−１， ＢＬＬ＿の先端とそのグローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎの間に形成されたスイッチング素子ＳＷとを含む。
【００６４】
ここで、読み出しモードの場合、ローカルビットラインに連結された複数個のセルＭＣの中一つのセルが選択され、そのセルのデータがスイッチング素子ＳＷを介してグローバルビットラインに伝達される。グローバルビットラインに伝達されたデータはビットライン制御部のセンスアンプによりセンシング及び増幅する。
【００６５】
図２９は本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置の構成図である。
図面に示すように、本発明の第１実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置とはセルアレイ部の構成面で違いがある。
本発明の第２実施形態による不揮発性強誘電体のメモリ装置は、図２９に示すように、グローバルＸデコーダ部（図示しない）と、セルアレイ部１５３と、セルアレイ部１５３の下に位置したビットライン制御部１６５と、セルアレイ部１５３の右側に形成されたワードライン駆動部１５５と、ワードライン駆動部１５５の下に位置したローカルＸデコーダ部１６１とを含む。
【００６６】
以下、このように構成された本発明の第２実施形態による不揮発性強誘電体メモリ装置をより詳細に説明する。
すなわち、複数のメイングローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎ及び参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が形成され、グローバルビットラインはビットライン制御部１６５に連結される。
ビットライン制御部１６５もまたメインビットライン制御部１６５ａと参照ビットライン制御部１６５ｂとで構成される。
メインビットライン制御部１６５ａはそれぞれのメイングローバルビットラインに対応してセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎを備え、隣接したビットライン間のプレチャージのためのビットラインプレチャージ制御部ＢＰＣを備える。
【００６７】
また、参照ビットライン制御部１６５ｂは二つの参照グローバルビットライン中一つの参照グローバルビットラインＢＬＲＧ＿２に連結される参照センスアンプＲＳＡを含む。
ワードライン駆動部１５５はグローバルＸデコーダ部（図示しない）から出力するグローバルワードラインＧＷＬ信号により、ローカルＸデコーダ部１６１の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４をワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に伝達する。
【００６８】
図２８に示すように、各グローバルビットラインＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎが配置される。ローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎには複数個の単位セルＭＣが連結され、ローカルビットライン．．．，ＢＬＬ＿ｎ−１，ＢＬＬ＿ｎの終端点にはスイッチング素子ＳＷが構成されそのグローバルビットラインと電気的なスイッチングを担当する。
【００６９】
前述したように、セルアレイ部は複数個のサブセルアレイ部より構成されるが、そのうち二つ以上が同時に活性化されることはなく、一つのサブセルアレイ部のみ活性化される。しかし、活性化された一つのサブセルアレイ部内に構成される複数個のローカルビットラインは同時に活性化されることがある。したがって、ロー方向に複数個のセルを同時に読み出し及び書込みすることができる。
【００７０】
一方、図３０は本発明の第１実施形態及び第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置のビットラインプレチャージ回路部をより詳しく示すものである。
図３０に示すように、複数のグローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎと、各グローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎの間に構成されたビットライン等化スイッチ部ＢＥＱＳＷと、ビットラインプレチャージレベル供給部（図示しない）から出力する信号ＢＥＱＬＥＶをそれぞれのグローバルビットライン．．．，ＢＬＧ＿ｎ−１， ＢＬＧ＿ｎにスイッチングする複数個のビットラインプレチャージスイッチ部ＢＰＣＳＷとを含む。
ここで、ビットライン等化スイッチ部ＢＥＱＳＷやビットラインプレチャージスイッチ部ＢＰＣＳＷはＮＭＯＳトランジスタを含む。
したがって、ビットラインプレチャージレベル供給部（図示しない）から出力する信号のレベルは、ＮＭＯＳトランジスタのしきい電圧と同一であるか多少大きい。
【００７１】
結果的にビットラインプレチャージレベル供給部の出力信号ＢＥＱＬＥＶはビットラインプレチャージスイッチ部ＢＰＣＳＷを介してそのグローバルビットラインのレベルをプレチャージさせる。そして、ビットライン等化スイッチ部ＢＥＱＳＷはスイッチ制御信号によってターンオンとなり、隣接した二つのグローバルビットラインを同一レベルにイクオーライジングさせる。
【００７２】
図３１は本発明の第１実施形態及び第２実施形態に共通に使用されるセンスアンプをより詳細に示すものである。
図３１に図示のセンスアンプはメインセンスアンプと参照センスアンプとも同一構成で使用される。
まず、図２０の構成では、図１９の構成を繰り返して配置することで、ビットライン制御部が二つのセルアレイ部の間に配置される。したがって、ビットライン制御部を構成しているセンスアンプは上側のセルアレイ部と下側のセルアレイ部のデータをすべてセンシングできるように配置することが効率的なレイアウト面で望ましい。すなわち、上側のセルアレイ部と下側のセルアレイ部が一つのビットライン制御部を共有するように構成する。
【００７３】
図面でＢＬＧＴは上部のセルアレイ部と連結されるメイングローバルビットラインであり、ＢＬＧＢは下部のセルアレイ部と連結されるメイングローバルビットラインを示す。そして、ＣＲＥＦは上部の参照セルと連結される参照グローバルビットラインであり、ＣＲＥＦＢは下部の参照セルと連結される参照グローバルビットラインを示す。
【００７４】
その構成を見ると、ソースがＢＬＧＴ及びＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲートは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通に連結された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ１を介して入るＢＬＧＴまたはＢＬＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ３と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣＲＥＦ及びＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトランジスタＭＮ４と、ソースがそれぞれ電源端Ｖｃｃに連結され、ドレインは第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそれぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトランジスタのドレインは第２ＰＭＯＳトランジスタのゲートに連結され、第２ＰＭＯＳトランジスタのドレインは第１ＰＭＯＳトランジスタのゲートに連結される）と、センスアンプ等化器信号ＳＡＥＱによって第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端をイクオーライジングさせる第３ＰＭＯＳトランジスタＭＰ３とを含む。
【００７５】
ここで、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＴの間に第５ＮＭＯＳトランジスタＭＮ５が構成され、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＢの間に第６ＮＭＯＳトランジスタＭＮ６がさらに構成される。
【００７６】
また、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８がさらに構成される。 そして、カラム選択信号ＣＯＬＳＥＬによってデータバスとセンスアンプの出力端を選択的にスイッチングする第９ＮＭＯＳトランジスタＭＮ９と、データバーバスとセンスアンプの出力端をスイッチングする第１０ＮＭＯＳトランジスタＭＮ１０とがさらに構成される。
【００７７】
ここで、第５ＮＭＯＳトランジスタＭＮ５はセンスアンプとＢＬＧＴ間にスイッチングを担当し、第６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬＧＢ間のスイッチングを担当する。そして、第７ＮＭＯＳトランジスタＭＮ７はセンスアンプとＣＲＥＦ間にスイッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８はセンスアンプとＣＲＥＦＢ間のスイッチングを担当する。
【００７８】
このように構成されたセンスアンプの動作を説明する。
以下で説明するセンスアンプの動作は上側のセルアレイ部に格納されたデータをセンシングする場合に当たる。
すなわち、図３１に示すように、第５ＮＭＯＳトランジスタＭＮ５を活性化させる活性化信号ＢＳＥＬと第７ＮＭＯＳトランジスタＭＮ７を活性化させる活性化信号ＲＳＥＬによって第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７が活性化されると、第６，第８ＮＭＯＳトランジスタＭＮ６，ＭＮ８は不活性化状態となる。
【００７９】
逆に、第６，第８ＮＭＯＳトランジスタＭＮ６，ＭＮ８が活性されると、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７は不活性化状態となる。
センスアンプが初期の増幅期間にはカラム選択信号ＣＯＬＳＥＬによって不活性化され、外部のデータバスとセンスアンプの内部のノードは断絶される。
このとき、センスアンプを活性化するために、センスアンプ等化器信号ＳＡＥＱによってノードＳＮ３とノードＳＮ４を等電位とする。
【００８０】
最初、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を維持している。後にノードＳＮ３とノードＳＮ４が等電位となると、セルアレイ部のデータは上側のグローバルビットラインＢＬＧＴに伝達される。そして、第５ＮＭＯＳトランジスタＭＮ５を介してノードＳＮ１に伝達される。参照電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯＳトランジスタＭＮ７を介してノードＳＮ２に伝達される。セルアレイ部のデータと参照電圧ががそれぞれノードＳＮ１とＳＮ２に十分伝達されてからは、センスアンプの参照電圧を接地電圧に遷移させる。
【００８１】
これによって、ノードＳＮ１とノードＳＮ２の間の電圧差は第３ＮＭＯＳトランジスタＭＮ３のゲート電圧と第４ＮＭＯＳトランジスタＭＮ４のゲート電圧との差を誘導するので、結局、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４に流れる電流も差が生じる。また、この状態で増幅が始まり、増幅電圧はノードＳＮ３とＳＮ４との電圧差として表れる。
【００８２】
ノードＳＮ３とＳＮ４に誘起されるそれぞれの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２によって再び増幅する。
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２で十分増幅した後、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７を不活性化させる。また、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させ、ノードＳＮ３，ＳＮ４の増幅電圧を再びＳＮ１とＳＮ２にフィードバックして増幅を維持する。この際、フィードバックループが完成すると、第９，第１０ＮＭＯＳトランジスタＭＮ９，ＭＮ１０を活性化させ外部のデータバース及びデータバーバスとセンスアンプとのデータ伝達が行われるようにする。
【００８３】
また、第５ＮＭＯＳトランジスタＭＮ５を再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達させ、セルアレイ部にフィードバックして再格納できるようにする。このようなセンスアンプによれば、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４は第１増幅部２５１を構成し、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は第２増幅部２５３を構成する。ここで、符号ＳＥＮはセンスアンプ活性化信号であってローアクティブ信号であり、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２を活性化させる信号であってハイアクティブ信号である。
【００８４】
一方、図３２のように、データバスと連結されるセンスアンプの出力端にＳＲＡＭセルよりなるレジスタ２７０を配置することが可能であるが、これはＮＡＮＤ型不揮発性メモリセルから読み出ししたデータを一時的に格納するための格納場所として用いられる。したがって、レジスタに格納されたデータは書込みモード及び再格納モードで不揮発性メモリセルに再格納される。
もちろん、図３１のように、レジスタを構成せずにデータの格納場所としてセンスアンプを用いることも可能である。
【００８５】
これらの実施形態においては、参照セルはカラム方向に構成されている。したがって、カラム方向に形成される参照セルアレイのそれぞれのセルは、それらのワードラインに接続されたセルの数だけ選択されればよく、その後のワードラインに連結されるセルの選択時には、そのワードラインに接続された参照セルだけを選択される。したがって、参照セルがロー方向に形成されていた従来技術に比べて、参照セルが選択される数は著しく減少する。
【００８６】
【発明の効果】
以上で詳述したように、本発明のＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置は次のような効果がある。
第一に、参照セルの一回アクセス時、メインセルも一回アクセスされるので、参照セルとメインセルのアクセスされる数は同一である。
したがって、メインセルに比べて参照セルが過度にアクセスされる従来の技術とは異なって、参照セルによる誘導電圧とメインセルによる誘導電圧を同一に維持させ、素子の寿命を延長させることができる。
第二に、セル製造時、キャパシタ下部電極を基板のＮ+ 不純物領域に使用し、基板の両側のＮ+ 不純物領域にのみビットラインコンタクトが形成されるので、セルトランジスタごとにビットラインとコンタクトしていた従来に比べ、ビットラインコンタクトの数を減少させられる。
したがって、素子の面積を最小化できるので、レイアウトの面積を最小化して高集積化を実現することができる。
【図面の簡単な説明】
【図１】 一般的なＮＡＮＤ型ＤＲＡＭセルの構成図である。
【図２】 一般的な強誘電体のヒステリシスループを示す特性図である。
【図３】 従来の不揮発性メモリ装置による単位セルの構成図である。
【図４】 従来の不揮発性強誘電体メモリ装置を駆動するための駆動回路である。
【図５】 従来の技術による強誘電体メモリ素子の書込みモードの動作を示すタイミング図である。
【図６】 従来の技術による強誘電体メモリ素子の読み出しモードの動作を示すタイミング図である。
【図７】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルによる単位セルである。
【図８】 図７によるレイアウト図である。
【図９】 図８のＩ−Ｉ線の構造断面図である。
【図１０】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
【図１１】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
【図１２】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
【図１３】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
【図１４】 本発明によるマルチ-ＮＡＮＤ型基本セルの構成図である。
【図１５】 本発明によるＮＡＮＤ不揮発性強誘電体メモリセルの基本動作メカニズムを説明するためのブロックダイアグラム。
【図１６】 図１４のようなメカニズムで動作する読み出し及び書込みモードによるタイミング図である。
【図１７】 本発明による強誘電体キャパシタにロジック″１″を処理するための基本的な読み出し／書込み動作メカニズムを説明するための図面である。
【図１８】 本発明による強誘電体キャパシタにロジック″０″を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図面である。
【図１９】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の構成図である。
【図２０】 図１９を繰り返して構成する場合の不揮発性強誘電体メモリ装置の構成図である。
【図２１】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２２】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２３】 図２２に図示のサブ駆動部の詳細構成図である。
【図２４】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２５】 図２１の「Ａ」部分に対する詳細図である。
【図２６】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２７】 図２６のビットライン制御部を中心により詳細に示す図面である。
【図２８】 本発明の第２実施形態による不揮発性強誘電体メモリ装置を説明するためのセルアレイ部の構成図である。
【図２９】 本発明の第２実施形態による不揮発性強誘電体メモリ装置の構成図である。
【図３０】 本発明の第１実施形態及び第２実施形態による不揮発性強誘電体メモリ装置のビットラインプリーチャージ回路部をより詳細に示す図面である。
【図３１】 本発明の第１実施形態及び第２実施形態に共通に使用されるセンスアンプをより詳細に示す図面である。
【図３２】 読み出ししたデータの一時的格納場所として、センスアンプの出力端に構成されたレジスタを用いる場合を説明するための図面である。
【符号の説明】
８１：第１導電型半導体基板
８５ａ〜８５ｄ：キャパシタの第１電極
８７ａ〜８７ｆ：ソース及びドレイン領域
８９：強誘電体膜
９０ａ〜９０ｄ：キャパシタの第２電極
９４ａ〜９４ｄ：プラグ
９６：ビットラインコンタクト
９７：ビットライン
１５１：グローバルＸデコーダ部
１５３，１５９：第１，第２セルアレイ部
１５５，１５７：第１，第２ワードライン駆動部
１６５ａ：メインビットライン制御部
１６１，１６３：第１，第２ローカルＸデコーダ部
１６５ｂ：参照ビットライン制御部
１６５，１６７：第１，第２ビットライン制御部
【発明の属する技術分野】
本発明は半導体メモリ装置に関するもので、特に、ＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
図１は一般的なＮＡＮＤ型ＤＲＡＭセルの構成図である。
図１に示すように、ＮＡＮＤ型ＤＲＡＭセルは複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，．．．が直列に連結され、各トランジスタのゲートにはワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，．．．が１本ずつ連結されている。ワードラインを横切る方向にビットラインＢ／Ｌが配置され、各トランジスタのドレイン端Ｎ１，Ｎ２，Ｎ３，．．．には強誘電体キャパシタＣ１，Ｃ２，Ｃ３，．．．の一方の電極が連結され、それらのキャパシタの他方の電極はプレートライン（Ｐ／Ｌ）に連結されている。
そして、プレートライン（Ｐ／Ｌ）は１／２Ｖｃｃ電圧で固定されており、ワードラインＷＬ１，ＷＬ２，ＷＬ３，．．．を順次に活性化させるとＮＭＯＳトランジスタが活性化され、強誘電体キャパシタに格納されていたデータがビットラインに送られる。ビットラインに現れたデータはセンスアンプ（図示しない）で増幅されるとともに、再び強誘電体キャパシタに再格納される。
【０００３】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。
このような残留分極特性のため電界を除去してもデータは保存される。
【０００４】
図２は一般的な強誘電体のヒステリシスループを示す特性図である。
図２に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ，ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００５】
以下、従来技術による不揮発性強誘電体メモリ素子の駆動回路を添付の図面を参照して説明する。
図３は従来の不揮発性強誘電体メモリの単位セルを示した。
図３に示すように、一方向に形成されたビットラインＢ／Ｌと、ビットラインと交差する方向に形成されたワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されたプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタＴ１と、第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタＦＣ１とを含む。
【０００６】
このような従来の不揮発性強誘電体メモリ装置による駆動回路を以下に説明する。
図４は従来の不揮発性強誘電体メモリ装置を駆動するための駆動回路である。
従来の１Ｔ／１Ｃ（一つのトランジスタと一つの強誘電体キャパシタ）構造の強誘電体メモリを駆動するための駆動回路は、参照電圧を発生する参照電圧発生部１と、複数個のトランジスタＱ１〜Ｑ４、キャパシタＣ１などからなり、参照電圧発生部１から出力される参照電圧を直ちにセンスアンプへ供給できないため、隣接した２本のビットラインの参照電圧を安定化させる参照電圧安定化部２と、複数個のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３などからなって、接続したビットラインのそれぞれロジック値「１」と「０」の参照電圧を格納している第１参照電圧格納部３と、トランジスタＱ５からなって、隣接した２本のビットラインを等電位化させる第１等化器４部と、互いに異なるワードライン及びプレートラインに連結されデータを格納する第１メインセルアレイ部５と、複数個のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプ（ＰＳＡ）などからなって、第１メインセルアレイ部５の複数個のセルのうちワードラインにより選択されたセルのデータをセンシングする第１センスアンプ部６と、互いに異なるワードライン及びプレートラインに連結されデータを格納する第２メインセルアレイ部７と、複数個のトランジスタＱ２８〜Ｑ２９及びキャパシタＣ９〜Ｃ１０などからなって、隣接したビットラインのそれぞれロジック値「１」と「０」の参照電圧を格納している第２参照電圧格納部８と、複数個のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプ（ＮＳＡ）などからなって、第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを含む。
【０００７】
このように構成された従来の不揮発性強誘電体メモリ素子のデータ入出力動作を説明する。
図５は従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図６は読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップインエーブル信号（ＣＳＢｐａｄ）がハイからローに活性化され、同時に書込みインエーブル信号（ＷＥＢｐａｄ）をハイからローに印加すると、書込みモードが始まる。
次いで、書込みモードでのアドレスのデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。
【０００８】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みインエーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインに印加される信号が「ロー」であれば、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加し、プレートラインに印加される信号が「ハイ」信号であれば、強誘電体キャパシタにはロジック値「０」が記録される。
【０００９】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップインエーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位される。
すなわち、図４で等化器部４に「ハイ」信号を印加し、トランジスタＱ１８，Ｑ１９に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１９を介して接地されるので、低電圧（Ｖｓｓ）に等電位される。
【００１０】
そして、トランジスタＱ５，Ｑ１８，Ｑ１９をオフさせ、各ビットラインを不活性化させた後、アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加して、強誘電体メモリに格納されたロジック値「１」に相応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに相応するデータは破壊されない。
【００１１】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがインエーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合は ロジック値「０」を出力する。
このようにセンスアンプからデータを出力した後には元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１２】
従来技術においては、参照セルがロー（行）方向に形成され、すなわち、メインセルのワードラインの方向に参照セル用ワードラインが形成され、それぞれの参照セル用のワードラインに複数の参照セルが接続されていた。したがって、メインセルアレイから一つのデータをデータを読み出すごとに、参照セルのワードラインに「ハイ」信号が加えられると、そのたびにそれに接続された参照セルの全てが動作する。
【００１３】
【発明が解決しようとする課題】
しかし、以上のような従来の不揮発性強誘電体メモリ素子は次のような問題点があった。
強誘電体膜の特性が完璧に確保されてない状態で一つの参照セルは約数百倍以上も多いメインセルの読み出し動作で使用されるように構成されているため、参照セルはメインセルより多く動作しなければならず、参照セルの劣化が急激に進み、参照電圧は安定しない。
したがって、素子の動作特性を悪化させ、寿命を短縮させる。
【００１４】
本発明は上記した従来の課題を解決するために成されたものであって、メインセルと参照セルのアクセスされる数を同じくすることで、参照セルによるビットライン誘導電圧とメインセルによるビットライン誘導電圧を一定に維持させ動作の特性を向上させ、レイアウトの面積を最小化して高集積化を実現できるようなＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置を提供することにその目的がある。
【００１５】
【課題を解決するための手段】
上記のような目的を達成するための本発明のＮＡＮＤ型不揮発性強誘電体メモリセルは、直列に形成されたＮ個のトランジスタと；Ｎ個のトランジスタ中最初のトランジスタの入力端とｎ番目トランジスタの出力端とが連結されるビットラインと；ｎ番目のトランジスタを除いた各トランジスタのゲートごとに連結されたワードラインと；ｎ番目のトランジスタのゲートに連結され、書込みまたは再格納モードでのみ活性化信号が印加されるＷＥＣ信号ラインと；そして、各ワードラインとそのトランジスタの出力端との間に形成された強誘電体キャパシタとを含むことを特徴とする。
【００１６】
また、ＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置は、複数個のグローバルワードラインを制御するグローバルＸデコーダ部と；直列に連結されたＮ個のトランジスタと、トランジスタ中最初のトランジスタのソース及びＮ番目のトランジスタのドレインに連結されたビットラインと、Ｎ番目のトランジスタのゲートに連結されるＷＥＣ信号ラインと、Ｎ番目のトランジスタ以外のトランジスタのゲートに連結されるワードラインと、Ｎ番目のトランジスタを除いた各トランジスタのドレインとそのワードラインとの間に連結される強誘電体キャパシタとからなる複数個のＮＡＮＤ型不揮発性強誘電体セルより構成されたセルアレイ部と；セルアレイ部の下部に位置して、セルアレイ部から選択された任意のセルから読み出ししたデータを一時的に格納した後、書込み及び再格納時に出力するビットライン制御部と；
ワードラインを活性化させる活性化信号及びＷＥＣ信号を出力するローカルＸデコーダ部と；そして、ローカルＸデコーダ部から出力されるワードライン活性化信号を最初のトランジスタから順次に印加し、書込みモードでのみＷＥＣ信号を印加するワードライン駆動部とを含むことを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付の図面に示す実施形態に基づいて本発明のＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置を説明する。
図７は本発明のＮＡＮＤ型不揮発性強誘電体メモリセルによる単位セルを示した。
図７に示すように、ＮＭＯＳトランジスタＴ１，Ｔ２，．．．Ｔ５が直列に連結され、トランジスタが形成された方向に従ってビットラインＢ／Ｌが形成される。そして、トランジスタ中最初のトランジスタＴ１のソースと最後のトランジスタＴ５のドレインはビットラインＢ／Ｌに連結される。最後のトランジスタＴ５以外の各トランジスタのゲートにはワードラインが連結され、最後のトランジスタＴ５のゲートにはＷＥＣ信号ラインが連結される。ＷＥＣ信号は読み出しモードでは不揮発状態を維持して書込みモードでのみ活性化状態を維持する信号である。各トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４のゲートに連結されたワードラインとそれらのトランジスタのドレインとの間には強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４が連結され、最後のトランジスタＴ５は強誘電体キャパシタを有しない。
【００１８】
ここで、本実施形態は、図７のような構成が複数個並べられ、不揮発性強誘電体メモリセルアレイを構成している。また、図７は単位セルを４−ＮＡＮＤ型で構成しているが、２−ＮＡＮＤ，３−ＮＡＮＤ，ｎ−ＮＡＮＤ型で構成することもできる。
以下本実施形態である４−ＮＡＮＤ型不揮発性強誘電体メモリセルを例として説明する。
【００１９】
図８は図７の構成によるレイアウト図であって、互いに一定の間隔をおいて一方向にワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極が形成され、各ワードライン上にバリアメタル（図示しない）を介してキャパシタの第１電極（図示しない）が形成され、キャパシタの第１電極上に強誘電体膜（図示しない）を介してキャパシタ第２電極９０ａ〜９０ｄが形成される。そして、ワードラインの両側に不純物領域７８ａ〜７８ｆが形成され、キャパシタの第２電極９０ａ〜９０ｄの一側の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの第２電極９０ａ〜９０ｄを電気的に連結するためのプラグ９４ａ〜９４ｄが形成され、両外側の不純物領域８７ａ，８７ｆと電気的に連結され、かつワードラインと交差する方向にアクティブ領域に沿ってビットライン９７が形成される。ここで、図示しないが、各ワードラインと半導体基板の間はゲート絶縁膜により互いに絶縁されている。
【００２０】
一方、図９は図８のＩ−Ｉ線の断面図であって、第１導電型の半導体基板８１と、半導体基板８１の表面内に一定の間隔をおいて形成されるｎ固のソース及びドレイン領域８７ａ〜８７ｆと、ソース及びドレイン領域の間の基板上に形成されたワードラインＷＬ１〜ＷＬ４及びＷＥＤ電極と、ワードラインＷＬ１〜ＷＬ４上にバリアメタル８４を介在して形成された強誘電体キャパシタの第１電極８５ａ〜８５ｄと、第１電極の上部及び側面に形成された強誘電体膜８９と、強誘電体膜上に形成された強誘電体キャパシタの第２電極９０ａ〜９０ｄと、Ｎ個のソース及びドレイン領域８７ａ〜８７ｆ中の最初の領域８７ａ及び最後のＮ番目の領域８７ｆを除いた残り領域８７ｂ，８７ｃ，８７ｄ，８７ｅにそれぞれ隣接した第２電極９０ａ〜９０ｄとを電気的に連結するプラグ９４ａ〜９４ｄと、プラグを含む基板上に絶縁層９５を間において形成され、最初の領域８７ａ及びＮ番目の領域８７ｆと電気的に連結されるビットライン９６とを含む。
【００２１】
このように構成された本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法を添付の図面を参照して説明する。
図１０ａないし図１１ｇは本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
図１０ａに示すように、第１導電型の半導体基板を活性領域とフィールド領域とに区画した後、活性領域半導体基板８１上にゲート絶縁膜８２を形成する。
ゲート絶縁膜８２上にポリシリコン８３を蒸着した後、ポリシリコン８３上にバリアメタル層８４を形成する。そして、バリアメタル層８４上にキャパシタ電極物質８５を順に形成する。キャパシタ電極物質８５上にフォトレジスト（図示しない）を塗布した後、露光及び現像工程によりパターニングする。
【００２２】
パターニングされたフォトレジスタをマスクとして用いたエッチング工程によって、キャパシタ電極物質８５，バリアメタル８４，そして、ポリシリコン層８３及びゲート絶縁膜８２を選択的に除去し、図１０ｂに示すように、互いに一定の間隔を持つワードラインＷＬ１〜ＷＬ４及びキャパシタの第１電極８５ａ〜８５ｄを形成する。このワードラインの形成時にＷＥＣ電極も形成され、ＷＥＣ電極上にもキャパシタ電極物質８５が形成されるが、電極としては使用されない。
【００２３】
図１０ｃに示すように、ワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極をマスクとして用いた不純物イオン注入及び熱処理によって、ワードラインＷＬ１〜ＷＬ４及びＷＥＣ電極の両側に第２導電型の不純物領域８７ａ，８７ｂ，８７ｃ，８７ｄ，８７ｅ，８７ｆを形成する。その後、キャパシタの第１電極８５ａ〜８５ｄを含む基板８１上に絶縁膜８８を蒸着した後、バリアメタル８４の側面が露出されるまでエッチバックする。
【００２４】
次いで、図１０ｄに示すように、ワードライン及びＷＥＣ電極を含む絶縁膜８８上に強誘電体膜８９を形成した後、強誘電体膜８９上にキャパシタ電極物質９０を形成する。そして、キャパシタ電極物質９０上にフォトレジスト９１を塗布した後、露光及び現像工程によりパターニングする。
【００２５】
パターニングされたフォトレジストをマスクとして用いたエッチング工程によって、キャパシタ電極物質９０及び強誘電体膜８９を選択的に除去し、図１１ｅに示すように、キャパシタの第２電極９０ａ，９０ｂ，９０ｃ，９０ｄを形成する。この際、ＷＥＣ電極上部に形成された強誘電体膜及びキャパシタ上部電極は除去する。
【００２６】
以後、図１０ｆに示すように、キャパシタ上部電極９０ａを含む基板８１の全面に絶縁膜９２を蒸着する。ワードラインとワードラインの間の第２導電型の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの第２電極９０ａの所定部分が露出されるように、絶縁膜９２を選択的に除去してコンタクトホール９３ａ〜９３ｄを形成する。
【００２７】
図１１ｇに示すように、コンタクトホール９３ａ〜９３ｄを含む絶縁膜９２上に導電性物質を蒸着する。導電性物質をエッチバックして第２導電型不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタ上部電極９０ａとを電気的に連結させるプラグ９４を形成する。そして、プラグ９４を含む絶縁膜９２上に再び絶縁膜９５を蒸着する。最初のワードラインＷＬ１の一側とＷＥＣ電極の一側に形成された第２導電型不純物領域８７ａ，８７ｆが露出されるようにコンタクトホールを形成する。以後、コンタクトホールを導電性物質９６で満たした後、導電性物質９６と電気的に連結されるビットライン９７を形成すると、本発明の４−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造工程が完了する。
【００２８】
このような本発明の第１実施形態を用いたＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、強誘電体膜が矩形に形成されたキャパシタの第１電極の上面と両側面を含む範囲まで延長しているので、その分キャパシタンスを増加させることができる。
【００２９】
一方、図１２ａないし１３ｇは本発明の４−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
この第２実施形態の不揮発性強誘電体メモリセルの製造方法による回路的構成は第１実施形態の構成と同一である。
図１２ａに示すように、活性領域の半導体基板１００上にフォトレジストを塗布する。露光及び現像工程でパターニングして、互いに一定の間隔を持つ第１フォトレジスト１０１を形成する。
【００３０】
第１フォトレジストパターン１０１をマスクとして用いて半導体基板１００内にＮ+ イオン注入を実施した後、熱処理して図１２ｂに示すように、互いに一定の間隔を持つ第１Ｎ+ 不純物領域１０２ａ，１０２ｂ，１０２ｃ，１０２ｄを形成する。この第１Ｎ+ 不純物領域１０２ａ〜１０２ｄはキャパシタの第１電極として使用する。
【００３１】
以後、図１２ｃに示すように、選択的に第１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導体基板１００上に強誘電体膜１０３を形成する。そして、強誘電体膜１０３上にメタル層１０４を形成する。メタル層１０４上にフォトレジストを塗布した後、パターニングして第１Ｎ+ 不純物領域１０２ａ〜１０２ｄ上部のメタル層１０４上に第２フォトレジストパターン１０５を形成する。
このとき、強誘電体膜１０３を形成する前に、強誘電体膜が第１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導体基板１００に拡散するのを防止するための拡散防止膜（図示しない）を形成する工程をさらに行うことができる。
また、強誘電体膜１０３を形成した後、以後に形成されるキャパシタの第２電極に強誘電体膜１０３が拡散することを防止するための拡散防止膜（図示しない）を形成する工程をさらに行うこともできる。
【００３２】
図１２ｄに示すように、第２フォトレジストパターン１０５をマスクとして用いたエッチング工程によりメタル層１０４，強誘電体膜１０３を選択的に除去して基板１００を露出させる。この際、基板１００の露出部位が各第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの一側にアラインされるように第２フォトレジストパターン１０５を形成する。そして、メタル層１０４はワードライン及びキャパシタの第２電極として使用するだけでなく、ＷＥＣ電極としても使用する。
【００３３】
次いで、図１３ｅに示すように、メタル層１０４をマスクとして用いて再び高濃度Ｎ+ イオンを注入した後、熱処理して第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの一方の側に隣接させて第２Ｎ+不純物領域１０６ａ〜１０６ｆを形成する。
【００３４】
図１３ｆに示すように、メタル層１０４を含む基板１００の全面に絶縁層１０７を形成する。第２Ｎ+ 不純物領域１０６ａ〜１０６ｆの両端に位置した不純物領域１０６ａ，１０６ｆが露出されるように、絶縁層１０７を選択的にエッチングしてビットラインコンタクト１０８を形成する。
以後、ビットラインコンタクト１０８を含む絶縁層１０７上にビットライン１０９を形成すると、本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルの製造工程が完了する。
【００３５】
このような本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、基板１００内に形成されたＮ+ 不純物領域１０２ａ〜１０２ｄとワードラインとをそれぞれ強誘電体キャパシタの第１，第２電極として使用する。
しがたって、工程をより簡略化させることができる。
図１３ｇは図１３ｆに対する等価的な断面構成を示した。
【００３６】
一方、図１４は多数のトランジスタからなるマルチ−ＮＡＮＤ型基本セルの構成を示すものである。マルチ−ＮＡＮＤ型不揮発性強誘電体メモリセルは、複数本のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，．．．ＷＬｎと、各ワードラインにゲートが連結される複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，．．．Ｔｎが構成され、最初のＮＭＯＳトランジスタＴ１のソースと最後のＮＭＯＳトランジスタＴｎのドレインはビットラインに連結されている。
【００３７】
一方、図１５は本発明による不揮発性強誘電体メモリセルの基本動作メカニズムを説明するためのブロックダイアグラムである。
図１５に示すように、読み出しモードでは各強誘電体キャパシタに格納されたデータを一つずつ読み出し、一時的格納場所のレジスタ１１１にそれぞれ格納する。メモリセルのすべてのデータが読み終われると、レジスタ１１１に一時的に保管していたデータをそれぞれの強誘電体キャパシタに再び書き込み、動作を完了する。ここで、レジスタ１１１はセンスアンプで構成することも、またはＳＲＡＭで構成することもできる。
【００３８】
図１６は図１５のようなメカニズムで動作する読み出し及び書込みモードによるタイミング図であって、４−ＮＡＮＤ型不揮発性強誘電体メモリセルの動作タイミング図である。
図１６に示すように、読み出しモードでワードラインのＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を順に活性化させて、各強誘電体キャパシタに格納されたデータＤ１，Ｄ２，Ｄ３，Ｄ４を順次にビットラインに読み出し、一時的格納場所のレジスタ１１１に格納する。この際、ＷＥＣ信号をローレベルにして、ＮＭＯＳトランジスタＴ５を不活性化させる。以後、強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４に格納されたデータがすべて読み終われると、書込みモード或いは再格納モードでＷＥＣ信号をハイレベルに遷移して、ＮＭＯＳトランジスタＴ５を活性化させる。
【００３９】
次に、ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４を順に不活性化させた後、ＷＥＣ信号もローレベルに不活性化させることで、レジスタ１１１に一時的に保管しているデータをそれぞれの強誘電体キャパシタに再び書き込む動作を完了する。
【００４０】
一方、図１７は本発明による強誘電体キャパシタにロジック「１」を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図である。
図１７ａに示すように、読み出しモードで最初のワードラインＷＬ１のみをまず活性化すると、最初のＮＭＯＳトランジスタＴ１が活性化されターンオンとなる。そして、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態となってオフのままである。
したがって、ワードラインＷＬ１に誘起された強誘電体キャパシタＦＣ１のデータはノードＮ１及びＮＭＯＳトランジスタＴ１を介してビットラインＢ／Ｌに伝達される。したがって、ビットラインＢ／Ｌと連結されたセンスアンプ（図示しない）が増幅して一時的格納場所のレジスタ１１１に格納する。
【００４１】
一方、図１７ｂに示すように、書込みモードまたは再格納モードでは読み出しモードとは逆順で最初のワードラインＷＬ１のみをまず不活性化させる。
したがって、ＮＭＯＳトランジスタＴ１は活性化状態から不活性化状態に変わる。このように、書込みモードではワードラインの活性化及び不活性化区間ともに用いられる。そのうち、活性化区間にはロジック「０」が書かれ、不活性区間にはロジック「１」が書かれる。すなわち、不活性化区間ではワードラインＷＬ１がローに不活性化され、トランジスタＴ１はオフ状態となるが、残りのトランジスタＴ２，Ｔ３，Ｔ４、Ｔ５は活性化状態であるので、ビットラインＢ／ＬのハイデータはノードＮ１に伝達され、強誘電体キャパシグタＦＣ１のワードラインＷＬ１側電極にはローデータが印加される。したがって、強誘電体キャパシタＦＣ１にロジック「０」が書き込まれる。
【００４２】
図１８は本発明による強誘電体キャパシタにロジック「０」を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図面である。
まず、図１８ａに示すように、読み出しモードでワードラインＷＬ１のみを活性化すると、ＮＭＯＳトランジスタＴ１は活性化されてオンの状態となり、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態でオフである。
ワードラインＷＬ１により誘起された強誘電体キャパシタＦＣ１のデータはノードＮ１及びトランジスタＴ１を介してビットラインＢ／Ｌに伝達されセンスアンプに増幅される。そして、増幅されたデータは一時的格納場所のレジスタ１１１に格納される。
【００４３】
一方、図１８ｂに示すように、書込み或いは再格納モードでは読み出しとは逆順でワードラインＷＬ１のみをまず不活性化させる。
したがって、ＮＭＯＳトランジスタＴ１は活性化状態から不活性化状態に変わる。このように、書込みモードではワードラインの活性化区間及び不活性化区間ともに用いられる。このうち、活性化区間ではロジック「０」が書かれ、不活性化区間ではロジック「１」が書かれる。すなわち、活性化区間ではワードラインがハイであるので、強誘電体キャパシタＦＣ１のワードラインＷＬ１側の電極にハイが印加される。したがって、ビットラインＢ／Ｌにローデータを印加すると、ＦＣ１にロジック「０」が書かれる。
【００４４】
以上ではＮＡＮＤ型不揮発性強誘電体メモリセルを説明したが、以後は上記のようなＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置を説明する。
【００４５】
図１９は本発明の第１実施形態による不揮発性強誘電体メモリ装置の構成図である。なお、本明細書における方向を示す、上下左右等は図面上のもので単に説明の便宜のためである。
本発明の第１実施形態による不揮発性強誘電体メモリ装置は、グローバルＸデコーダ部１５１と、グローバルＸデコーダ部１５１の右側に形成された第１セルアレイ部１５３と、第１セルアレイ部１５３の右側に形成された第１ワードライン駆動部１５５と、第１ワードライン駆動部１５５の右側に形成された第２ワードライン駆動部１５７と、第２ワードライン駆動部１５７の右側に形成された第２セルアレイ部１５９と、第１ワードライン駆動部１５５の下に形成された第１ローカルＸデコーダ部１６１と、第２ワードライン駆動部１５７の下に形成された第２ローカルＸデコーダ部１６３と、第１セルアレイ部１５３及び第２セルアレイ部１５９それぞれの下に形成された第１，第２ビットライン制御部１６５，１６７とを含む。
ここで、第１，第２セルアレイ部１５３，１５９はそれぞれメインセルアレイ部と参照セルアレイ部とより構成され、各セルアレイ部は複数個の単位セルより構成される。
【００４６】
単位セルは上記したＮＡＮＤ型不揮発性強誘電体メモリセルであって、４−ＮＡＮＤ型またはマルチ−ＮＡＮＤ型不揮発性強誘電体メモリセルである。
そして、グローバルＸデコーダ部１５１は複数のグローバルワードラインＧＷＬを制御する。第１，第２ローカルＸデコーダ部１６１，１６３はＮＡＮＤ型不揮発性強誘電体メモリセルのそれぞれのワードラインを順次に活性化させるための活性化信号ＬＸＤＥＣ１〜ＬＸＤＥＣｎ及びＷＥＣ信号を出力する。第１，第２ワードライン駆動部１５５，１５７は複数個のサブ駆動部より構成され、各サブ駆動部はグローバルワードラインごとに連結される。
一方、図１９のような構成を繰り返して実現すると、図２０のような構成を有する。
【００４７】
このように構成された本発明の第１実施形態による不揮発性強誘電体メモリ装置をより詳細に説明する。
図２１は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、ワードライン駆動部を中心にしてより詳細に図示した。
図面に示すように、第１ワードライン駆動部１５５と第２ワードライン駆動部１５７が並んでおり、それらの左側側に第１セルアレイ部１５３が、右側に第２セルアレイ部１５９がそれぞれ並べられている。これはレイアウトをより効率よく用いるためである。図のように、第１，第２ワードライン駆動部１５５，１５７は複数個のサブ駆動部ＳＤより構成される。
【００４８】
図２１に示すように、グローバルＸデコーダ部１５１に複数のグローバルワードラインＧＷＬ１，ＧＷＬ２，．．．ＧＷＬ＿ｎが連結される。そして、それぞれのグローバルワードラインごとにサブ駆動部ＳＤが連結される。また、それぞれの第１，第２ワードライン駆動部１５５，１５７はそれぞれグローバルワードラインの数だけサブ駆動部を備える。
そして、各グローバルワードラインＧＷＬ１〜ＧＷＬｎには第１ワードライン駆動部１５５のサブ駆動部と第２ワードライン駆動部１５７のサブ駆動部が共通に連結される。
【００４９】
図２２は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、ローカルＸデコーダ部から出力する信号ＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４，ＷＥＣとサブ駆動部ＳＤとの関係を示す。
図２２に示すように、サブ駆動部はグローバルＸデコーダ部（図示しない）から出力するグローバルワードラインＧＷＬの信号によって動作し、ローカルＸディコーダ部１６１から出力する信号を順次ワードラインＷＬ１〜ＷＬ４に印加する。このとき、ＷＥＣ信号は書込みモードまたは再格納モードでのみ活性化される。
【００５０】
図２３は図２２に示すサブ駆動部の詳細構成図である。
図２３に示すように、グローバルＸデコーダ部（図示しない）に連結されたグローバルワードラインＧＷＬに直列に連結された四つのＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４より構成された第１制御部１８１ａと、第１制御部のそれぞれのトランジスタのドレイン電圧によって順次に制御され、ローカルＸデコーダ部（図示しない）の出力信号ＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４をワードラインＷＬ１〜ＷＬ４に順次に印加するＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８より構成された第２制御部１８１ｂとを含む。ここで、ローカルＸデコーダ部はＬＸＤＥＣ１〜ＬＸＤＥＣ４信号とともにＷＥＣ信号を出力する。このようなサブ駆動部は第１制御部１８１ａを構成しているＮＭＯＳトランジスタＴ１〜Ｔ４が順次にターンオンとなるに従って、第２制御部１８１ｂを構成しているＮＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８が順次にターンオンとなる。したがって、ローカルＸデコーダ部の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４は順次ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に印加され、最後にＷＥＣ信号が印加される。
【００５１】
図２３は単位セルが４−ＮＡＮＤ型である場合を示すものであって、もし、ｎ−ＮＡＮＤ型である場合にはローカルＸデコーダ部はＷＥＣ信号とともにＬＸＤＥＣ１〜ＬＸＤＥＣｎを出力する。そして、第１制御部１８１ａ及び第２コントロール部１８１ｂを構成するＮＭＯＳトランジスタもｎ固構成される。このようなサブ駆動部はグローバルワードラインＧＷＬが活性化されるに従って第１コントロール部１８１ａの最初のトランジスタＴ１がターンオンとなり、第２制御部１８１ｂの最初のトランジスタＴ５をターンオンさせる。
したがって、ローカルＸデコーダ部から出力するＬＸＤＥＣ１信号が最初のワードラインＷＬ１に印加され最初のワードラインＷＬ１が活性化される。
この際、残りのトランジスタは不活性化状態でオフの状態を維持する。
したがって、最初のワードラインＷＬ１が活性化されるに従って、４−ＮＡＮＤセルを構成する最初のトランジスタＴ１がターンオンとなり、強誘電体キャパシタＦＣ１に格納されていたデータはＮＭＯＳトランジスタＴ１を介してビットラインに伝達される。
【００５２】
このように順次に強誘電体キャパシタＦＣに格納されていたデータを読み出しして一時格納場所のレジスタに格納する。
ＮＡＮＤセルのデータを読み出し及び書込みする過程は既に説明しているので、以下省略する。
【００５３】
一方、図２４は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、単位セルとビットライン及びワードラインとの関係を示した。
図２４に図示のように、カラム方向に複数のビットラインＢＬ．．．，＿ｎ，ＢＬ＿ｎ＋１，．．．が配置され、各ビットラインごとに単位セル．．．，Ｃ１１，Ｃ１２，．．．が連結される。
【００５４】
単位セルは前述したように、４−ＮＡＮＤセル（図７）またはマルチ−ＮＡＮＤセル（図１２）より構成されるが、４−ＮＡＮＤセルを基準とする場合、直列に連結された五つのトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５の最初のトランジスタＴ１のソースと五番目のトランジスタＴ５のドレインがビットラインに連結される。もし、マルチ−ＮＡＮＤセルである場合には最初のトランジスタＴ１のドレインと最後のトランジスタＴｎのドレインがビットラインに連結される。
【００５５】
図２５は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、サブ駆動部とセルアレイ部との関係をより詳細に示す。
参考に、図２５は図２１の「Ａ」部分をより詳細に示している。
図２５は単位セルが４−ＮＡＮＤセルより構成された場合を示すものであって、ロー方向にグローバルワードラインＧＷＬ＿ｎが配置され、グローバルワードラインを横切る方向に複数のビットライン．．．，Ｂ／Ｌ＿ｎ−１， Ｂ／Ｌ＿ｎが配置される。そして、各ビットラインに相応して４−ＮＡＮＤセル．．．，ＭＣ＿ｎ−１，ＭＣ＿ｎが連結され、グローバルワードラインＧＷＬ＿ｎにはサブ駆動部ＳＤが連結される。
図面に示すように、読み出しモードでは不活性化状態を維持して、書込みモードが始まると活性化状態に変わるＷＥＣ信号は、ローカルＸデコーダ部からＬＸＤＥＣ１〜ＬＸＤＥＣ４信号とともに出力する。
【００５６】
図２６は本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図であって、図１９の第１ビットライン制御部と第１セルアレイ部を中心により詳細に示す。
まず、第１ビットライン制御部１６５はセルから読み出ししたデータを一時的に格納する格納場所としてビットライン制御部内のセンスアンプを用いたり、別にレジスタを構成することが可能である。
図面に示すように、第１ビットライン制御部１６５はメインビットラインコントロール部１６５ａと参照制御部１６５ｂとで構成される。セルアレイ部１５３には複数のグローバルビットラインが形成され、グローバルビットラインは再び複数のメイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと一対の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２より構成される。したがって、メイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎはメインビットライン制御部１６５ａと連結され、参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２は参照ビットライン制御部１６５ｂと連結される。
【００５７】
各メイングローバルビットラインごとに本発明によるＮＡＮＤ型不揮発性メモリセルＭＣが連結され、参照グローバルビットラインＢＬＲＧにもＮＡＮＤ型不揮発性メモリセルＲＣが連結される。
未説明符号１５５はローカルＸデコーダ部（図示しない）から出力するＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４信号を順次にワードラインＷＬ１，ＷＬ２，ＷＬ３．ＷＬ４に印加するサブ駆動部からなるワードライン駆動部である。
【００５８】
ビットラインとＮＡＮＤ型メモリセルとの連結関係は既に説明した通りである。
メイングローバルビットライン及び参照グローバルビットラインに連結されるメモリセルＭＣ、ＲＣは４−ＮＡＮＤまたはマルチ−ＮＡＮＤにより実現する。また、参照ビットライン制御部１６５ｂは２本の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が接続されている。
【００５９】
図２７は図２６の構成中ビットライン制御部を中心により詳しく示すものである。
メイングローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してそれぞれメインセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎが連結される。２本の参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２中の１本が参照センスアンプＲＳＡに連結され、参照センスアンプＲＳＡから出力する参照電圧ＣＲＥＦがメインセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎに共通に印加されるようになっている。すなわち、参照センスアンプＲＳＡはそれに接続された参照ビットラインに現れる信号を増幅してメイン．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎへ供給している。
このとき、互いに隣接したメイングローバルビットラインＢＬ．．．，Ｇ＿ｎ−１とＢＬＧ＿ｎの間にはビットラインプレチャージ回路部（ＢＰＣ：Bitline Precharge Circuit ）が配置される。そして、最後のメイングローバルビットラインＢＬＧ＿ｎと参照センスアンプＲＳＡに連結された参照グローバルビットラインＢＬＲＧ＿２との間にもビットラインプレチャージ回路部ＢＰＣが配置される。
【００６０】
参照センスアンプＲＳＡに連結されない一つの参照グローバルビットラインＢＬＲＧ＿１には一定の電圧（ＣＶＯＬ）が印加される。ビットラインプレチャージ回路部ＢＰＣは、後で説明するが、隣接したグローバルビットラインを一定のレベルにプレチャージさせる役割をする。
【００６１】
以上は、本発明の第１実施形態によるＮＡＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強誘電体メモリ装置を説明した。
図２８は、本発明の第２実施形態による不揮発性強誘電体メモリ装置を説明するためのセルアレイ部の構成図である。
セルアレイ部は複数のサブセルアレイ部より構成されるが、図２８は一つのサブセルアレイ部のみを示す。したがって、図２８のような構成はセルアレイ部内に反復的に構成される。
【００６２】
本発明の第１実施形態ではグローバルビットラインに直接複数個のＮＡＮＤ型単位セルが連結されている。しかし、本発明の第２実施形態ではスイッチング素子を構成して複数個のＮＡＮＤ型単位セル中一つのみを選択的にグローバルビットラインと連結する。これのために、本発明の第２実施形態ではグローバルビットラインＢＬＧとともにローカルビットラインＢＬＬの概念を導入する。
すなわち、本発明の第２実施形態によるローカルビットラインは本発明の第１実施形態ではグローバルビットラインに当たる。
【００６３】
本発明の第２実施形態によるセルアレイ部は、図２８に示すにように、互いに一定の間隔をおいて形成されたグローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと、各グローバルビットラインに相応して同一の方向に形成されたローカルビットラインＢＬ．．．，Ｌ＿ｎ−１， ＢＬＬ＿ｎと、各ローカルビットラインに連結された複数個のＮＡＮＤ型単位セルＭＣと、ローカルビットラインＢＬ．．．，Ｌ＿ｎ−１， ＢＬＬ＿の先端とそのグローバルビットラインＢＬ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎの間に形成されたスイッチング素子ＳＷとを含む。
【００６４】
ここで、読み出しモードの場合、ローカルビットラインに連結された複数個のセルＭＣの中一つのセルが選択され、そのセルのデータがスイッチング素子ＳＷを介してグローバルビットラインに伝達される。グローバルビットラインに伝達されたデータはビットライン制御部のセンスアンプによりセンシング及び増幅する。
【００６５】
図２９は本発明の第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置の構成図である。
図面に示すように、本発明の第１実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置とはセルアレイ部の構成面で違いがある。
本発明の第２実施形態による不揮発性強誘電体のメモリ装置は、図２９に示すように、グローバルＸデコーダ部（図示しない）と、セルアレイ部１５３と、セルアレイ部１５３の下に位置したビットライン制御部１６５と、セルアレイ部１５３の右側に形成されたワードライン駆動部１５５と、ワードライン駆動部１５５の下に位置したローカルＸデコーダ部１６１とを含む。
【００６６】
以下、このように構成された本発明の第２実施形態による不揮発性強誘電体メモリ装置をより詳細に説明する。
すなわち、複数のメイングローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎ及び参照グローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が形成され、グローバルビットラインはビットライン制御部１６５に連結される。
ビットライン制御部１６５もまたメインビットライン制御部１６５ａと参照ビットライン制御部１６５ｂとで構成される。
メインビットライン制御部１６５ａはそれぞれのメイングローバルビットラインに対応してセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎを備え、隣接したビットライン間のプレチャージのためのビットラインプレチャージ制御部ＢＰＣを備える。
【００６７】
また、参照ビットライン制御部１６５ｂは二つの参照グローバルビットライン中一つの参照グローバルビットラインＢＬＲＧ＿２に連結される参照センスアンプＲＳＡを含む。
ワードライン駆動部１５５はグローバルＸデコーダ部（図示しない）から出力するグローバルワードラインＧＷＬ信号により、ローカルＸデコーダ部１６１の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４をワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に伝達する。
【００６８】
図２８に示すように、各グローバルビットラインＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎが配置される。ローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎには複数個の単位セルＭＣが連結され、ローカルビットライン．．．，ＢＬＬ＿ｎ−１，ＢＬＬ＿ｎの終端点にはスイッチング素子ＳＷが構成されそのグローバルビットラインと電気的なスイッチングを担当する。
【００６９】
前述したように、セルアレイ部は複数個のサブセルアレイ部より構成されるが、そのうち二つ以上が同時に活性化されることはなく、一つのサブセルアレイ部のみ活性化される。しかし、活性化された一つのサブセルアレイ部内に構成される複数個のローカルビットラインは同時に活性化されることがある。したがって、ロー方向に複数個のセルを同時に読み出し及び書込みすることができる。
【００７０】
一方、図３０は本発明の第１実施形態及び第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ装置のビットラインプレチャージ回路部をより詳しく示すものである。
図３０に示すように、複数のグローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎと、各グローバルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎの間に構成されたビットライン等化スイッチ部ＢＥＱＳＷと、ビットラインプレチャージレベル供給部（図示しない）から出力する信号ＢＥＱＬＥＶをそれぞれのグローバルビットライン．．．，ＢＬＧ＿ｎ−１， ＢＬＧ＿ｎにスイッチングする複数個のビットラインプレチャージスイッチ部ＢＰＣＳＷとを含む。
ここで、ビットライン等化スイッチ部ＢＥＱＳＷやビットラインプレチャージスイッチ部ＢＰＣＳＷはＮＭＯＳトランジスタを含む。
したがって、ビットラインプレチャージレベル供給部（図示しない）から出力する信号のレベルは、ＮＭＯＳトランジスタのしきい電圧と同一であるか多少大きい。
【００７１】
結果的にビットラインプレチャージレベル供給部の出力信号ＢＥＱＬＥＶはビットラインプレチャージスイッチ部ＢＰＣＳＷを介してそのグローバルビットラインのレベルをプレチャージさせる。そして、ビットライン等化スイッチ部ＢＥＱＳＷはスイッチ制御信号によってターンオンとなり、隣接した二つのグローバルビットラインを同一レベルにイクオーライジングさせる。
【００７２】
図３１は本発明の第１実施形態及び第２実施形態に共通に使用されるセンスアンプをより詳細に示すものである。
図３１に図示のセンスアンプはメインセンスアンプと参照センスアンプとも同一構成で使用される。
まず、図２０の構成では、図１９の構成を繰り返して配置することで、ビットライン制御部が二つのセルアレイ部の間に配置される。したがって、ビットライン制御部を構成しているセンスアンプは上側のセルアレイ部と下側のセルアレイ部のデータをすべてセンシングできるように配置することが効率的なレイアウト面で望ましい。すなわち、上側のセルアレイ部と下側のセルアレイ部が一つのビットライン制御部を共有するように構成する。
【００７３】
図面でＢＬＧＴは上部のセルアレイ部と連結されるメイングローバルビットラインであり、ＢＬＧＢは下部のセルアレイ部と連結されるメイングローバルビットラインを示す。そして、ＣＲＥＦは上部の参照セルと連結される参照グローバルビットラインであり、ＣＲＥＦＢは下部の参照セルと連結される参照グローバルビットラインを示す。
【００７４】
その構成を見ると、ソースがＢＬＧＴ及びＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲートは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通に連結された第２ＮＭＯＳトランジスタＭＮ２と、第１ＮＭＯＳトランジスタＭＮ１を介して入るＢＬＧＴまたはＢＬＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ３と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣＲＥＦ及びＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトランジスタＭＮ４と、ソースがそれぞれ電源端Ｖｃｃに連結され、ドレインは第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそれぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトランジスタのドレインは第２ＰＭＯＳトランジスタのゲートに連結され、第２ＰＭＯＳトランジスタのドレインは第１ＰＭＯＳトランジスタのゲートに連結される）と、センスアンプ等化器信号ＳＡＥＱによって第１ＮＭＯＳトランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端をイクオーライジングさせる第３ＰＭＯＳトランジスタＭＰ３とを含む。
【００７５】
ここで、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＴの間に第５ＮＭＯＳトランジスタＭＮ５が構成され、第１ＮＭＯＳトランジスタＭＮ１のソースとＢＬＧＢの間に第６ＮＭＯＳトランジスタＭＮ６がさらに構成される。
【００７６】
また、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソースとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８がさらに構成される。 そして、カラム選択信号ＣＯＬＳＥＬによってデータバスとセンスアンプの出力端を選択的にスイッチングする第９ＮＭＯＳトランジスタＭＮ９と、データバーバスとセンスアンプの出力端をスイッチングする第１０ＮＭＯＳトランジスタＭＮ１０とがさらに構成される。
【００７７】
ここで、第５ＮＭＯＳトランジスタＭＮ５はセンスアンプとＢＬＧＴ間にスイッチングを担当し、第６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬＧＢ間のスイッチングを担当する。そして、第７ＮＭＯＳトランジスタＭＮ７はセンスアンプとＣＲＥＦ間にスイッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８はセンスアンプとＣＲＥＦＢ間のスイッチングを担当する。
【００７８】
このように構成されたセンスアンプの動作を説明する。
以下で説明するセンスアンプの動作は上側のセルアレイ部に格納されたデータをセンシングする場合に当たる。
すなわち、図３１に示すように、第５ＮＭＯＳトランジスタＭＮ５を活性化させる活性化信号ＢＳＥＬと第７ＮＭＯＳトランジスタＭＮ７を活性化させる活性化信号ＲＳＥＬによって第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７が活性化されると、第６，第８ＮＭＯＳトランジスタＭＮ６，ＭＮ８は不活性化状態となる。
【００７９】
逆に、第６，第８ＮＭＯＳトランジスタＭＮ６，ＭＮ８が活性されると、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７は不活性化状態となる。
センスアンプが初期の増幅期間にはカラム選択信号ＣＯＬＳＥＬによって不活性化され、外部のデータバスとセンスアンプの内部のノードは断絶される。
このとき、センスアンプを活性化するために、センスアンプ等化器信号ＳＡＥＱによってノードＳＮ３とノードＳＮ４を等電位とする。
【００８０】
最初、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を維持している。後にノードＳＮ３とノードＳＮ４が等電位となると、セルアレイ部のデータは上側のグローバルビットラインＢＬＧＴに伝達される。そして、第５ＮＭＯＳトランジスタＭＮ５を介してノードＳＮ１に伝達される。参照電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯＳトランジスタＭＮ７を介してノードＳＮ２に伝達される。セルアレイ部のデータと参照電圧ががそれぞれノードＳＮ１とＳＮ２に十分伝達されてからは、センスアンプの参照電圧を接地電圧に遷移させる。
【００８１】
これによって、ノードＳＮ１とノードＳＮ２の間の電圧差は第３ＮＭＯＳトランジスタＭＮ３のゲート電圧と第４ＮＭＯＳトランジスタＭＮ４のゲート電圧との差を誘導するので、結局、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４に流れる電流も差が生じる。また、この状態で増幅が始まり、増幅電圧はノードＳＮ３とＳＮ４との電圧差として表れる。
【００８２】
ノードＳＮ３とＳＮ４に誘起されるそれぞれの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２によって再び増幅する。
第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２で十分増幅した後、第５，第７ＮＭＯＳトランジスタＭＮ５，ＭＮ７を不活性化させる。また、第１，第２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させ、ノードＳＮ３，ＳＮ４の増幅電圧を再びＳＮ１とＳＮ２にフィードバックして増幅を維持する。この際、フィードバックループが完成すると、第９，第１０ＮＭＯＳトランジスタＭＮ９，ＭＮ１０を活性化させ外部のデータバース及びデータバーバスとセンスアンプとのデータ伝達が行われるようにする。
【００８３】
また、第５ＮＭＯＳトランジスタＭＮ５を再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達させ、セルアレイ部にフィードバックして再格納できるようにする。このようなセンスアンプによれば、第３ＮＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４は第１増幅部２５１を構成し、第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は第２増幅部２５３を構成する。ここで、符号ＳＥＮはセンスアンプ活性化信号であってローアクティブ信号であり、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２を活性化させる信号であってハイアクティブ信号である。
【００８４】
一方、図３２のように、データバスと連結されるセンスアンプの出力端にＳＲＡＭセルよりなるレジスタ２７０を配置することが可能であるが、これはＮＡＮＤ型不揮発性メモリセルから読み出ししたデータを一時的に格納するための格納場所として用いられる。したがって、レジスタに格納されたデータは書込みモード及び再格納モードで不揮発性メモリセルに再格納される。
もちろん、図３１のように、レジスタを構成せずにデータの格納場所としてセンスアンプを用いることも可能である。
【００８５】
これらの実施形態においては、参照セルはカラム方向に構成されている。したがって、カラム方向に形成される参照セルアレイのそれぞれのセルは、それらのワードラインに接続されたセルの数だけ選択されればよく、その後のワードラインに連結されるセルの選択時には、そのワードラインに接続された参照セルだけを選択される。したがって、参照セルがロー方向に形成されていた従来技術に比べて、参照セルが選択される数は著しく減少する。
【００８６】
【発明の効果】
以上で詳述したように、本発明のＮＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置は次のような効果がある。
第一に、参照セルの一回アクセス時、メインセルも一回アクセスされるので、参照セルとメインセルのアクセスされる数は同一である。
したがって、メインセルに比べて参照セルが過度にアクセスされる従来の技術とは異なって、参照セルによる誘導電圧とメインセルによる誘導電圧を同一に維持させ、素子の寿命を延長させることができる。
第二に、セル製造時、キャパシタ下部電極を基板のＮ+ 不純物領域に使用し、基板の両側のＮ+ 不純物領域にのみビットラインコンタクトが形成されるので、セルトランジスタごとにビットラインとコンタクトしていた従来に比べ、ビットラインコンタクトの数を減少させられる。
したがって、素子の面積を最小化できるので、レイアウトの面積を最小化して高集積化を実現することができる。
【図面の簡単な説明】
【図１】 一般的なＮＡＮＤ型ＤＲＡＭセルの構成図である。
【図２】 一般的な強誘電体のヒステリシスループを示す特性図である。
【図３】 従来の不揮発性メモリ装置による単位セルの構成図である。
【図４】 従来の不揮発性強誘電体メモリ装置を駆動するための駆動回路である。
【図５】 従来の技術による強誘電体メモリ素子の書込みモードの動作を示すタイミング図である。
【図６】 従来の技術による強誘電体メモリ素子の読み出しモードの動作を示すタイミング図である。
【図７】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルによる単位セルである。
【図８】 図７によるレイアウト図である。
【図９】 図８のＩ−Ｉ線の構造断面図である。
【図１０】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
【図１１】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第１実施形態を説明するための工程断面図である。
【図１２】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
【図１３】 本発明のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法による第２実施形態を説明するための工程断面図である。
【図１４】 本発明によるマルチ-ＮＡＮＤ型基本セルの構成図である。
【図１５】 本発明によるＮＡＮＤ不揮発性強誘電体メモリセルの基本動作メカニズムを説明するためのブロックダイアグラム。
【図１６】 図１４のようなメカニズムで動作する読み出し及び書込みモードによるタイミング図である。
【図１７】 本発明による強誘電体キャパシタにロジック″１″を処理するための基本的な読み出し／書込み動作メカニズムを説明するための図面である。
【図１８】 本発明による強誘電体キャパシタにロジック″０″を処理するための基本読み出し／書込み動作メカニズムを詳細に説明するための図面である。
【図１９】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の構成図である。
【図２０】 図１９を繰り返して構成する場合の不揮発性強誘電体メモリ装置の構成図である。
【図２１】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２２】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２３】 図２２に図示のサブ駆動部の詳細構成図である。
【図２４】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２５】 図２１の「Ａ」部分に対する詳細図である。
【図２６】 本発明の第１実施形態による不揮発性強誘電体メモリ装置の部分的詳細図である。
【図２７】 図２６のビットライン制御部を中心により詳細に示す図面である。
【図２８】 本発明の第２実施形態による不揮発性強誘電体メモリ装置を説明するためのセルアレイ部の構成図である。
【図２９】 本発明の第２実施形態による不揮発性強誘電体メモリ装置の構成図である。
【図３０】 本発明の第１実施形態及び第２実施形態による不揮発性強誘電体メモリ装置のビットラインプリーチャージ回路部をより詳細に示す図面である。
【図３１】 本発明の第１実施形態及び第２実施形態に共通に使用されるセンスアンプをより詳細に示す図面である。
【図３２】 読み出ししたデータの一時的格納場所として、センスアンプの出力端に構成されたレジスタを用いる場合を説明するための図面である。
【符号の説明】
８１：第１導電型半導体基板
８５ａ〜８５ｄ：キャパシタの第１電極
８７ａ〜８７ｆ：ソース及びドレイン領域
８９：強誘電体膜
９０ａ〜９０ｄ：キャパシタの第２電極
９４ａ〜９４ｄ：プラグ
９６：ビットラインコンタクト
９７：ビットライン
１５１：グローバルＸデコーダ部
１５３，１５９：第１，第２セルアレイ部
１５５，１５７：第１，第２ワードライン駆動部
１６５ａ：メインビットライン制御部
１６１，１６３：第１，第２ローカルＸデコーダ部
１６５ｂ：参照ビットライン制御部
１６５，１６７：第１，第２ビットライン制御部
Claims (32)
- 直列に形成されたＮ（Ｎは２以上の自然数）個のトランジスタ；
前記Ｎ個のトランジスタ中最初のトランジスタの入力端とＮ番目トランジスタの出力端とが連結されるビットライン；
前記Ｎ番目のトランジスタを除いた各トランジスタのゲートごとに連結されたワードライン；
前記Ｎ番目のトランジスタのゲートに連結され、書込みまたは再格納モードでのみこのＮ番目のトランジスタを活性化させる書込許可（ＷＥＣ）信号が印加されるＷＥＣ信号ライン；
前記各ワードラインとそのトランジスタの出力端との間に形成された強誘電体キャパシタ
を含むことを特徴とするＮＡＮＤ型不揮発性強誘電体メモリセル。 - 前記ＷＥＣ信号ラインに前記書込許可（ＷＥＣ）信号を印加して前記Ｎ番目のトランジスタを活性化させる前記書込みまたは再格納モードでは、１から（Ｎ−１）番目の前記トランジスタを順に不活性化させた後に、前記Ｎ番目のトランジスタを不活性化させることにより、前記強誘電体キャパシタにデータを格納することを特徴とする請求項１記載のＮＡＮＤ型不揮発性強誘電体メモリセル。
- 第１導電型の半導体基板；
前記半導体基板の表面内に一定の間隔をおいて形成されるｎ（ｎは２以上の自然数）個のソース及びドレイン領域である不純物領域；
前記不純物領域の間の前記基板上に形成されたワードライン；
前記ワードライン中（ｎ−１）番目のワードライン以外のワードライン上にバリアメタルを介在して形成された強誘電体キャパシタの第１電極；
前記第１電極の上部及び側面に形成された強誘電体膜；
前記強誘電体膜上に形成された強誘電体キャパシタの第２電極；
前記ｎ個の不純物領域のうち最初及びｎ番目の不純物領域を除いた残りの不純物領域と前記残りの不純物領域にそれぞれ隣接した前記第２電極とを電気的に連結したプラグ；
前記プラグを含む基板上に絶縁層を間において形成され、前記最初及びｎ番目の不純物領域と電気的に連結されるビットライン
を含み、
前記（ｎ−１）番目のワードラインは、書込みモードまたは再格納モードでのみ書込許可（ＷＥＣ）信号を印加するＷＥＣ電極として使用されることを特徴とするＮＡＮＤ型不揮発性強誘電体メモリセル。 - 前記ＷＥＣ電極は二つまたはそれ以上のワードラインごとに一つずつ構成されることを特徴とする請求項３記載のＮＡＮＤ型不揮発性強誘電体メモリセル。
- 前記各ワードライン及び前記ＷＥＣ電極は絶縁膜によって前記基板と絶縁されることを特徴とする請求項３記載のＮＡＮＤ型不揮発性強誘電体メモリセル。
- 前記書込みモードまたは再格納モードでは、１から（ｎ−２）番目の前記ワードラインに対して順に不活性化信号を印加させた後に、（ｎ−１）番目のワードラインである前記ＷＥＣ電極に不活性化信号を印加することにより、前記強誘電体キャパシタにデータを格納することを特徴とする請求項３記載のＮＡＮＤ型不揮発性強誘電体メモリセル。
- 第１導電型半導体基板；
前記基板上に強誘電体膜を介在して形成されたＮ（Ｎは２以上の自然数）個のワードライン；
前記ワードライン中Ｎ番目のワードライン以外のワードラインの縁部の下部基板内に形成されたキャパシタの第１電極；
前記ワードライン両側の基板内に形成される（Ｎ＋１）個のソース及びドレイン領域である不純物領域；
前記不純物領域のうち最初及び（Ｎ＋１）番目の不純物領域と電気的に連結されるビットラインを含み、
前記第１電極は、前記不純物領域に接し、
前記Ｎ番目のワードラインは、書込みモードまたは再格納モード時にのみ書込許可（ＷＥＣ）信号を印加するＷＥＣ電極として使用されることを特徴とするＮＡＮＤ型不揮発性強誘電体メモリセル。 - 前記キャパシタの第１電極の上部に形成されたワードラインはキャパシタの第２電極としても使用されることを特徴とする請求項７記載のＮＡＮＤ型不揮発性強誘電体メモリセル。
- （１）第１導電型半導体基板上に一定の間隔をおいてＮ（Ｎは２以上の自然数）個のワードラインを形成する工程；
（２）前記ワードライン中Ｎ番目のワードライン以外のワードライン上にバリアメタルを介在して、強誘電体キャパシタの第１電極を形成する工程；
（３）前記第１電極の両側の前記基板内に第２導電型のソース及びドレイン領域をである（Ｎ＋１）個の不純物領域を形成する工程；
（４）前記第１電極の上部及び側面に強誘電体膜を形成する工程；
（５）前記強誘電体膜上にキャパシタの第２電極を形成する工程；
（６）前記（Ｎ＋１）個の不純物領域のうち最初及び（Ｎ＋１）番目の不純物領域を除いた残りの不純物領域と前記残りの不純物領域にそれぞれ隣接した第２電極とを電気的に連結するプラグを形成する工程；
（７）前記プラグを含む基板上に、絶縁層を間において前記最初及び（Ｎ＋１）番目の不純物領域と電気的に連結されるようにビットラインを形成する工程を含み、
前記Ｎ番目のワードラインは、書込みモードまたは再格納モード時にのみ書込許可（ＷＥＣ）信号を印加するＷＥＣ電極として使用されることを特徴とするＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 前記ワードライン及び第１電極を形成する工程は、
（１０−１）前記第１導電型の半導体基板上にゲート絶縁膜を形成する工程と；
（１０−２）前記ゲート絶縁膜上にワードライン物質層を形成する工程と；
（１０−３）前記ワードライン物質層上にバリアメタル層を形成する工程と；
（１０−４）前記バリアメタル層上にキャパシタ電極物質層を形成する工程と；
（１０−５）前記キャパシタ電極物質層、前記バリアメタル層、前記ワードライン物質層、ゲート絶縁膜を選択的に除去して、前記ゲート絶縁膜により基板と絶縁されるワードライン及び前記ワードラインとの間にバリアメタルが介在された第１電極を形成する工程とを含むことを特徴とする請求項９記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 前記（１０−５）ステップ後、前記バリアメタル層の側面が露出されるまで前記ワードラインとワードラインとの間を絶縁物質で満たす工程をさらに含むことを特徴とする請求項１０記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。
- （１）第１導電型の半導体基板の表面内に一定の間隔をおいてキャパシタの第１電極を形成する工程；
（２）前記半導体基板上に強誘電体膜を介してワードライン及び書込許可（ＷＥＣ）信号を印加するＷＥＣ電極を形成する工程；
（３）前記ワードライン及び前記ＷＥＣ電極をマスクとして前記半導体基板に第２導電型の不純物イオン注入を行った後、熱処理してソース及びドレイン領域をであるｎ（ｎは２以上の自然数）個の不純物領域を形成する工程；
（４）前記不純物領域のうち最初及びｎ番目の不純物領域と電気的に連結されるようにビットラインを形成する工程を含み、
前記第１電極は、それぞれ前記ワードワインの縁部に沿って配置され、
前記ＷＥＣ電極は、（ｎ−１）番目の不純物領域とｎ番目の不純物領域との間に位置することを特徴とするＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 前記キャパシタの第１電極は不純物イオン注入により形成されることを特徴とする請求項１２記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。
- 前記第１電極を形成する工程は、
（１４−１）前記第１導電型の半導体基板上にフォトレジストを塗布する工程と
（１４−２）前記一定の間隔で基板が露出されるように前記フォトレジストをパターニングする工程と；
（１４−３）パターニングされたフォトレジストをマスクとして用いた不純物イオン注入を行った後、熱処理して前記基板の表面内に一定の間隔を持つ第１電極を形成する工程と
を含むことを特徴とする請求項１３記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 前記ワードライン及び前記ＷＥＣ電極を形成する工程は、
前記第１電極が形成された基板上に強誘電体膜を形成する工程と；
前記強誘電体膜上にワードライン物質層を形成する工程と；
前記ワードライン物質層をパターニングしてワードライン及びＷＥＣ電極を形成する工程
を含むことを特徴とする請求項１２記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 前記強誘電体膜を形成する前に、前記強誘電体膜が基板に拡散することを防ぐための拡散防止膜を形成する工程をさらに含むことを特徴とする請求項１４記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。
- 前記強誘電体膜を形成した後、前記強誘電体膜が前記ワードライン物質層に拡散することを防止するための拡散防止膜を形成する工程をさらに含むことを特徴とする請求項１４記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法。
- 複数本のグローバルワードラインを制御するグローバルＸデコーダ部；
隣接するトランジスタのドレイン領域とソース領域とが共通の不純物領域で構成され、直列に連結されたＮ（Ｎは２以上の自然数）個のトランジスタと、
前記トランジスタ中最初のトランジスタのソース及びＮ番目のトランジスタのドレインに連結されたビットラインと、
Ｎ番目のトランジスタのゲートに連結される書込許可（ＷＥＣ）信号ラインと、
前記Ｎ番目のトランジスタ以外のトランジスタのゲートに連結されるワードラインと、
前記Ｎ番目のトランジスタを除いた各トランジスタのドレインとそのワードラインとの間に連結される強誘電体キャパシタとからなる複数個のＮＡＮＤ型不揮発性強誘電体セルより構成されたセルアレイ部と；
前記セルアレイ部から選択された任意のセルから読み出ししたデータを一時的に格納して、書込み及び再格納時に出力するビットライン制御部と；
前記ワードラインを活性化させる活性化信号及び前記書込許可（ＷＥＣ）信号を出力するローカルＸデコーダ部と；
前記ローカルＸデコーダ部から出力されるワードライン活性化信号を最初のトランジスタから順次に印加し、書込みモードでのみ前記書込許可（ＷＥＣ）信号を印加するワードライン駆動部と
を含むことを特徴とするＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記セルアレイ部は、
ロー方向に形成された複数個のグローバルワードラインと、
前記グローバルワードラインと交差する方向に形成された複数個のメイングローバルビットライン及び少なくとも一対の参照グローバルビットラインと、
前記各グローバルワードラインと交差する各グローバルビットラインごとに連結されるＮＡＮＤ型不揮発性強誘電体セルと
を含むことを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記セルアレイ部は、
ロー方向に形成された複数個のグローバルワードラインと、
前記グロバールワードラインを横切る方向に形成された複数個のグローバルビットラインと、
前記各グローバルビットラインに相応して同一の方向に形成されたローカルビットラインと、
前記各ローカルビットラインに並列に連結された複数個のＮＡＮＤ型不揮発性強誘電体メモリセルと、
前記ローカルビットラインの先端に形成され、前記複数個のＮＡＮＤ型不揮発性強誘電体メモリセルのデータをそのグローバルビットラインにスイッチングするスイッチング素子と
を含むことを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記ワードライン駆動部は前記各グローバルワードラインごとに連結されるサブ駆動部からなることを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記サブ駆動部は、前記グローバルワードラインに直列に連結されたＮ個のトランジスタより構成された第１制御部；
前記各トランジスタの出力端にゲートが連結され、ソースが前記ローカルＸディコーダ部と連結され、前記第１制御部の制御によって前記ワードライン活性化信号を順次に出力するＮ個のトランジスタより構成された第２制御部；
前記ローカルＸデコーダ部から出力される前記書込許可（ＷＥＣ）信号を書込み及び再格納モードでのみ前記書込許可（ＷＥＣ）信号ラインに伝達するトランジスタ
を含むことを特徴とする請求項２１記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記ビットライン制御部は、
前記一対の参照グローバルビットラインのうち、１ビットラインを介して印加される信号をセンシングして、参照電圧を出力する参照センスアンプより構成される参照ビットライン制御部；
前記参照ビットライン制御部の一側に形成され、前記メイングローバルビットラインごとに連結され、前記参照電圧を受けてそのグローバルビットラインを介して印加される信号をセンシングする複数個のメインセンスアンプより構成されるメインビットライン制御部
から構成されることを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記参照グローバルビットラインのうち、前記参照センスアンプと連結されてない残りの一つの参照グローバルビットラインには一定の電圧が印加されることを特徴とする請求項２３記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記ビットライン制御部は隣接したビットラインを同一レベルにプレチャージさせるプレチャージ回路部をさらに備えることを特徴とする請求項２３記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- ビットライン制御部は、列（カラム）方向に隣接する前記セルアレイ部を共有することを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記メインセンスアンプは、
カラム方向に隣接するセルアレイ部に構成されたグローバルビットラインにソースが連結された第１ＮＭＯＳトランジスタと、
カラム方向に隣接する前記セルアレイ部に構成された参照グローバルビットラインにソースが連結され、ゲートは前記第１ＮＭＯＳトランジスタのゲートに共通連結された第２ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタを介して入力される信号電圧を増幅する第３ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタを介して入力される基準電圧を増幅する第４ＮＭＯＳトランジスタと、
ソースがそれぞれ電源端に連結され、ドレインは第１ＮＭＯＳトランジスタの出力端と第２ＮＭＯＳトランジスタの出力端にそれぞれ連結される第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタと、
センスアンプ等化器信号によって前記第１ＮＭＯＳトランジスタの出力端の電位と前記第２ＮＭＯＳトランジスタの出力端の電位を等電位とする第３ＰＭＯＳトランジスタと
を含むことを特徴とする請求項２３記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 前記第１ＰＭＯＳトランジスタのドレインは第２ＰＭＯＳトランジスタのゲートに連結され、前記第２ＰＭＯＳトランジスタのドレインは前記第１ＰＭＯＳトランジスタのゲートに連結されることを特徴とする請求項２７記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記第１ＮＭＯＳトランジスタのソースと前記上部のセルアレイ部に構成されたグローバルビットラインとの間に第５ＮＭＯＳトランジスタがさらに構成され、前記第１ＮＭＯＳトランジスタのソースと前記下部のセルアレイ部に構成されたグローバルビットラインとの間に第６ＮＭＯＳトランジスタがさらに構成され、前記第２ＮＭＯＳトランジスタのソースと前記上部のセルアレイ部に構成された参照グローバルビットラインとの間に第７ＮＭＯＳトランジスタが構成され、前記第２ＮＭＯＳトランジスタのソースと前記下部のセルアレイ部に構成された参照グローバルビットラインの間に第８ＮＭＯＳトランジスタがさらに構成されることを特徴とする請求項２７記載のＮＡＮＤ型不揮発性強誘電体メモリ措置。
- 前記メインセンスアンプの出力端にはカラム選択信号によってデータバスと選択的にスイッチングする第９ＮＭＯＳトランジスタと、データバーバスと選択的にスイッチングする第１０ＮＭＯＳトランジスタとがさらに構成されることを特徴とする請求項２７記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記ＮＡＮＤ型不揮発性強誘電体セルのデータを読み出しして、前記メインセンスアンプに一時的に格納することを特徴とする請求項１８記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
- 前記データバスと前記第９ＮＭＯＳトランジスタとの間にレジスタを構成して、前記読み出ししたデータを一時格納することを特徴とする請求項３０記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049741A KR100281127B1 (ko) | 1998-11-19 | 1998-11-19 | Nand형 비휘발성 강유전체 메모리 셀 및 그를 이용한 비휘발성 강유전체 메모리 장치 |
| KR49741/1998 | 1998-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000208726A JP2000208726A (ja) | 2000-07-28 |
| JP4787392B2 true JP4787392B2 (ja) | 2011-10-05 |
Family
ID=19559009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32974699A Expired - Fee Related JP4787392B2 (ja) | 1998-11-19 | 1999-11-19 | Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6459118B1 (ja) |
| JP (1) | JP4787392B2 (ja) |
| KR (1) | KR100281127B1 (ja) |
| DE (2) | DE19964480B4 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10003812B4 (de) * | 1999-01-30 | 2006-11-02 | Hyundai Electronics Industries Co., Ltd., Ichon | Schaltung zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers |
| KR100340074B1 (ko) | 1999-12-28 | 2002-06-12 | 박종섭 | 넓은 액티브영역 상부에 위치한 강유전체 커패시터를 갖는강유전체 기억소자 |
| US6735107B1 (en) * | 2000-07-11 | 2004-05-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having ferroelectric capacitors |
| EP1187140A3 (en) * | 2000-09-05 | 2002-09-11 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| KR100861790B1 (ko) * | 2002-01-30 | 2008-10-08 | 매그나칩 반도체 유한회사 | 폴디드 비트라인 구조를 갖는 평판 디램 셀 |
| US6867997B2 (en) * | 2002-03-27 | 2005-03-15 | Texas Instruments Incorporated | Series feram cell array |
| KR100516692B1 (ko) * | 2003-03-21 | 2005-09-22 | 주식회사 하이닉스반도체 | 타이밍 레퍼런스 제어 기능을 갖는 불휘발성 강유전체메모리 장치 및 그 제어 방법 |
| US20040208062A1 (en) * | 2003-04-16 | 2004-10-21 | Wen-Ying Wen | Nonvolatile memory cell array |
| KR100576483B1 (ko) * | 2003-11-03 | 2006-05-10 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| US7071115B2 (en) * | 2004-02-04 | 2006-07-04 | Promos Technologies Inc. | Use of multiple etching steps to reduce lateral etch undercut |
| JP2005340356A (ja) * | 2004-05-25 | 2005-12-08 | Hitachi Ltd | 半導体記憶装置 |
| KR100562646B1 (ko) * | 2004-12-22 | 2006-03-20 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| WO2006106572A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置 |
| US7489546B2 (en) * | 2005-12-20 | 2009-02-10 | Micron Technology, Inc. | NAND architecture memory devices and operation |
| KR101547328B1 (ko) | 2009-09-25 | 2015-08-25 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 동작 방법 |
| US10229727B1 (en) | 2018-03-13 | 2019-03-12 | Micron Technology, Inc. | Apparatus and method for controlling erasing data in ferroelectric memory cells |
| US11764255B2 (en) * | 2021-04-28 | 2023-09-19 | National Central University | Memory circuit, memory device and operation method thereof |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4873664A (en) | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US5400275A (en) * | 1990-06-08 | 1995-03-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using ferroelectric capacitor and having only one sense amplifier selected |
| US5303182A (en) * | 1991-11-08 | 1994-04-12 | Rohm Co., Ltd. | Nonvolatile semiconductor memory utilizing a ferroelectric film |
| JP3207227B2 (ja) * | 1991-11-08 | 2001-09-10 | ローム株式会社 | 不揮発性半導体記憶装置 |
| JP3302726B2 (ja) * | 1992-07-31 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
| US5585300A (en) * | 1994-08-01 | 1996-12-17 | Texas Instruments Incorporated | Method of making conductive amorphous-nitride barrier layer for high-dielectric-constant material electrodes |
| JP3279453B2 (ja) * | 1995-03-20 | 2002-04-30 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| KR0164373B1 (ko) * | 1995-03-31 | 1999-02-01 | 김광호 | 이동국간 통화로 설정방법 |
| US5680344A (en) | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| DE19724449B4 (de) * | 1996-06-10 | 2004-04-22 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleiterspeichereinrichtung |
| KR100268888B1 (ko) * | 1998-05-15 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리 소자 |
| KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
-
1998
- 1998-11-19 KR KR1019980049741A patent/KR100281127B1/ko not_active IP Right Cessation
-
1999
- 1999-11-04 US US09/433,358 patent/US6459118B1/en not_active Expired - Lifetime
- 1999-11-15 DE DE19964480A patent/DE19964480B4/de not_active Expired - Fee Related
- 1999-11-15 DE DE19954845A patent/DE19954845B4/de not_active Expired - Fee Related
- 1999-11-19 JP JP32974699A patent/JP4787392B2/ja not_active Expired - Fee Related
-
2002
- 2002-08-20 US US10/223,601 patent/US6717840B2/en not_active Expired - Lifetime
-
2003
- 2003-12-31 US US10/747,944 patent/US6900064B2/en not_active Expired - Lifetime
-
2005
- 2005-03-03 US US11/070,304 patent/US6969617B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20050141259A1 (en) | 2005-06-30 |
| KR100281127B1 (ko) | 2001-03-02 |
| DE19954845A1 (de) | 2000-05-31 |
| US6717840B2 (en) | 2004-04-06 |
| US6969617B2 (en) | 2005-11-29 |
| US20020190304A1 (en) | 2002-12-19 |
| US20040152217A1 (en) | 2004-08-05 |
| DE19964480B4 (de) | 2008-08-28 |
| DE19954845B4 (de) | 2006-10-12 |
| JP2000208726A (ja) | 2000-07-28 |
| US6900064B2 (en) | 2005-05-31 |
| KR20000033071A (ko) | 2000-06-15 |
| US6459118B1 (en) | 2002-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4787392B2 (ja) | Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 | |
| US5675547A (en) | One time programmable read only memory programmed by destruction of insulating layer | |
| JP3935807B2 (ja) | 不揮発性強誘電体メモリ及びその駆動方法 | |
| JP3753331B2 (ja) | 強誘電体メモリ装置 | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| JP2003151265A (ja) | 不揮発性強誘電体メモリ装置並びにその駆動方法 | |
| JP2006190395A (ja) | 半導体メモリ | |
| JP4004103B2 (ja) | マスクｒｏｍ | |
| JP4460783B2 (ja) | 不揮発性強誘電体メモリ装置並びにそれによる駆動方法 | |
| JP4109465B2 (ja) | 強誘電体ランダムアクセスメモリ装置のデータ感知方法 | |
| JP4624530B2 (ja) | 不揮発性強誘電体メモリのセルブロック構造 | |
| JP3971536B2 (ja) | 強誘電体メモリ装置 | |
| US6055175A (en) | Nonvolatile ferroelectric memory | |
| US6623989B2 (en) | Nonvolatile ferroelectric memory and method for fabricating the same | |
| JP4139660B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| JP4553453B2 (ja) | 不揮発性強誘電体メモリ装置 | |
| JP4511001B2 (ja) | 不揮発性強誘電体メモリ装置及びその製造方法 | |
| US6927438B2 (en) | Nonvolatile ferroelectric memory device and method for fabricating the same | |
| JP2005050495A (ja) | 不揮発性強誘電体メモリ装置 | |
| JP2001135085A (ja) | 強誘電体メモリ装置およびセンスアンプの起動タイミング設定方法 | |
| JP2003297074A (ja) | 強誘電体メモリ装置 | |
| JPH11149778A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091201 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110715 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |