JP3935807B2 - 不揮発性強誘電体メモリ及びその駆動方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリに関し、特に不揮発性強誘電体メモリ及びその駆動方法に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭはＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ、ａ状態）を維持していることが分かるであろう。不揮発性強誘電体メモリセルは前記ｄ、ａ状態をそれぞれ１、０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリを添付の図面に基づいて説明する。
図２は一般的な不揮発性強誘電体メモリの単位セル構成図である。
図２に示すように、一方向に形成されるビットライン（Ｂ／Ｌ）と、そのビットラインと交差する方向に形成されるワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートライン（Ｐ／Ｌ）と、ゲートがワードラインに連結され、ソースはビットラインに連結されるトランジスタ（Ｔ１）と、２端子中第１端子はトランジスタ（Ｔ１）のドレインに連結され、第２端子はプレートライン（Ｐ／Ｌ）に連結される強誘電体キャパシタ（ＦＣ１）とで構成されている。
【０００５】
このような不揮発性強誘電体メモリ素子のデータ入／出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、図３ａに示すように、外部から印加されるチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタ（Ｔ１）が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号ＷＥＢｐａｄに同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加すると、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシタにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合は増幅されロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このように、センスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
次に、サブビットラインとメインビットラインとを備えた従来の不揮発性強誘電体メモリセルアレイについて説明する。
【００１２】
従来の不揮発性強誘電体メモリセルアレイは、図示しないが、各サブセルアレイブロックを通して複数のメインビットラインが配置される。そして、各サブセルアレイブロック内には、各メインビットラインに対応してサブビットラインが構成されている。
すなわち、各サブビットラインとメインビットラインとの間にはスイッチング素子（ＳＷ１、ＳＷ２，．．．．ＳＷｎ）が設けられ、スイッチング素子によってサブビットラインとメインビットラインとが電気的に連結されている。
【００１３】
図４は一つのサブセルアレイブロックをより詳細に示すものである。
図４に示すように、各サブセルアレイブロックは複数の行と列方向にセルが構成されている。
そして、ワードライン（ＷＬ）とプレートライン（ＰＬ）とが一対を成す複数のワードライン対が繰り返して構成される。そして、ワードライン対（ＷＬ＜０＞，ＰＬ＜０＞，．．．．，ＷＬ＜６３＞，ＰＬ＜６３＞）と交差する方向に複数のメインビットラインが形成される。
図示の例は６４行の構造を例として示している。
【００１４】
セルは１行中では１列おきにそれぞれ配置されており、１列中にも１行おきにそれぞれ配置されている。
したがって、一つのワードラインとプレートラインとが活性化されると、奇数のサブビットライン、或いは偶数のサブビットラインと連結されたセルのみが選択される。このようなセルアレイを折り返し型ビットラインセルアレイといい、これは、メインビットラインを中心にセルアレイを折り返すと仮定するとき、各セルが重ならない構造を意味する。
【００１５】
すなわち、ワードライン（ＷＬ）とプレートライン（ＰＬ）、そして、サブビットラインの間に単位セルが構成され、サブビットラインの終端にはスイッチング素子（ＳＷ１，ＳＷ２，…）が配置され、サブビットラインとメインビットラインとの連結を制御する。
そして、単位セルは各一つのトランジスタと一つの強誘電体キャパシタとから構成され、各トランジスタのゲートはワードラインに連結され、強誘電体キャパシタの一方の端子は対応するトランジスタのドレイン（又はソース）と連結され、他方の端子は対応するプレートラインに連結されている。
【００１６】
以下、上記のように構成された不揮発性強誘電体メモリセルアレイにおける強誘電体キャパシタと、サブビットラインと、メインビットラインの構造について簡略に説明する。
【００１７】
図５に示すように、シリコン基板２５１の一領域にゲート電極２５２が形成されており、ゲート電極２５２両側のシリコン基板２５１にソース２５３ａとドレイン２５３ｂが形成されており、コンタクトプラグ２５６とコンタクトパッド２５７を介してドレイン２５３ｂと接続されたサブビットライン２５８が形成されている。サブビットライン２５８は一定の方向に配置されている。２５４，２５５（説明せず）は第１，第２層間絶縁膜である。
【００１８】
そして、サブビットライン２５８上に第３層間絶縁膜２５９が形成されており、ソース２５３ａが露出されるように第１，第２，第３層間絶縁膜２５４，２５５及びサブビットライン２５８に形成されたコンタクトホール内にキャパシタコンタクトプラグ２６０が形成されている。
第３層間絶縁膜２５９の上にキャパシタコンタクトプラグ２６０と接するように一定のパターンとされたキャパシタの下部電極２６１が配置され、その上に強誘電体膜２６２とキャパシタ上部電極２６３とが積層されて形成されている。
第３層間絶縁膜２５９の上にはさらに第４層間絶縁膜２６４と第５層間絶縁膜２６５が形成され、その上にプレートライン２６７がゲート２５２の方向に延びるように配置されている。その上にそれらを絶縁するように第６層間絶縁膜が２６８形成されている。
そして、この第６層間絶縁膜２６８の上に、強誘電体キャパシタと隔離されて図示しないスイッチング素子の制御によってサブビットラインと連結されるようにメインビットライン２６９が形成されている。
【００１９】
上記のように、サブビットラインは強誘電体キャパシタの下側に配置され、メインビットラインは強誘電体キャパシタの上側に配置される。
【００２０】
【発明が解決しようとする課題】
しかしながら、かかる従来の不揮発性強誘電体メモリセルアレイは、強誘電体キャパシタを備えたセルを低電圧で安定的に動作させるに限界があるという問題がある。また、プリチャージ区間にロジック「１」とロジック「０」データの書込み動作を共に行わなければならないので、プリチャージタイムを減らすのに限界があった。
【００２１】
そこで、本発明は、上記のような問題を解決するために成されたもので、特に、ビットラインのキャパシタンスを減少させて、チップ動作速度を改善させることができる強誘電体メモリを提供することが目的である。
本発明の他の目的は、セルフブースト動作によって低電圧でも動作することができるチップを構成することにある。
本発明のさらに他の目的は、アクティブ区間でも書込み動作を行うことにより、プリチャージタイムを減らすことができる強誘電体メモリの駆動方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリは、それぞれ複数の単位セルを含むサブセルアレイブロックを備えた上部及び下部セルアレイブロックと、前記サブセルアレイブロックに列単位で対応して、一方向に構成された複数のメインビットラインと、前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、前記上部と下部セルアレイブロックの間に構成され、前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプブロックと、前記サブセルアレイブロックに対応して前記サブビットラインと前記メインビットラインの連結可否を制御し、前記サブビットラインがセルフブースト動作によってプルアップされることを制御し、前記サブビットラインを選択的にプルダウンさせるようにそれぞれ前記サブビットラインと垂直方向に直交して配列されたサブビットライン第１スイッチ信号（ＳＢＳＷ１）印加ラインと、サブビットライン第２スイッチ信号（ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、前記サブセルアレイブロック内に列方向に対応して前記ＳＢＳＷ１印加ラインの制御を受けて動作する第１スイッチング素子と、前記サブセルアレイブロック内に列方向に対応して前記ＳＢＳＷ２印加ラインの制御を受けて、前記ＳＢＰＵ印加ラインの信号を前記サブビットラインに選択的に伝達する第２スイッチング素子と、前記サブセルアレイブロック内に列方向に対応して前記ＳＢＰＤ印加ラインの制御を受けて、前記サブビットラインを選択的にプルダウンさせる第３スイッチング素子とを含むことを特徴とする。
【００２３】
上記のような構成を有する本発明の不揮発性強誘電体メモリの駆動方法は、サブビットライン第１スイッチング信号（ＳＢＳＷ１）印加ライン、サブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ライン、サブビットラインプルアップ信号（ＳＢＰＵ）印加ライン、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインによって選択されたサブビットラインを活性化させ、セルフブースト動作によりプルアップ／プルダウンさせる強誘電体メモリの駆動方法において、連続する活性化区間をｔ１，ｔ２，ｔ３，ｔ４，ｔ５区間に分け、プリチャージ区間をｔ０，ｔ６に区分すると、前記ｔ０区間の間に前記ＳＢＰＤに第１ハイレベルＶＣＣの電圧を印加して、サブビットライン（ＳＢＬ）とＭＢＬを「ロー」レベルにプルダウンさせる段階と、前記ｔ１区間の間に前記ＳＢＰＤに「ロー」レベルの電圧を印加する段階と、ワードライン（ＷＬ）はｔ２，ｔ３，ｔ４区間の間、プレートライン（ＰＬ）はｔ２，ｔ３区間の間に第１ハイレベルの電圧（ＶＣＣ）より大きな第２ハイレベルの電圧（ＶＰＰ）を印加し、ｔ２，ｔ３区間の間に前記ＳＢＳＷ１印加ラインに第１ハイレベルの電圧（ＶＣＣ）を印加して、サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を介してセルデータをセンスアンプへ伝達させる段階と、前記ｔ４区間の間にＳＢＳＷ２印加ラインに第２ハイレベルの電圧（ＶＰＰ）を印加し、前記プレートライン（ＰＬ）に「ロー」レベルに遷移させ、ｔ５区間の間に前記ＳＢＰＵ印加ラインに第２ハイレベルの電圧（ＶＰＰ）を印加して、前記ＳＢＳＷ２とＷＬを前記第２ハイレベルより大きい第３ハイレベルの電圧でセルフブーストさせ、強誘電体キャパシタにロジック「１」のデータを書き込む段階と、前記ｔ６区間の間に前記ワードラインとプレートラインを第２ハイレベルに遷移させ、前記ＳＢＳＷ１印加ラインに第１ハイレベルの電圧を印加して、強誘電体キャパシタにロジック「０」のデータを書き込む段階とを備えることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を添付の図面に沿って詳細に説明する。
【００２５】
強誘電体メモリでビットライン抵抗とビットラインキャパシタンスが大きい場合には、Ｃｂ／Ｃｓ（Ｃｂ：ビットラインキャパシタンス，Ｃｓ：セル電荷）比率が増加して、セルアレイサイズが大きくなる。この場合、セルアレイ効率が低下してチップサイズが大きくなる。
本発明はこのようにチップサイズが拡大することを防止し、安定的なＣｂ／Ｃｓを確保し、チップ動作速度を改善するためのものである。
【００２６】
また、ＢＬＰＵ信号印加ラインの「ハイ」電圧をＶＣＣ以上に昇圧した電圧を使用することにより、低電圧動作モードでセルに使用する電圧を高め、１．０Ｖ以下の低電圧動作を可能とさせたものである。
そして、書込み動作時にプリチャージタイムを減らすために、アクティブ区間にロジック「１」やロジック「０」のデータを書き込む。
【００２７】
上記のような目的を達成するための本発明の実施形態によるセルアレイは、ビットライン及びセルの配列に従って、階層的な折り返し型ビットラインと、階層的なオープンビットラインセルアレイとに分けることができ、その全体的なセルアレイについて以下に説明する。
【００２８】
階層的な折り返し型ビットラインセルアレイは、セルアレイをビットラインを中心に折り返す時、ビットラインとワードラインに接続されたセルが互いに重ならないようにずらして配列されたものを意味する。
そして、階層的なオープンビットラインセルアレイは、セルアレイをビットラインを中心に折り返した時、ビットラインとワードラインに接続されたセルが互いに重なるように配列されたものを意味する。
【００２９】
まず、階層的な折り返し型ビットラインから構成された本発明の第１実施形態によるセルアレイについて説明する。
【００３０】
図６に示すように、大きく上部セルアレイブロック６０と下部セルアレイブロック６１とに分けて構成され、その上下のセルアレイブロック６０，６１の間にセンスアンプ６２が２ビットライン当たり一つずつ配列されている。
この際、ビットラインはメインビットラインを意味し、図６には示していないが、一つのメインビットラインに対応してサブセルアレイごとにサブビットラインが備えられている。
【００３１】
また、図６には示していないが、メインビットラインとサブビットラインとの連結を制御し、各セルの強誘電体キャパシタへ伝達される電圧を制御するためのスイッチング制御ブロック７１，７２（図７）が更に備えられている。
そして、各ビットラインの両端にはそれぞれ列スイッチブロック６３，６４が連結されており、列スイッチブロック６３，６４にそれぞれデータバス（ｉｏ＜ｍ＞，．．．．．，ｉｏ＜ｎ＞）が連結されている。
【００３２】
そして、図６には示していないが、上部セルアレイブロック６０と下部セルアレイブロック６１のそれぞれのデータバス（ｉｏ＜ｍ＞，．．．，ｉｏ＜ｎ＞）は全体のセルアレイブロックのメイン増幅器に連結される。
そして、上下のセルアレイブロック６０，６１はそれぞれ複数のサブセルアレイブロック（６５_０〜６５_ｎ）（６６_０〜６６ｎ）を含む。
そして、それぞれの上下のセルアレイブロック６０，６１に対応して参照セルアレイブロック６７，６８が構成されている。
【００３３】
参照セルアレイブロック６７は上部セルアレイブロック６０と、これに対応する列スイッチブロック６３との間に配置される。そして、参照セルアレイブロック６８は下部セルアレイブロック６１と、これに対応する列スイッチブロック６４との間に配置されている。
【００３４】
上記のように階層的な折り返し型ビットラインとして構成された複数のサブセルアレイブロックの単位サブセルアレイブロックの詳細な構成について以下に説明する。
【００３５】
図６と図７に示すように、本実施形態セルアレイは、一方向に配列された複数のメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）があり、それらのメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と同方向に配列されたサブビットライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）が各サブセルアレイ内に単位セルと連結されるように設けられている。
そして、メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と直交するように配列されたワードライン／プレートライン対（（Ｗ／Ｌ＜０＞，Ｐ／Ｌ＜０＞，．．．．，（Ｗ／Ｌ＜ｎ＞，Ｐ／Ｌ＜ｎ＞））がある。
【００３６】
図６は各サブセルアレイを６４行と６４列とで構成した場合を例として示すもので、各サブセルアレイブロックには複数の行と複数の列方向に複数のセルが構成されている。
【００３７】
前記で各行のセルは１列おきに配置されており、各列のセルも１行おきに配置されている。したがって、一つのワードラインと一つのプレートラインとが活性化されると、奇数番目のビットラインかそれとも偶数番目のビットラインかそのいずれかと連結されたセルのみが選択され、選択されない偶数／奇数ビットラインは参照ラインとして使用される。
【００３８】
そして、本実施形態アレイはさらに、ワードライン／プレートライン対（（Ｗ／Ｌ＜０＞，Ｐ／Ｌ＜０＞），．．．．，（Ｗ／Ｌ＜ｎ＞，Ｐ／Ｌ＜ｎ＞））と同じ方向に構成されるサブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、第１，第２サブビットラインスイッチ信号（ＳＢＳＷ１，ＳＢＳＷ２）印加ラインとが設けられている。
本実施形態アレイは、これらのラインからの信号によって制御され、一つのメインビットラインと一つのサブビットラインとに対応して構成され、選択されたセルがメインビットラインと連結されるか、それともサブビットラインと連結されるかの可否を制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック（７１，７２，… ）を含んでいる。スイッチング制御ブロック７１はそれぞれ第１，２，３スイッチングトランジスタ（ＳＴ１，ＳＴ２，ＳＴ３）から構成されている。
【００３９】
第１スイッチングトランジスタ（ＳＴ１）はゲートがＳＢＳＷ１印加ラインに連結され、一方の電極と他方の電極がそれぞれメインビットラインとサブビットラインとに連結される。
第２スイッチングトランジスタ（ＳＴ２）はゲートがＳＢＳＷ２印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極はＳＢＰＵ印加ラインに連結される。
第３スイッチングトランジスタ（ＳＴ３）はゲートがＳＢＰＤ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極は接地電圧（ＶＳＳ）端に連結される。
【００４０】
次に、本発明の第２実施形態によるセルアレイについて説明する。
本発明の第２実施形態は階層的なオープンビットラインセルアレイから構成されており、その構成は以下の通りである。
【００４１】
図８に示すように、上部セルアレイブロック８０と下部セルアレイブロック８１とに分けて構成され、前記上下のセルアレイブロック８０，８１の間にセンスアンプ８２が各ビットライン当たり一つずつ連結されるように配置されている。各ビットラインの両端には列スイッチブロック８３，８４が連結され、データバス（ｉｏ＜ｍ＞，．．．．．．ｉｏ＜ｎ＞）（図示せず）と連結されている。
そして、上部セルアレイブロック８０と下部セルアレイブロック８１のそれぞれのデータバス（ｉｏ＜ｍ＞，．．．．．．，ｉｏ＜ｎ＞）は全体のセルアレイブロックの一方の端部に位置したメイン増幅器（図示せず）に連結されている。上下のセルアレイブロック８０，８１はそれぞれ複数のサブセルアレイブロック（８５_０〜８５_ｎ）（８６_０ 〜８６_ｎ）を含む。
【００４２】
参照セルアレイブロック８７，８８が上下のセルアレイブロック８０，８１にそれぞれ対応させて設けられている。参照セルアレイブロック８７は上部セルアレイブロック８０とこれに対応する列スイッチブロック８３との間に構成され、参照セルアレイブロック８８は下部セルアレイブロック８１とこれに対応する列スイッチブロック８４との間に構成されている。
【００４３】
以下、上記のように構成された複数のサブセルアレイブロックのうち、単位サブセルアレイブロックの詳細な構成について説明する。
【００４４】
図８と図９に示すように、本実施形態セルアレイは、一方向に配列された複数のメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）があり、各サブセルアレイ内で単位セルと連結されるようにメインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）と同方向に配列されたサブビットライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）が各セルアレイ内にある。
そして、前記メインビットライン（ＭＢＬ＜０＞，ＭＢＬ＜１＞，…，ＭＢＬ＜ｎ＞）とサブビットライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，…，ＳＢＬ＜ｎ＞）とに直交するように配列されたワードライン／プレートライン対（（ＷＬ＜０＞，ＰＬ＜０＞），．．．，（ＷＬ＜ｎ＞，ＰＬ＜ｎ＞））がある。
【００４５】
図８は各サブセルアレイが６４行と６４列とから構成された例を示すもので、各サブセルアレイブロックは、複数の行と複数の列方向に複数のセルが構成されている。
各行のセルは１列毎にそれぞれ配置されており、各列のセルも１行毎にそれぞれ配置されている。
【００４６】
さらに本実施形態は、ワードライン／プレートライン対（（ＷＬ＜０＞，ＰＬ＜０＞，．．．．，（ＷＬ＜ｎ＞，ＰＬ＜ｎ＞））と同方向に構成されるサブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、第１，第２サブビットラインスイッチ信号（ＳＢＳＷ１，ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインとを用意している。
【００４７】
これらのＳＢＰＤ，ＳＢＳＷ１，ＳＢＳＷ２、ＳＢＰＵ印加ラインからの制御を受け、一つのメインビットラインと一つのサブビットラインとに対応して構成され、選択されたセルがメインビットラインと連結されるか、それともサブビットラインと連結されるかの可否を制御し、選択されたセルの強誘電体へ伝達される電圧を制御するスイッチング制御ブロック（９１，９２，… ）を備えている。そのスイッチング制御ブロックはそれぞれ第１，２，３スイッチングトランジスタ（ＳＴ１，ＳＴ２，ＳＴ３）から構成される。
【００４８】
第１スイッチングトランジスタ（ＳＴ１）はゲートがＳＢＳＷ１印加ラインに連結され、一方の電極と他方の電極とがそれぞれメインビットラインとサブビットラインとに連結される。
第２スイッチングトランジスタ（ＳＴ２）はゲートがＳＢＳＷ２印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極はＳＢＰＵ印加ラインに連結される。
第３スイッチングトランジスタ（ＳＴ３）はゲートがＳＢＰＤ印加ラインに連結され、一方の電極はサブビットラインに連結され、他方の電極は接地電圧（ＶＳＳ）端に連結される。
【００４９】
複数のサブビットライン（ＳＢＬ）は、一回の動作時に一つのサブビットライン（ＳＢＬ）が選択されてメインビットラインに連結されるようになっている。
すなわち、１本のメインビットラインに連結された複数のサブビットラインの何れか一つを選択するためのＳＢＳＷ１信号の中一つのみを活性化させて、何れか一つのサブビットラインを選択する。
これにより、ビットラインにかかるロードを一つのサブビットラインのロードの水準に減らすことができる。
【００５０】
上記説明したように、オープンビットラインで構成された本発明の第２実施形態によるセルアレイは、図８と図９に示すように、センスアンプがメインビットライン当たり一つずつ連結されており、各サブセルアレイブロックのセルが各ワードラインとプレートライン対とサブビットラインに一つずつ形成されていることを除いては本発明の第１実施形態の構成と同様である。
【００５１】
本発明の第１，第２実施形態によるセルアレイで参照セルアレイブロックは、図１０に示すように、単位セルブロック１０１内に一方向に構成される複数のビットライン（ＢＬ１，ＢＬ２，ＢＬ３，．．．．，ＢＬｎ）と、そのビットラインに垂直な方向に構成される一つの参照ワードライン（ＲＥＦ_Ｗ／Ｌ）１０３と、その参照ワードライン（ＲＥＦ_Ｗ／Ｌ）と同方向に構成される参照プレートライン（ＲＥＦ_Ｐ／Ｌ）１０２と、第１電極が参照プレートライン（ＲＥＦ_Ｐ／Ｌ）１０２に連結され、第２電極が参照セルのストレージノード（ＳＮ）に連結されて互いに並列に構成される複数の参照キャパシタ（ＦＣ１，ＦＣ２，ＦＣ３，．．．．ＦＣｎ）と、ゲートに参照セル等価コントロール信号（ＲＥＦ_ＥＱ）が印加され、一方の電極は接地端子（ＧＮＤ）に、他方の電極はストレージノード（ＳＮ）に連結されるＮＭＯＳトランジスタ（Ｔ２）とから構成されるレベル初期化部１０４と、それぞれのビットラインに対応して一方の電極が連結され、他方の電極は参照キャパシタのストレージノード（ＳＮ）に連結され、ゲートが参照ワードライン（ＲＥＦ_Ｗ／Ｌ）に共通に連結される複数のＮＭＯＳトランジスタ（Ｔ１−１，Ｔ１−２，Ｔ１−３，Ｔ１−４，．．．．，Ｔ１−ｎ）から構成されたスイッチングブロックを備えている。
【００５２】
そして、図示していないが、本発明の階層的な折り返し型ビットラインと階層的なオープンビットラインの構造を有する強誘電体メモリで、サブセルアレイブロックと、それに隣接するサブセルアレイブロックとの間にワードライン（ＷＬ）を駆動するために、ワードラインドライバを更に設けることができる。
【００５３】
以下、上記のような構成を有する本発明の動作について説明する。
【００５４】
セル動作の一サイクルは、アクティブ区間とプリチャージ区間とに分けることができ、アクティブ区間はチップ選択信号が「ロー」レベルの時であり、プリチャージ区間はチップ選択信号が「ハイ」レベルの時である。
一般に、プリチャージ区間の間にロジック「０」と「１」のデータを書き込むが、本発明ではロジック「０」又は「１」のいずれかのデータの書込みをアクティブ区間で行うことにより、プリチャージタイムを減少させるようにしたものである。
【００５５】
また、強誘電体キャパシタの特性上回路電圧が１Ｖの時よりは２Ｖの時が安定であるが、本発明は外部では１Ｖの電圧を加えても強誘電体キャパシタへ伝達される回路電圧は２Ｖとなるようにして、低電圧でも安定的に動作させることにより、電力消耗を減らすことができたものである。
【００５６】
以下、本発明はアクティブ区間でロジック「１」のデータを書込みし、プリチャージ区間でロジック「０」のデータを書き込む動作を説明する。
【００５７】
全体の動作タイミングをｔ０〜ｔ７に分けて説明する。ｔ０，ｔ６，ｔ７はプリチャージ区間であり、ｔ１〜ｔ５は連続するアクティブ区間である。
まず、ｔ０はアクティブ区間前のプリチャージ区間であり、サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を０Ｖにするために、サブビットラインプルダウン（ＳＢＰＤ）印加ラインに「ＶＣＣ」を印加する。
このとき、ワードライン（ＷＬ）とプレートライン（ＰＬ）とサブビットライン第１，第２スイッチ信号（ＳＢＳＷ１，ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、センスアンプイネーブル信号（ＳＥＮ）印加ラインには「０Ｖ」電圧を印加する。
【００５８】
ｔ１はアクティブ区間が始まる区間であり、チップイネーブル信号（ＣＳＢ）がローになり、ＳＢＰＤ印加ラインには「０Ｖ」電圧を印加する。
そして、ｔ２区間にはＷＬとＰＬにはＶＰＰ電圧を印加し、ＳＢＳＷ１印加ラインにはＶＣＣを印加する。このとき、ＶＰＰは２ＶＣＣの値である。ＳＢＳＷ１にＶＣＣを印加することにより、ＳＢＬとＭＢＬとが互いに連結されて、セルのデータがＳＢＬとＭＢＬを介してセンスアンプへ伝達される。
ｔ３区間ではＷＬとＰＬは「ＶＰＰ」を維持し、ＳＢＳＷ１印加ラインはセンスアンプが動作を始まる時まで「ＶＣＣ」電圧を維持して、ＳＥＮに「ＶＣＣ」電圧を伝達させ、センスアンプを動作させる。ＳＢＳＷ１印加ラインに「ＶＣＣ」電圧を印加することで、ＳＢＬとＭＢＬを接続し、セルのデータをセンスアンプに伝達させる。
【００５９】
その後、ｔ４区間ではＷＬは「ＶＰＰ」を維持し、ＰＬは「ＶＰＰ」から「０Ｖ」に遷移させ、ＳＢＳＷ１も「ＶＣＣ」から「０Ｖ」に遷移させ、ＳＢＳＷ２は「０Ｖ」から「ＶＰＰ」に遷移させる。このように、ＳＢＳＷ２をｔ４区間で予め「ＶＰＰ」に遷移させる理由は、アクティブ区間の中ｔ５区間にワードライン（ＷＬ）とＳＢＳＷ２を２ＶＰＰにセルフブーストさせて、強誘電体キャパシタにロジック「１」のデータを書き込むためである。
【００６０】
次に、ｔ５は読み出し時に破壊されたデータを復旧するためにアクティブ区間にロジック「１」のデータを書き込むための区間であり、ｔ４区間でＳＢＳＷ２が「ＶＰＰ」であり、ＳＢＰＵが「０Ｖ」であり、ＳＢＬがフロートされている状態であった時、ＳＢＰＵを「ＶＰＰ」に遷移させると、ＳＢＬは「ＶＰＰ」に遷移し、ＳＢＳＷ２とＷＬは２ＶＰＰにセルフブーストされる。
これにより、ＳＢＬの「ＶＰＰ」信号を受けた選択されたセルの強誘電体キャパシタにはＶＰＰが伝達される。
【００６１】
ｔ６はプリチャージ動作が始まる区間であり、ロジック「０」のデータを書き込む。このとき、ＷＬとＰＬは「ＶＰＰ」、ＳＢＳＷ１は「ＶＣＣ」、ＳＢＳＷ２とＳＢＰＤは「０Ｖ」、ＳＢＰＵは「ＶＰＰ」を維持させる。
このような信号によって第１スイッチトランジスタ（ＳＴ１）はターンオンされ、センスアンプに格納されていたロジック「０」のデータがＳＢＬを介してセルの強誘電体キャパシタへ伝達される。
【００６２】
そして、ｔ７区間はｔ０区間のように、アクティブ動作前と同じ状態を維持する。
【００６３】
上記のようにプリチャージ区間で行われたロジック「１」とロジック「０」のデータの書込み動作の中、ロジック「１」のデータの書込み動作をアクティブ区間で行うことにより、プリチャージタイムを短縮させることができる。
また、セルの強誘電体キャパシタにＶＰＰを伝達するために行われるセルフブースト動作は図１２と図１３の回路構成に示してある。
【００６４】
図１２は第１，第２コントロール信号（ＣＯＮ１，ＣＯＮ２）に従ってＶＰＰを発生させる回路及びその動作に関するもので、図１２に示すように、ＣＯＮ１信号を他端に入力されるＮＭＯＳキャパシタと、ＮＭＯＳキャパシタの他端（ゲート入力端）と接地電圧端（ＶＳＳ）との間に構成され、ＣＯＮ２信号を受けて駆動するＣＭＯＳトランジスタと、電源電圧端（ＶＣＣ）と出力端との間に構成され、ＣＭＯＳトランジスタの出力端の信号を入力されて出力信号を決定するＰＭＯＳトランジスタとから構成されている。
【００６５】
図１２の動作は、ＣＯＮ１に０Ｖが印加され、ＣＯＮ２にＶＣＣが印加されると、出力端（ＶＰＰ）にはＶＣＣが出力され、ＣＯＮ１にＶＣＣが印加され、ＣＯＮ２に０Ｖが印加されると、出力端（ＶＰＰ）にはＶＰＰが出力される。この際、ＶＰＰはＶＣＣの２倍として２ＶＣＣの大きさを示す。
【００６６】
このような原理をセルの強誘電体キャパシタにＶＰＰを格納させる動作に応用すると次の通りである。
【００６７】
図１３に示すように、ＳＢＰＵ印加ラインとＳＢＬが０Ｖで、ＳＢＳＷ２印加ラインがＶＰＰであるとき、ＳＢＰＵにＶＰＰを印加すると、ＳＢＳＷ２はセルフブーストされて２ＶＰＰになる。
前記のようにＳＢＳＷ２が２ＶＰＰにセルフブーストされると、第２スイッチトランジスタ（ＳＴ２）を介してＳＢＬに安定的にＶＰＰが伝達される。
【００６８】
そして、プレートライン（ＰＬ）がＶＰＰで、ＳＢＬが０Ｖで、ワードライン（ＷＬ）がＶＰＰであるときに、プレートラインが０Ｖに遷移し、ＳＢＬがＶＰＰに遷移すると、ワードラインはセルフブーストされて２ＶＰＰ（ＶＰＰ＋α）となる。この際、ＳＢＳＷ２印加ラインとワードライン（ＷＬ）へ伝達される信号を制御するために、ドライバの先端１３０にそれぞれＮＭＯＳトランジスタから構成された第１，第２スイッチ素子が備えられているが、第１，第２スイッチ素子はセルフブースト動作前はターンオンされており、セルフブースト動作が進む時点ではターンオフされている。
【００６９】
このように、セルフブースト動作によってセルトランジスタを介して強誘電体キャパシタにＶＰＰが格納される。
上記のような不揮発性強誘電体メモリセルアレイでサブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）と強誘電体メモリセルを基板に実現する時、ＳＢＬとＭＢＬは全て強誘電体キャパシタの下側に配置されるようにする。
【００７０】
以下、かかる構成を有するＳＢＬとＭＢＬ及び強誘電体キャパシタを含むセルの構成とその製造方法について説明する。
【００７１】
図１４ａ及び図１４ｂに示すように、アクティブ領域とフィールド領域とが形成されたシリコン基板１５０のフィールド領域にフィールド絶縁膜１５１が形成されており、アクティブ領域を横切るように１ライン方向にワードライン（ＷＬ）１５２が形成されている。
そして、図示していないが、ワードライン１５２の下部にはゲート絶縁膜が形成されている。
【００７２】
アクティブ領域のワードライン１５２の両側にソース１５３ａとドレイン１５３ｂが形成されており、それらを覆うように第１層間絶縁膜１５４が形成され、そのドレイン１５３ｂの領域に第１コンタクトホールを有し、そのホール内に第１コンタクトプラグ１５５が形成されている。
そして、第１コンタクトプラグ１５５と接して、これより広い幅を有するように第１層間絶縁膜１５４上にコンタクトパッド１５６が形成されている。
【００７３】
そして、コンタクトパッド１５６の表面部が露出されるように、第１層間絶縁膜１５４上に第２層間絶縁膜１５７が形成されており、コンタクトパッド１５６と接して、ワードライン１５２と直交する方向にサブビットライン１５８が形成されている。
サブビットライン１５８上に第３層間絶縁膜１５９が成膜されており、その膜上にサブビットライン１５８と平行にメインビットライン１６１が形成されている。
【００７４】
そして、メインビットライン１６１上にバリア絶縁膜１６２が形成され、その上にキャパシタが形成されている。キャパシタは下部電極１６４と強誘電体膜１６５と上部電極１６６とがパタニングされて形成される。このキャパの下部電極１６４が第３コンタクトプラグ１６３を介してトランジスタのソース１５３ａに接続されている。すなわち、ワードライン１５２一側のソース１５３ａが露出されるように、バリア絶縁膜１６２と、メインビットライン１６１と、第３層間絶縁膜１５９と、サブビットライン１５８と、第２，第１層間絶縁膜１５７，１５４とが順にエッチングされたコンタクトホールを形成し、そのコンタクトホール内に第３コンタクトプラグ１６３を形成してソース１５３ａと下部電極１６４とを連結する。
【００７５】
上記説明したように、サブビットライン（ＳＢＬ）１５８とメインビットライン（ＭＢＬ）１６１とを共に強誘電体キャパシタの下部に配置させることにより、総ビットラインキャパシタンスとカップリングノイズを減少させることができる。
【００７６】
かかる構成を有するアレイの製造方法について以下図１５，１６に基づいて説明する。まず、図１５ａと図１６ａに示すように、アクティブ領域とフィールド領域とが形成されたＰ型のシリコン基板１５０のフィールド領域にトレンチを形成した後に、酸化膜や窒化膜のような絶縁物質でフィールド絶縁膜１５１を形成する。
アクティブ領域は後にＮＭＯＳトランジスタが形成される領域であり、図１５ａに示すように短冊状に形成する。
【００７７】
次いで、図１５ｂと図１６ｂに示すように、各アクティブ領域に直交するようにシリコン基板１５０上に一方向にワードライン１５２を形成する。その際、図示していないが、ワードライン１５２の下部にゲート絶縁膜が形成される。
そして、図１５ｃと図１６ｃに示すように、ワードライン１５２両側のシリコン基板１５０のアクティブ領域の表面内に高濃度Ｎ型不純物を注入することにより、ソース１５３ａとドレイン１５３ｂを形成する。
【００７８】
次いで、図１５ｄと図１６ｄに示すように、ワードライン１５２を含む全面に第１層間絶縁膜１５４を堆積させた後に、サブビットライン（ＳＢＬ）を形成するために、ドレイン１５３ｂの領域にコンタクトホールを形成し、コンタクトホール内に第１コンタクトプラグ１５５を形成し、第１コンタクトプラグ１５５を含む全面に導電性物質を形成した後に、第１コンタクトプラグ１５５と接するようにパタニングして、コンタクトパッド１５６を形成する。
【００７９】
その後、全面に第２層間絶縁膜１５７を堆積させた後に、コンタクトパッド１５６が露出されるように研磨を行い、第２層間絶縁膜１５７上にワードライン１５２と直交する方向にコンタクトパッド１５６と接するようにサブビットライン１５８を形成する。それからメインビットラインを形成するが、その際、セル領域ではメインビットライン（ＭＢＬ）のみを形成し、周辺領域ではメインビットラインコンタクトホールとメインビットラインとを共に形成する。
【００８０】
すなわち、セル領域では、図１５ｅと図１６ｅに示すように、サブビットライン１５６を含む全面に第３層間絶縁膜１５９を形成し、その第３層間絶縁膜１５９上に導電性物質を成膜した後に、サブビットライン１５８と並ぶ方向にメインビットライン１６１を形成する。
【００８１】
一方、周辺領域では、図１６ｆに示すように、それぞれのソース１５３ａとドレイン１５３ｂにサブビットライン第１コンタクトプラグ１５５を形成し、第１コンタクトプラグ１５５と接して、それより広い幅を有するようにコンタクトパッド１５６を形成する。そして、コンタクトパッド１５６と接するようにそれぞれサブビットライン１５８を形成する。
【００８２】
その後、ソース１５３ａと連結されたサブビットライン１５８上にメインビットラインコンタクトホールを形成し、メインビットラインコンタクトホール内に導電性物質でメインビットライン第２コンタクトプラグ１６０を形成する。
次いで、第２コンタクトプラグ１６０と接するように、第３層間絶縁膜１５９上にサブビットライン１５８と並ぶ一方向にその上部にメインビットライン１６１を形成する。
【００８３】
それから、図１５ｆと図１６ｇに示すように、メインビットライン１６１上にバリア絶縁膜１６２を成膜し、ソース１５３ａが露出されるように、バリア絶縁膜１６２と、メインビットライン１６１と、第３層間絶縁膜１５９と、サブビットライン１５８と、第２，第１層間絶縁膜１５７，１５４とを順にエッチングして、キャパシタプラグ形成用コンタクトホールを形成する。
【００８４】
その後、コンタクトホール内に第３コンタクトプラグ１６３を形成し、第３コンタクトプラグ１６３と接するように、バリア絶縁膜１６２上に第１導電層と強誘電体膜と第２導電層とを順に積層させた後、パタニングして、キャパシタ下部電極１６４と強誘電体膜１６５とキャパシタ上部電極１６５を形成する。このとき、第３コンタクトプラグ１６３を形成する前に、コンタクトホールの側面に絶縁膜で側壁スペーサーを形成する。
上記のような工程によってメインビットライン１６１とサブビットライン１５８とが共に強誘電体キャパシタの下側に配置される。
【００８５】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ装置は次のような効果がある。
【００８６】
第一に、メインビットライン当たり一つのサブビットラインを連結させるようにすることで、ビットラインキャパシタンスを減少させることができる。これにより、ビットラインキャパシタンスを減少させチップ動作速度を改善することができる。
【００８７】
第二に、スイッチ信号のＳＢＳＷ１，ＳＢＳＷ２と、セルフブースト動作を制御するＳＢＰＵと、プルダウン動作を制御するＳＢＰＤを用いることで、低電圧でも動作可能なセルを提供することができる。
【００８８】
第三に、アクティブ区間でロジック「１」やロジック「０」のデータを書き込むことにより、プリチャージタイムを減少させることができる。
【００８９】
第四に、サブビットラインとメインビットラインとを共に強誘電体キャパシタの下側に形成させることにより、総ビットラインキャパシタンスとカップリングノイズを減少させることができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な強誘電体メモリの単位セル構成図である。
【図３】ａ：強誘電体メモリの書込みモードの動作タイミング図である。ｂ：強誘電体メモリの読出しモードの動作タイミング図である。
【図４】折り返し型ビットライン構造のサブセルアレイブロックの回路図である。
【図５】図４の単位セルの構造断面図である。
【図６】本発明の第１実施形態による不揮発性強誘電体メモリのアレイ図である。
【図７】図６のサブセルアレイブロックの詳細回路図である。
【図８】本発明の第２実施形態による不揮発性強誘電体メモリのアレイ図である。
【図９】図８のサブセルアレイブロックの詳細回路図である。
【図１０】図６と図８の参照セルアレイブロックの詳細回路図である。
【図１１】本発明による動作タイミング図である。
【図１２】階層的なビットライン構造でＶＰＰ発生原理を示す回路及びタイミング図である。
【図１３】階層的なビットライン構造でセルフブースト動作を示す回路図である。
【図１４】ａ：本発明による不揮発性強誘電体メモリのアレイ図である。ｂ：本発明による不揮発性強誘電体メモリの単位セルの構造断面図である。
【図１５ａ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１５ｂ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１５ｃ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１５ｄ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１５ｅ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１５ｆ】図１４ａのようなアレイを示すための段階的なアレイ変化図である。
【図１６ａ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図１６ｂ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図１６ｃ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図１６ｄ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図１６ｅ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図１６ｆ】図１４ｂの構造を示すための方法を示す工程断面図である。
【図図１６ｇ】図１４ｂの構造を示すための方法を示す工程断面図である。
【符号の説明】
６０，８０：上部セルアレイブロック
６１，８１：下部セルアレイブロック
６３，６４，８３，８４：列スイッチブロック
６５_０〜６５_ｎ，８５_０〜８５_ｎ：サブセルアレイブロック
６６_０〜６６_ｎ，８６_０〜８６_ｎ：サブセルアレイブロック
６７，６８，８７，８８：参照セルアレイブロック
７１，７２，９１，９２：スイッチング制御ブロック
１０１：単位セルブロック
１０２：参照プレートライン
１０３：参照ワードライン
１０４：レベル初期化部
１３０：ドライバ先端
１５０：シリコン基板
１５１：フィールド絶縁膜
１５２：ワードライン
１５３ａ，１５３ｂ：ソース，ドレイン
１５４：第１層間絶縁膜
１５５：第１コンタクトプラグ
１５６：コンタクトパッド
１５７：第２層間絶縁膜
１５８：サブビットライン
１５９：第３層間絶縁膜
１６０：第２コンタクトプラグ
１６１：メインビットライン
１６２：バリア絶縁膜
１６３：第３コンタクトプラグ
１６４：キャパシタ下部電極
１６５：強誘電体膜
１６６：キャパシタ上部電極

Claims (16)

1. 単位セルを構成する強誘電体キャパシタとサブビットラインとの間の連結可否を制御するトランジスタのゲートに接続され、前記サブビットラインと交差する方向に形成されるワードライン（ＷＬ）を有し、
   前記サブビットラインとメインビットラインの連結を否定して前記ワードライン（ＷＬ）とサブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ラインにハイレベルの電圧を与えた後に、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインから前記サブビットラインへハイレベルを印加することにより、前記ワードライン（ＷＬ）と前記サブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ラインをよりハイレベルにセルフブーストし、前記強誘電体キャパシタにデータを書き込む不揮発性強誘電体メモリにおいて、
   それぞれ複数の単位セルを含むサブセルアレイブロックを備えた上部及び下部セルアレイブロックと、
   前記サブセルアレイブロックに列単位で対応して、一方向に構成された複数のメインビットラインと、
   前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
   前記上部と下部セルアレイブロックの間に構成され、前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプブロックと、
   前記サブセルアレイブロックに対応して前記サブビットラインと前記メインビットラインの連結可否を制御し、前記サブビットラインがプルアップされるのを制御し、前記サブビットラインを選択的にプルダウンさせるようにそれぞれ前記サブビットラインと垂直方向に直交して配列されたサブビットライン第１スイッチング信号（ＳＢＳＷ１）印加ラインと、前記サブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ラインと、前記サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインと、
   前記サブセルアレイブロック内に列方向に対応して前記サブビットライン第１スイッチング信号（ＳＢＳＷ１）印加ラインの制御を受けて動作する第１スイッチング素子と、
   前記サブセルアレイブロック内に列方向に対応して前記サブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ラインの制御を受けて、前記サブビットラインプルアップ（ＳＢＰＵ）印加ラインの信号を前記サブビットラインに選択的に伝達する第２スイッチング素子と、
   前記サブセルアレイブロック内に列方向に対応して前記ＳＢＰＤ印加ラインの制御を受けて、前記サブビットラインを選択的にプルダウンさせる第３スイッチング素子と、
   を含むことを特徴とする不揮発性強誘電体メモリ。
2. 前記第１スイッチング素子はゲートが前記ＳＢＳＷ１印加ラインに連結され、両側の電極が前記メインビットラインと前記サブビットラインとにそれぞれ連結されるトランジスタであることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
3. 前記第２スイッチング素子はゲートが前記ＳＢＳＷ２印加ラインに連結され、両側の電極が前記ＳＢＰＵ印加ラインと前記サブビットラインとにそれぞれ連結されるトランジスタであることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
4. 前記第３スイッチング素子はゲートが前記ＳＢＰＤ印加ラインに連結され、両側の電極がＶＳＳ端子と前記サブビットラインとにそれぞれ連結されるトランジスタであることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
5. 前記サブセルアレイブロックが階層的な折り返し型ビットライン構造であり、セルアレイを前記メインビットラインを中心に折り返すと、前記単位セルが互いに重ならないようにずらして配列されたことを特徴とする請求項１記載の不揮発性強誘電体メモリ。
6. 前記サブセルアレイブロックが階層的なオープンビットライン構造であり、セルアレイを前記メインビットラインを中心に折り返すと、前記単位セルが互いに重なるように配列されたことを特徴とする請求項１記載の不揮発性強誘電体メモリ。
7. 前記センスアンプブロックの一つのセンスアンプは、各二つのメインビットライン当たり一つずつ配置されることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
8. 前記センスアンプブロックの一つのセンスアンプは、一つのメインビットライン当たり一つずつ配置されることを特徴とする請求項１記載の不揮発性強誘電体メモリ。
9. それぞれの単位セルは一方向に形成される前記サブビットラインと、
   前記サブビットラインと交差する方向に形成されるワードラインと、
   前記ワードラインに一定の間隔をおいて前記ワードラインと同方向に形成されるプレートラインと、
   ゲートがワードラインに連結され、ソースが前記サブビットラインに連結されるトランジスタと、
   二つの端子の中第１端子が前記トランジスタのドレインに連結され、第２端子が前記プレートラインに連結される強誘電体キャパシタと、
   を含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ。
10. 前記サブセルアレイブロックとそれに隣接するサブセルアレイブロックとの間に、ワードラインを駆動するために共有されるワードラインドライバを更に含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ。
11. 前記単位セルにおいて前記強誘電体キャパシタは前記サブビットラインと前記メインビットラインの上側に配置されることを特徴とする請求項１又は請求項９記載の不揮発性強誘電体メモリ。
12. 前記階層的な折り返し型ビットライン構造からなるセルアレイで各行のセルは１列おきに配置され、
    各列のセルも１行おきに配置されることを特徴とする請求項５記載の不揮発性強誘電体メモリ。
13. 前記階層的なオープンビットライン構造からなるセルアレイで各行のセルと各列のセルは、各列と各行毎に配置されることを特徴とする請求項６記載の不揮発性強誘電体メモリ。
14. 複数の単位セルを含むサブセルアレイブロックに列単位で対応して、一方向に構成された複数のメインビットラインと、
    前記単位セルの一端子に連結され、前記メインビットラインと同方向に構成された複数のサブビットラインと、
    前記単位セルを構成する強誘電体キャパシタと前記サブビットラインとの間の連結可否を制御するトランジスタのゲートに接続され、前記サブビットラインと交差する方向に形成されるワードライン（ＷＬ）と、
    前記メインビットラインの信号を増幅させるセンスアンプから構成されたセンスアンプブロックと、
    前記サブセルアレイブロックに対応して前記サブビットラインと前記メインビットラインの連結可否を制御し、前記サブビットラインがプルアップされるのを制御し、前記サブビットラインを選択的にプルダウンさせるようにそれぞれ前記サブビットラインと垂直方向に直交して配列されたサブビットライン第１スイッチング信号（ＳＢＳＷ１）印加ラインと、サブビットライン第２スイッチング信号（ＳＢＳＷ２）印加ラインと、サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインと、サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインとを有し、
    前記サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインによって選択された前記サブビットラインを活性化させ、セルフブースト動作によりプルアップ／プルダウンさせる強誘電体メモリの駆動方法において、
    連続する活性化区間をｔ１，ｔ２，ｔ３，ｔ４，ｔ５区間に分け、プリチャージ区間をｔ０，ｔ６に区分すると、
    前記ｔ０区間の間に前記サブビットラインプルダウン信号（ＳＢＰＤ）に第１ハイレベルＶＣＣの電圧を印加して、前記サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を「ロー」レベルにプルダウンさせる段階と、
    前記ｔ１区間の間に前記サブビットラインプルダウン信号（ＳＢＰＤ）印加ラインに「ロー」レベルの電圧を印加する段階と、
    前記ワードライン（ＷＬ）はｔ２，ｔ３，ｔ４区間の間、前記プレートライン（ＰＬ）はｔ２，ｔ３区間の間に、それぞれ第１ハイレベルの電圧（ＶＣＣ）より大きな第２ハイレベルの電圧（ＶＰＰ）を印加し、ｔ２，ｔ３区間の間に前記サブビットライン第１スイッチング信号（ＳＢＳＷ１）印加ラインに第１ハイレベルの電圧（ＶＣＣ）を印加して、前記サブビットライン（ＳＢＬ）とメインビットライン（ＭＢＬ）を介してセルデータをセンスアンプへ伝達させる段階と、
    前記ｔ４区間の間に前記サブビットライン第１スイッチング信号（ＳＢＳＷ２）印加ラインに第２ハイレベルの電圧（ＶＰＰ）を印加し、前記プレートライン（ＰＬ）に「ロー」レベルに遷移させ、ｔ５区間の間に前記サブビットラインプルアップ信号（ＳＢＰＵ）印加ラインに第２ハイレベルの電圧（ＶＰＰ）を印加して、前記サブビットライン第２スイッチング信号ライン（ＳＢＳＷ２）とワードライン（ＷＬ）を前記第２ハイレベルより大きい第３ハイレベルの電圧でセルフブーストさせ、強誘電体キャパシタにロジック「１」のデータを書き込む段階と、
    前記ｔ６区間の間に前記ワードラインとプレートラインを第２ハイレベルに遷移させ、前記ＳＢＳＷ１印加ラインに第１ハイレベルの電圧を印加して、強誘電体キャパシタにロジック「０」のデータを書き込む段階と、
    を備えることを特徴とする不揮発性強誘電体メモリの駆動方法。
15. 前記第２ハイレベルの電圧は第１ハイレベルより２倍大きい電圧であることを特徴とする請求項１４記載の不揮発性強誘電体メモリの駆動方法。
16. セルフブーストされた前記第３ハイレベルの電圧は第２ハイレベルの電圧より２倍大きい電圧であることを特徴とする請求項１４記載の不揮発性強誘電体メモリの駆動方法。

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