KR100268874B1 - Swl 강유전체 메모리 장치 - Google Patents

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Abstract

본 발명은 비휘발성 강유전체 메모리에 관한 것으로, 특히 플레이트 라인(Plate Line)을 사용하지 않은 SWL(Split Word Line) 강유전체 메모리 장치에 관한 것으로, 본 발명의 강유전체 메모리 장치는 복수개의 스플리트 워드 라인과 복수개의 비트 라인을 구비하여 데이터를 저장하기 위한 셀 어레이부(Cell Array)와, 상기 셀 어레이부의 각 스플리트 워드 라인(SWL)을 구동하는 SWL 구동부와, 상기 셀 어레이부의 각 비트 라인의 데이터를 센싱하기 위한 복수개의 센스 엠프 블록과, 상기 각 센스 엠프 블록의 데이터를 출력하고 기록하고자 하는 데이터를 입력하기 위해 각 센스 엠프 블록과 데이터 버스를 인터페이스 시키는 입출력 버스 제어부를 포함하여 구성된 것이다.

Description

ＳＷＬ 강유전체 메모리 장치
본 발명은 비휘발성 강유전체 메모리에 관한 것으로, 특히 플레이트 라인(Plate Line)을 사용하지 않은 SWL(Split Word Line) 강유전체 메모리 장치 및 그의 구동회로에 관한 것이다.
일반적으로 반도체 기억 소자로 가장 많이 사용되는 DRAM(Dynamic Random Access Memory)정도의 데이터 처리 속도를 갖고 전원의 OFF시에도 데이터가 보존되는 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)이 차세대 기억 소자로 주목받고 있다.
FRAM은 DRAM과 같이 기억 소자로 커패시터를 이용하고 있으나, 커패시터의유전체 물질로써 강유전체를 사용하고, 강유전체의 특성인 높은 잔류 분극을 이용하여 전계를 제거해도 데이터가 지워지지 않는 원리를 이용한 기억 소자이다.
도 1a는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이고, 도 1b는 일반적인 강유전체 메모리의 단위 커패시터 구성도이다.
즉, 도 1a의 히스테리시스 루프에서와 같이, 전계에 의해 유기된 분극이 전계를 제거해도 자발 분극의 존재로 인하여 소멸되지 않고 일정량(d,a 상태)을 유지하고 있는 것을 알 수 있다. 이 d,a 상태를 각각 1,0로 대응시켜 기억 소자로 응용한 것이다.
즉, 도 1b에서 노드 1(Node 1)에 양의 전압을 가한 상태가 도 1a에서 c 상태이고, 그 후 전압을 가하지 않은 상태가 d가 되게 된다. 다시 반대로 노드 1에 음의 전압을 가하면 d의 상태에서 f의 상태로 이동하게 된다. 그리고 노드 1에 전압을 가하지 않으면 a의 상태로 되고 다시 노드 1에 양의 전압을 가하면 b의 상태를 거쳐 c의 상태로 된다.
결국, 커패시터 양단에 전압이 없어도 a와 d의 두 안정된 상태로 데이터가 기억되는 것이다. 히스터리시스 루프상 c, d 상태가 논리 값 "1"의 상태이고, a, f 상태가 논리 값 "0"의 상태가 된다.
그리고 커패시터에 저장된 데이터를 읽어내는 방법으로는 d 상태를 파괴시키는 방법을 이용하여 커패시터에 저장된 데이터를 읽어내게 된다.
종래의 기술은 기준 전압 발생기에서 생성된 전압과 메인 셀 어레이(Main Cell Array)에서 발생한 전압을 이용하여 데이터를 읽어내기 위한 센스 엠프(Sense Amplifier)를 이용하는 것이다.
강유전체 기준 셀에는 1 극성과 0극성의 두가지 모드 상태를 이용하여 기준 비트 라인에 기준 전압을 생성하게 된다. 따라서 메인 셀의 비트 라인 전압과 기준 셀의 기준 비트 라인 전압을 센스 엠프가 비교함으로써 메인 셀의 정보를 읽어낼 수 있다.
읽어낸 데이터는 같은 싸이클(Cycle)에서 다시 쓰기(rewrite)하여 파괴된 데이터를 복구하게 된다. 특히 종래 기술에서는 기준 전압을 공급하기 위한 복수개로 구성된 강유전체 셀과 관련된 센스 엠프 회로 기술과 메인 메모리 셀 어레이에 있어서의 메인 셀에 저장된 데이터를 감지하여 증폭하는 센스 엠프와 메인 셀 어레이 회로 기술에 관한 것이다.
복수개의 강유전체 기준 셀 개수는 짝수가 되는데 반은 1극성 상태이고 다른 반은 0극성 상태가 된다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 메모리에 관하여 설명하면 다음과 같다.
이와 같은 FRAM은 단위 셀이 하나의 트랜지스터와 하나의 커패시터로 구성되는 1T/1C FRAM과 두 개의 트랜지스터와 두 개의 커패시터로 구성되는 2T/2C FRAM이 있다.
도 2는 종래의 1T/1C 강유전체 메모리 셀 어레이 구성도이다.
종래의 1T/1C FRAM의 단위 셀 구조는 DRAM과 유사하게 하나의 트랜지스터와 하나의 커패시터로 구성된 1T/1C이다.
즉, 일정 간격을 갖고 일 방향으로 복수개의 워드 라인(W/L)이 형성되고, 각 워드 라인(W/L) 사이에는 워드 라인과 평행하게 복수개의 플레이트 라인(Plate Line, P/L)이 형성되며, 상기 각 워드 라인(W/L) 및 플레이트 라인(P/L)과 수직한 방향으로 일정한 간격을 갖고 복수개의 비트 라인(B1 … Bn)이 형성된다. 그리고 단위 메모리 셀을 구성하는 하나의 트랜지스터의 게이트 전극은 워드 라인(W/L)에 연결되고 상기 트랜지스터의 소오스 전극은 인접한 비트 라인(B/L)에 연결되며 트트랜지스터의 드레인 전극은 커패시터의 제 1 전극과 연결되고 커패시터의 제 2 전극은 인접한 플레이트 라인(P/L)에 연결된다.
이와 같은 종래의 1T/1C 강유전체 메모리 장치의 구동회로 및 동작을 설명하면 다음과 같다.
도 3a 내지 3b는 종래 1T/1C 강유전체 메모리 장치의 구동회로 구성도이고, 도 4a는 종래 1T/1C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도이고, 도 4b는 종래 1T/1C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도이다.
종래의 1T/1C 강유전체 메모리 장치의 구동회로는 기준전압을 발생하는 기준전압 발생부(1)와, 복수개의 트랜지스터(Q1∼Q4), 커패시터(C1) 등으로 이루어져 상기 기준 전압 발생부(1)에서 출력되는 기준 전압을 바로 센스 엠프에 공급할 수 없으므로 인접한 두 개의 비트 라인(B1, B2)의 기준 전압을 안정화 시키기 위한 기준 전압 안정화부(2)와, 복수개의 트랜지스터(Q6∼Q7), 커패시터(C2∼C3) 등으로 이루어져 인접한 비트 라인에 각각 로직 값 "1"과 로직 값 "0"의 기준 전압을 저장하고 있는 제 1 기준 전압 저장부(3)와, 트랜지스터(Q5)로 이루어져 인접한 두 개의 비트 라인을 등전위화(EQULIZING)시키기 위한 제 1 이퀄라이저부(4)와, 복수개의 트랜지스터(Q8, Q9, …), 강유전체 커패시터(C5, C6, …)등으로 구성되어 워드 라인(W/L) 및 플레이트 라인(P/L)에 연결되어 데이터를 저장하는 제 1 메인 셀 어레이부(5)와, 복수개의 트랜지스터(Q10∼Q15), P-센스엠프(PSA) 등으로 이루어져 상기 메인 셀 어레이부(5)의 복수개의 셀 중 상기 워드 라인에 의해 선택된 셀의 데이터를 센싱하기 위한 제 1 센스 엠프부(6)와, 복수개의 트랜지스터(Q26, Q27, …), 커패시터(C7, C8, …) 등으로 구성되어 서로 다른 워드 라인 및 플레이트 라인에 연결되어 데이터를 저장하는 제 2 메인 셀 어레이부(7)와, 복수개의 트랜지스터(Q28∼Q29), 커패시터(C9∼C10) 등으로 이루어져 인접한 비트 라인에 각각 로직 값 "1"과 로직 값 "0"의 기준 전압을 저장하고 있는 제 2 기준 전압 저장부(8)와, 복수개의 트랜지스터(Q16∼Q25), N-센스엠프(NSA) 등으로 이루어져 상기 제 2 메인 셀 어레이부(7)의 데이터를 센싱하여 출력하는 제 2 센싱 엠프부(9)를 구비하여 구성된다.
이와 같이 구성된 종래의 1T/1C 강유전체 메모리 셀의 동작은 다음과 같다.
먼저, 기록 모드와 읽기 모드를 구분하여 설명하면 다음과 같다.
기록 모드시는 도 4a와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 시키면 동시에 기록 모드 인에이블 신호(WEBpad)도 "하이"에서 "로우"로 천이되어 기록 모드가 시작된다. 그리고, 어드레스의 디코딩이 시작되어 선택된 셀의 워드 라인에는 "로우"에서 "하이"로 천이하여 셀이 선택된다. 그리고 워드 라인이 "하이"를 유지하고 있는 기간에서 해당 플레이트 라인(P/L)에는 차례로 일정 기간의 "하이" 신호와 일정 기간의 "로우" 신호가 인가된다. 그리고 선택된 셀에 로직 값 "1" 또는 "0"를 기록하기 위해서 해당 비트 라인에 상기 기록 인에이블 신호에 동기되어 "하이" 또는 "로우" 신호를 인가한다.
즉, 로직 값 "1"을 기록하기 위해서 비트 라인에 "하이"신호를 인가하면 워드 라인이 "하이"인 구간에 플레이트 라인 신호가 "로우"일 때 강유전체 커패시터에 로직 값 "1"이 기록되고, 로직 값 "0"을 기록하기 위해서 비트 라인에 "로우"신호를 인가하면 플레이트 라인 신호가 "하이"일 때 강유전체 커패시터에는 로직 값 "0"이 기록된다.
이와 같이 로직 값 "1" 또는 "0"이 기록된다.
셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
먼저, 도 4b와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 되면, 해당 어드 라인이 선택되기 전에 모든 비트 라인은 이퀄라이저 신호에 의해 로우로 등전위가 된다. 즉, 도 3에서 이퀄라이저부(4)에 "하이" 신호를 인가하고 트랜지스터(Q19, Q20)에 "하이"신호를 인가하면 비트 라인은 상기 트랜지스터(Q19, Q20)를 통해 접지되므로 저 전압으로 등전위가 된다. 그리고 트랜지스터(Q5, Q19, Q20)를 오프시켜 각 비트 라인은 비 활성화 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드 라인에 "로우"에서 "하이"로 신호가 천이되어 해당 셀을 선택한다. 그리고 선택된 셀의 플레이트 라인에 "하이"신호를 인가하여 강유전체 메모리에 저장된 로직 값 "1"에 상응하는 데이터를 파괴시킨다. 만약 강유전체 메모리에 로직 값 "0"가 저장되어 있다면 그에 상응하는 데이터는 파괴되지 않는다.이와 같이 데이터가 파괴된 데이터와 파괴되지 않는 데이터는 상술한 바와 같은 히스터리시스 로프의 원리에 의해 서로 다른 값을 출력하게 된다.
따라서 비트 라인을 통해 출력되는 데이터를 센스 엠프가 센스하게 되면 로직 값 "1" 또는 "0"을 센싱한다.
즉, 데이터가 파괴된 경우는 도 1의 히스터리시스 루프에서 d에서 f로 변경되는 경우이고 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이므로 일정 시간 후 센스 엠프가 인에이블되면 데이터가 파괴된 경우는 증폭되어 로직 값 "1"을 출력하고, 데이터가 파괴되지 않는 경우는 증폭되어 로직 값 "0"을 출력하게 된다.
이와 같이 센스 엠프가 증폭하여 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드 라인에 "하이"를 인가한 상태에서 플레이트 라인을 "하이"에서 로우"로 비 활성화 시킨다.
그러나, 1T/1C의 종래 강유전체 메모리 셀에 있어서는 기준 셀이 메인 메모리 셀 보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하다. 또한, 전압 조정 회로에 의한 기준 전압 발생 방법은 외부 전원 특성에 의해 기준 전압이 영향을 받음으로써 이것 또한 안정하지 못하고 외부의 노이즈 특성에 영향을 받게 된다.
이와 같은 문제를 갖고 있는 1T/1C의 FRAM을 대신하여 현실적인 모든 사항(대체 전극 물질의 개발 정도,집적도,강유전체 박막의 안정성,동작 신뢰성 등의)을 고려하여 제시된 것이 2T/2C 강유전체 메모리 셀이다.
도 5은 종래의 2T/2C 강유전체 메모리 셀 어레이 구성도이고, 도 6 (a)는 종래 2T/2C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도이고, 도 6 (b)는 종래 2T/2C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도이다.
종래의 2T/2C 강유전체 메모리 셀 구성은 단위 셀의 구성이 2개의 트랜지스터와 2개의 커패시터로 구성된다.
즉, 일정 간격을 갖고 일 방향으로 복수개의 워드 라인(W/L)이 형성되고, 각 워드 라인(W/L) 사이에는 워드 라인과 평행하게 복수개의 플레이트 라인(Plate Line, P/L)이 형성되며, 상기 각 워드 라인(W/L) 및 플레이트 라인(P/L)과 수직한 방향으로 일정한 간격을 갖고 복수개의 비트 라인과 비트 바 라인(B1, BB1, B2, BB2)이 연속적으로 형성된다. 그리고 단위 메모리 셀을 구성하는 2개 트랜지스터의 게이트 전극은 공통으로 인접한 하나의 워드 라인(W/L)에 연결되고, 상기 각 트랜지스터의 소오스 전극은 인접한 비트 라인(b)과 비트 바 라인(BB)에 연결되며, 각 트랜지스터의 드레인 전극은 각각 2개 커패시터의 제 1 전극과 연결되고 2개의 커패시터의 제 2 전극은 공통으로 인접한 플레이트 라인(P/L)에 연결된다.
이와 같은 종래의 2T/2C 강유전체 메모리 셀의 구동회로 및 동작은 다음과 같다.
종래의 2T/2C 강유전체 메모리 셀은 1T/1C의 강유전체 메모리 셀과는 다르게 로직 값 "1" 또는 "0"를 기록하고 리드한다.
즉, 도 6a와 같이, 기록 모드시는 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호가 "하이"에서 "로우"로 천이되어 인에이블 되면, 동시에 기록 모드 인에이블 신호(WEBpad)도 "하이"에서 "로우"로 천이됨과 동시에 기록하고자하는 로직 값에 따라 비트 라인 및 비트 바 라인에 각각 "하이" 및 "로우" 또는 "로우" 및 "하이"신호를 인가한다.
그리고 어드레스의 디코딩이 시작되어 선택된 셀의 워드 라인에는 "로우"에서 "하이"로 천이하여 셀이 선택된다. 그리고 워드 라인이 "하이"를 유지하고 있는 기간에서 해당 플레이트 라인(P/L)에는 차례로 일정 기간의 "하이" 신호와 일정 기간의 "로우" 신호가 인가된다.
즉, 로직 값 "1"을 기록하기 위해서 비트 라인(B-n)에 "하이"신호를, 비트 바 라인(BB-n)에 "로우" 신호를 인가하고, 로직 값 "0"을 기록하기 위해서 비트 라인(B-n)에 "로우"신호를 비트 바 라인(BB-n)에 "하이"신호를 인가하면 된다. 이와 같은 방법에 의해 로직 값 "1" 또는 "0"이 기록된다.
셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
도 6b와 같이, 외부에서 칩(Chip) 인에이블 신호인 CSBpad 신호를 "하이"에서 "로우"로 인에이블 되면, 읽기 모드가 인에이블된다. 즉, 기록 모드 인에이블 신호(WEBpad) 신호가 "로우"에서 "하이"로 천이되어 기록 모드는 끝나고 읽기 모드임을 인에이블 시킨다.
그리고, 해당 워드 라인이 선택되기 전에 모든 비트 라인은 이퀄라이저 신호에 의해 로우로 등전위가 된다. 이는 도 3의 1T/1C 강유전체 메모리의 동작과 같다.
저전압으로 등전위를 완료한 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드 라인에 "로우"에서 "하이"로 신호가 천이되어 해당 셀을 선택한다. 그리고 선택된 셀의 플레이트 라인에 "하이"신호를 인가하여 비트 라인 또는 비트 바 라인의 데이터를 파괴시킨다. 즉, 로직 값 "1"이 기록되어 있다면 비트 라인에 연결된 커패시터의 데이터가 파괴되고 로직 값 "0"이 기록되어 있다면 비트 바 라인에 연결된 커패시터의 데이터가 파괴될 것이다. 이와 같이 비트 라인 또는 비트 바 라인 중 어느 쪽의 데이터가 파괴되느냐에 따라 상술한 바와 같은 히스터리시스 루프의 원리에 의해 서로 다른 값을 출력하게 된다.
따라서 비트 라인 및 비트 바 라인을 통해 출력되는 데이터를 센스 엠프가 센스하게 되면 로직 값 "1" 또는 "0"을 센싱한다.
이와 같이 센스 엠프가 증폭하여 출력한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드 라인에 "하이"를 인가한 상태에서 플레이트 라인을 "하이"에서 로우"로 비 활성화 시킨다.
이와 같은 종래의 강유전체 메모리 장치 및 구동회로에 있어서는 다음과 같은 문제점이 있었다.
첫째, 전원 OFF시에도 데이터가 보존된다는 장점이 있음에도 불구하고 종래의 FRAM에는 셀 플레이트 라인을 별도로 구성하여야 하므로 레이 아웃이 복잡하고, 그에 따른 제조 공정 역시 복잡하여 양산 측면에서 불리하다.
둘째, 별도의 플레이트 라인을 이용하여야 하므로 데이터의 읽기, 쓰기 동작시 워드 라인과 플레이트 라인이 서로 다른 콘트롤 신호를 받으므로써 신호 패스(path) 차이에 의해 기억 소자로서의 효율성이 떨어진다.
셋째, 특히 종래의 1T/1C에 있어서는 강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 기준 셀 하나가 약 수백 배 이상 많은 메인 메모리의 읽기 동작에 사용되도록 구성되어 있기 때문에 기준 셀이 메인 메모리 셀보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하다.
넷째, 전압 조정 회로에 의한 기준 전압 발생 방법은 외부의 전원 특성에 의해 기준 전압이 영향을 받으므로써 불안정하고 외부 노이즈에 의한 특성 열화의 문제가 있다.
다섯째, 강유전체 메모리를 인에이블시키는 방법으로 CSBpad(칩 선택 신호)만을 이용하므로 고속 억세스를 이루지 못한다.
본 발명은 이와 같은 종래 기술의 FRAM의 문제점을 해결하기 위하여 안출한 것으로, 별도의 셀 플레이트 라인을 구성하지 않는 강유전체 메모리 장치 및 구동회로를 제공하는데 그 목적이 있다.
도 1a는 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도
도 1b는 일반적인 강유전체 메모리의 단위 커패시터 구성도
도 2는 종래의 1T/1C 강유전체 메모리 셀 어레이 구성도
도 3a 내지 도 3b는 종래 1T/1C 강유전체 메모리 셀의 구동회로 구성도
도 4a는 종래 1T/1C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도
도 4b는 종래 1T/1C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도
도 5는 종래 2T/2C 강유전체 메모리 셀 어레이 구성도
도 6a는 종래 2T/2C 강유전체 메모리 셀의 기록 동작을 설명하기 위한 타이밍도
도 6b는 종래 2T/2C 강유전체 메모리 셀의 읽기 동작을 설명하기 위한 타이밍도
도 7은 본 발명의 SWL 강유전체 메모리 셀 어레이 구성 블록도
도 8은 본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 어레이 회로 구성도
도 9는 본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이 회로 구성도
도 10은 본 발명 SWL 강유전체 메모리 장치의 구동회로 불럭 구성도
도 11는 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 블럭 구성도
도 12는 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 블럭 구성도
도 13은 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 14는 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 15는 본 발명 제 3 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 16은 본 발명 제 4 실시예의 글로벌 콘트롤 펄스 발생부 동작 타이밍도
도 17은 본 발명의 도 8에 따른 제 1 실시예의 로칼 콘트롤 펄스 발생부의 회로적 구성도
도 18은 도 8에 따른 본 발명 제 1 실시예의 칼럼 콘트롤부의 회로적 구성도
도 19는 도 8에 따른 본 발명 제 1 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 20은 도 8에 따른 본 발명 제 2 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 21은 도 8에 따른 본 발명 제 3 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 22는 도 8에 따른 본 발명 제 4 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 23은 도 8에서 Y-어드레스 변화시 쓰기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 24는 도 8에서 Y-어드레스 변화시 읽기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 25는 도 8에서 X,Z-어드레스 변화시 쓰기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 26은 도 8에서 X,Z-어드레스 변화시 읽기 모드에서 로칼 콘트롤 펄스 발생부의 동작 파형도
도 27은 본 발명의 도 9에 따른 제 2 실시예의 로칼 콘트롤 펄스 발생부의 회로 구성도
도 28은 도 9에 따른 본 발명 제 1 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 29는 도 9에 따른 본 발명 제 2 실시예의 센스 엠프 및 입출력 제어부의 회로 구성도
도 30은 도 27에 따른 Y-어드레스 변화시 쓰기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 31은 도 27에 따른 Y-어드레스 변화시 읽기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 32는 도 27에 따른 X,Z-어드레스 변화시 쓰기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 33은 도 27에 따른 X,Z-어드레스 변화시 읽기 모드에서 로칼 콘트롤 펄스 발생부의 동작 타이밍도
도 34는 본 발명의 SWL 강유전체 메모리 장치의 입출력 별 어레이 블록 구성도
도 35는 본 발명 제 1 실시예의 SWL 강유전체 메모리 장치의 센스 엠프 블록 구성도
도 36은 본 발명 제 2 실시예의 SWL 강유전체 메모리 장치의 센스 엠프 블록의 구성도
도 37은 본 발명 제 3 실시예의 SWL 강유전체 메모리 장치의 센스 엠프 블록의 구성도
도 38은 본 발명 제 4 실시예의 SWL 강유전체 메모리 장치의 센스 엠프 블록의 구성도
도 39는 본 발명 제 1 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 40은 본 발명 제 2 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 41은 본 발명 제 3 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 42는 본 발명 제 4 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 43은 본 발명 제 5 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 44는 본 발명 제 6 실시예의 SWL 강유전체 메모리 장치의 입출력 버스 제어부의 회로 구성도
도 45은 본 발명 제 1 실시예의 데이터 버스 구성도
도 46는 본 발명 제 2 실시예의 데이터 버스 구성도
도 47은 본 발명 제 3 실시예의 데이터 버스 구성도
도 48은 본 발명 제 4 실시예의 데이터 버스 구성도
도 49은 본 발명 제 1 실시예의 입출력 버스 제어부의 동작 타이밍도
도 50은 본 발명 제 2 실시예의 입출력 버스 제어부의 동작 타이밍도
도 51은 본 발명 제 3 실시예의 입출력 버스 제어부의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
11 : X-어드레스 버퍼부 12 : X 프리-디코더부
13 : Z-어드레스 버퍼부 14 : Z 프리-디코더부
15 : X,Z-ATD 발생부 16 : 글로벌 콘트롤 펄스 발생부
17 : Y-어드레스 버퍼부 18 : Y 프리-디코더부
19 : Y-ATD 발생부 20 : 로칼 콘트롤 펄스 발생부
21 : 최종 X 디코더부 22 : SWL 구동부
23 : SWL 셀 어레이부 24 : 칼럼 제어부
25 : 센스 엠프 및 입/출력 제어부 26 : 입/출력 버스 제어부
31 : 입력 버퍼부 32 : 저전압 동작 및 노이즈 방지부
33 : 제 1 콘트롤부 34 : 제 2 콘트롤부
35 : 제 3 콘트롤부 36 : 제 4 콘트롤부
100-102 : 논리 회로부 200-202 : 제어 펄스 발생부
203-204 : 논리 연산부 85a, 210, 220, 260, 270 : 센스 엠프
85b, 211, 221, 261 : 이퀄라이져 301 : 센스 엠프 블록
131a-131f, 212-217, 262-267 : 전송 게이트
218-219, 228-229, 268-269, 278-279 : 비트 라인 레벨 조정부
300 : SWL 구동부 302 : 센스 엠프부
303, 305-309, 311-302 : 스위칭부 304, 310 : 버퍼부
400 : 셀 어레이 블록 401 : 메인 셀 서브-블록
402 : 기준 셀 서브-블록 500 : 코어부
501 : 메인 셀 비트 라인 제어 블록 502 : 기준셀 비트라인 제어 블록
이와 같은 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치는 복수개의 스플리트 워드 라인과 복수개의 비트 라인을 구비하여 데이터를 저장하기 위한 셀 어레이부(Cell Array)와, 상기 셀 어레이부의 각 스플리트 워드 라인(SWL)을 구동하는 SWL 구동부와, 상기 셀 어레이부의 각 비트 라인의 데이터를 센싱하기 위한 복수개의 센스 엠프 블록과, 상기 각 센스 엠프 블록의 데이터를 출력하고 기록하고자 하는 데이터를 입력하기 위해 각 센스 엠프 블록과 데이터 버스를 인터페이스 시키는 입출력 버스 제어부를 포함하여 구성됨에 그 특징이 있다.
이와 같은 본 발명의 강유전체 메모리 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 7은 본 발명의 강유전체 메모리 장치의 전체 구성을 간단하게 나타낸 구성 블록도이다.
본 발명의 강유전체 메모리 장치의 Chip은 크게 스플리트 워드 라인(Split Word Line)을 구동하는 SWL 구동부(SWL Driver)(300)와, 데이터를 저장하기 위한 셀 어레이 블록(Cell Array)(400)와, 데이터를 센싱하기 위한 센스 엠프 블록과 외부의 데이터 라인과 상기 센스 엠프 블록을 인터페이스하는 입출력 버스제어부를 포함하고 있는 코어부(Core)(500)로 구성된다.
여기서, 셀 어레이 블록(400)는 하나의 SWL 구동부를 중심으로 좌우측에 각각 배열되고, 코어부(500)는 각 셀 어레이부의 상하 방향으로 셀 어레이부 사이 사이에 배치된다.
이와 같이 구성되는 본 발명의 SWL 메모리 장치의 블록을 좀 더 상세히 설명하면 다음과 같다.
도 8은 본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 서브-블럭 어레이 구성도이다.
본 발명 제 1 실시예의 SWL 강유전체 메모리 셀 어레이의 구성은 일정 간격을 갖고 일 방향으로 복수개의 스플리트 워드 라인(Split Word Line, 이하 "SWL" 이라함)(SWL1-n,SWL2-n, … SWL2-n+3)이 배열되고, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 복수개의 비트 라인(Bit-n, Bit-n+1, … RBit-n, RBit-n+1)이 배열된다.
그리고, 인접한 2개의 SWL과 인접한 2개의 비트 라인을 한 쌍으로 하여 각 쌍에는 단위 셀이 형성된다. 즉 단위 셀은 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 제 1 비트 라인에 연결되는 제 1 트랜지스터와, 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 한 쌍의 비트 라인 중 제 2 비트 라인에 연결되는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 제 2 SWL에 연결되는 제 1 커패시터와, 상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터로 구성된다.
이 때, 상술한 바와 같이 셀 어레이 블록은 실질적으로 데이터를 기록하기 위한 메인 셀 서브-블록(Main cell region)(401)과 데이터를 읽기 위한 기준 값을 저장하고 있는 기준 셀 서브-블록(Reference cell region)(402)을 포함하고 있다. 따라서, 메인 셀을 위한 비트 라인이 복수개 배치되어 하나의 메인 셀 서브-블록(Sub-block)을 구성하고, 상기 메인 셀 서브-블럭마다 한 쌍의 기준 셀 비트 라인(RBit-n, RBit-n+1)이 배열되어 기준 셀 서브-블럭을 구성하고, 이와 같은 메인 셀 서브-블럭 및 기준 셀 서브-블럭이 복수개 구성되어 하나의 셀 어레이 블록을 이루고 이와 같은 셀 어레이 블록이 복수개 형성된다.
이와 같이 메인 셀 서브-블록이 4 칼럼(Column) 단위이고 기준 셀 서브-블록이 2칼럼 단위로 구성될 수도 있고, 메인 셀 서브-블록이 8칼럼 단위로 되고 기준 셀 서브-블록이 2 칼럼 단위로 구성될 수도 있으며, 이 밖에도 필요에 따라 메인 셀 서브-블록은 2n 칼럼 단위(n = 2 이상의 자연수)로 구성하고 기준 셀 블록은 2 칼럼 단위로 구성할 수도 있다.
그리고, 코어부(500)는 메인 셀 비트 라인 제어 블록(501)과 기준 셀 비트 라인 제어회로 블록(502)로 구성되는데, 메인 셀 비트라인 제어 블록(501)는 메인 메모리 셀에 데이터를 읽기 동작을 수행하는 센스 앰프 블록과 쓰기 제어 회로를 포함하여 구성된다.
하부(Bottom)쪽의 각 메인 셀 비트라인 제어 블록(501) 및 기준 셀 제어 블럭(502)은 셀 어레이 블록의 홀수번째 칼럼(B_n, B_n+2, RB_n)을 제어한다.
상부(Top)쪽의 각 메인 셀 비트라인 제어 블록(501) 및 기준 셀 비트라인 제어 블록(502)은 셀 어레이 블록의 짝수번째 칼럼(B_n+1, B_n+3, RB_n+1)을 제어한다.
도 9은 본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이부의 구성도이다.
본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이 구성은 일정 간격을 갖고 일 방향으로 복수개의 스플리트 워드 라인(Split Word Line, 이하 "SWL" 이라함)(SWL1-n,SWL2-n, … SWL2-n+3)이 배열되고, 상기 각 SWL에 수직한 방향으로 일정 간격을 갖고 복수개의 비트 라인(B-n, B-n+1)과 비트 바 라인(BB-n, BB-n+1))이 서로 교번되어 배열된다.
그리고, 인접한 2개의 SWL과 인접한 비트 라인(b)과 비트 바 라인(BB)을 한 쌍으로 하여 각 쌍에는 단위 셀이 형성된다. 즉 단위 셀은 한 쌍의 SWL 중 제 1 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 라인(b)에 연결되는 제 1 트랜지스터와, 한 쌍의 SWL 중 제 2 SWL에 게이트 전극이 연결되고 소오스 전극은 비트 바 라인(BB)에 연결되는 제 2 트랜지스터와, 상기 제 1 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 제 2 SWL에 연결되는 제 1 커패시터와, 상기 제 2 트랜지스터의 드레인 전극에 제 1 전극이 연결되고 제 2 전극은 상기 제 1 SWL에 연결되는 제 2 커패시터로 구성된다.
본 발명 제 2 실시예의 SWL 강유전체 메모리 셀 어레이는 본 발명 제 1 실시예의 셀 어레이와 거의 비슷하다. 그러나, 제 2 실시예는 본 발명 제 1 실시예의 짝수번째 비트 라인(b)을 비트 바 라인(BB)으로 대치하고, 본 발명 제 1 실시예의 기준 셀 서브-블럭이 모두 메인 셀로 사용되도록 대치되었다.
이와 같이 구성되는 본 발명의 강유전체 메모리 장치의 구동회로는 다음과 같다.
도 10은 본 발명의 강유전체 메모리 장치 구동회로 불럭 구성도이다.
본 발명의 강유전체 메모리 장치의 구동회로는 상기 제 1, 제 2 실시예의 셀 어레이 구성에서 모두 사용할 수 있도록 구성한 것이다.
외부에서 입력되는 X, Y, Z 어드레스 중 X 어드레스 신호를 버퍼링하는 X-어드레스 버퍼부와(11), 상기 X-어드레스 버퍼부(11)에서 출력되는 신호를 예비 디코딩하는 X-프리-디코더(X-Pre-Decoder)부(12)와, 외부에서 입력되는 X, Y, Z 어드레스 중 Z 어드레스를 버퍼링하는 Z-어드레스 버퍼부(13)와, 상기 Z-어드레스 버퍼부(13)에서 출력되는 신호를 예비 디코딩하는 Z-프리-디코더(X-Pre-Decoder)부(14)와, 상기 X-어드레스 버퍼부(11) 및 Z-어드레스 버퍼부(13)에서 출력되는 X-어드레스 및 Z-어드레스 신호의 어드레스 천이점을 검출하여 출력하는 X,Z-ATD 발생부(15)와, 상기 X,Z-ATD 발생부(15)의 출력신호와 외부에서 입력되는 CSB-pad 신호를 입력하고 자체에서 power-up 감지 신호를 생성하여 상기 X,Z-ATD 신호, CSBpad 신호 및 power-up 감지 신호에 따라 메모리 제어에 관한 기본 펄스를 출력하는 글로벌 콘트롤 펄스 발생부(16)와, 외부에서 입력되는 X, Y, Z 어드레스 중 Y 어드레스를 버퍼링하는 Y-어드레스 버퍼부와(17), 상기 Y-어드레스 버퍼부(17)에서 출력되는 신호를 예비 디코딩하는 Y-프리-디코더(X-Pre-Decoder)부(18)와, 상기 Y-어드레스 버퍼부(17)에서 출력되는 Y-어드레스 신호의 어드레스 천이점을 검출하여 출력하는 Y-ATD 발생부(19)와, 상기 글로벌 콘트롤 펄스 발생부(16)에서 출력된 신호와 상기 Z-프리 디코더부(14)에서 출력되는 Z-프리 디코딩 신호와 Y-ATD 발생부(19)의 출력신호를 합성하여 각 메모리 블록에 필요한 펄스를 발생하는 로칼 콘트롤 펄스 발생부(20)와, 상기 X-프리-디코더부(12) 및 Z-프리-디코더부(14)에서 출력되는 X-프리 디코딩 신호와 Z-프리 디코딩 신호를 합성하여 해당 메모리 셀 블록을 선택하는 X-최종-디코더부(21)와, 상기 X-포스트-디코더부(21)와 상기 로칼 콘트롤 펄스 발생부(20)에서 출력되는 신호를 합성하여 각 SWL 셀 블럭(23)의 각 스플리트 워드 라인을 구동하는 SWL 구동부(22)와, 상기 Y-프리-디코더부(18) 및 로칼 콘트롤 펄스 발생부(20)의 출력신호를 합성하여 해당 비트 라인(또는 비트 바 라인)을 선택하는 칼럼 제어부(24)와, 상기 로칼 콘트롤 펄스 발생부(20)의 출력신호와 상기 칼럼 제어부(24)의 출력신호를 합성하여 센스 엠프(Sense Amp)의 동작 및 입/출력(I/O)을 제어하는 센스 엠프 및 입/출력 제어부(25)와, 외부의 데이터 버스와 상기 센스 엠프 및 입/출력 제어부(25)를 인터페이스시키기 위한 입/출력 버스 제어부(26)를 구비하여 구성된다.
여기서, 글로벌 콘트롤 펄스 발생부를 좀더 구체적으로 설명하면 다음과 같다.
도 11는 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 블록 구성도이다.
본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부(16)는 외부에서 입력되는 CSBpad 신호, X,Z-ATD 발생부(15)의 X,Z-ATD 신호 또는 파워-엎 검출신호 중 적어도 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부(31)와; 상기 입력 버퍼부(31)의 제 1 동기신호와 피드백 신호(제 2 콘트롤부의 제 4 콘트롤 신호)를 받아 저전압시에는 동작이 이루어지지 않도록 하는 저전압 검출신호 및 상기 제 1 동기신호의 노이즈를 필터링하는 노이즈 제거신호와, 비트 라인 등의 예비 충전을 위한 예비 활성화 펄스를 각 출력하는 저전압 동작 및 노이즈 방지부(32)와; 상기 저전압 동작 및 노이즈 방지부(32)에서 정상 전원 전압이 공급될 때 상기 노이즈 제거된 신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부(33)와; 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 각각 생성하여 상기 제 4 콘트롤 신호는 상기 저전압 동작 및 노이즈 방지부(32)의 피드백 신호로 출력하고 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부(20)로 출력하는 제 2 콘트롤부(34)와; 상기 입력 버퍼부(31)의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부(34)의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주기 위한 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부(35)와; 상기 제 3 콘트롤부(35)의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부(33)의 제 1, 제 2, 제 3 콘트롤 신호와 상기 저전압 동작 및 노이즈 방지부(32)의 예비 활성화 펄스를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부(36)를 포함하여 구성된다.
한편, 상기 제 1 실시예의 글로벌 콘트롤 펄스 발생부에서 외부의 입력신호(CSBpad 신호, A,Z-ATD 신호 및 파워-엎 검출신호)가 안정하게 입력된다고 가정하면 상기 저전압 동작 및 노이즈 방지부가 없이도 충분히 동작된다. 이를 제 2 실시예로 설명하면 다음과 같다.
도 12은 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 블록 구성도이다.
즉, 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부는 외부에서 입력되는 CSBpad 신호, X,Z-ATD 발생부(15)의 X,Z-ATD 신호 또는 파워-엎 검출신호 중 적어도 CSBpad 신호를 포함한 신호를 입력 받아 제 1, 제 2 동기신호를 발생하는 입력버퍼부(31)와; 상기 입력 버퍼부(31)의 제 1 동기신호를 입력하여 센스 엠프의 인에이블 시점을 조절하기 위한 제 1 콘트롤 신호와, 칼럼 선택 인에이블 시점을 조절하고 기준 셀의 비트 라인의 플-엎(pull-up)을 조정하기 위한 제 2 콘트롤 신호와, SWL 구동부의 입력신호 및 기타 콘트롤 신호를 생성하기 위한 제 3 콘트롤 신호를 각각 출력하는 제 1 콘트롤부(33)와; 상기 제 1 콘트롤부(33)의 제 3 콘트롤 신호를 입력하여 상기 SWL 구동부의 한 쌍의 SWL을 위한 SWL1의 기본 파형 발생 신호(S1) 및 SWL2의 기본 파형 발생 신호(S2)와, 상기 신호(S1, S2)의 활성화 기간을 조절하기 위한 기본 펄스 신호인 제 4 콘트롤 신호와, 상기 제 4 콘트롤 신호의 구동 능력을 향상시킨 펄스 신호(P2)를 생성하여 상기 펄스 신호(P2)를 로칼 콘트롤 펄스 발생부(20)로 출력하는 제 2 콘트롤부(34)와, 상기 입력 버퍼부(31)의 제 1, 제 2 동기신호와 상기 제 2 콘트롤부(34)의 제 4 콘트롤 신호를 입력하여 상기 SWL1의 기본 파형 발생 신호(S1)과 상기 SWL2의 기본 파형 발생 신호(S2)를 제외한 모든 신호 디스에이블 시 상기 CSBpad 신호에 동기되도록 조절하기 위한 제 5 콘트롤 신호와, 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 인에이블된 상태에서 만약 CSBpad 신호가 디스에이블 되면 디스에이블을 차단하여 상기 SWL1의 기본 파형 발생 신호(S1)와 상기 SWL2의 기본 파형 발생 신호(S2)가 정상적으로 동작이 완료될 때까지 인에이블상태를 연장시켜주는 제 6 콘트롤 신호를 출력하는 제 3 콘트롤부(35)와; 상기 제 3 콘트롤부(35)의 제 5, 제 6 콘트롤 신호와 상기 제 1 콘트롤부(33)의 제 1, 제 2, 제 3 콘트롤 신호와 상기 입력 버퍼부(31)의 제 1 동기신호를 입력하여 센스엠프의 n-MOS 소자의 인에이블 신호(SAN) 및 p-MOS 소자의 인에이블 신호(SAP)와, 메인 셀 블록의 비트 라인과 센스 엠프의 제 1 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C1)와, 기준 셀 블록의 비트 라인과 센스 엠프의 제 2 입/출력 노드를 서로 연결하기 위한 콘트롤 신호(C2)와, 메인 셀의 비트 라인과 기준 셀의 비트 라인 및 센스엠프 노드의 저전압 프리차지를 조정하기 위한 콘트롤 신호(C3)와, 칼럼 선택 인에이블 시점과 기준 셀의 비트 라인의 플-엎(pull-up)을 조절하는 콘트롤 신호(C4)를 출력하는 제 4 콘트롤부(36)를 포함하여 구성된다.
또 한편, 도면에는 도시되지 않았지만, 상기 제 1 실시예의 글로벌 콘트롤 펄스 발생부에서 저전압 동작 및 노이즈 방지부를 저전압 시에는 동작이 되지 않도록 하는 저전압 동작 방지부 또는 노이즈를 제거하는 기능만 갖는 노이즈 제거부로 구성할 수도 있다.
이와 같이 구성되는 본 발명의 SWL 강유전체 메모리 장치의 글로벌 콘트롤 펄스 발생부의 구동 방법을 설명하면 다음과 같다.
도 13은 본 발명 제 1 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 14은 본 발명 제 2 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 15은 본 발명 제 3 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이고, 도 16은 본 발명 제 4 실시예의 글로벌 콘트롤 펄스 발생부의 동작 타이밍도이다.
본 발명의 글로벌 콘트롤 펄스 발생부의 동작은 셀 어레이의 구성과 X,Z-어드레스 토글 또는 Y-어드레스 토글에 따라 다소 다르게 동작된다.
즉, 셀 어레이 구성이 도 8과 같이 구성되고 Y-어드레스가 토글되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 1 실시예인 도 13과 같다.
칩 인에이블신호인 CSBpad신호는 칩 인에이블 핀을 통해 외부에서 인가되는 것으로, 칩 인에이블신호는 "로우"상태를 인에이블 상태로 하기 때문에 상기 CSBpad신호가 "하이(high)"에서 "로우(low)"로 천이될 때가 인에이블상태가 된다.
따라서, 새로운 읽기동작이나 쓰기동작을 수행하기 위해서는 반드시 "하이" 상태로의 비활성화(disable)구간이 요구된다.
먼저, 도 13를 t1에서부터 t15구간으로 분할하여 각 구간별로 신호의 변화 상태를 설명하면 다음과 같다.
CSBpad 신호가 t1 구간 시작점에서 t14 구간의 끝점까지 Low로 활성화되고 t15구간의 시작점에서 High가되어 비활성화 된다고 가정한다.
또한, CSBpad 신호가 활성화되어 있는 동안 X와 Z 어드레스는 변하지 않으나 Y 어드레스는 t7 구간의 시작점과 t11의 시작점에서 각각 천이가 일어난다고 가정한다.
Y-ATD는 Y 어드레스의 변화를 감지하여 t7에서 t8 구간과 t11에서 t12 구간 동안에서 High 펄스를 발생한다.
여기서, S1, S2는 SWL셀의 워드라인(SWL1,SWL2)의 기본 파형을 형성하는데 사용하는 펄스이다.
먼저, t1 구간에서는 CSBpad신호를 하이(high)에서 로우(low)로 인에이블시킨다.
이때, X, Y, Z-어드레스는 t1이전의 상태를 계속 유지하고, t7이 시작되는 시점에서 Y-어드레스가 천이되면 이때에 Y-ATD신호는 t7에서 부터 t8 구간까지 하이상태가 된다.
그리고 Y-어드레스가 t11이 시작되는 시점에서 천이될 때 Y-ATD신호는 t11에서부터 t12구간까지 하이상태가 된다.
S1 신호는 t1 구간까지 "로우" 상태를 유지하고 있다가, t2에서 t3 구간까지 "하이"상태를 유지하고, t4 구간에서는 "로우" 상태가 되며, t5 구간에서 "하이"가 되고, t6에서 t15까지 "로우" 상태가 된다.
이때, S2 신호는 t3에서부터 t4 구간동안에 하이상태를 유지하게 되고, 그 이외에는 "로우"가 된다.
그리고 메인 셀 비트라인과 센스 앰프의 한쪽 입출력단과의 신호 흐름을 조정하는 기본 신호인 C1 신호는 t3 구간에서만 Low 상태가 되고 그 이외의 구간에서는 "하이" 상태가 된다.
그러므로 t3 구간에서만 메인 셀 비트라인과 센스 앰프의 한쪽 입출력단과의 신호 흐름이 차단된다.
그리고 기준 셀 비트라인과 센스 앰프의 다른쪽 입출력단과의 신호 흐름을 조정하는 기본 신호인 C2신호는 t3 구간에서 t14 구간 동안 Low 상태가 되는 펄스를 발생한다.
그러므로 t3 구간에서 t14 구간 동안 메인 셀 비트라인과 센스 앰프의 다른쪽 입출력단과의 신호 흐름이 차단된다.
그리고 메인셀의 비트 라인과 외부 데이터 버스의 신호 전달을 조정하고 기준 셀 비트 라인의 풀업을 조정하는 C4 신호는 t4에서 t14까지 "하이"상태로 되고 CSBpad 신호가 디스에이블되는 시점(t14 구간의 끝점)에서 다시 로우상태로 천이된다.
그러므로 t4 구간에서 t14 구간 동안만 메인 셀의 비트라인과 외부 데이터 버스의 신호 전달을 조정하는 것이 가능하고 기준 셀 비트라인의 풀업을 조정하는 것이 가능하다.
S1과 S2가 정상 펄스를 발생하는 구간에서 다른 펄스에 의한 방해를 방지하는 P2신호는 S1, S2 신호가 하이상태로 되는 t2 구간에서 t5 구간까지 "하이"상태가 되고, t6가 시작되는 시점에서 다시 로우상태로 천이된다.
그리고 S1과 S2가 활성화되기 전에 메인 셀과 기준 셀 비트 라인의 Low전압을 프리차지시키는 C3 신호는 t1 구간까지는 이전상태인 하이(high)상태를 유지하다가 t2가 시작되는 시점에서 로우상태로 천이되어 t14 구간 동안 "로우"상태를 유지하여 프리-차지(pre-charge)가 비활성화되고 이 구간 외의 영역(CSBpad신호가 디스에이블되는 시점)에서 다시 "하이"상태로 천이된다.
그리고 SAN 신호(센스앰프 ＆ 입/출력 제어부의 센스앰프를 동작시키기 위해 앤모스로 구성된 트랜지스터를 제어하는 신호인 SAN_C신호를 만들기 위해 예비신호)는 t2구간까지는 이전상태인 로우상태를 유지하다가 t3가 시작되는 시점에서 하이상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 로우상태로 천이된다.
SAP 신호(센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 피모스 구성된 트랜지스터를 제어하는 신호인 SAP_P신호의 예비신호)는 상기 SAN신호와 반대로 변화한다. 즉, t2구간까지는 이전상태인 하이상태를 유지하다가 t3가 시작되는 시점에서 로우상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 하이상태로 천이된다.
이와 같이, CSDpad 신호가 활성화되어 있는 상태에서 Y-어드리스가 변하여 Y-ATD가 발생하면, 기록 모드인 경우, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2 구간에서 t3 구간 동안에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4 구간에서 t5 구간 동안에서 해당 셀에 로직 "1"이 기록된다.
한편, 셀 어레이 구성이 도 8과 같이 구성되고 X,Z-어드레스가 토글되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 2 실시예인 도 14과 같다.
전체의 타이밍 구간을 t1 구간에서 t21 구간으로 나누어서 설명하고, X,Z-어드레스가 t7 구간과 t14 구간의 시작점에서 각각 변한다고 가정한다.
즉, X,Z-어드레스 토글시의 글로벌 콘트롤 펄스 발생부의 동작도 Y-어드레스 토글시의 동작과 유사하므로 서로 다른 동작을 하는 부분만 설명하면 다음과 같다.
도 13에서는 Y-어드레스가 변화하는 시점에서 Y-ATD신호가 하이상태로 되는 반면, 본 발명 제 2 실시예에서는 X,Z-어드레스가 t7 구간과 t14 구간의 시작점에서 변화된다고 가정하였기 때문에, X,Z-ATD 신호는 상기 t7 구간과 t14 구간에서 "하이" 상태가 되고 나머지 구간에서는 "로우" 상태가 된다.
글로벌 콘트롤 펄스 발생부에서는 X,Z-어드레스가 변화하면 X,Z-ATD신호를 CSBpad신호와 함께 합성하여 사용하게 된다.
그러므로 X,Z-ATD 신호의 "하이" 상태 구간(t7,t14)이 존재하면 글로벌 콘트롤 펄스 발생부에서는 그 구간 동안 CSBpad 신호가 다시 인에이블된 것으로 인식한다.
따라서, 글로벌 콘트롤 펄스 발생부에서는 모든 출력신호가 다시 발생하게 되어 해당 X,Z-어드레스가 정상적으로 억세스(Access)되도록 한다.
S1, S2 신호는 CSBpad 신호가 "로우" 상태로 인에이블되어 일정 구간(t1) 후 시작되고 또한 X,Z-ATD 신호가 "로우"로 천이되는 시점에서 일정 구간(t8, t15) 후 시작된다.
즉, S1 신호는 t2-t3 구간, t5 구간, t9-t10 구간, t12 구간, t16-t17 구간 및 t19 구간에서 "하이" 상태를 유지하고 나머지 구간에서는 "로우" 상태를 유지한다. 그리고 S2 신호는 t2-t4 구간, t9-t11 구간 및 t16-t18 구간에서 "하이"상태를 유지하고 나머지 구간에서 "로우" 상태를 유지한다.
C1 신호는 S1, S2의 두 신호가 모두 High상태인 구간(t2-t3, t9-t10, t16-t17)에서 일 구간(t3,t10,t17) 동안 Low로 천이되었다가 다시 "하이"로 천이된다.
C2 신호는 상기와 같이 C1 신호가 Low로 천이되는 시점에서 High상태에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 Low 상태에서 High로 천이된다.
C4 신호는 C2 신호가 High로 천이하는 시점에서 High에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 High 상태에서 Low로 천이된다.
P2 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 Low에서 High로 천이되고, S1, S2 신호가 모두 Low로 천이하는 시점에서 High에서 Low로 천이된다.
C3 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 High에서 Low로 천이되고 X,Z-ATD신호가 High로 천이되는 시점에서 Low에서 High로 천이된다.
SAN 신호와 SAP 신호는 상기 C2 신호가 변화하는 시점에서 각각 반대 상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2-t3, t9-t10, t16-t17 등의 구간에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4-t5, t11-t12, t18-t19 등의 구간에서 해당 셀에 로직 "1"이 기록된다.
또 한편, 본 발명의 셀 어레이 구성이 도 9과 같고 Y-어드레스가 토글되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 도 15과 같다.
즉, 도 15의 파형을 t1에서부터 t15구간으로 분할하여 각 구간별로 신호의 변화상태를 설명하기로 한다.
도 9은 비트 라인과 비트 바 라인으로 구성되고 기준 셀이 구성되지 않으므로 C1, C2 신호가 필요없게 된다.
CSBpad신호가 t1 구간의 시작점에서 t14 구간의 종점까지 "로우"상태로 활성화되고 t15 구간의 시작점에서 하이(high)상태로 비활성화되고, CSBpad 신호가 활성화 되어 있는 동안 X,Z-어드레스는 변하지 않으나 Y-어드레스는 t7 구간의 시작점과 t11의 시작점에서 각각 천이가 일어난다고 가정한다.
그러면, Y-ATD 신호는 Y-어드레스의 변화를 감지하여 t7 구간에서 t8 구간 동안과 t11 구간에서 t12 구간 동안에 각각 "하이"상태가 된다.
S1, S2 신호는 SWL 메모리 셀의 스플리트 워드 라인인 SWL1, SWL2의 기본 파형을 형성하는데 사용되는 신호이므로, S1 신호는 t2-t3 구간과 t5 구간에서 "하이" 상태인 펄스로 발생되고, S2 신호는 t2-t4 구간에서 "하이" 상태인 펄스로 발생된다.
C4 신호는 메인 셀의 비트 라인과 외부 데이터 버스의 신호 전달을 조정하고 메인 셀의 비트 라인과 비트 바 라인의 플-엎(full-up)을 조정하기 위한 것으로, t4 구간이 시작되는 시점에서 "로우"상태에서 "하이"로 천이되어 CSBpad신호가 디스에이블되는 시점(t15가 시작되기 이전)에서 다시 "로우"상태로 천이된다.
따라서, t4구간에서 t14구간동안 메인셀의 비트라인과 데이터라인간의 신호전달이 가능하게 한다.
P2 신호는 S1, S2 신호가 정상 펄스(하이상태)를 발생하는 구간인 t2-t5 구간에서 "하이" 상태를 유지하는 신호로써, 이 구간 동안 다른 신호가 S1, S2 신호가 정상 펄스를 방해하지 못하도록 인터록(Interlock) 기능을 한다.
즉, S1, S2 신호가 정상적인 신호를 발생하는 구간인 t2에서 t5구간 사이에 하이상태를 유지하는 신호로써 이 구간동안 다른 신호가 S1,S2신호의 정상적인 신호를 방해하지 못하도록 하는 신호이다.
C3 신호는 t2-t4 구간에서 프리-차지가 비활성화되고 이 구간 이외에서 프리-차지가 활성화되도록 하기 위한 것으로, t1구간까지는 하이(high)상태를 유지하다가 t2 구간이 시작되는 시점에서 로우상태로 천이되고 다시 CSBpad 신호가 디스에이블(disable)되는 시점에서 다시 하이상태로 천이된다.
그리고 SAN 신호는 센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 앤모스 트랜지스터를 제어하는 신호인 SAN_C신호를 만들기 위한 예비신호로써, t2구간까지는 "로우"상태를 유지하다가 t3가 시작되는 시점에서 "하이"상태로 천이되고 CSBpad 신호가 디스에이블되는 시점에서 다시 "로우"상태로 천이된다.
SAP 신호는 센스앰프 및 입/출력 제어부의 센스앰프를 동작시키기 위해 피모스 트랜지스터를 제어하는 신호인 SAP_P신호의 예비신호로써, 상기 SAN 신호와 반대로 변화한다. 즉, t2구간까지는 "하이"상태를 유지하다가 t3가 시작되는 시점에서 "로우"상태로 천이되고 CSBpad신호가 디스에이블되는 시점에서 다시 "하이"상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2 구간에서 t3 구간 동안에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4 구간에서 t5 구간 동안에서 해당 셀에 로직 "1"이 기록된다.
한편, 셀 어레이 구성이 도 9과 같고 X,Z-어드레스가 토글되는 경우의 글로벌 콘트롤 펄스 발생부의 동작은 제 4 실시예인 도 16과 같다.
즉, X,Z-어드레스 토글시의 글로벌 콘트롤 펄스 발생부의 동작도 Y-어드레스 토글시의 동작과 유사하므로 서로 다른 동작을 하는 부분만 설명하면 다음과 같다.
도 15에서 Y-어드레스가 변화하는 시점에서 Y-ATD신호가 하이상태로 되는 반면에 도 16에서는 X,Z-어드레스가 변화할 경우에는 X,Z-ATD 신호가 하이상태로 된다.
글로벌 콘트롤 펄스 발생부에서는 X,Z-어드레스가 변화하면 X,Z-ATD신호를 CSBpad신호와 함께 합성하여 사용하게 된다.
그러므로 X,Z-ATD 신호의 하이 상태 구간(t7,t14)이 존재하면 글로벌 콘트롤 펄스 발생부에서는 그 구간동안 CSBpad신호가 하이상태로 된 것으로 인식한다.
따라서, 글로벌 콘트롤 펄스 발생부에서는 모든 출력신호가 다시 발생하게 되어 해당 X,Z-어드레스가 정상적으로 억세스(Access)되도록 한다.
즉, S1, S2 신호는 CSBpad 신호가 "로우" 상태로 인에이블되어 일정 구간(t1) 후 시작되고 또한 X,Z-ATD 신호가 "로우"로 천이되는 시점에서 일정 구간(t8, t15) 후 시작된다.
C4 신호는 S1 신호가 "로우"로 천이되고 S2 신호가 "하이"인 시점에서 High에서 Low로 천이되고, X,Z-ATD 신호가 High로 천이되는 시점에서 High 상태에서 Low로 천이된다.
P2 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 Low에서 High로 천이되고, S1, S2 신호가 모두 Low로 천이하는 시점에서 High에서 Low로 천이된다.
C3 신호는 S1, S2 신호가 모두 High로 천이하는 시점에서 High에서 Low로 천이되고 X,Z-ATD신호가 High로 천이되는 시점에서 Low에서 High로 천이된다.
SAN 신호와 SAP 신호는 상기 S1, S2 신호가 모두 "하이"인 시점에서 소정 시간 지연된 후 변화하고 A,Z-ATD 신호가 "하이"로 천이하는 시점에서 각각 반대 상태로 천이된다.
따라서, S1, S2 신호 모두가 "하이" 상태인 구간 즉, t2-t3, t9-t10, t16-t17 등의 구간에서 해당 셀에 로직 "0"가 기록된다. 그리고 S1 또는 S2 신호 중 하나만 "하이" 상태인 구간 즉, t4-t5, t11-t12, t18-t19 등의 구간에서 해당 셀에 로직 "1"이 기록된다.
한편 이와 같이 동작되는 글로벌 콘트롤 펄스 발생부에서 출력되는 신호에 의해 동작되는 로칼 콘트롤 펄스 발생부(20), 칼럼 콘트롤부(24) 및 센스엠프 입출력 콘트롤부(25)의 구성 및 동작을 설명하면 다음과 같다.
먼저, 본 발명 SWL 강유전체 메모리 셀이 도 8과 같이 구성되느냐 도 9와 같이 구성되는냐에 따라 다소 차이가 있기 때문에 이를 구분하여 설명하면 다음과 같다.
도 17은 본 발명의 도 8에 따른 로칼 콘트롤 펄스 발생부의 구성도이고, 도 18은 본 발명의 도 8에 따른 칼럼 제어부의 회로 구성도이고, 도 19는 본 발명의 도 8에 따른 제 1 실시예의 센스 앰프 입출력 콘트롤부의 구성도이고, 도 20는 본 발명의 도 8에 따른 제 2 실시예의 센스 앰프 및 입출력 콘트롤부의 구성도이고, 도 21는 본 발명의 도 8에 따른 제 3 실시예의 센스 앰프 및 입출력 콘트롤부의 구성도이도, 도 22는 본 발명의 도 8에 따른 제 4 실시예의 센스 앰프 및 입출력 콘트롤부의 구성도이다.
로칼 제어 펄스 발생부로 입력되는 S1,S2,P2,C1,C2,C3,C4,SAN, SAP신호는 상기한 글로벌 제어 펄스 발생부의 출력신호이고, Y-ATD신호는 Y-어드레스가 천이될 때 발생하는 어드레스 천이 검출신호로써 High 펄스가 된다.
그리고 WEBpad신호는 라이트 인에이블 패드의 신호로써, 라이트 모드시, Low 상태를 활성화 상태로 정의한다.
Z_Add1,Z_Add2,Z_Add3,Z_Add4는 Z_어드레스 프리-디코더(14)에서 출력되는 신호이다.
도 17에 나타낸 본 발명의 로칼 콘트롤 펄스 발생부는 도 8에서 Top 블록을 제어하는 신호를 출력하는 것을 예로 한 것이다. Bottom 블록의 구동 제어 펄스의 발생은 이와 동일하다.
로칼 콘트롤 펄스 발생부(20)는 크게 센스 앰프/입출력 제어부(25)로 입력되는 신호를 만들어 내는 제 1 제어 펄스 발생부(200)와, 칼럼 제어부(24)로 입력되는 신호를 만들어 내는 제 2 제어 펄스 발생부(201)와, SWL 구동부(22)로 입력되는 신호를 만들어 내는 제 3 제어 펄스 발생부(202)로 구성된다.
여기서, 제 1 제어 펄스 발생부(200)는 SAP, SAN, Z_Add3, Z_Add4, 제 3 제어 신호(C3)를 입력으로 하여 상부 블록(Top Block)과 하부 블록(Bottom Block)을 제어하기 위한 제어 펄스 SAP_C, SAN_C, C3N_C, C3P_C 신호를 출력하는 제 1 논리 연산부(203)와, 제 1,2 제어 신호(C1,C2)와 Z_Add1, Z_Add2신호를 입력으로 하여 상부 블록을 제어하기 위한 제어 펄스 C1P_T, C1N_T, C2P_T, C2N_T, C3N_T 신호를 출력하는 제 2 논리 연산부(204)로 구성된다.
이와 같이 구성된 로칼 콘트롤 펄스 발생부의 구성을 보다 상세히 설명하면 다음과 같다.
제 1 제어 펄스 발생부(200)의 제 1 논리 연산부(203)는 Z-Add3,Z-Add4신호를 논리 연산하여 하부 블록(Bottom Block)에 인가되는 제어 신호들의 발생에 관계하는 신호를 출력하는 제 1 NAND 게이트(203-1)와, 제 1 NAND 게이트(203-1)의 출력 신호와 NAND 연산된 Z-Add1,Z-Add2신호를 논리 연산하여 출력하는 제 2 NAND 게이트(203-2)와, 입력되는 SAP신호와 제 2 NAND 게이트(203-2)의 출력 신호를 연산 출력하는 제 3 NAND 게이트(203-3)와, 제 3 NAND 게이트(203-3)의 출력 신호를 반전하여 SAP_C 신호를 출력하는 제 1 인버터(203-4)와, SAN 신호와 제 2 NAND 게이트(203-2)의 출력 신호를 논리 연산하여 출력하는 제 4 NAND 게이트(203-5)와, 제 4 NAND 게이트(203-5)의 출력 신호를 반전하여 SAN_C 신호를 출력하는 제 2 인버터(203-6)와, 상기 제 3 제어신호(C3)를 반전시키는 제 3 인버터(203-7)와, 상기 제 3 인버터(203-7)에 의해 반전된 제 3 제어 신호(C3)와 제 2 NAND 게이트(203-2)의 출력 신호를 논리 연산하여 출력하는 제 5 NAND 게이트(203-8)와, 제 5 NAND 게이트(203-8)의 출력 신호를 반전하여 C3P_C 신호를 출력하는 제 4 인버터(203-9)와, 제 4 인버터(203-9)의 출력 신호를 반전하여 C3N_C 신호를 출력하는 제 5 인버터(203-10)로 구성된다.
그리고 제 1 제어 펄스 발생부(200)의 제 2 논리 연산부(204)는 Z-Add1, Z-Add2 신호를 논리 연산하여 상부 블록(Top Block)에 인가되는 제어 신호들의 발생에 관계하는 신호를 출력하는 제 1 NAND 게이트(204-1)와, 제 1 NAND 게이트(204-1)의 출력 신호를 반전하는 제 1 인버터(204-2)와, 제 1 인버터(204-2)의 출력 신호와 제 1 제어신호(C1)를 NAND 연산하여 출력하는 제 2 NAND 게이트(204-3)와, 제 2 NAND 게이트(204-3)의 출력 신호를 증강하여 C1P_T신호를 출력하는 제 2,3 인버터(204-4)(204-5)와, 제 2 NAND 게이트(204-3)의 출력 신호를 반전하여 C1N_T신호를 출력하는 제 4 인버터(204-6)와, 제 1 인버터(204-2)의 출력 신호와 제 2 제어 신호(C2)를 논리 연산하여 출력하는 제 3 NAND 게이트(204-7)와, 제 3 NAND 게이트(204-7)의 출력 신호를 증강하여 C2P_T 신호를 출력하는 제 5,6 인버터(204-8)(204-9)와, 제 3 NAND 게이트(204-7)의 출력 신호를 반전하여 C2N_T 신호를 출력하는 제 7 인버터(204-10)와, 제 1 인버터(204-2)의 출력 신호와 반전된 제 3 제어 신호(C3)를 논리 연산하여 출력하는 제 4 NAND 게이트(204-11)와, 제 4 NAND 게이트(204-11)의 출력 신호를 증강하여 C3N_T신호를 출력하는 제 9,10 인버터(204-12)(204-13)로 구성된다.
그리고 제 2 제어 펄스 발생부(201)는 WEBpad 신호를 반전하는 제 1 인버터(201-1)와, 제 1 인버터(201-1)의 출력 신호를 반전하는 제 2 인버터(201-2)와, 제 4 제어 신호(C4)를 반전하는 제 3 인버터(201-3)와, 제 2,3 인버터(201-2)(201-3)의 출력 신호를 연산하여 출력하는 NAND 게이트(201-4)와, NAND 게이트(201-4)의 출력 신호를 반전하여 출력하는 제 4 인버터(201-5)와, 제 3 제어 신호(C3)와 제 4 인버터(201-5)의 출력 신호 그리고 제 1 제어 펄스 발생부(200)의 제 2 논리 연산부(204)의 제 1 NAND 게이트(204-1)의 출력 신호를 NOR연산하여 출력하는 NOR 연산부(201-6)와, NOR 연산부(201-6)의 출력 신호를 반전하여 C4P_T신호를 출력하는 제 5 인버터(201-7)와, 제 5 인버터(201-7)의 출력 신호를 반전하여 C4N_T 신호를 출력하는 제 6 인버터(201-8)로 구성된다.
그리고 제 3 제어 펄스 발생부(202)는 P2 신호를 반전하는 제 1 인버터(202-1)와, Y_ATD신호,제 1 인버터(202-1)의 출력 신호,제 4 제어 신호(C4) 그리고 반전된 WEBpad신호를 논리 연산하여 출력하는 제 1 NAND 게이트(202-2)와, 제 1 NAND 게이트(202-2)의 출력 신호를 반전하는 제 2 인버터(202-3)와, 제 2 인버터(202-3)의 출력 신호를 지연하는 제 3,4,5,6 인버터(202-4)(202-5)(202-6)(202-7)와, S1 신호와 제 2 인버터(202-3)의 출력 신호를 연산하여 출력하는 제 1 NOR 게이트(202-8)와, 제 1 NOR 게이트(202-8)의 출력 신호와 제 2 논리 연산부(204)의 제 1 NAND 게이트(204-1)의 출력 신호를 NOR연산하여 출력하는 제 2 NOR 게이트(202-9)와, 제 2 NOR 게이트(202-9)의 출력 신호를 반전하여 PS1_T 신호를 출력하는 제 7 인버터(202-10)와, 제 2 제어 신호(S2)와 제 6 인버터(202-7)의 출력 신호를 연산하여 출력하는 제 3 NOR 게이트(202-11)와, 제 3 NOR 게이트(202-11)의 출력 신호와 제 2 논리 연산부(204)의 제 1 NAND 게이트(204-1)의 출력 신호를 NOR연산하여 출력하는 제 4 NOR 게이트(202-12)와, 제 4 NOR 게이트(202-12)의 출력 신호를 반전하여 PS2_T 신호를 출력하는 제 7 인버터(202-13)로 구성된다.
이와 같은 본 발명의 로칼 콘트롤 펄스 발생부는 제 1 제어 펄스 발생부(200)의 제 1 논리 연산부(203)가 상부 블록과 하부 블록에 공통으로 사용되는 제어 펄스를 발생하는 블록이고, 제 1 제어 펄스 발생부(200)의 제 2 논리 연산부(204)와 제 2,3 제어 펄스 발생부(201)(202)가 상부 블록을 제어하는 펄스를 발생하는 블록이다.
이와 같은 본 발명의 로칼 콘트롤 펄스 발생부의 제어 펄스 발생 동작에 관하여 설명하면 다음과 같다.
먼저, 쓰기 모드의 동작시에는 WEBpad신호가 Low상태이므로 제 2 제어 펄스 발생부(201)의 제 1 인버터(201-1),제 2 인버터(201-2)를 거친 출력 신호는 Low 상태가 된다.
그러므로 제 1 NAND 게이트(201-4)는 비활성화 상태가 되어 High 레벨의 신호를 출력하게 되어 NOR 연산부(201-6)를 활성화 상태가 되도록 한다.
NOR 연산부(201-6)가 활성화되어 제 3 제어신호(C3)는 제 5 인버터(201-7)를 통과하여 C4P_T신호를 출력하고,다시 제 6 인버터(201-8)를 통과하여 C4N_T신호를 출력한다.
상기 제 3 제어신호(C3)는 스플리트 워드라인(SWL1)(SWL2)이 활성화되기 전의 상태 즉, 메모리 셀 비트라인과 기준 셀 비트라인의 프리차지구간에서 칼럼 선택신호를 모두 비활성화 상태가 되도록 한다.
비활성화된 칼럼 선택신호에 의해 데이터 버스와 비트라인간의 신호 흐름은 차단된다.
따라서, 쓰기 모드에서의 비트라인 프리차지시에 비트라인에 실린 데이터와 입출력 데이터버스에 실린 데이터가 충돌하는 것을 피할 수가 있다.
또한, 쓰기모드에서는 WEBpad신호가 Low상태이므로 제 2 제어 펄스 발생부(201)의 제 1 인버터(201-1)의 출력 신호가 High상태가 되므로 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)를 활성화시킨다.
따라서, 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)는 Y-ATD신호, P2,C4신호의 지배를 받는다.
즉, P2 신호가 High인 상태로써, S1,S2 신호가 활성화 상태로 정상 동작하고 있는 동안에는 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)를 비활성화시켜 S1,S2 신호의 정상 동작을 보장하게 된다.
S1,S2 신호의 정상 동작이 완료되면 P2 신호는 Low 상태가 되므로 이때 제 3 제어 펄스 발생부(202)의 제 1 인버터(202-1)의 출력은 High상태가 되어 결과적으로 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)가 활성화된다.
이상태에서는 Y-ATD 또는 C4 신호의 상태에 따라서 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)의 동작이 결정된다.
여기서, 제 2 제어 펄스 발생부(201)의 제 1 인버터(202-1)의 출력이 High상태이므로 C4 신호까지 High 상태가 되면 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)활성화되어 Y-ATD신호가 SWL 드라이버 블록(70)으로 전달된다.
부연 설명하면, Y-어드레스가 천이되는 구간에서 S1신호와 S2신호가 제 3 제어 펄스 발생부(202)의 제 1,3 NOR 게이트(202-8)(202-11)를 활성화시켜 Y-ATD신호는 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2),제 2 인버터(202-3)를 거쳐 제 3 제어 펄스 발생부(202)의 제 1 NOR 게이트(202-8)에 전달되고 동시에 제 3 제어 펄스 발생부(202)의 제 2 인버터(202-3)의 출력 신호를 지연하는 제 3,4,5,6 인버터(202-4)(202-5)(202-6)(202-7)에 의해 지연된 신호는 제 3 NOR 게이트(202-11)에 전달된다.
상기 제 3 제어 펄스 발생부(202)의 제 1,2 NOR 게이트(202-8)(202-9)와 제 7 인버터(202-10)를 통과한 Y-ATD신호는 반전된 Low상태의 PS1_T 신호가 된다.
제 3 제어 펄스 발생부(202)의 제 3,4 NOR 게이트(202-11)(202-12)와 제 7 인버터(202-13)를 통과한 지연된 Y-ATD신호는 반전된 Low상태의 PS2_T 신호가 된다.
따라서, PS1_T 신호와 PS2_T 신호는 Y-ATD신호에 대하여 반전된 위상을 갖는다.
여기서, 제 3 제어 펄스 발생부(202)의 제 2 인버터(202-3)의 출력 신호를 지연하는 제 3,4,5,6 인버터(202-4)(202-5)(202-6)(202-7)의 사이즈를 조절함으로써 PS1_T 신호 및 PS2_T 신호의 Low신호가 겹치는 시간을 조절할 수가 있다.
그리고 읽기 모드에서는 제 2 제어 펄스 발생부(201)의 NAND 게이트(201-4)가 활성화 상태가 되어 C4의 신호가 제 2 제어 펄스 발생부(201)의 제 3 인버터(201-3),NAND 게이트(201-4),제 4 인버터(201-5),NOR 연산부(201-6) 그리고 제 5 인버터(201-7)를 거쳐 C4P_T 신호로 출력된다.
그리고 제 5 인버터(201-7)의 출력 신호는 제 6 인버터(201-8)을 거쳐 C4N_T 신호로 출력된다.
C4P_T,C4N_T 신호는 센스앰프에 의해 증폭된 신호를 데이터버스에 전달하는 역할을 한다.
이와 같은 읽기모드에서는 제 2 제어 펄스 발생부(201)의 제 1 인버터(201-1)의 출력신호가 Low상태로써 제 3 제어 펄스 발생부(202)의 NAND 게이트(202-2)를 비활성화시킴으로 Y-ATD신호, P2,C4신호의 전달이 차단된다.
그리고 제 3 제어 펄스 발생부(202)의 제 2 인버터(202-3)의 출력신호가 Low상태가 되어 제 3 제어 펄스 발생부(202)의 제 1 NOR 게이트(202-8)를 활성화시킨다.
이와 같은 제어 펄스 발생 동작으로 SWL 구동부(22)의 입력신호로 사용되는 PS1_T 신호와 PS2_T 신호는 S1과 S2신호에 대해 각각 반대 위상을 갖는 파형이 된다.
본 발명의 SWL 강유전체 메모리 소자의 칼럼 제어부의 구성에 관하여 설명하면 다음과 같다.
도 18은 상부 메모리 셀 어레이를 제어하는 블록을 예로한 것으로, 칼럼 제어부는 Y-프리디코더(18)와 로칼 콘트롤 펄스 발생부(20)로부터 어드레스 및 제어 신호를 받아 데이터 입출력시에 임의의 셀을 선택하기 위한 칼럼 선택 신호를 출력하는 블록으로 그 구성은 다음과 같다.
먼저, Y-프리디코더(18)에서 프리디코딩되어 출력되는 어드레스들(Ypre_n, Ypre_n+1, Ypre_n+2, Ypre_n+3, …)중 각각의 어드레스와 로칼 콘트롤 펄스 발생부(20)에서 출력되는 C4N_T신호를 논리연산하여 출력하는 복수개의 NAND 게이트들(230)(231)(232)(233)과, 각 NAND 게이트들(230)(231)(232)(233)의 출력단에 연결된 인버터(234)(235)(236)(237)들을 포함하여 구성된다.
여기서, 각 NAND 게이트(230)(231)(232)(233)의 출력은 각각의 인버터들(234)(235)(236)(237)을 통과하여 Y-어드레스(Y_n_T, Y_n+1_T, Y_n+2_T, Y_n+3_T, …)가 되고, 인버터들(234)(235)(236)(237)을 통과하지 않은 신호는 기준 /Y-어드레스(YB_n_T, YB_n+1_T, YB_n+2_T, YB_n+3_T, …)가 된다.
활성화시에 Y-어드레스(Y_n_T, Y_n+1_T, Y_n+2_T, Y_n+3_T, …)의 어느하나만 High로 활성화되고 /Y-어드레스(YB_n_T, YB_n+1_T, YB_n+2_T, YB_n+3_T, …)의 어느 하나만 Low로 된다.
이들 활성화된 신호는 센싱 앰프 및 입출력 콘트롤부(25)에서 데이터 버스에 연결되어 있는 트랜지스터들 또는 트랜스미션 게이트로 구성된 스위칭 블록의 활성화,비활성화를 조정하게 된다.
그리고 도 8에 따른 본 발명의 센스 앰프 및 입출력 콘트롤부에 관하여 상세히 설명하면 다음과 같다.
먼저, 제 1 실시예의 센스 앰프 및 입출력 콘트롤부의 구성은 도 19와 같이센싱 앰프(210)에는 상부 메인 메모리 셀에 연결되는 임의의 비트 라인(BIT_T), 상부 기준 셀에 연결되는 임의의 비트 라인(RBIT_T), 하부 메인 메모리 셀에 연결되는 임의의 비트 라인(BIT_B),하부 기준 셀에 연결되는 임의의 비트 라인(RBIT_B)이 연결된다.
즉, 상기 로칼 콘트롤 펄스 발생부(20)에서 출력되는 센싱 엠프 인에이블 신호(SAP_C)(SAN_C)에 의해 해당 라인들의 데이터를 센싱 및 증폭하는 센싱 엠프(210)와, 이퀄라이징 신호(C3N_C,C3P_C)에 의해 비트 라인(BIT_T)(RBIT_T) 또는 (BIT_B)(RBIT_B)의 전위를 등전위화하는 이퀄라이져부(211)와, 로칼 제어 펄스 발생부(20)에서 출력되는 상부 셀 어레이 연결 신호(C1P_T,C1N_T,C2P_T,C2N_T)에 의해 스위칭되어 상부의 메인 셀과 기준 셀에 연결된 비트 라인(BIT_T)(RBIT_T)을 상기 센싱 앰프(210)의 입출력 라인에 선택적으로 연결하는 제 1,2 전송 게이트(212)(213)와, 하부 셀 어레이 연결 신호(C1P_B,C1N_B,C2P_B,C2N_B)에 의해 스위칭되어 하부의 메인 셀과 기준 셀에 연결된 비트라인(BIT_B) (RBIT_B)을 상기 센싱 앰프(210)의 입출력 라인에 선택적으로 연결하는 제 3,4 전송 게이트(214)(215)와, 제 1 전송 게이트(212)와 상부 메모리 셀 사이의 비트라인(BIT_T)에 연결되어 칼럼 선택 신호(Y_n_T,YB_n_T)에 의해 데이터 버스단(D_BUS)과의 연결을 제어하는 제 5 전송 게이트(216)와, 제 3 전송 게이트(214)와 하부 메모리 셀사이의 비트라인(BIT_B)에 연결되어 칼럼 선택 신호(Y_n_B,YB_n_B)에 의해 데이터 단(D_)과의 연결을 제어하는 제 6 전송 게이트(217)와, 상기 제 1 전송 게이트(212)와 제 5 전송 게이트(216) 사이의 비트라인(BIT_T)에 한쪽 전극이 연결되고 다른쪽 전극은 전원 전압 단자에 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_T)에 의해 비트라인(BIT_T)의 레벨을 조정하는 제 1 비트라인 레벨 조정부(218)와, 상기 제 3 전송 게이트(214)와 하부 메모리 셀 어레이 블록 사이의 비트라인(BIT_B)에 한쪽 전극이 연결되고 다른쪽 전극은 전원 전압 단자에 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_B)에 의해 비트라인(BIT_B)의 레벨을 조정하는 제 2 비트라인 레벨 조정부(219)를 포함하여 구성된다.
여기서, 데이터 단(D_)는 읽기 모드와 쓰기 모드의 동작 모두에서 공통으로 사용된다. 즉, 읽기 모드의 동작시에는 센스 앰프의 출력 전송로로 사용되고 쓰기 모드에서는 메모리 셀에 라이트(Write)할 데이터 전송로로 사용된다.
그리고 제 2 실시예의 센스 엠프 및 입출력 콘트롤부는 도 20과 같이 NMOS트랜지스터로 각각의 제어 펄스에 의한 스위칭 블록을 구성한 것이다.
즉, 비트 라인(BIT_T)(RBIT_T)(BIT_B)(RBIT_B)들에 연결되어 로칼 콘트롤 펄스 발생부(20)에서 출력되는 센스 엠프 인에이블 신호(SAP_C)(SAN_C)에 의해 해당 라인들의 데이터를 센싱 및 증폭하는 센싱 앰프(220)와, 이퀄라이징 신호(C3N_C, C3P_C)에 의해 비트 라인(BIT_T)(RBIT_T) 또는 (BIT_B)(RBIT_B)의 전위를 등전위화하는 이퀄라이져부(221)와, 로칼 제어 펄스 발생부에서 출력되는 상부 셀 어레이 연결 신호(C1N_T,C2N_T)에 의해 스위칭되어 상부의 메인 메모리셀과 기준 셀에 연결된 비트 라인(BIT_T)(RBIT_T)을 상기 센스 엠프(220)의 입출력 라인에 선택적으로 연결하는 제 1,2 NMOS 트랜지스터(222)(223)와, 하부 셀 어레이 연결 신호(C1N_B,C2N_B)에 의해 스위칭되어 하부의 메인 메모리셀과 기준 셀에 연결된 비트라인(BIT_B)(RBIT_B)을 상기 센스 엠프(220)의 입출력 라인에 선택적으로 연결하는 제 3,4 NMOS 트랜지스터(224)(225)와, 제 1 NMOS 트랜지스터(222)와 상부 메모리 셀사이의 비트라인(BIT_T)에 연결되어 칼럼 선택 신호(Y_n_T)에 의해 데이터 단(D_)과의 연을 제어하는 제 5 NMOS 트랜지스터(226)와, 제 3 NMOS 트랜지스터(224)와 하부 메모리 셀사이의 비트라인(BIT_B)에 연결되어 칼럼 선택 신호(Y_n_B)에 의해 데이터 단(D_BUS)과의 연결을 제어하는 제 6 NMOS 트랜지스터(227)와, 상기 제 1 NMOS 트랜지스터(222)와 제 5 NMOS 트랜지스터(226) 사이의 비트라인(BIT_T)에 한쪽 전극이 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_T)에 의해 비트라인(BIT_T)의 레벨을 조정하는 제 1 비트라인 레벨 조정부(228)와, 상기 제 3 NMOS 트랜지스터(224)와 하부 메모리 셀 어레이 블록 사이의 비트라인(BIT_B)에 한쪽 전극이 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_B)에 의해 비트라인(BIT_B)의 레벨을 조정하는 제 2 비트라인 레벨 조정부(229)를 포함하여 구성된다.
센스 앰프 및 입출력 콘트롤부에 입력되는 각각의 제어 신호와 각 구성 블록의 동작에 관하여 설명하면 다음과 같다.
SAN_C는 한쪽 전극이 센스앰프에 연결되고 다른쪽 전극이 접지(VSS)단자에 연결되는 NMOS 트랜지스터의 게이트에 인가되어 High에서 센싱 앰프(210)를 활성화시키고 Low에서 센싱 앰프(210)를 비활성화시키게 된다.
그리고 SAP_C는 한쪽 전극이 센스앰프에 연결되고 다른쪽 전극이 전원전압 (VCC)단자에 연결되는 PMOS 트랜지스터의 게이트에 인가되어 Low에서 센스 엠프(210)를 활성화시키고 High에서 센스 엠프(210)를 비활성화시키게 된다.
이퀄라이져부(211)에 입력되는 이퀄라이징 신호(C3N_C,C3P_C)는 스플리트 워드라인(SWL1)(SWL2)가 활성화되기 전에 메인과 기준 셀의 비트 라인(BIT_T) (RBIT_T)(BIT_B)(RBIT_B) 및 센스 엠프(210)의 전위를 등전위화 한다.
풀다운 제어신호(C3N_T)는 상부쪽의 메인 셀 칼럼과 기준 셀 칼럼의 선택시에 제 1 비트라인 레벨 조정부(218)를 턴온시켜 풀다운 동작을 수행하여 상부의 메인 메모리 셀 및 기준 셀에 연결된 비트라인(BIT_T)(RBIT_T)을 Low레벨로 만든다.
그리고 풀다운 제어신호(C3N_B)는 하부쪽의 메인 셀 칼럼과 기준 셀 칼럼의 선택시에 제 2 비트라인 레벨 조정부(219)를 턴온시켜 풀다운 동작을 수행하여 하부의 메인 메모리 셀 및 기준 셀에 연결된 비트라인(BIT_B)(RBIT_B)을 Low레벨로 만든다.
그리고 본 발명의 제 3 실시예에 따른 센스 앰프 및 입출력 콘트롤부의 구성은 도 21과 같이 비트 라인(BIT_T)(RBIT_T)(BIT_B)(RBIT_B)들에 연결되어 로칼 콘트롤 펄스 발생부에서 출력되는 센스 엠프 인에이블 신호(SAP_C)(SAN_C)에 의해 해당 라인들의 데이터를 센싱 및 증폭하는 센스 엠프(260)와, 이퀄라이징 신호(C3N_C,C3P_C)에 의해 비트 라인(BIT_T)(RBIT_T) 또는 (BIT_B)(RBIT_B)의 전위를 등전위화하는 이퀄라이져부(261)와, 로칼 제어 펄스 발생부에서 출력되는 상부 셀 어레이 연결 신호(C1P_T,C1N_T,C2P_T,C2N_T)에 의해 스위칭되어 상부의 메인 메모리셀과 기준 셀에 연결된 비트 라인(BIT_T)(RBIT_T)을 상기 센스 엠프(260)의 입출력 라인에 선택적으로 연결하는 제 1,2 전송 게이트(262)(263)와, 하부 셀 어레이 연결 신호(C1P_B,C1N_B,C2P_B,C2N_B)에 의해 스위칭되어 하부의 메인 메모리셀과 기준 셀에 연결된 비트라인(BIT_B)(RBIT_B)을 상기 센스 엠프(260)의 입출력 라인에 선택적으로 연결하는 제 3,4 전송 게이트(264)(265)와, 상기 센스 엠프(260)의 입출력단에 연결되어 칼럼 선택 신호(Y_n,YB_n)에 의해 데이터 단(D_)과의 연결을 제어하는 제 5 전송 게이트(266)와, 상기 센스 엠프(260)의 입출력단에 연결되어 칼럼 선택 신호(Y_n,YB_n)에 의해 데이터바 단(DB_)과의 연결을 제어하는 제 6 전송 게이트(267)와, 상기 제 1 전송 게이트(262)와 상부 메모리셀의 비트라인(BIT_T)의 사이에 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_T)에 의해 비트라인(BIT_T)의 레벨을 조정하는 제 1 비트라인 레벨 조정부(268)와, 상기 제 3 전송 게이트(264)와 하부 메모리 셀 어레이 블록 사이의 비트라인(BIT_B)에 한쪽 전극이 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_B)에 의해 비트라인(BIT_B)의 레벨을 조정하는 제 2 비트라인 레벨 조정부(269)를 포함하여 구성된다.
여기서, SAN_C는 한쪽 전극이 센스앰프에 연결되고 다른쪽 전극이 접지(VSS)단자에 연결되는 NMOS 트랜지스터의 게이트에 인가되어 High에서 센스 엠프(210)를 활성화시키고 Low에서 센스 엠프(260)를 비활성화시키게 된다.
그리고 SAP_C는 한쪽 전극이 센스앰프에 연결되고 다른쪽 전극이 전원전압 (VCC)단자에 연결되는 PMOS 트랜지스터의 게이트에 인가되어 Low에서 센스 엠프(260)를 활성화시키고 High에서 센스 엠프(260)를 비활성화시키게 된다.
이퀄라이져부(261)에 입력되는 이퀄라이징 신호(C3N_C,C3P_C)는 스플리트 워드라인(SWL1)(SWL2)가 활성화되기 전에 메인과 기준 셀의 비트 라인(BIT_T) (RBIT_T)(BIT_B)(RBIT_B) 및 센스 엠프(260)의 전위를 등전위화 한다.
풀다운 제어신호(C3N_T)는 상부쪽의 메인 셀 칼럼과 기준 셀 칼럼의 선택시에 제 1 비트라인 레벨 조정부(268)를 턴온시켜 풀다운 동작을 수행하여 상부의 메인 메모리 셀 및 기준 셀에 연결된 비트라인(BIT_T)(RBIT_T)을 Low레벨로 만든다.
그리고 풀다운 제어신호(C3N_B)는 하부쪽의 메인 셀 칼럼과 기준 셀 칼럼의 선택시에 제 2 비트라인 레벨 조정부(269)를 턴온시켜 풀다운 동작을 수행하여 하부의 메인 메모리 셀 및 기준 셀에 연결된 비트라인(BIT_B)(RBIT_B)을 Low레벨로 만든다.
그리고 본 발명 제 4 실시예의 센스 앰프 및 입출력 콘트롤부의 구성은 도 22와 같이 비트 라인(BIT_T)(RBIT_T)(BIT_B)(RBIT_B)들에 연결되어 로칼 콘트롤 펄스 발생부에서 출력되는 센스 엠프 인에이블 신호(SAP_C)(SAN_C)에 의해 해당 라인들의 데이터를 센싱 및 증폭하는 센스 엠프(270)와, 이퀄라이징 신호(C3N_C,C3P_C)에 의해 비트 라인(BIT_T)(RBIT_T) 또는 (BIT_B)(RBIT_B)의 전위를 등전위화하는 NMOS 트랜지스터로 구성된 이퀄라이져부(271)와, 로칼 제어 펄스 발생부에서 출력되는 상부 셀 어레이 연결 신호(C1N_T,C2N_T)에 의해 스위칭되어 상부의 메인 메모리셀과 기준 셀에 연결된 비트 라인(BIT_T)(RBIT_T)을 상기 센스 엠프(270)의 입출력 라인에 선택적으로 연결하는 제 1,2 NMOS 트랜지스터(272)(273)와, 하부 셀 어레이 연결 신호(C1N_B,C2N_B)에 의해 스위칭되어 하부의 메인 메모리셀과 기준 셀에 연결된 비트라인(BIT_B)(RBIT_B)을 상기 센스 엠프(270)의 입출력 라인에 선택적으로 연결하는 제 3,4 NMOS 트랜지스터(274)(275)와, 센스 엠프(270)의 입출력단에 연결되어 칼럼 선택 신호(Y_n)에 의해 데이터 단(D_)과의 연결을 제어하는 제 5 NMOS 트랜지스터(276)와, 센스 엠프(270)의 입출력단에 연결되어 칼럼 선택 신호(Y_n)에 의해 데이터바 단(DB_)와의 연결을 제어하는 제 6 NMOS 트랜지스터(277)와, 상기 제 1 NMOS 트랜지스터(272)와 메모리 셀 블록 사이의 비트라인(BIT_T)에 한쪽 전극이 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_T)에 의해 비트라인(BIT_T)의 레벨을 조정하는 NMOS 트랜지스터로 이루어진 제 1 비트라인 레벨 조정부(278)와, 상기 제 3 NMOS 트랜지스터(272)와 하부 메모리 셀 어레이 블록 사이의 비트라인(BIT_B)에 한쪽 전극이 연결되어 게이트에 인가되는 풀다운 제어신호(C3N_B)에 의해 비트라인(BIT_B)의 레벨을 조정하는 NMOS 트랜지스터로 이루어진 제 2 비트라인 레벨 조정부(279)를 포함하여 구성된다.
이와 같이 구성되는 본 발명의 SWL 강유전체 메모리 장치의 데이터 입출력 동작에 관하여 설명하면 다음과 같다.
도 23은 도 17에서 Y-어드레스 변화시 쓰기 모드에서의 로칼 제어 펄스 발생부의 동작 파형도이다.
본 발명의 SWL 강유전체 메모리에서는 센스 엠프 및 데이터 입출력 제어 회로를 포함하는 코아 블록을 상하로 이웃하는 메모리셀 블록이 서로 공유하고 있으므로 여기서는 상부 메모리셀 블록의 구동 제어를 중심으로 하여 설명한다.
먼저, 도 23의 동작 파형도를 칩 인에이블신호인 CSBpad신호가 Low상태로 인에이블된 후 다시 High상태로 디스에이블되는 구간을 t1에서부터 t15까지 분할하여 각 구간별로 설명하면 다음과 같다.
t1구간에서는 CSBpad신호를 Low상태로 인에이블시키고, WEBpad신호를 Low상태로 인에이블시킨다.
이때, X, Y, Z-어드레스는 이전의 상태를 유지하고, 로칼 제어 펄스 발생부에서 출력되는 PS1_T, PS2_T신호와 C1N_T,C2N_T,C4N_T, C3N_C, SAP_C, SAN_C신호 또한 t1이전의 상태를 유지하고 있다.
이후, PS1_T신호는 t1 구간은 High이고, t2,t3 구간 동안 Low상태를 유지한다.
그리고 t4구간에서는 High상태를, t5구간에서는 Low상태를, 그리고 t6구간에서는 다시 High상태를 유지한다.
이어, t7에서 t8구간까지는 다시 Low상태를, t9에서부터 t10구간까지는 High상태를 유지하고, 다시 t11에서부터 t13구간까지는 Low상태를 유지하고 t13이 시작되는 시점에서부터는 계속해서 High상태를 유지한다.
그리고 PS2_T신호는 t1 구간은 High이고 t2,t3,t4 구간은 Low상태를 유지하다가 t5에서부터 t7구간까지는 High상태을 유지한다.
이어, t8에서 t9구간까지는 Low상태를, t10에서부터 t11구간까지는 High상태를, 그리고 t12에서부터 t13구간까지는 Low상태를 유지하다가 t14가 시작되는 시점에서부터는 계속하여 High상태를 유지한다.
또한, SWL 구동부(300)에서 출력되는 SWL1, SWL2신호도 t1구간까지는 이전의 상태인 Low상태를 유지하고, t2시점에서 부터 High상태로 천이된다.
여기서, SWL1신호는 PS1_T신호와 위상이 반대이며 천이타이밍은 동일하다. 그리고 SWL2신호는 PS2_T신호와 위상이 반대이며 천이 시점이 동일하다.
그리고 센스 엠프의 입출력 라인과 메모리셀 블록의 비트라인,기준셀 블록의 비트라인을 전기적으로 연결하는 제어 신호인 C1N_T,C2N_T 신호의 파형 변화는 다음과 같다.
C1N_T 신호는 Y-Add 신호가 토글되기전의 SWL1,SWL2의 두신호가 High 상태를 유지하는 구간의 일부 t3 구간 동안만 Low로 천이되었다가 그 이외의 구간에서 다시 High로 천이되어 이를 계속 유지한다.
C2N_T 신호는 C1N_T 신호가 Low로 천이되는 시점인 t3 구간 시작점에서 Low로 천이되어 이상태를 계속 유지하다가 CSBpad 신호가 High로 천이되는 시점에서 High 상태로 천이한다.
C4N_T신호는 SWL1,SWL2가 동시에 High로 천이하는 시점(t2)에서 High 상태로 천이되었다가 CSBpad신호가 디스에이블되는 시점에서 다시 Low상태로 천이된다.
그리고 P2신호는 SWL1,SWL2가 동시에 High로 천이하는 시점인, t2에서부터 t5까지 High를 유지하고 그 이외의 구간에서는 Low 상태를 유지한다.
C3N_C신호는 t1구간까지는 이전의 High상태를 유지하고 SWL1,SWL2가 동시에 High로 천이하는 시점(t2)에서 Low 상태로 천이되어 Low 상태를 유지하다가 CSBpad신호가 디스에이블될 때 다시 High 상태로 천이된다.
즉, C4N_T신호와 반대 위상의 파형을 갖는다.
그리고 SAN_C신호는 C1N_T,C2N_T 두신호가 동시에 천이되는 시점(t2)에서 High 상태로 천이하고 이상태를 CSBpad신호가 디스에이블될 때까지 유지한다.
SAP_C신호는 SAN_C신호와 반대 위상을 가지며 천이 시점은 동일하다.
이와 같은 동작 파형을 갖는 본 발명의 SWL 강유전체 메모리 장치는 Y-어드레스 변화에 의해 Y-ATD신호가 발생되면 쓰기 모드인 경우에 로칼 제어 펄스 발생부에서 PS1_T와 PS2_T가 발생되도록 하여 SWL 드라이버 블록(70)에서 SWL1신호와 SWL2신호를 만들게 된다.
이와 같이 발생된 SWL1,SWL2 두신호가 High인 구간 즉,t2 ~ t3,t8,t12 구간에서 SWL 메모리 셀에 로직 `0'을 쓰게된다.
그리고 SWL1과 SWL2중 하나만 High인 구간 즉, t4 ~ t5,t7,t9,t11,t13 구간에서 SWL 메모리 셀에 로직 `1'을 쓰게된다.
그리고 읽기 모드(read mode)시의 본 발명의 비휘발성 강유전체 메모리장치에 따른 동작에 관하여 설명하면 다음과 같다.
도 24는 도 17에서 Y-어드레스 변화시 읽기 모드에서의 로칼 콘트롤 펄스 발생부의 동작 파형도이다.
읽기 모드인 경우 WEDpad신호는 High 상태로 디져블되어진 상태를 유지한다.
그리고 쓰기 모드시와 마찬가지로 Y-어드레스가 변화될 때만 Y-ATD신호가 High 상태가 된다.
즉, Y-어드레스가 t7이 시작되는 시점에서 천이될 경우, Y-ATD신호는 t7에서부터 t8까지 High상태를 유지하게 되고, 다시 Y-어드레스가 t11이 시작되는 시점에서 천이될 때 Y-ATD신호는 t11에서부터 t13구간까지 High상태를 유지한다. 이외의 구간에서는 모두 Low상태를 유지하게 된다.
PS1_T 신호는 t2에서부터 t3구간까지, 그리고 t5구간동안에만 Low상태를 유지하고 그 이외에는 High상태를 유지한다.
PS2_T 신호는 t2에서부터 t4구간까지만 Low상태를 유지하고 그 이외에는 High상태를 유지한다.
SWL1신호는 상기 PS1_T 신호와 천이 시점이 동일하고 위상은 반대이고, SWL2신호 PS2_T신호와 천이 시점이 동일하고 위상은 반대이다.
그리고 센스 엠프의 입출력 라인과 메모리셀 블록의 비트라인,기준셀 블록의 비트라인을 전기적으로 연결하는 제어 신호인 C1N_T,C2N_T 신호의 파형 변화는 다음과 같다.
C1N_T 신호는 Y-Add 신호가 토글되기전의 SWL1,SWL2의 두신호가 High 상태를 유지하는 구간의 일부(t3)에서 Low로 천이되었다가 다시 High로 천이되어 이를 계속 유지한다.
C2N_T 신호는 C1N_T 신호가 Low로 천이되는 시점에서 Low로 천이되어 이상태를 계속 유지하다가 WEBpad 신호가 High로 천이되는 시점에서 High 상태로 천이한다.
C4N_T 신호는 C1N_T 신호가 High로 천이하는 시점(t4)에서 High 상태로 천이되었다가 CSBpad신호가 디스에이블되는 시점에서 다시 Low상태로 천이된다.
그리고 P2신호는 SWL1,SWL2가 동시에 High로 천이하는 시점(t2)에서 High 상태로 천이되어 이상태를 계속 유지하다가 Y-Add 신호가 토글되기 바로전의 SWL1 신호의 천이가 있는 시점에서 Low 상태로 천이된다.
C3N_C신호는 t1구간까지는 이전의 High상태를 유지하고 SWL1,SWL2가 동시에 High로 천이하는 시점(t2)에서 Low 상태로 천이되어 CSBpad신호가 디스에이블될 때까지 Low 상태를 유지하다가 다시 High 상태로 천이된다.
그리고 SAN_C신호는 C1N_T,C2N_T 두신호가 동시에 천이되는 시점(t2)에서 High 상태로 천이하고 이상태를 CSBpad신호가 디스에이블될 때까지 유지한다.
SAP_C신호는 SAN_C신호와 반대 위상을 가지며 천이 시점은 동일하다.
이상에서와 같이, CSBpad신호를 Low상태로 활성화시킨 상태에서 Y-어드레스만을 변화시키면 글로벌 콘트롤 펄스 발생부의 입력에는 변화가 없으므로 그 출력또한 변화가 없다.
Y-어드레스의 변화에 의해 Y-ATD신호가 High상태가 되어도 읽기 모드에서 로칼 제어 펄스 발생부의 PS1_T신호와 PS2_T신호는 변하지 않도록하여 SWL1신호와 SWL2신호가 비활성화 상태를 계속 유지하도록 한다.
따라서 변경된 Y-어드레스에 해당하는 칼럼 디코더를 활성화시켜 센스앰프에 래치되어 있는 데이터를 데이터버스에 전달하게 된다.
첫 번째로 Y-어드레스가 변환되는 시점인 t7구간에서는 센스앰프의 데이터가 데이터버스에 전달되어 리드동작이 수행된다.
그리고 두 번째로 Y-어드레스가 변환되는 시점인 t11구간에서도 센스앰프의 데이터가 데이터버스에 전달되어 리드동작이 수행된다.
이는 Y-어드레스의 토글시 칼럼 게이트 선택의 변화만으로도 센스 엠프에 래치되어 있는 데이터를 출력할 수 있음을 뜻한다.
이상에서는 Y-어드레스만변환시 쓰기 모드와 읽기 모드의 SWL 강유전체 메모리 장치의 데이터 입출력 동작을 설명하였다.
이하, X,Z-어드레스만 변환할때의 쓰기 모드 및 읽기 모드에 따른 동작 파형을 설명하면 다음과 같다.
먼저, X,Z-어드레스 변환시 쓰기 모드에서의 SWL 강유전체 메모리장치의 동작 파형을 t1에서부터 t21까지 설정하여 각 구간별로 설명하면 다음과 같다.
도 25는 도 17에서 본 발명에 따른 SWL 강유전체 메모리의 쓰기 모드시의 X,Z-어드레스 토글에 관한 동작 파형도이다.
먼저, t1이 시작되는 시점에서 CSBpad신호가 이전의 상태인 High상태에서 Low로 천이됨으로써 활성화상태가 되어 t21이 시작되는 시점에서 다시 비활성화상태로 천이된다.
이와 동시에 라이트 인에이블신호인 WEBpad신호도 Low상태로 천이되어 활성화상태를 유지하다가 CSBpad신호가 비활성화됨과 동시에 비활성화되도록 한다.
여기서, CSBpad신호와 WEBpad신호는 모두 외부에서 인가된다.
X,Z 어드레스가 천이되는 시점이 t7구간의 시작점,t14구간의 시작점일 경우 X,Z ATD는 t8구간과 t14구간에서 High 상태를 갖는다.
t1구간에서는 CSBpad신호와 WEDpad신호만이 인에이블되고, 나머지 신호는 이전의 상태를 그대로 유지한다.
t2구간에서는 CSBpad신호와 WEDpad신호는 그대로 인에이블상태를 유지하고, PS1_T 신호와 PS2_T 신호, 그리고 C3N_C 신호는 이전의 상태인 High상태에서 Low상태로 천이된다.
그리고 SWL1, SWL2, C4N_T, 그리고 P2신호는 이전상태인 Low상태에서 High상태로 천이된다.
상기 C4N_T 신호가 Low상태에서 High상태로 천이되어 활성화 상태가 되어 외부에서 전달된 데이터가 메모리셀의 비트라인과 기준 셀의 비트라인에 실리게 된다.
이어, t3구간에서는 상기 모든신호(CSBpad, WEDpad, PS1_T, PS2_T, SWL1, SWL2, C3N_C, C4N_T, P2)는 t2상태의 신호를 그대로 유지하고, SAN_C신호는 이전상태인 Low상태에서 High상태로 천이하고 SAP_C신호는 High상태에서 Low상태로 천이한다.
여기서, PS1_T,PS2_T의 동작 파형은 두신호가 High(H),Low(L)의 상태를 다음과 같이 반복하는 것을 알 수 있다.
PS1-T 신호는 t1,t4,t6,t7,t8,t11,t13,t14,t15,t18,t20의 구간에서 High 상태를 유지하고 그 이외의 구간에서는 Low 상태를 유지한다.
그리고 PS2_T 신호는 t1,t5 ~ t8,t12 ~ t15,t19 ~구간에서 High 상태를 유지하고 그 이외의 상태에서는 Low 상태를 유지한다.
SWL1 신호는 상기 PS1_T 신호와 동일한 시점에서 천이되고 서로 반대의 위상을 갖는다.
SWL2 신호는 상기 PS2_T 신호와 동일한 시점에서 천이되고 서로 반대의 위상을 갖는다.
그리고 C1N_T 신호는 SWL1,SWL2 신호가 동시에 High상태로 있는 구간의 일부에서만(t3,t10,t17) Low상태를 갖는다.
C2N_T 신호는 C1N_T 신호가 Low 상태로 천이하는 시점에서 Low 상태로 천이되어 X,Z-ATD 신호가 High 상태로 천이하는 시점에서 다시 High 상태로 천이된다.
그리고 C4N_T 신호는 SWL1,SWL2 신호가 동시에 High 상태로 천이하는 시점에서 High 상태로 천이하고 X,Z-ATD 신호가 High 상태로 천이하는 시점에서 다시 Low 상태로 천이된다.
P2신호는 SWL1,SWL2 신호가 동시에 High 상태로 천이하는 시점에서 High 상태로 천이하고 SWL1,SWL2 신호가 동일하게 Low 상태를 갖는 시점에서 다시 Low 상태로 천이된다.
그리고 SAN_C 신호는 C2N_T 신호와 반대 위상을 갖고,SAP_T 신호는 C2N_T 신호와 동일한 위상의 파형을 갖는다.
동작 파형을 다시 구간별로 설명한다.
t4구간에서는 PS1_T,C1N_T 신호는 High상태로 천이되고, SWL1신호는 High상태에서 Low상태로 천이된다.
이어, t5구간에서는 PS1_T 신호는 이전의 High상태에서 Low상태로 천이되고, 이에 따라 SWL1신호는 Low상태에서 High상태로 천이된다.
그리고 PS2_T 신호는 이전의 Low상태에서 High상태로 천이되고, 이에 따라 SWL2신호는 High상태에서 Low상태로 천이된다.
t6구간이 시작되면, PS1_T 신호가 Low상태에서 High상태로 천이되고, 이에 따라 SWL1신호는 High상태에서 Low상태로 천이된다.
그리고 P2신호는 이전의 상태 즉, High상태에서 Low상태로 천이된다.
t7구간에서는 X,Z-어드레스가 변화하는 시점이다. 따라서, X,Z-ATD신호가 이전의 Low신호에서 High신호로 발생된다.
그리고 C2N_T 신호가 Low에서 High 상태로 천이하고,C4N_T 신호와 SAN_C 신호는 이전의 High상태에서 Low상태로 천이되고,C3N_C신호와 SAP_C신호는 이전의 Low상태에서 High상태로 천이된다.
t8가 시작되면 상기 X.Z-ATD신호만이 이전의 High상태에서 Low상태로 천이되고, X,Z-ATD신호를 제외한 모든 신호는 이전의 t7구간의 상태를 그대로 유지한다.
이어, t9가 시작되는 시점부터는 상기한 t2 구간 ~ t8 구간까지의 파형 변화와 동일하다.
마지막으로 t21이 시작되는 시점에서는 t1에서부터 계속해서 Low상태를 유지해오고 있던 CSBpad신호와 WEBpad신호가 High상태로 천이되어 쓰기 모드가 비활성화상태로 된다.
그리고 C4N_T 신호가 이전의 High상태에서 Low상태로 천이되고, SAN_C신호는 High상태에서 Low상태로 그리고 SAP_C신호는 Low상태에서 High상태로 천이된다.
이와 같이, 쓰기 모드에서 X,Z-어드레스 변화시 본 발명의 SWL 강유전체 메모리 장치는 C4N_T 신호가 SWL1 및 SWL2신호의 활성화 시점과 동일하게 활성화되어 센스앰프가 활성화되기 이전에 미리 데이터를 비트라인에 전달하도록 한다.
그리고 X,Z-어드레스 변환시 읽기 모드에서의 SWL 강유전체 메모리장치의 동작 파형을 t1에서부터 t21까지 설정하여 각 구간별로 설명하면 다음과 같다.
도 26은 도 17에서 본 발명에 따른 SWL 강유전체 메모리의 읽기 모드시의 X,Z-어드레스 토글에 관한 동작 파형도이다.
읽기 모드시의 동작 파형도를 쓰기 모드에서의 동작 파형도와 비교하면 C4N_T 신호의 천이 시점이 달라지는 것을 알 수 있다.
그리고 읽기 모드에서는 WEBpad신호가 High상태로 비활성화되어 있다.
C4N_T 신호는 t1에서부터 t3구간까지는 Low상태를 유지한다.
이후, t4가 시작되면 Low상태에서 High상태로 활성화되므로 이때에 센스앰프에서 증폭된 데이터가 비트라인에 실리게된다.
t4가 시작되는 시점에서 High상태로 천이된 C4N_T 신호는 t6구간까지 계속해서 High상태를 유지하다가 t7이 시작되는 시점에서 Low상태로 천이된다.
Low상태로 천이된 후, 계속해서 t10구간까지 Low상태를 유지하다가 t11이 시작되는 시점에서 High상태로 천이된다.
C4N_T 신호가 Low상태에서 High상태로 천이됨과 동시에 센스앰프에 의해 증폭된 데이터가 데이터 입출력 라인에 실리게 된다.
이와 같이, 읽기 모드시에는 센스앰프가 미리 데이터를 센싱한 후, C4N_T 신호를 활성화시켜 센싱된 데이터를 데이터 입출력 라인으로 인가하여 읽기 동작을 하게 된다.
한편, 도 9와 같이 메모리 셀 어레이가 구성될 경우의 로칼 콘트롤 펄스 발생부, 칼럼 콘트롤부 및 센스엠프 입출력 콘트롤부에 대해서 설명하면 다음과 같다.
도 27은 메모리 셀이 도 9와 같이 구성된 경우의 본 발명의 로칼 콘트롤 펄스 발생부의 구성도이고, 도 28는 도 9에 따른 본 발명 제 1 실시예의 센스 엠프 입출력 콘트롤부의 구성도이고, 도 29는 도 9에 따른 본 발명 제 2 실시예의 센스 엠프 입출력 콘트롤부의 구성도이고, 도 30은 도 27에 따른 Y-어드레스 변화시 라이트 모드에서의 타이밍도이고, 도 31은 도 27에 따른 Y-어드레스 변화시 리드 모드에서의 타이밍도이고, 도 32은 도 27에 따른 X,Z-어드레스 변화시 라이트 모드에서의 타이밍도이고, 도 32은 도 27에 따른 X,Z-어드레스 변화시 리드 모드에서의 타이밍도이다.
도 9와 같이 메모리 셀이 구성되는 경우의 로칼 콘트롤 펄스 발생부는 도 27과 같이, 글로벌 콘트롤 펄스 발생부(16)의 출력신호와, Y-ATD신호와, Z-프리디코더부(74)의 출력신호를 입력하여 스플릿 워드라인 구동부(22), 센스앰프 및 입/출력 콘트롤부(25), 그리고 칼럼 제어부(24)로 제어신호를 출력한다.
즉, S1,S2,P2,C3,C4,SAN, SAP신호는 상기 글로벌 콘트롤 펄스 발생부(16)의 출력신호이고, Y-ATD신호는 전술한 바와 같이, Y-어드레스가 천이됐을 때 발생하는 어드레스 천이 검출신호이다.
그리고 WEBpad신호는 라이트 인에이블 패드의 신호로써, 라이트 모드시, 로우상태를 활성화상태로 정의한다.
도 27에 도시된 본 발명의 로칼 콘트롤 펄스 발생부는 크게 센스앰프 및 입/출력 제어부(25)로 입력되는 신호를 만들어 내는 제 1 논리회로부(100)와, 칼럼 제어부(24)로 입력되는 신호를 만들어 내는 제 2 논리회로부(101)와, 스플릿 워드라인 구동부(22)로 입력되는 신호를 만들어 내는 제 3 논리회로부(102)로 구성된다.
제 1 논리회로부(100)는 BS_T,BSB_T, BS_B, BSB_B신호를 출력하는 제 1 논리연산부(100a)와, SAP_C, SAN_C신호를 출력하는 제 2 논리연산부(100b)와, C3_C신호를 출력하는 제 3 논리연산부(100c)를 포함한다.
그리고 제 3 논리회로부(102)는 PS2신호를 출력하는 제 4 논리연산부(102a)와, PS1신호를 출력하는 제 5 논리연산부(102b)를 포함한다.
이와 같이 구성된 로칼 제어신호 발생부의 구성을 보다 상세히 설명하면 다음과 같다.
Z-Add1,Z-Add2, Z-Add3, 그리고 Z-Add4신호를 논리연산하는 제 1 논리연산부(100a)는 Z-Add1,Z-Add2신호를 논리연산하는 제 1 낸드게이트(NAND1), Z-Add3, Z-Add4신호를 논리연산하는 제 1 낸드게이트(NAND2), 상기 제 1, 제 2 낸드게이트(NAND1)(NAND2)의 출력신호를 논리연산하는 제 3 낸드게이트(NAND3), 상기 제 1 낸드게이트(NAND1)의 출력신호를 반전시키는 제 1 인버터(INV1), 상기 제 1 인버터(INV1)의 출력신호를 반전시키는 제 2 인버터(INV2), 상기 제 2 낸드게이트(NAND2)의 출력신호를 반전시키는 제 3 인버터(INV3), 상기 제 3 인버터(INV3)의 출력신호를 반전시키는 제 4 인버터(INV4)를 포함한다.
여기서, 상기 제 1 인버터(INV1)의 출력신호는 상기 센스앰프 및 입/출력 제어부(25)의 입력신호(BS_T)가 되고, 상기 제 2 인버터(INV2)의 출력신호도 상기 센스앰프 및 입/출력 제어부(25)의 입력신호(BSB_T)신호가 된다.
상기 센스앰프 및 입/출력 제어부(25)의 입력신호로 사용되는 BS_T신호와 BSB_T신호는 상기 센스앰프 및 입/출력 제어부(25)에서 센스앰프의 입출력단과 탑 메인 셀 블록의 비트라인 및 비트바라인을 선택적으로 연결시키는 트랜스미션 게이트를 제어하기 위한 제어신호이다.
그리고 상기 제 3 인버터(INV3)의 출력신호 및 제 4 인버터(INV4)의 출력신호도 각각 센스앰프 및 입/출력 제어부(25)의 또다른 입력신호로 사용되는데, 상기 제 3 인버터(INV3)의 출력신호는 BS_B신호가 되고, 제 4 인버터(INV4)의 출력신호는 BSB_B신호가 된다.
여기서, 상기 BS_B신호와 BSB_B신호는 보톰 메인 셀 블록의 비트라인과 비트바라인을 센스앰프의 입출력단에 연결시키는 두 개의 트랜스미션 게이트를 제어하는 제어신호가 된다.
이어, 상기 제 3 낸드게이트(NAND3)의 출력신호와 글로벌 제어신호 발생부(76)에서 출력되는 SAP, SAN신호를 논리연산하여 센스앰프 및 입/출력 제어부(85)의 입력신호를 만들어 내는 제 2 논리연산부(100b)는 상기 SAP신호와 상기 제 3 낸드게이트(NAND3)의 신호를 논리연산하는 제 4 낸드게이트(NAND4), 상기 제 4 낸드게이트(NAND4)의 출력신호를 반전시키는 제 5 인버터(INV5), 상기 SAN신호와 상기 제 3 낸드게이트(NAND3)의 출력신호를 반전시키는 제 5 낸드게이트(NAND5), 상기 제 5 낸드게이트(NAND5)의 출력신호를 반전시키는 제 6 인버터(INV6)를 포함한다.
여기서, 상기 제 5 인버터(INV5)의 출력신호는 SAP_C신호가 되고, 제 6 인버터(INV6)의 출력신호는 SAN_C신호가 된다.
이어, 상기 제 3 낸드게이트(NAND3)의 출력신호와 글로벌 제어신호 발생부(76)에서 출력되는 C3신호를 논리연산하여 상기 센스앰프 및 입/출력 제어부(25)의 입력신호가 되는 C3_C신호를 출력하는 제 3 논리연산부(100c)는 C3신호를 반전시키는 제 7 인버터(INV7), 상기 제 3 낸드게이트(NAND3)의 출력신호와 제 7 인버터(INV7)의 출력신호를 논리연산하는 제 6 낸드게이트(NAND6), 상기 제 6 낸드게이트(NAND6)의 출력신호를 반전시키는 제 8 인버터(INV8), 그리고 제 8 인버터(INV8)의 출력신호를 반전시키는 제 9 인버터(INV9)를 포함한다.
여기서, 상기 C3_C신호는 상기 센스앰프 및 입/출력 제어부(25)에서 비트라인과 비트바라인을 풀-다운(Pull-Down)시키고 동시에 이퀄라이징시키는 풀-다운 및 이퀄라이저부(도면에 도시되지 않음)를 제어하는 제어신호가 되고, 복수개의 비트라인과 비트바라인에 공통으로 사용된다.
상기 글로벌 콘트롤 펄스 발생부(16)에서 출력되는 C4신호, WEBpad신호, 그리고 상기 제 3 낸드게이트(NAND3)의 출력신호를 논리연산하여 칼럼 제어부(24)의 입력신호(C4N)를 만들어 내는 제 2 논리회로부(101)는 WEBpad신호를 반전시키는 제 10 인버터(INV10), 제 10 인버터(INV10)의 출력신호를 반전시키는 제 11 인버터(INV11), C4신호를 반전시키는 제 12 인버터(INV12), 상기 제 11 인버터(INV11)의 출력신호와 제 12 인버터(INV12)의 출력신호를 논리연산하는 제 7 낸드게이트(NAND7), 제 7 낸드게이트(NAND7)의 출력신호를 반전시키는 제 13 인버터(1NV13), 상기 제 3 낸드게이트(NAND3)의 출력신호를 반전시키는 제 14 인버터(INV14), 상기 제 14 인버터(INV14)의 출력신호와 제 13 인버터(INV13)의 출력신호를 논리연산하는 제 1 노아게이트(NOR1), 제 1 노아게이트(NOR1)의 출력신호를 반전시키는 제 15 인버터(INV15), 그리고 제 15 인버터( INV15)의 출력신호를 반전시키는 제 16 인버터(INV16)을 포함한다.
여기서, 제 2 논리회로부(101)에서 출력되는 C4N신호는 Y-프리디코더부(78)에서 출력되는 복수개의 프리디코딩된 Y-어드레스와 합성되는 신호이다.
상기 제 3 논리회로부(102)는 제 4 논리연산부(102a)와 제 5 논리연산부(102b)로 구성된다.
스플릿 워드라인(SWL) 구동부(22)로 입력되는 PS2신호를 만들어 내는 제 4 논리연산부(102a)는 글로벌 콘트롤 펄스 발생부(16)에서 출력되는 P2신호를 반전시키는 제 17 인버터(INV17), Y-ATD신호와 C4신호 및 제 10 인버터(INV10)의 출력신호를 논리연산하는 제 8 낸드게이트(NAND8), 제 8 낸드게이트(NAND8)의 출력신호를 반전시키는 제 18 인버터(INV18), 제 18 인버터(INV18)의 출력신호를 일정시간동안 딜레이시키는 딜레이부(D), 상기 제 14 인버터(INV14)의 출력신호와 S2신호 및 딜레이부(D)의 출력신호를 논리연산하는 제 2 노아게이트(NOR2), 제 2 노아게이트(NOR2)의 출력신호와 제 14 인버터(INV14)의 출력신호를 논리연산하는 제 3 노아게이트(NOR3), 그리고 제 3 노아게이트(NOR3)의 출력신호를 반전시키는 제 19 인버터(INV19)를 포함한다.
여기서, 상기 딜레이부(D)는 짝수개의 인버터로 구성된다.
이어서, 스플릿 워드라인(SWL) 구동부(22)로 입력되는 PS1신호를 만들어 내는 제 5 논리연산부(102b)는 글로벌 콘트롤 펄스 발생부(16)에서 출력되는 S1신호와 상기 제 18 인버터(INV18)의 출력신호를 논리연산하는 제 4 노아게이트(NOR4), 상기 제 14 인버터(INV14)의 출력신호와 제 4 노아게이트(NOR4)의 출력신호를 논리연산하는 제 5 노아게이트(NOR5), 그리고 상기 제 5 노아게이트(NOR5)의 출력신호를 반전시키는 제 20 인버터(INV20)를 포함한다.
이와 같은 로칼 콘트롤 펄스 발생부(20)에 있어서, 입력신호 즉, S1, S2, P2, C4, C3, SAN, SAP 신호는 상기 글로벌 콘트롤 펄스 발생부(16)에서 출력된다.
상기 Z-Add1, Z-Add2, Z-Add3, Z-Add4신호는 Z-프리디코더부(14)의 출력신호이다.
그리고 상기 센스앰프 및 입/출력 제어부(25)의 입력신호로 사용되는 BS_T와 BSB_T신호는 탑 메인 셀 블록(Top Main Cell Block)의 비트라인 및 비트바라인들을 억세스하기 위한 신호이다.
또한, BS_B와 BSB_B신호는 보톰 메인 셀 블록(Bottom Main Cell Block)의 비트라인 및 비트바라인들을 억세스하기 위한 신호이다.
이와 같이 구성된 로칼 제어신호 발생부의 동작설명을 읽기모드와 쓰기모드를 예로 하여 설명하기로 한다.
먼저, 쓰기(write)모드에서 WEBpad신호가 로우상태이므로 제 10 인버터(INV10)와 제 11 인버터(INV11)를 거친 출력신호가 로우이므로 제 7 낸드게이트(NAND7)가 비활성화 상태가 되어 하이상태의 신호를 출력한다.
상기 하이상태의 출력신호는 제 1 노아게이트(NOR1)을 활성화시킴으로써 C3신호가 제 15 인버터(INV15)와 제 16 인버터(INV16)를 순차적으로 통과하여 C4N이 된다.
C3신호는 스플릿 워드라인 SWL1과 SWL2가 활성화되기 이전에 비트라인과 비트바라인을 프리차지(precharge)하는 동안 칼럼 제어부(24)로 입력되는 C4N신호가 로우상태가 되도록 한다.
즉, C4N이 로우상태가 되는 동안 칼럼 선택신호가 모두 비활성화되어 출력 데이터버스와 비트라인간의 신호흐름이 차단된다.
따라서, 쓰기모드에서의 비트라인 프리차지시의 비트라인에 실린 데이터와 출력 데이터버스에 실린 데이터가 충돌하는 것을 피할 수가 있다.
또한, 쓰기모드에서는 제 10 인버터(INV10)의 출력신호가 하이상태가 되므로 제 8 낸드게이트(NAND8)를 활성화시킨다.
따라서, 제 8 낸드게이트(NAND8)은 Y-ATD신호, P2,C4신호의 지배를 받는다.
즉, P2가 하이상태로써, S1,S2신호가 활성화 상태로 정상동작을 하고 있는 동안에는 제 8 낸드게이트(NAND8)을 비활성화시켜 S1,S2의 정상동작을 보장한다.
S1과 S2신호의 정상동작이 완료되면, P2신호는 로우상태가 되므로 이때 제 17 인버터(INV17)의 출력이 하이상태가 되어 결과적으로 제 8 낸드게이트(NAND8)이 활성화되므로 Y-ATD, 혹은 C4의 상태에 따라서 제 8 낸드게이트(NAND8)의 동작이 결정된다.
제 10 인버터(INV10)의 출력이 하이상태에서 C4신호까지도 하이상태가 되면, 결과적으로 제 8 낸드게이트(NAND8)가 활성화되어 Y-ATD신호가 스플릿 워드라인 구동부(82)로 전달된다.
다시말해서, Y-어드레스가 천이되는 구간에서 S1신호와 S2신호가 제 2 노아게이트(NOR2)와 제 4 노아게이트(NOR4)를 활성화시킴으로 Y-ATD신호는 제 8 낸드게이트(NAND8)과 제 18 인버터(INV18)를 거쳐 제 4 노아게이트(NOR4)에 전달되고, 동시에 딜레이부(D)에 의해 딜레이된 신호는 제 2 노아게이트(NOR2)에 전달된다.
상기 제 4 노아게이트(NOR4)와 제 5 노아게이트(NOR5), 그리고 제 20 인버터(INV20)를 통과한 Y-ATD신호는 반전된 로우상태의 PS1신호가 된다.
상기 제 2 노아게이트(NOR2), 제 3 노아게이트(NOR3), 그리고 제 19 인버터(INV19)를 통과한 딜레이된 Y-ATD신호는 반전된 로우상태의 PS2신호가 된다.
따라서, PS1신호와 PS2신호는 Y-ATD신호와 각각 반전된 위상을 갖는다.
이때, 딜레이부(D)를 구성하고 있는 인버터의 사이즈를 조절함으로써 PS1신호 및 PS2신호의 로우신호가 겹치는 시간을 조절할 수가 있다.
이어, 읽기모드에서는 제 7 낸드게이트(NAND7)가 활성화상태가 되어 C4의 신호가 제 12 인버터(INV12), 제 7 낸드게이트(NAND7), 제 13 인버터(INV13), 제 1 노아게이트(NOR1), 제 15 인버터(INV15), 그리고 제 16 인버터(INV16)을 순차적으로 통과하여 동일한 파형의 C4N이 된다.
따라서, C4N신호는 센스앰프에 의해 증폭된 신호를 데이터버스에 전달하는 역할을 한다.
그리고 이와 같은 읽기모드에서는 제 10 인버터(INV10)의 출력신호가 로우상태로써 제 8 낸드게이트(NAND8)을 비활성화시킴으로 Y-ATD신호, P2,C4신호의 전달이 차단되며 제 18 인버터(INV18)의 출력신호가 로우상태가 되어 제 4 노아게이트(NOR4)를 항상 활성화시킨다.
이에, 스플릿 워드라인(SWL) 구동부(22)의 입력신호로 사용되는 PS1신호와 PS2신호는 S1과 S2신호에 대해 각각 반대파형이 된다.
도 27과 같이 로칼 콘트롤 펄스 발생부가 구성되더라도 칼럼 콘트롤부는 도 18과 같다.
도 27에 따른 센스 엠프 입출력 콘트롤부의 구성은 다음과 같다.
도 27에 따른 본 발명 제 1 실시예의 센스 엠프 입출력부의 구성은 도 28과 같이, 탑 메인 셀 블록에 연결되는 비트라인(Bit Line) 및 비트바라인(/Bit Line)에 각각 해당되는 BIT_T 및 BITB_T와, 보톰 메인 셀 블록에 연결되는 비트라인 및 비트바라인에 각각 해당되는 BIT_B 및 BITB_B와, 여기서, 도면에는 도시되지 않았지만 비트라인 및 비트바라인은 칼럼방향으로 복수개가 형성되어 있다.
상기 비트라인 및 비트바라인에 실린 데이터를 센싱,증폭하여 데이터라인 및 데이터바라인으로 전달하는 센스 엠프(85a)와, 비트라인과 비트바라인의 전위를 풀-다운(Pull-Down)시키고, 이퀄라이징시키는 풀-다운 및 이퀄라이저부(85b)와, 탑 메인 셀의 비트라인 및 비트바라인과 센스 엠프의 입출력단을 선택적으로 연결시키는 제 1, 제 2 전송 게이트(131a,131b)와, 바텀 메인 셀의 비트라인 및 비트바라인과 상기 센스 엠프의 입출력단을 선택적으로 연결시키는 제 3, 제 4 전송 게이트(131c,131d)와, 상기 센스 엠프의 입출력단과 데이터라인 및 데이터바라인을 선택적으로 연결시키는 제 5, 제 6 전송 게이트(131e,131f)로 구성된다.
여기서, 상기 센스 엠프(85a)는 활성화와 비활성화를 제어하기 위한 피모스 트랜지스터(PM10) 및 앤모스 트랜지스터(NM10)를 더 포함한다.
그리고 상기 피모스 트랜지스터(PM10) 및 앤모스 트랜지스터(NM10)를 제어하는 게이트 제어신호인 SAP_C신호와 SAN_C신호는 로칼 콘트롤 펄스 발생부(20)에서 출력되며 복수개의 비트라인 및 비트바라인에 공통으로 사용된다.
이와 같이 구성된 센스 엠프 및 입/출력 제어부(25)에서, 상기 센스 엠프(85a)가 탑 메인 셀의 데이터를 센싱할 경우에는 제 1, 제 2 전송 게이트(131a,131b)가 온(ON)되고, 제 3, 제 4 전송 게이트(131c,131d)는 오프된다.
반대로, 바텀 메인 셀의 데이터를 센싱하여야 할 경우에는 제 1, 제 2 전송게이트(131a,131b)는 오프되고, 제 3, 제 4 전송 게이트(131c,131d)는 온(ON)된다.
각 전송 게이트(131a,131b,131c,131d)들은 피모스 트랜지스터(PM)와 앤모스 트랜지스터(NM)가 병렬적으로 구성되는데, 상기 제 1, 제 2 전송 게이트(131a,131b)의 온/오프를 제어하는 제어신호인 BS_T신호와 BSB_T신호는 상기 로칼 제어신호 발생부(20)에서 출력된다.
그리고 제 3, 제 4 전송 게이트(131c,131d)의 온/오프를 제어하는 제어신호인 BS_B신호와 BSB_B신호 또한 상기 로칼 제어신호 발생부(20)에서 출력된다.
상기 제 5, 제 6 전송 게이트(131e,131f)의 온/오프를 제어하는 제어신호인 Y_n신호와 YB_n신호는 상기 칼럼 제어부(24)에서 선택적으로 출력되는 Y-어드레스 및 Y-어드레스바가 사용된다.
한편, 도 29는 도 27에 따른 본 발명 제 2 실시예의 센스앰프 및 입/출력 콘트롤부를 도시한 것으로써, 전송 게이트(131a,131b,131c,131d,131e,131f) 대신에 앤모스 트랜지스터(140a,140b,140c,140d,140e,140f)를 구성한 것이다.
여기서, 도 28과 같이 트랜스미션 게이트를 사용한 센스앰프 및 입/출력 콘트롤부(25)는 도 29와 같이 앤모스 트랜지스터를 사용한 센스앰프 및 입/출력 제어부(25)에 비해 저전압(low voltage)동작에서 유리하다.
이와 같이 구성된 센스앰프 및 입/출력 콘트롤부(25)는 로칼 콘트롤 펄스 발생부(20)와 칼럼 제어부(24)에서 출력되는 신호를 받아 리드모드시에는 메모리 셀의 데이터를 센싱하여 데이터버스라인 및 데이터바버스라인으로 전달하고, 라이트모드시에는 데이터버스라인 및 데이터바 버스라인을 통해 들어오는 데이터를 메모리 셀에 저장하는 역할을 한다.
이어, 도 30은 메모리 셀 어레이의 구성이 도 9와 같은 경우의 로칼 콘트롤 펄스 발생부의 동작설명을 위한 입출력 파형도로써, CSBpad신호가 로우상태로 활성화되어 있는 상태에서 Y-어드레스 천이시 라이트모드의 동작타이밍도이다.
여기서, 칩 인에이블신호인 CSBpad신호가 로우상태로 인에이블된 후 다시 하이상태로 디스에이블되는 구간을 t1에서부터 t15까지 분할하여 각 구간별로 설명하기로 한다.
먼저, t1구간에서는 CSBpad신호를 로우상태로 인에이블시키고, WEBpad신호를 로우상태로 인에이블시킨다.
이때, X, Y, Z-어드레스는 이전의 상태를 유지하고, 로칼 제어신호 발생부(80)에서 출력되는 PS1, PS2신호와 C4N, C3_C, SAP_C, SAN_C신호 또한 t1이전의 상태를 유지하고 있다.
이후, PS1신호는 t1구간에서는 하이상태를, t2가 시작되는 시점에서 t3구간까지 로우상태를 유지한다.
그리고 t4구간에서는 하이상태를, t5구간에서는 로우상태를, 그리고 t6구간에서는 다시 하이상태를 유지한다.
이어, t7에서 t8구간까지는 다시 로우상태를, t9에서부터 t10구간까지는 하이상태를 유지하고, 다시 t11에서부터 t13구간까지는 로우상태를 유지하고 t13이 시작되는 시점에서부터는 계속해서 하이상태를 유지한다.
그리고 PS2신호는 t1구간까지는 하이상태를 t2가 시작되는 시점에서 t4까지 로우상태를 유지하다가 t5에서부터 t7구간까지는 하이상태을 유지한다.
이어, t8에서 t9구간까지는 로우상태를, t10에서부터 t11구간까지는 하이상태를, 그리고 t12에서부터 t13구간까지는 로우상태를 유지하다가 t14가 시작되는 시점에서부터는 계속하여 하이상태를 유지한다.
또한, 스플릿 워드라인(SWL) 구동부(22)에서 출력되는 SWL1, SWL2신호도 t1구간까지는 이전의 상태인 로우상태를 유지하고, t2시점에서 부터 하이상태로 천이된다.
여기서, SWL1신호는 PS1신호와 위상이 반대이며 천이타이밍은 동일하다. 그리고 SWL2신호는 PS2신호와 위상이 반대이며 천이타이밍이 동일하다.
상기 로칼 콘트롤 펄스 발생부(20)에서 출력되는 C4N신호는 t2가 시작되는 시점에서 하이상태로 천이되었다가 CSBpad신호가 디스에이블되는 시점에서 다시 로우상태로 천이된다.
그리고 P2신호는 t2가 되는 시작되는 시점에서 이전의 상태인 로우상태에서 하이상태로 천이되어 t5구간까지 계속 유지하다가 t6가 시작되는 시점에서 다시 로우상태로 천이된다.
C3_C신호는 t1구간까지는 이전의 하이상태를 유지하고 t2가 시작되는 시점에서 로우상태로 천이되어 CSBpad신호가 디스에이블될 때까지 유지하다가 다시 하이상태로 천이된다.
그리고 SAN_C신호는 t2구간까지 로우상태를 유지하다가 t3가 시작되는 시점에서 하이상태로 천이되어 CSBpad신호가 디스에이블될 때까지 유지한다.
SAP_C신호는 SAN_C신호와 반대위상을 가지며 천이타이밍은 동일하다.
이와 같은 동작타이밍도 및 도 13의 글로벌 콘트롤 펄스 발생부의 입출력 타이밍도에서 나타난 바와 같이, CSBpad신호를 로우상태로 활성화시킨 상태에서 Y-어드레스만 변화시키면, 글로벌 콘트롤 펄스 발생부(16)의 입력에는 변화가 없다.
따라서, 글로벌 콘트롤 펄스 발생부(16)의 출력신호 또한 변화가 없다.
Y-어드레스 변화에 의해 Y-ATD신호가 발생되면 라이트모드의 경우, 로칼 콘트롤 펄스 발생부(20)에서 출력되는 PS1와 PS2가 발생되도록 하여 스플릿 워드라인 구동부(22)에서 SWL1신호와 SWL2신호를 만들게 된다.
도 30의 타이밍도에서 도시된 바와 같이, 첫 번째로 Y-어드레스가 t7구간의 시작되는 시점에서 변화할 때, 즉, t7과 t9구간에서는 로직 1(high)이 메모리 셀에 라이트되고, t8구간에서는 로직 0(low)이 라이트된다.
그리고 두 번째로 Y-어드레스가 t11구간의 시작점에서 변화할 때, 즉, t11과 t13구간에서는 하이(high)데이터가 메모리 셀에 라이트되고, t12구간에서는 로우(low)데이터가 라이트된다.
이어 리드모드(read mode)시의 본 발명의 로칼 제어신호 발생부의 동작타이밍도를 설명하기로 한다.
라이트모드시와 동일하게 t1에서부터 t15구간까지 설정하여 각 구간별로 설명하기로 한다.
도 31은 메모리 셀 어레이가 도 9와 같이 구성된 경우의 본 발명에 따른 Y-어드레스만 변화할 때 로칼 콘트롤 펄스 발생부의 동작타이밍도로써, 리드모드시의 동작타이밍도이다.
도 31에 도시한 바와 같이, 라이트 모드에서와는 달리 WEDpad신호는 CSBpad신호의 상태가 활성화되는 동안 하이상태를 유지하고 있다.
이는, 현재 리드모드(read mode)이므로 WEDpad신호는 하이상태이어야 하기 때문이다.
한편, 라이트모드시와 마찬가지로 Y-어드레스가 변화될 때만 Y-ATD신호가 하이신호가 된다.
즉, Y-어드레스가 t7이 시작되는 시점에서 천이될 경우, Y-ATD신호는 t7에서부터 t8까지 하이상태를 유지하게 되고, 다시 Y-어드레스가 t11이 시작되는 시점에서 천이될 때 Y-ATD신호는 t11에서부터 t13구간까지 하이상태를 유지한다. 이외의 구간에서는 모두 로우상태를 유지하게 된다.
PS1신호는 t2에서부터 t3구간까지, 그리고 t5구간동안에만 로우상태를 유지하고 그 이외에는 하이상태를 유지한다.
PS2신호는 t2에서부터 t4구간까지만 로우상태를 유지하고 그 이외에는 하이상태를 유지한다.
SWL1신호는 상기 PS1신호와 천이타이밍이 동일하며 단지 위상이 반대이다.
그리고 SWL2신호 또한 상기 PS2신호와 천이타이밍이 동일하지만 위상이 반대이다.
C4N신호는 t4에서부터 CSBpad신호가 디스에이블되는 시점인 t15가 시작되기전까지 하이상태를 유지하고 그 이외에는 로우상태를 유지한다.
P2신호, C3_C신호, SAN_C신호 및 SAP_C신호는 천이타이밍과 위상이 라이트모드시와 동일하므로 이하 생략한다.
이와 같은 타이밍도에 나타난 바와 같이, CSBpad신호를 로우상태로 활성화시킨 상태에서 Y-어드레스만을 변화시키면 글로벌 제어신호 발생부의 입력에는 변화가 없으므로 그 출력또한 변화가 없다.
Y-어드레스의 변화에 의해 Y-ATD신호가 하이상태가 되어도 리드모드에서 로칼 콘트롤 펄스 발생부(20)의 PS1신호와 PS2신호는 변하지 않도록하여 SWL1신호와 SWL2신호가 비활성화 상태를 계속 유지하도록 한다.
따라서 변경된 Y-어드레스에 해당하는 칼럼 제어부(24)를 활성화시켜 센스앰프에 래치되어 있는 데이터를 데이터버스에 전달하게 된다.
첫 번째로 Y-어드레스가 변환되는 시점인 t7구간에서는 센스앰프의 데이터가 데이터버스에 전달되어 리드동작이 수행된다.
그리고 두 번째로 Y-어드레스가 변환되는 시점인 t11구간에서도 센스앰프의 데이터가 데이터버스에 전달되어 리드동작이 수행된다.
지금까지는 Y-어드레스만 변환시 라이트모드 및 리드모드시의 비휘발성 강유전체 메모리장치의 타이밍도를 설명하였고, 이제부터는 X, Z-어드레스만 변환시 라이트모드 및 리드모드에 따른 동작타이밍도를 설명하기로 한다.
먼저, X, Z-어드레스만 변화할 때 라이트모드에서의 로칼 제어신호 발생부의동작타이밍도를 첨부도면 도 32에 나타내었다.
도 32에 도시된 바와 같이, 본 발명의 로칼 콘트롤 펄스 발생부의 동작을 t1에서부터 t21까지 설정하여 각 구간별로 설명하기로 한다.
먼저, t1이 시작되는 시점에서 CSBpad신호가 이전의 상태인 하이상태에서 로우로 천이됨으로써 활성화상태가 되어 t21이 시작되는 시점에서 다시 비활성화상태로 천이된다.
이와 동시에 라이트 인에이블신호인 WEBpad신호도 로우상태로 천이되어 활성화상태를 유지하다가 CSBpad신호가 비활성화됨과 동시에 비활성화되도록 한다.
여기서, CSBpad신호와 WEBpad신호는 모두 외부에서 인가된다.
도면에서도 도시된 바와 같이, t1구간에서는 CSBpad신호와 WEDpad신호만이 인에이블되고, 나머지 신호는 이전의 상태를 그대로 유지한다.
t2구간에서는 CSBpad신호와 WEDpad신호는 그대로 인에이블상태를 유지하고, PS1신호와 PS2신호, 그리고 C3_C신호는 이전의 상태인 하이상태에서 로우상태로 천이된다.
그리고 SWL1, SWL2, C4N, 그리고 P2신호는 이전상태인 로우상태에서 하이상태로 천이된다.
상기 C4N신호가 로우상태에서 하이상태로 천이되어 활성화상태가 됨으로 인하여 외부에서 전달된 데이터가 비트라인(BL)과 비트바라인(BBL)에 실리게 된다.
이어, t3구간에서는 상기 모든신호(CSBpad, WEDpad, PS1, PS2, SWL1, SWL2, C3_C, C4N, P2)는 t2상태의 신호를 그대로 유지하고, SAN_C신호는 이전상태인 로우상태에서 하이상태로 천이하고 SAP_C신호는 하이상태에서 로우상태로 천이한다.
이때, 상기 SAN_C신호와 SAP_C신호가 각각 하이와 로우상태로 천이된다.
t4구간에서는 PS1신호와 SWL1신호만이 이전상태에서 변화되는데 PS1신호는 이전의 로우상태에서 하이상태로 천이되고, SWL1신호는 하이상태에서 로우상태로 천이된다.
이어, t5구간에서는 PS1, PS2, SWL1, SWL2신호만이 천이되고, 나머지 신호는 t4구간의 신호를 그대로 유지한다.
즉, PS1신호는 이전의 하이상태에서 로우상태로 천이되고, 이에 따라 SWL1신호는 로우상태에서 하이상태로 천이된다.
그리고 PS2신호는 이전의 로우상태에서 하이상태로 천이되고, 이에 따라 SWL2신호는 하이상태에서 로우상태로 천이된다.
이어, t6구간이 시작되면, 상기 PS1, SWL1, 그리고 P2신호를 제외한 나머지 신호는 이전의 상태를 그대로 유지하는데, PS1신호는 t5구간의 신호 즉, 로우상태에서 하이상태로 천이되고, 이에 따라 SWL1신호는 하이상태에서 로우상태로 천이된다.
그리고 P2신호는 이전의 상태 즉, 하이상태에서 로우상태로 천이된다.
t7구간에서는 X,Z-어드레스가 변화하는 시점이다. 따라서, X,Z- ATD신호가 이전의 로우신호에서 하이신호로 발생된다.
그리고 C4N신호와 SAN_C신호는 이전의 하이상태에서 로우상태로 천이되고,C3_C신호와 SAP_C신호는 이전의 로우상태에서 하이상태로 천이된다.
t8가 시작되면 상기 X.Z-ATD신호만이 이전의 하이상태에서 로우상태로 천이되고, X,Z-ATD신호를 제외한 모든 신호는 이전의 t7구간의 상태를 그대로 유지한다.
이어, t9가 시작되는 시점에서는 상기 X,Z-ATD신호와 SAN_C 및 SAP_C신호만이 이전의 상태를 그대로 유지하고, 나머지 신호는 모두 변하게 된다.
즉, PS1, PS2신호는 이전의 상태인 하이상태에서 로우상태로 천이되고, SWL1, SWL2신호는 이전의 로우상태에서 하이상태로 천이된다.
그리고 C4N신호와 P2신호는 이전의 상태인 로우상태에서 하이상태로 천이되고, C3_C신호는 이전의 하이상태에서 로우상태로 천이된다.
상기 C4N신호가 로우상태에서 하이상태로 천이되어 활성화상태가 됨으로 인하여 외부에서 전달된 데이터가 비트라인(BL)과 비트바라인(BBL)에 실리게 된다.
이어, t10이 시작되는 시점에서는 상기 SAN_C신호가 로우에서 하이상태로, SAP_C신호가 하이에서 로우상태로 천이되어 활성화되고, 이외의 신호는 모두 t9구간의 상태를 그대로 유지한다.
t11이 시작되면, PS1신호가 이전의 로우상태에서 하이상태로 천이되고 이에따라 SWL1신호가 하이상태에서 로우상태로 천이된다.
이외의 신호는 t10구간의 상태를 그대로 유지한다.
t12가 시작되면 PS1신호가 이전의 하이상태에서 로우상태로 천이되고 동시에 PS2가 이전의 로우상태에서 하이상태로 천이된다.
따라서, SWL1신호가 로우상태에서 하이상태로 천이되고 이와 동시에 SWL2신호가 하이상태에서 로우상태로 천이되며 이외의 신호는 t11구간의 상태를 그대로 유지한다.
t13이 시작되면, PS1, SWL1, 그리고 P2신호만이 변화하고, 이외의 신호는 t12구간의 상태를 그대로 유지한다. 즉, PS1신호가 이전의 로우상태에서 하이상태로 천이되며 이와 동시에 SWL1신호가 하이상태에서 로우상태로 천이된다.
그리고 P2신호는 이전의 하이상태에서 로우상태로 천이된다.
이어, t14가 시작되는 시점에서는 X,Z-어드레스가 두 번째로 변화한다.
따라서, X,Z-ATD신호가 이전의 로우상태에서 하이상태로 천이되고 C4N신호와 SAN_C신호는 이전의 하이상태에서 로우상태로 천이되며 C3_C신호와 SAP_C신호는 이전의 로우상태에서 하이상태로 천이된다.
t15가 시작되는 시점에서는 X,Z-ATD신호만이 이전의 하이상태에서 로우상태로 천이되며 나머지 신호는 이전의 t14구간의 신호를 그대로 유지한다.
이어, t16이 시작되면, PS1, PS2신호가 이전의 하이상태에서 로우상태로 천이되고 이에 따라 SWL1신호와 SWL2신호가 이전의 로우상태에서 하이상태로 천이된다.
이어, t17구간에서부터 t20구간까지는 전술한 t10에서부터 t13구간까지의 위상 및 천이타이밍이 동일하므로 이하 생략한다.
마지막으로 t21이 시작되는 시점에서는 t1에서부터 계속해서 로우상태를 유지해오고 있던 CSBpad신호와 WEBpad신호가 하이상태로 천이되어 라이트 모드가 비활성화상태로 된다.
그리고 C4N신호가 이전의 하이상태에서 로우상태로 천이되고, SAN_C신호는 하이상태에서 로우상태로 그리고 SAP_C신호는 로우상태에서 하이상태로 천이된다.
이와 같이, 라이트모드에서 X,Z-어드레스 변화시 본 발명에 따른 로칼 제어신호 발생부는 C4N신호가 SWL1 및 SWL2신호의 활성화 시점과 동일하게 활성화되어 센스앰프가 활성화되기 이전에 미리 데이터를 비트라인에 전달하도록 한다.
이어서, 리드(READ)모드에서의 X,Z-어드레스 변화시 본 발명에 따른 로칼 제어신호 발생부의 동작타이밍을 설명하기로 한다.
도 33은 리드모드에서의 X,Z-어드레스만 변화할 때 본 발명에 따른 로칼 콘트롤 펄스 발생부의 동작타이밍도이다.
도 33에 도시된 리드모드시의 타이밍도는 도 32와 비교할 때, C4N신호의 천이타이밍이 달라지는 것을 알 수 있다.
그리고 도 32를 라이트 모드이므로 WEBpad신호가 로우로 활성화되는데 도 33의 타이밍도는 리드모드에 관한 것이므로 WEBpad신호가 하이상태로 활성화되어 있음을 알 수 있다.
도 33에서, C4N신호를 제외한 모든 신호는 라이트모드에서 X,Z-어드레스 변환시 동작타이밍과 동일하다.
따라서, C4N신호에 대해서만 각 타이밍구간별로 설명하기로 한다.
도 33에 도시한 바와 같이, C4N신호는 t1에서부터 t3구간까지는 로우상태를 유지한다.
이후, t4가 시작되면 로우상태에서 하이상태로 활성화되므로 이때에 센스앰프에서 증폭된 데이터가 데이터라인과 데이터바라인에 실리게된다.
t4가 시작되는 시점에서 하이상태로 천이된 C4N신호는 t6구간까지 계속해서 하이상태를 유지하다가 t7이 시작되는 시점에서 로우상태로 천이된다.
로우상태로 천이된 후, 계속해서 t10구간까지 로우상태를 유지하다가 t11이 시작되는 시점에서 하이상태로 천이된다.
C4N신호가 로우상태에서 하이상태로 천이됨과 동시에 센스앰프에 의해 증폭된 데이터가 데이터라인과 데이터바라인에 실리게 된다.
이와 같이, 리드모드시에서는 센스앰프가 미리 데이터를 센싱한 후, C4N신호를 활성화시켜 센싱된 데이터를 데이터라인과 데이터바라인으로 인가하여 리드동작을 하게 된다.
도 10에 도시한 바와 같이, 이와 같은 구성 및 동작을 하는 센스 엠프 및 입/출력 제어부(25)와 외부의 데이터 버스를 인터페이스시키는 입/출력 버스 제어부(26)를 보다 구체적으로 설명하면 다음과 같다.
도 34는 본 발명 SWL 강유전체 메모리 장치의 코어부를 중심으로 나타낸 셀 어레이 블록 구성도이다.
도 34의 셀 어레이 구성은 도 7과 같으나 좀더 구체적으로 표현하였으며, 상기 도 19-22와 도 28-29에서는 하나의 센싱 엠프를 나타내었으나, 도 34에서는 복수개의 센스 엠프를 하나의 블록으로하여 복수개(외부 데이터 버스 수에 상응하는 갯수)의 블록을 나타내었고, 각 블록의 센스 엠프 및 입/출력 제어부를 외부 데이터 버스와 인터페이스하는 입/출력 버스 제어부를 중심으로 나타내었다. 여기서, 코어 블록(601)은 센스 엠프 및 입출력 제어부와 입출력 버스 제어부를 포함하고 있는 것을 나타낸 것이다.
상기 코어블록(601)은 메인 셀 블록 상하에 복수개의 센스 엠프 블록이 구성되고, 각 센스 엠프 블록은 입/출력 버스 제어부에 의해 제어되어 최종적으로 데이터 버스에 입출력된다.
이와 같이 구성되는 센스 엠프 블록은 도 35 내지 도 38과 같이 구성된다.
도 35는 본 발명 제 1 실시예의 센스 엠프 블록 구성도이고, 도 36는 본 발명 제 2 실시예의 센스 엠프 블록 구성도이고, 도 37는 본 발명 제 3 실시예의 센스 엠프 블록 구성도이고, 도 38는 본 발명 제 4 실시예의 센스 엠프 블록 구성도이다.
즉, 도 35 및 도 36은 도 8과 같이 하나의 메모리 셀 서브 블록이 메인 메모리 셀과 기준 메모리 셀로 구성되는 경우의 센스 엠프 블록 구성도이고, 도 37 및 도 38는 비트 라인과 비트 바 라인으로 구성되는 경우의 센스 엠프 블록 구성도이다.
본 발명의 각 센스 엠프 블록(301)은 도 8 또는 도 9에서 서브 메모리 셀 블록의 칼럼 구성에 상응한 센스 엠프부를 포함하도록 구성한 것이다.
각 센스 엠프부(302)는 도 19-22 및 도 28-29와 같이 구성되나, 간단하게 표시하기 위하여 메인 셀 비트 라인(BIT_T_n, BIT_T_n+1, BIT_T_n+2, BIT_T_n+3,) 및 비트 바 라인(BITB_T_n, BITB_T_n+1, BITB_T_n+2, BITB_T_n+3,) 또는 기준 셀 비트 라인(RBIT_T_n, RBIT_T_n+1)과 데이터 단(D_) 또는 데이터바 단(DB_)만을 나타내었다.
본 발명 제 1 실시예의 센스 엠프 블록(301)은 2개의 센스 엠프부(302)를 포함하여 구성한 것으로, 도 8과 같이 메인 메모리 셀 블록이 4칼럼으로 구성되었을 때를 나타낸 것이다. 즉, 도 8에서 보면, 메인 메모리 셀 블록이 4칼럼으로 구성되고, 기준 메모리 셀이 2칼럼으로 구성되므로, 센스 엠프부는 4칼럼에 상응하는 4개가 필요하다. 그러나 센스 엠프부는 메인 메모리 셀블록의 상부 및 하부에 형성되므로 상부에 2개 하부에 2개가 형성되게 되므로 하나의 센스 엠프 블록(301)은 도 35와 같이 구성된다.
본 발명 제 2 실시예의 센스 엠프 블록(301)은 본 발명 제 1 실시예와 같으나, 도 36과 같이 4개의 센스 엠프부(302)를 포함하도록 구성한 것이다. 이는 메인 메모리 셀이 8칼럼으로 구성되고 기준 메모리 셀이 2칼럼으로 구성될 경우이다.
본 발명 제 3 실시예의 센스 엠프 불록은 메모리 셀이 도 9와 같이 기준 메모리 셀이 없이 비트 라인과 비트 바 라인으로 구성된 경우인 것으로, 도 37과 같이 2개의 센스 엠프부를 포함하고 있다.
본 발명 제 4 실시예의 센스 엠프 블록은 제 3 실시예와 같으나, 도 38과 같이 4개의 센스 엠프부를 포함한 것이다.
상기 본 발명 제 1 내지 제 4 실시예의 센스 엠프 블록은 상하의 메모리 셀을 센싱하므로 비트 라인 및 비트 바 라인과 기준 비트 라인이 각각 상하로 연결되어 있으며, 도 35 및 도 36에서 데이터 단(D_)이 각 센스 엠프부(302)에 상하로 연결되어 있는 이유도 상하의 메모리 셀을 센싱하기 위해서이다. 그리고, 도 37 및 도 38에서는 센스 엠프부(302)에 데이터 단(D_) 및 데이터바 단(DB_)가 연결되어 있다.
이와 같이 구성된 센스 엠프 블록의 입/출력 버스 제어부를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 39는 본 발명 제 1 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이고, 도 40은 본 발명 제 2 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이고, 도 41은 본 발명 제 3 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이고, 도 42는 본 발명 제 4 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이고, 도 43는 본 발명 제 5 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이고, 도 44는 본 발명 제 6 실시예의 SWL 강유전체 메모리 장치의 입/출력 버스 제어부의 회로 구성도이다.
데이터 버스의 구성 및 입출력 버스 제어부의 구성은 데이터 버스가 해당 센스 엠프 블록의 입력 데이터와 출력 데이터를 모두 전송할 경우(도 39 및 도 40)와 해당 센스 엠프 블록의 입력 데이터와 출력 데이터를 각각 다른 버스로 전송할 경우(도 41, 도 42, 도 43 및 도 44)로 구분할 수 있으며, 메모리 셀 어레이가 메인셀 서브-블록과 기준 셀 서브-블록으로 구성되는 경우(도 39, 도 41 및 도 43)와 비트 라인과 비트 바 라인으로 구성되는 경우(도 40, 도 42 및 도 44)에 따라 여러 실시예가 있을 수 있다.
본 발명 제 1 실시예의 입출력 버스 제어부는 하나의 셀 어레이 블록에 4개의 센스 엠프 블록이 있는 것으로 가정하고, 셀 어레이의 구성이 도 8과 같이 구성되고, 데이터 버스가 입력 데이터와 출력 데이터를 모두 전송하는 경우이다.
즉, 도 39와 같이, 래치 인에이블(Latch enable) 신호(LE)에 따라 상기 각 센스 엠프 블록의 데이터단(D_)에서 출력되는 데이터를 각각 스위칭하는 4개의 제 1 스위칭부(303)와, 상기 래치 인에이블 신호(LE)에 따라 상기 각 제 1 스위칭부(303)에서 출력되는 데이터를 버퍼링하는 4개의 버퍼부(304)와, 상기 래치 인에이블 신호(LE)에 따라 상기 각 버퍼부(304)에 버퍼링된 데이터를 피드백하여 상기 각 버퍼부(304)에 저장하는 4개의 제 2 스위칭부(305)와, 라이트/리드 신호(Wirte/Read Signal)(WRS)에 따라 상기 각 버퍼부(304)에 저장된 데이터를 최종적으로 외부의 데이터 버스(Dinout_BUS_0, Dinout_BUS_1, Dinout_BUS_2, Dinout_BUS_3)로 출력하는 4개의 제 3 스위칭부(306)와, 상기 라이드/리드 신호(WRS)에 따라 외부 데이터 버스(Dinout_BUS_0, Dinout_BUS_1, Dinout_BUS_2, Dinout_BUS_3)로 부터의 데이터를 상기 각 센스 엠프 블록의 데이터단(D_)에 입력하는 4개의 제 4 스위칭부(307)로 구성된다.
여기서, 제 1, 제 2, 제 3, 제 4 스위칭부(303, 305, 306, 307)는 하나의 전송 게이트로 구성되고, 버퍼부(304)는 2개 이상의 짝수갯수의 인버터로 구성되며,상기 버퍼부(304)와 제 2 스위칭부(305)에 의해 출력 데이터가 래치된다.
본 발명 제 2 실시예의 입출력 버스 제어부의 구성은 도 40과 같다.
본 발명 제 2 실시예의 입출력 버스 제어부도 본 발명 제 1 실시예와 같은 경우이나, 단지 셀 어레이 구성이 도 9와 같이 비트 라인과 비트 바 라인으로 구성될 경우 버스 라인도 데이터 버스(Dinout_BUS_0, Dinout_BUS_1)와 데이터 바 버스(DBinout_BUS_0, DBinout_BUS_1)로 구분된 것이다.
따라서, 하나의 센스 엠프 블록에는 데이터 단과 데이터바 단이 있으므로 하나의 셀 어레이 블록에 4개의 센스 엠프 블록이 구성된다면, 상기 제 1, 제 2, 제 3, 제 4 스위칭부(303, 305, 306, 307) 및 버퍼부(304)의 구성은 본 발명 제 1 실시예와 동일하게 구성되나 각 센스 엠프 블록의 각 데이터단과 데이터바 단에 연결되므로 총 8개씩 구성된 경우이다.
한편, 본 발명 제 3 실시예의 입출력 버스 제어부의 구성은 도 41과 같다.
제 3 실시예의 입출력 버스 제어부는 셀 어레이 구성이 도 8과 같이 구성되고 하나의 셀 어레이 블록에 4개의 센스 엠프 블록이 구성된 경우에 있어서, 데이터 버스를 입력용과 출력용으로 각각 구분하여 설치한 경우의 입출력 버스 제어부를 나타낸 것이다.
즉, 마찬가지로 센스 엠프 블록을 4개 도시한 것으로, 각각의 센스 엠프 블록(301)에는 라이트 인에이블(Wirte enable) 신호(WE)에 따라 외부 데이터 버스(Din_BUS_0, Din_BUS_1, Din_BUS_2, Din_BUS_3)로부터 데이터를 센스 엠프 블록(301)에 입력하는 4개의 제 5 스위칭부(308)와, 래치 인에이블(Latch enable) 신호(LE)에 따라 상기 각 센스 엠프 블록(301)의 데이터 단(D_)에서 출력되는 데이터를 출력하는 4개의 제 6 스위칭부(309)와, 상기 래치 인에이블 신호(LE)에 따라 상기 각 제 6 스위칭부(309)에서 출력되는 데이터를 버퍼링하는 4개의 버퍼부(310)와, 상기 래치 인에이블 신호(LE)에 따라 상기 각 버퍼부(310)에 버퍼링된 데이터를 피드백하여 상기 버퍼부(309)에 저장하는 4개의 제 7 스위칭부(311)와, 출력 인에이블(Output enable) 신호(OE)에 따라 상기 각 버퍼부(309)에 저장된 데이터를 최종적으로 외부의 데이터 버스(Dout_BUS_0, Dout_BUS_1, Dout_BUS_2, Dout_BUS_3)로 출력하는 4개의 제 8 스위칭부(312)로 구성된다.
여기서, 제 5, 제 6, 제 7, 제 8 스위칭부(308, 309, 311, 312)는 하나의 전송 게이트로 구성되고, 버퍼부(310)는 2개 이상의 짝수 개수의 인버터로 구성된다.
본 발명 제 4 실시예의 입출력 버스 제어부의 구성은 도 42와 같다.
본 발명 제 4 실시예는 셀 어레이 구성이 도 9와 같이 구성되고 데이터 버스가 입력용과 출력용으로 구분되어 구성되는 경우이다.
즉, 도 41과 같은 동일한 구성을 갖으나, 본 발명 제 4 실시예에서는 각 센스 엠프 블록(301)에 데이터 단(D_)과 데이터바 단(DB_)이 있으므로 이들 데이터 단 및 데이터바 단에 각각 데이터를 제어하는 스위칭부들이 형성되므로 제 3 실시예보다 각 스위칭부들이 2배 더 형성된다.
또한, 본 발명 제 5 실시예의 입출력 버스 제어부는 도 43과 같다.
제 5 실시예는 셀 어레이가 도 8과 같이 구성되고 데이터 버스가 입력용과 출력용으로 각각 구분된 경우에 단순히 데이터를 입력하고 출력하도록 구성한 것이다.
즉, 외부에서 라이트 인에이블 신호와 출력 인에이블 신호가 있을 경우, 라이트 인에이블 신호(WE)에 의해 데이터 버스(Din_BUS_0, Din_BUS_1, Din_BUS_2, Din_BUS_3)로부터 데이터를 센스 엠프 블록의 데이터단(D_)에 입력하는 제 9 스위칭부(313)와, 출력 인에이블 신호(OE)에 의해 상기 각 센스 엠프 블록의 데이터단(D_)으로부터의 데이터를 데이터 버스(Dout_BUS_0, Dout_BUS_1, Dout_BUS_2, Dout_BUS_3)로 출력하는 제 10 스위칭부(314)로 구성된다.
본 발명 제 6 실시예의 입출력 버스 제어부의 구성은 도 44와 같다.
본 발명 제 6 실시예는 제 5 실시예와 같으나 셀 어레이의 구성이 도 9와 같이 비트 라인 및 비트 바 라인으로 구성될 경우를 나타낸 것이다.
즉, 각 센스 엠프 블록에는 데이터 단(D_)과 데이터바 단(DB_)이 있으므로 각각의 단에 데이터를 입출력하기 위한 스위칭부가 형성된 것이다.
이와 같이 각 실시예에 의해 구성되는 데이터 버스의 구성을 설명하면 다음과 같다.
도 45는 본 발명 제 1 실시예의 SWL 강유전체 메모리 장치의 데이터 버스 구성도이고, 도 46은 본 발명 제 2 실시예의 SWL 강유전체 메모리 장치의 데이터 버스 구성도이고, 도 47은 본 발명 제 3 실시예의 SWL 강유전체 메모리 장치의 데이터 버스 구성도이고, 도 48은 본 발명 제 4 실시예의 SWL 강유전체 메모리 장치의 데이터 버스 구성도이다.
본 발명 제 1 실시예의 데이터 버스는 도 45와 같이, 데이터 입출력을 하나의 버스로 전송하는 도 39와 같은 경우이다.
즉, 하나의 셀 어레이 블록에 4개의 코어 블록(601)이 구성될 경우, 4개의 입출력 공용 데이터 버스 라인이 필요하게 된다. 결국, 셀 어레이 블록의 메인 셀 서브 블록이 4칼럼으로 구성될 경우 각 센스 엠프 블록은 2개의 센스 엠프부를 포함하게 되고 각 센스 엠프 블록의 센스 엠프는 하나의 데이터 버스에 의해 데이터가 입출력 된다.
본 발명 제 2 실시예의 SWL 강유전체 메모리 장치의 데이터 버스는 도 46과 같이, 데이터의 입출력을 공용으로 하되 데이터 버스와 데이터바 버스가 있는 도 40과 같은 경우를 나타낸 것이다.
본 발명 제 3 실시예의 SWL 강유전체 메모리 장치의 데이터 버스는 도 47와 같이, 데이터 입력과 데이터 출력을 각각 다른 버스를 이용하는 도 41 및 도 43과 같은 경우이다.
본 발명 제 4 실시예의 SWL 강유전체 메모리 장치의 데이터 버스는 도 48과 같이, 데이터 버스와 데이터바 버스가 각각 입력(Din_BUS, DBin_BUS)과 출력(Dout-BUS, DBout-BUS)을 각각 구분하여 전송하는 도 42와 도 44와 같은 경우를 나타낸 것이다.
이와 같이 구성되는 본 발명의 입/출력 버스 제어부의 동작은 다음과 같다.
도 49은 본 발명 제 1 실시예의 입/출력 버스 제어부의 동작 타이밍도이고, 도 50은 본 발명 제 2 실시예의 입/출력 버스 제어부의 동작 타이밍도이며, 도 51은 본 발명 제 3 실시예의 입/출력 버스 제어부의 동작 타이밍도이다.
일반적으로 캐시 메모리(Cache Memory)를 채용한 시스템의 경우, 이러한 캐시 메모리에 연계되어 사용되는 메인 메모리에서 CPU에 의한 랜덤 억세스(Random Access)는 캐시에서 주로 처리하며 캐시는 RAM으로부터 블록 단위로 정보를 전송 받는다.
블록 전송을 위해서 로우 어드레스(Row address)는 동일하고 칼럼 어드레스(Column address)만 다르거나 또는 칼럼 어드레스도 수 비트(Bit)를 연속해서 억세스하는 경우가 많다. 따라서 로우(row) 어드레스가 동일한 상태에서 칼럼(column) 어드레스를 교체하여 고속으로 데이터를 억세스하는 고속 칼럼 억세스 기능이 주목되고 있다.
각 m개의 비트 라인에는 센스 엠프가 존재하고 있고, 각 센스 엠프의 활성화 신호인 SAN, SAP의 활성화 시간동안 m 비트의 데이터는 이에 연결된 m개의 센스 엠프에 증폭되어 래치된다. 즉, 리드 모드(Read Mode)시에 가장 많은 시간을 차지하는 것이 로우 어드레스 입력에서 부터 센싱까지의 동작인데 이미 m 비트가 동시에 센싱되어 래치되어 있으므로 이 동작이 이미 완료된 후에 단지 칼럼 어드레스만을 바꾸면서 데이터를 읽어낸다면 억세스 타임을 대폭적으로 감소시킬 수 있어 고속으로 동작이 가능하다. 다시말하면, 어떤 칼럼 어드레스에 해당하는 칼럼 선택선을 활성화하여 데이터 읽어내기를 행하고 이어서 다른 칼럼 어드레스에 해당하는 다른 데이터를 읽어 내기를 행하는 것은 로우 어드레스를 동일하게하여 최대 m 비트의 데이터까지 가능하다.
도 49는 한 개의 로우에 한 개의 칼럼만 선택할 때의 파형이다.
센스 엠프의 동작이 완료되어 데이터 버스(D_BUS_0, D_BUS_1, D_BUS_2, D_BUS_3)에 센스 엠프의 데이터가 실리면 출력 래치 신호(LE)에 "하이"펄스를 가하여 활성화 시킴으로써 센스 엠프 데이터를 래치부에 래치시킨다. 따라서 센스 엠프가 불활성화 되어도 데이터는 계속 남게 된다.
도 50의 입출력 버스 제어부의 동작 타이밍은 리드 모드에서 센스 엠프의 활성화 시간을 연장시킨 후 칼럼 어드레스 신호(Y_T_0, Y_T_1, Y_T_2, Y_T_3)을 순차적으로 활성화 시키는 것을 나타낸 것이다. 이 때 로우 어드레스는 한 개로 고정되며 출력 래치 신호(LE)는 계속 활성화 상태를 유지하도록 한다.
도 51의 입출력 버스 제어부의 동작 타이밍은 리드 모드에서 센스 엠프의 활성화 시간을 연장시킨 후 출력 래치 신호(LE)는 칼럼 어드레스 신호(Y_T_0, Y_T_1, Y_T_2, Y_T_3)를 순차 활성화 시킬 때, 코어 블록(601)의 래치 버퍼부에 저장하기에 충분한 시간 동안만 활성화되고 후속 데이터를 출력시킬 때까지 활성화 시키므로 후속 칼럼 어드레스 신호(Y_T_0, Y_T_1, Y_T_2, Y_T_3)를 빨리 활성화시킬 수 있고 더블어 칼럼 억세스 시간이 빨라진다.
상기에서 설명한 바와 같은 본 발명의 SWL 강유전체 메모리 장치 및 구동회로에 있어서는 다음과 같은 효과를 갖는다.
첫째, 플레이트 라인을 별도로 구성하지 않고 스플리트 워드 라인을 이용하여 셀 플레이트 기능을 갖도록 강유전체 메모리 장치를 구성하므로 집적도를 향상시킬 수 있으며, 더블어 데이터의 읽기, 쓰기 동작에서 별도로 플레이트 라인 콘트롤 신호가 필요 없으므로 기억 소자로서의 효율성이 향상된다.
둘째, 종래에는 강유전체막의 특성이 완벽하게 확보되지 않은 상태에서 기준 셀 하나가 약 수백 배 이상 많은 메인 메모리의 읽기 동작에 사용되도록 구성되어 있기 때문에 기준 셀이 메인 메모리 셀보다 더욱 많은 동작을 하여야 하므로 기준 셀의 열화 특성이 급격히 악화되어 기준 전압이 안정적이지 못하였다. 그러나 본 발명은 기준 셀과 그에 해당하는 메인 메모리 셀의 비율을 현저히 낮추었기 때문에 기준 셀의 열화 특성을 방지할 수 있다
셋째, 통상 강유전체 메모리를 인에이블 시키기 위한 신호로 CSBpad 신호만을 이용하고 있지만, 본 발명은 상기의 CSBpad신호와 더불어 X,Y,Z-ATD 신호를 이용하므로 패스트 칼럼 억세스 모드(Fast Column Access Mode)로 동작시켜 칩 억세스속도와 성능을 향상시킬 수 있는 등의 메모리 동작을 효율성 있게 운용할 수 있다.
즉, 어드레스의 변화를 크게 X,Z-어드레스만 변화하는 경우와, Y-어드레스만 변화하는 경우로 분류하여 동작시키고, CSBpad 신호에 의해 인에이블되어 아직 동작이 끝나지 않았을 시는 X,Y,Z-어드레스가 들어와도 동작을 방해하지 못하도록 한다.
그리고, X,Z-어드레스만 변화하는 경우, 센스 엠프에 래치된 유효 데이터가 없으므로 CSBpad 신호를 인에이블시킨 것과 같은 동작을 X,Z-ATD신호를 이용하여 구현할 수 있고, Y-어드레스만 변화하는 경우, 로우(Row)어드레스에 해당하는 스플리트 워드라인(SWL1, SWL2)이 변하지 않으므로 센스 엠프에 기 래치된 데이터를 읽어낼 수 있고, 기록 모드에서는 Y-ATD신호를 이용하여 정상적으로 기록 동작이 이루어지도록 할 수 있다.
넷째, 한 개의 데이터 버스로 복수개의 칼럼 데이터를 입출력할 수 있으므로 로우 어드레스(Row Address)가 동일한 상태에서 칼럼 어드레스(Column Address)를 교체하여 고속으로 데이터를 억세스(Access)하는 고속 칼럼 억세스 기능이 가능하다.
다섯째, 한 개의 데이터 버스로 복수개의 칼럼 데이터를 입출력할 수 있으므로 칩의 레이 아웃 면적으로 줄일 수 있다.
여섯째, 센스 엠프의 출력을 다른 여러 셀 어레이 블록과 공통되는 데이터 버스로 바로 출력되는 것이 아니라 코어 블록(601)을 통과함으로써 센스 엠프 출력단의 출력 로딩을 감소시키므로 입출력 속도를 향상시킬 수 있다.

Claims (8)

  1. 복수개의 스플리트 워드 라인과 복수개의 비트 라인을 구비하여 데이터를 저장하기 위한 셀 어레이부(Cell Array)와,
    상기 셀 어레이부의 각 스플리트 워드 라인(SWL)을 구동하는 SWL 구동부와,
    상기 셀 어레이부의 각 비트 라인의 데이터를 센싱하기 위한 복수개의 센스 엠프 블록과,
    상기 각 센스 엠프 블록의 데이터를 출력하고 기록하고자 하는 데이터를 입력하기 위해 각 센스 엠프 블록과 데이터 버스를 인터페이스 시키는 입출력 버스 제어부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 래치 인에이블(Latch enable) 신호(LE)에 따라 상기 각 센스 엠프 블록의 데이터 단(D_) 또는/및 데이터바 단(DB_)에서 출력되는 데이터를 각각 스위칭하는 복수개의 제 1 스위칭부와,
    상기 각 제 1 스위칭부에서 출력되는 데이터를 버퍼링하는 복수개의 버퍼부와,
    상기 래치 인에이블 신호(LE)에 따라 상기 각각 버퍼부에 버퍼링된 데이터를 피드백하여 상기 버퍼부에 저장하는 복수개의 제 2 스위칭부와,
    라이트/리드 신호(Wirte/Read Signal)(WRS)에 따라 상기 각 제 2 스위칭부 및 버퍼부에의해 저장된 데이터를 최종적으로 외부의 데이터 버스(Dinout_BUS) 또는/및 데이터바 버스(DBinout_BUS)로 출력하는 복수개의 제 3 스위칭부와,
    상기 라이드/리드 신호(WRS)에 따라 상기 외부 데이터 버스(Dinout_BUS) 또는/및 데이터바 버스(DBinout_BUS)로 부터의 데이터를 상기 각 센스 엠프 블록의 데이터단(D_) 및 데이터바 단(DB_)에 입력하는 복수개의 제 4 스위칭부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 라이트 인에이블(Wirte enable) 신호(WE)에 따라 외부 데이터 버스(Din_BUS) 또는/및 데이터바 버스(DBin_BUS)로부터 데이터를 상기 센스 엠프 블록의 데이터단(D_) 또는/및 데이터바 단(DB_)에 입력하는 복수개의 제 5 스위칭부와,
    래치 인에이블(Latch enable) 신호(LE)에 따라 상기 각 센스 엠프 블록의 데이터 단(D_) 또는/및 데이터바 단(DB_)의 데이터를 각각 출력하는 복수개의 제 6 스위칭부와,
    상기 각 제 6 스위칭부에서 출력되는 데이터를 버퍼링하는 복수개의 버퍼부와,
    상기 래치 인에이블 신호(LE)에 따라 상기 각 버퍼부에 버퍼링된 데이터를 피드백하여 상기 버퍼부의 저장하는 복수개의 제 7 스위칭부와,
    출력 인에이블(Output enable) 신호(OE)에 따라 상기 각 제 7 스위칭부 및 버퍼부에 의해 저장된 데이터를 최종적으로 외부의 데이터 버스(Dout_BUS) 또는/및 데이터바 버스(DB_BUS)로 각각 출력하는 복수개의 제 8 스위칭부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 라이트 인에이블(Wirte enable) 신호(WE)에 따라 외부 데이터 버스(Din_BUS) 또는/및 데이터바 버스(DBin_BUS)로부터 데이터를 상기 센스 엠프 블록의 데이터단(D_) 또는/및 데이터바 단(DB_)에 입력하는 복수개의 제 9 스위칭부와,
    출력 인에이블(Output enable) 신호(OE)에 따라 상기 각 센스 엠프 블록의 데이터 단(D_) 또는/및 데이터바 단(DB_)에서 출력되는 데이터를 최종적으로 외부의 데이터 버스(Dout_BUS) 또는/및 데이터바 버스(DB_BUS)로 각각 출력하는 복수개의 제 10 스위칭부를 포함하여 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  5. 제 1 항에 있어서,
    셀 어레이부가 m개의 셀 어레이 블록으로 구성되고 각 셀 어레이 블록은 n개의 센스 엠프 블록이 데이터를 입출력하도록 구성될 경우의 데이터 라인은 각 셀 어레이 블록의 같은 번째 센스 엠프 블록에는 공통으로 하나의 데이터 라인이 데이터를 전송하도록 n개 구성됨을 특징으로 하는 SWL 강유전체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 센스 엠프의 동작이 완료되어 각 데이터 버스에 센스 엠프의 데이터가 실리면 래치 인에이블 신호(LE)에의해 센스 엠프가 불활성화되어도 데이터를 래치하고 있음을 특징으로 하는 SWL 강유전체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 리드 모드에서 센스 엠프의 활성화 시간을 연장시킨 후 칼럼 어드레스 신호(Y_T_0, Y_T_1, Y_T_2, Y_T_3)을 순차적으로 활성화 시키는 것을 특징으로 하는 SWL 강유전체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 입출력 버스 제어부는 리드 모드에서 센스 엠프의 활성화 시간을 연장시킨 후 칼럼 어드레스 신호(Y_T_0, Y_T_1, Y_T_2, Y_T_3)를 순차 활성화 시킬 때, 코어 블록의 래치 버퍼부에 저장하기에 충분한 시간 동안만 활성화되고 후속 데이터를 출력시킬 때까지 활성화 시킴을 특징으로 하는 SWL 강유전체 메모리 장치.
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