JP3920473B2 - Ｓｗｌ強誘電体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体を使用したキャパシタを用いた不揮発性強誘電体メモリに関し、その種メモリに従来用いられていたプレートラインを使用しないスプリットワードラインＳＷＬ方式の強誘電体メモリ装置とその駆動回路に関する。
【０００２】
【従来の技術】
一般に、半導体記憶デバイスとして多く用いられるＤＲＡＭ程度のデータ処理速度を有する共に電源のオフ時にもデータを保存できる、強誘電体を使用したキャパシタを記憶用キャパシタとして組み込んだ強誘電体メモリ（ＦＲＡＭ）が、次代の記憶デバイスとして注目されている。ＦＲＡＭは、ＤＲＡＭと同様に記憶素子としてキャパシタを用いるが、キャパシタの誘電体物質として強誘電体を用いて強誘電体特性である高い残留分極を利用して電界を除去してもデータを消失しないようにした記憶デバイスである。
【０００３】
図１ａは一般的な強誘電体のヒステリシスループを示す特性図であり、図１ｂは一般的な強誘電体メモリのキャパシタの構成図である。
すなわち、図１ａのヒステリシスループに示すように、電界によって誘起された分極が、電界を除去しても自発分極の存在に因って消滅されずに一定量（ｄ、ａ状態）に維持される。このｄ、ａ状態をそれぞれ１、０に対応させて記憶素子として応用したものである。
【０００４】
図１ｂにおいて、ノード１に正（＋）の電圧を加えた状態が図１ａのｃ状態であり、この後電圧を加えないないとｄ状態となって安定する。逆に、ノード１に（−）の電圧を加えると、ｄ状態からｆ状態へ移動する。そして、ノード１に加えていた電圧を除去するとａ状態になり安定する。再びノード１に正の電圧を加えるとｂ状態を経てｃ状態となる。結局、キャパシタの両端に電圧が無くても、ａとｄの安定状態によりデータが記憶される。ヒステリシスループ上において、ｃ、ｄ状態が論理値「１」の状態、ａ、ｆ状態が論理値「０」の状態となる。
【０００５】
そして、キャパシタに格納されたデータを読み出す方法には、ｄ状態を破壊させる方法を用いる。従来の技術は、参照電圧発生器で生成した電圧とメインセルアレイで発生した電圧を用い、かつデータを読み出すためのセンスアンプを用いるものである。強誘電体参照セルは、１極性、０極性の２つのモード状態を利用して参照ビットラインに参照電圧を生成する。センスアンプがメインセルのビットライン電圧と参照セルのビットライン電圧とを比較することにより、メインセルの情報を読み出すことができる。読み出したデータは同サイクルで再書込して破壊されたデータを回復させる。特に、従来の技術においては、参照電圧を供給するための複数の強誘電体セルに係るセンスアンプ回路技術、メインメモリセルアレイにおけるメインセルに格納されたデータを感知して増幅するセンスアンプ及びメインセルアレイ回路技術が重要である。強誘電体参照セルの個数は偶数であるが、半分は１極性状態、半分は０極性状態となる。
【０００６】
以下、添付図面を参照して従来の技術の強誘電体メモリを説明する。
このようなＦＲＡＭには、記憶単位が１つのトランジスタと１つのキャパシタとから構成される１Ｔ／１ＣのＦＲＡＭと、２つのトランジスタと２つのキャパシタとから構成される２Ｔ／２ＣのＦＲＡＭとがある。
図２は従来の１Ｔ／１Ｃの強誘電体メモリのセルアレイ構成図である。
従来の１Ｔ／１ＣのＦＲＡＭの記憶単位の構造は、ＤＲＡＭと同様に１つのトランジスタと１つのキャパシタとから構成される１Ｔ／１Ｃである。すなわち、一定の間隔で一方向に複数本のワードラインＷ／Ｌが形成され、各ワードラインＷ／Ｌに沿ってプレートラインＰＬが形成される一方、各ワードラインＷ／ＬとプレートラインＰ／Ｌとに垂直な方向に一定の間隔でビットラインＢ１、・・・Ｂｎが形成される。そして、トランジスタのゲート電極がワードラインＷ／Ｌに連結され、ソース電極がビットラインＢ／Ｌに連結され、ドレイン電極がキャパシタの第１電極に連結され、そのキャパシタの第２電極はプレートラインＰ／Ｌに連結される。
【０００７】
次に、かかる従来の１Ｔ／１Ｃ構造の強誘電体メモリ装置の駆動回路及び動作について説明する。
図３、４は従来の１Ｔ／１Ｃの強誘電体メモリ装置の駆動回路の構成図であり、図５は従来の１Ｔ／１Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図６は従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の１Ｔ／１Ｃの強誘電体メモリ装置の駆動回路は、参照電圧を発生する参照電圧発生部１と、複数のトランジスタＱ１〜Ｑ４、キャパシタＣ１等からなり、参照電圧発生部１から出力される参照電圧を直接にセンスアンプに供給することができないため隣接する２本のビットラインＢ１、Ｂ２の参照電圧を安定化させるための参照電圧安定化部２と、複数のトランジスタＱ６〜Ｑ７、キャパシタＣ２〜Ｃ３等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第１参照電圧格納部３と、トランジスタＱ５からなり、隣接する２本のビットラインを等電位化(equalizing)させるための第１等化器４と、複数のトランジスタＱ８、Ｑ９・・、強誘電体キャパシタＣ５、Ｃ６・・等から構成され、ワードラインＷ／Ｌ及びプレートラインＰ／Ｌに連結されてデータを格納する第１メインセルアレイ部５と、複数のトランジスタＱ１０〜Ｑ１５、Ｐ−センスアンプＰＳＡ等からなり、メインセルアレイ部５の複数のセルのうちワードラインによって選択されたセルのデータをセンシングするための第１センスアンプ部６と、複数のトランジスタＱ２６、Ｑ２７・・、キャパシタＣ７、Ｃ８・・などからなり、互いに異なるワードライン及びプレートラインに連結されてデータを格納する第２メインセルアレイ部７と、複数のトランジスタＱ２８〜Ｑ２９、キャパシタＣ９〜Ｃ１０等からなり、隣接するビットラインにそれぞれロジック値「１」とロジック値「０」の参照電圧を格納している第２参照電圧格納部８と、複数のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプＮＳＡ等からなり、第２メインセルアレイ部７のデータをセンシングして出力する第２センスアンプ部９とを備える。
【０００８】
このように構成された従来の１Ｔ／１Ｃの強誘電体メモリセルの動作は以下の通りである。
まず、書込モードと読取りモードとを区分して説明する。
書込モード時には、図５に示すように、外部からのチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」にイネーブルさせると、書込モードイネーブル信号ＷＥＢｐａが「ハイ」から「ロー」に遷移されて書込モードが開始される。そして、アドレスのデコードが始まると、選択されたセルのワードラインには「ハイ」が印加され、それにゲートが接続されているトランジスタがオンとなってセルが選択される。そのワードラインが「ハイ」に維持されている間に選択されたワードラインに対応するプレートラインＰ／Ｌには順に一定の期間の「ハイ」信号と一定の期間の「ロー」信号が印加される。そして、選択されたセルにロジック値「１」又は「０」を書き込むために、選択されたビットラインに書込イネーブル信号に同期して「ハイ」又は「ロー」信号を印加する。すなわち、ロジック値「１」を書き込むためにビットラインに「ハイ」信号を印加すると、プレートラインの信号が「ロー」であるときに強誘電体キャパシタにロジック値「１」が書き込まれる。ロジック値「０」を書き込むためにビットラインに「ロー」信号を印加すると、プレートラインの信号が「ハイ」のときに強誘電体キャパシタにロジック値「０」が書き込まれる。このようにしてロジック値「１」又は「０」が書き込まれる。
【０００９】
セルに格納されたデータを読み出すための動作について以下に説明する。
まず、図６に示すように、外部からのチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」にイネーブルさせると、該当ワードラインが選択されるのに先立って全てのビットラインは等化信号によりローに等電位にされる。すなわち、図３、４において、等化器４に「ハイ」信号を印加しトランジスタＱ１９、Ｑ２０に「ハイ」信号を印加すると、ビットラインはトランジスタＱ１９、Ｑ２０を通じて接地されるため、低電圧として等電位となる。そして、トランジスタＱ５、Ｑ１９、Ｑ２０をオフさせて各ビットラインを不活性化した後、アドレスをデコードする。デコードされたアドレスにより該当ワードラインに「ロー」から「ハイ」へ信号が遷移されることにより該当セルが選択される。そして、選択されたセルのプレートラインに「ハイ」信号を印加して強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。もし、強誘電体メモリにロジック値「０」が格納されている場合にはそれに対応するデータは破壊されない。
【００１０】
このように、破壊されたデータと破壊されないデータは、上述のようなヒステリシスループの原理により互いに異なる値を出力する。よって、ビットラインを介して出力されるデータをセンスアンプでセンシングすると、ロジック値「１」又は「０」をセンシングできる。すなわち、データが破壊された場合は図１のヒステリシスループにおいてｄからｆへ変更される場合であり、データが破壊されない場合はａからｆへ変更される場合である。これにより、一定の時間の後にセンスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合には増幅されてロジック値「０」を出力する。このように、センスアンプが増幅して出力した後には、元のデータに回復させなければならないため、該当ワードラインに「ハイ」を印加されている状態でプレートラインを「ハイ」から「ロー」に変化させる。
【００１１】
しかし、１Ｔ／１Ｃの従来の強誘電体メモリセルにおいては、読み出し動作の際、そのたびに参照セルが参照されるので、参照セルがメインメモリセルよりも多く動作しなければならない。そのため、参照セルの劣化特性が急激に悪くなって参照電圧が不安定となる。又、電圧調整回路による参照電圧発生方法では、外部電源特性により参照電圧に影響を与えるため、不安であり、外部のノイズ特性に影響を受ける。
【００１２】
このような問題点を有する１Ｔ／１ＣのＦＲＡＭに代わって様々な事項（代替電極物質の開発、集積度、強誘電体薄膜の安定性、動作信頼性等の）を勘案して提示したものが２Ｔ／２Ｃ強誘電体メモリセルである。
図７は従来の２Ｔ／２Ｃの強誘電体メモリのセルアレイ構成図であり、図８は従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図であり、図９は従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図である。
従来の２Ｔ／２Ｃの強誘電体メモリセルの構成は、記憶単位が２つのトランジスタと２つのキャパシタとから構成される。すなわち、一定の間隔で一方向に複数本のワードラインＷ／Ｌが形成され、各ワードラインＷ／Ｌに沿ってプレートラインＰＬが形成されている。各ワードラインＷ／Ｌとそれぞれに対応するプレートラインＰ／Ｌに垂直な方向に一定の間隔で複数本のビットラインとビットバーラインＢ＿ｎ、ＢＢ＿ｎ、Ｂ＿ｎ＋１、ＢＢ＿ｎ＋１が対として連続的に形成される。そして、単位メモリセルを構成する２つのトランジスタのゲート電極は１本のワードラインＷ／Ｌに共通連結され、各トランジスタのソース電極はそれぞれビットラインＢとビットバーラインＢＢとに連結され、各トランジスタのドレイン電極はそれぞれ２つのキャパシタの第１電極に連結される。この２つのキャパシタの第２電極はワードラインに対応するプレートラインＰ／Ｌに共通に連結される。
【００１３】
次に、かかる従来の２Ｔ／２Ｃの強誘電体メモリセルの駆動回路及び動作について説明する。
従来の２Ｔ／２Ｃの強誘電体メモリセルは、１Ｔ／１Ｃの強誘電体メモリセルとは異なる方法でロジック値「１」又は「０」を書き込み、かつ読み取る。
すなわち、図８に示すように、書込モード時には、外部からのチップイネーブル信号ＣＳＢｐａｄが「ハイ」から「ロー」に遷移されてイネーブルされると、書込イネーブル信号ＷＥＢｐａｄが「ハイ」から「ロー」に遷移されるとともに、書き込もうとするロジック値に基づいてビットライン及びビットバーラインにそれぞれ「ハイ」及び「ロー」又は「ロー」及び「ハイ」信号が印加される。そして、アドレスのデコードが始まると、選択されたセルのワードラインには「ハイ」が印加されてセルが選択される。そして、ワードラインが「ハイ」に維持されている間に該当プレートラインＰ／Ｌには順に「ハイ」信号と「ロー」信号が印加される。すなわち、ロジック値「１」を書き込むためにビットラインＢ＿ｎに「ハイ」信号をビットバーラインＢＢ＿ｎに「ロー」信号を印加してあると、プレートラインＰ／Ｌが「ハイ」のときビットバーラインＢＢ＿ｎに接続されたキャパシタは図１の「ｆ」に充電され、プレートラインＰ／Ｌが「ロー」になったときに「ｃ」に充電される。ロジック値「０」を書き込むためにはビットラインＢ＿ｎとビットバーラインＢＢ＿ｎに加える信号を逆にしておけばよい。
【００１４】
セルに格納されたデータを読み出すための動作について以下に説明する。
図９に示すように、外部からのＣＳＢｐａｄが「ハイ」から「ロー」にイネーブルし、読取りモードをイネーブルする。ワードラインを選択するのに先立って全てのビットラインを等化信号によりローに等電位化する。これは、図３の１Ｔ／１Ｃの強誘電体メモリの動作と同一である。等電位化が完了した後、アドレスをデコードする。デコードされたアドレスにより該当ワードラインを「ロー」から「ハイ」に遷移させて該当セルを選択する。選択されたセルのプレートラインへ「ハイ」信号を印加してビットライン又はビットバーラインのデータを破壊させる。すなわち、ロジック値「１」が記録されている場合にはビットラインに連結されたキャパシタのデータが破壊され、ロジック値「０」が記録されている場合にはビットバーラインに連結されたキャパシタのデータが破壊される。
【００１５】
このように、ビットライン及びビットバーラインのうち何れのデータが破壊されるかにより、上述のようなヒステリシスループの原理により互いに異なる値を出力する。よって、ビットライン及びビットバーラインを介して出力されるデータをセンスアンプがセンシングして、ロジック値「１」又は「０」を出力する。このように、センスアンプが増幅して出力した後には、本来のデータに復元しなければならないため、該当ワードラインへ「ハイ」を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。プレートラインが「ロー」になることで破壊されたデータ「ハイ」が再び格納される。なお、他方のデータは破壊されないのでそのままに維持される。
【００１６】
【発明が解決しようとする課題】
かかる従来の強誘電体メモリ装置及び駆動回路においては以下のような問題点があった。
▲１▼ 電源のオフ時にもデータが保存される利点があるが、従来のＦＲＡＭではワードラインの他にセルプレートラインを別に構成しなければならないため、レイアウトが複雑で、製造工程が複雑である。このため、量産側面で不利である。
▲２▼ ワードラインとは別のプレートラインを利用しなければならないので、データの読取りや書込動作時にワードラインとプレートラインとに互いに異なる内部信号を送らなければならない。これにより、信号パスの違いに起因して記憶装置としての効率性が落ちる。
▲３▼ 特に、従来の１Ｔ／１Ｃにおいては、約数百倍以上の多くのメインメモリに一つの参照セルが対応しているので、読み出しの度にその１つの参照セルが使用され、参照セルがメインメモリセルよりも多く動作しなければならない。このため、参照セルの劣化特性が急に悪くなって参照電圧が不安定である。もちろん、キャパシタの強誘電体膜の特性が完ぺきであれば特に問題はないが、現在のところその特性が完璧ではないので、参照セルの特性の劣化が問題となる。
▲４▼ 参照セルを用いずに、電圧調整回路による参照電圧発生方法では、外部の電源特性により参照電圧が影響を受けるため、不安定、且つ外部のノイズによる特性劣化の問題がある。
▲５▼ 強誘電体メモリをイネーブルさせる方法でＣＳＢｐａｄ（チップ選択信号）のみを用いるため、高速アクセスできない。
【００１７】
本発明は、上記の従来の技術のＦＲＡＭの問題点を解決するためになされたものであり、その目的とするところは、別のセルプレートラインを用いない不揮発性強誘電体メモリ装置及びその駆動回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明の強誘電体メモリ装置は、複数本のスプリットワードラインと複数本のビットラインとを備え、データを格納するためのセルアレイ部と、セルアレイ部の各スプリットワードラインＳＷＬを駆動するＷＳＬドライバーと、セルアレイ部の各ビットラインのデータをセンシングするための複数のセンスアンプブロックと、各センスアンプブロックのデータを出力し、記録しようとするデータを入力するための各センスアンプブロックとデータバスとをインタフェースさせる入出力バス制御部とを備えることに特徴がある。
【００１９】
【発明の実施の形態】
以下、本発明の強誘電体メモリ装置を添付図面を参照して詳細に説明する。
図１０は本発明の強誘電体メモリ装置の実施形態の全体構成を簡略に示す構成ブロック図である。
本強誘電体メモリ装置のチップは、大きくスプリットワードラインを駆動するＷＳＬドライバー３００と、データを格納するためのセルアレイブロック４００と、データをセンシングするためのセンスアンプブロックとを有し、さらに、外部のデータラインとセンスアンプブロックとをインタフェースする入出力バス制御部とを含むコア部５００とから構成される。
ここで、セルアレイブロック４００は１つのＷＳＬドライバーの左右側にそれぞれ配置され、コア部５００は各セルアレイ部の上下方向にセルアレイ部の間に配置される。
【００２０】
以下、このように構成される本発明のＳＷＬメモリ装置の各ブロックを更に詳細に説明する。
図１１は本発明の第１実施形態のＳＷＬ強誘電体メモリセルのブロックアレイ構成図である。
本発明の第１実施形態のＳＷＬ強誘電体メモリセルのアレイ構成は、一定の間隔をもって一方向に複数本のスプリットワードライン（ＳＷＬ）（ＳＷＬ１＿ｎ，ＳＷＬ２＿ｎ，・・・ＳＷＬ２＿ｎ＋３）が配列されている。２本のスプリットワードラインが対として１つのアドレスでアクセスされる。すなわち、本実施形態においては従来のプレートラインの代わりにワードラインを配置した構成である。１アドレスでアクセスされるワードラインが２本に分割されていると考えられるのでスプリットワードラインと称している。各ＳＷＬに垂直な方向に一定の間隔で複数本のビットラインＢｉｔ＿ｎ，Ｂｉｔ＿ｎ＋１・・と参照ビットラインＲＢｉｔ＿ｎ，ＲＢｉｔ＿ｎ＋１が配列されている。
【００２１】
対とされた２本のＳＷＬと隣接している２本のビットラインが交差している箇所に単位セルが形成される。図で四角で示してある。なお、ここでいう単位セルとはこの単位セルでデータを一つ記憶する、いわゆる記憶単位という意味ではなく、製造上の連続するパターンの単位となるものという意味である。記憶のさせ方としては１Ｔ／１Ｃと同じである。
この単位セルは、一対のＳＷＬのうち第１ＳＷＬにゲート電極が連結され、第１ビットラインにソース電極が連結される第１トランジスタと、一対のＳＷＬの第２ＳＷＬにゲート電極が連結され、第２ビットラインにソース電極が連結される第２トランジスタと、第１トランジスタのドレイン電極に第１電極が連結され、第２ＳＷＬに第２電極が連結される第１キャパシタと、第２トランジスタのドレイン電極に第１電極が連結され、第１ＳＷＬに第２電極が連結される第２キャパシタとから構成される。
【００２２】
セルアレイブロック４００は、実質的にデータを書き込むためのメインセルサブブロック４０１と、データを読み取るための参照値を格納している参照セルサブブロック４０２とを含む。本実施形態においては、メインサブブロック４１０は４本のビットラインＢ＿ｎ〜Ｂ＿ｎ＋３があり、参照セルサブブロック４０２には２本のビットラインＲＢ＿ｎ、ＲＢ＿ｎ＋１がある。もちろん、このビットラインの数、ＳＷＬの数は任意である。ただ、メインメモリのビットラインは偶数とする。
【００２３】
このメインサブブロック４０１と参照サブブロック４０２が組として多数配置されてセルアレイブロック４００を構成している。また、ＳＷＬの数も図示の状態より多くても良いのはいうまでもない。このように、参照ビットラインを設けると、読み出し動作の際に使用される参照セルは同じワードラインに接続されたセルであるので、従来ビットラインに１個の場合に比し使用される割合が少なくなり、劣化が少なくなる。
【００２４】
セルアレイブロック４００の上下（図面上）に配置されたコア部５００はメインセルビットライン制御ブロック５０１と参照セルビットライン制御ブロック５０２とから構成されている。メインセルビットライン制御ブロック５０１はメインメモリセルのデータの読取り動作を行うセンスアンプブロックと書込制御回路を含む。下側の各メインセルビットライン制御ブロック５０１と参照セルビットライン制御ブロック５０２はセルアレイブロックの奇数番目の列Ｂ＿ｎ，Ｂ＿ｎ＋２，ＲＢ＿ｎを制御する。上側の各メインセルビットライン制御ブロック５０１と参照セルビットライン制御ブロック５０２はセルアレイブロックの偶数番目の列Ｂ＿ｎ＋１，Ｂ＿ｎ＋３，ＲＢ＿ｎ＋１を制御する。すなわち、セルアレイブロックの奇数番目のビットラインのセルは参照セルビットラインＲＢ＿ｎのセルを参照し、偶数番目のビットラインのセルは参照ビットラインＲＢ＿ｎ＋１のセルを参照するように構成されている。
【００２５】
図１２は本発明の他の実施形態のＳＷＬ強誘電体メモリセルアレイ部の構成図である。この例はいわゆる２Ｔ／２Ｃ構成である。
したがって、このＳＷＬ強誘電体メモリセルのアレイ構成は、先の例と同様に一定の間隔で一方向に複数本のＳＷＬＳＷＬ１＿ｎ，ＳＷＬ２＿ｎ，・・・ＳＷＬ２＿ｎ＋３が配列されているが、ビットラインは、ビットラインＢ＿ｎ，Ｂ＿ｎ＋１とビットバーラインＢＢ＿ｎ，ＢＢ＿ｎ＋１とが対として配置されている。
【００２６】
すなわち、隣接する２本のＳＷＬと対とされたビットラインＢとビットバーラインＢＢとを一対とし、各対には単位セルが形成される。この例の場合、単位セルは記憶単位でもある。すなわち、単位セルは、一対のＳＷＬの第１ＳＷＬにゲート電極が連結され、ビットラインＢにソース電極が連結される第１トランジスタと、第２ＳＷＬにゲート電極が連結され、ビットバーラインＢＢにソース電極が連結される第２トランジスタと、第１トランジスタのドレイン電極に第１電極が連結され、第２ＳＷＬに第２電極が連結される第１キャパシタと、第２トランジスタのドレイン電極に第１電極が連結され、第１ＳＷＬに第２電極が連結される第２キャパシタとから構成される。
【００２７】
このように、他の実施形態のＳＷＬ強誘電体メモリのセルアレイは、先の実施形態のセルアレイと殆ど同一である。単に、先の例の偶数番目のビットラインＢに代わってビットバーラインを使用し、したがって、参照セルが必要ないので、参照セルサブブロックを全てメインセルとして使用している。
【００２８】
このように構成される本発明の強誘電体メモリ装置を動作させるための駆動回路を以下に説明する。
図１３は本発明実施形態の強誘電体メモリ装置の駆動回路ブロック構成図である。
本発明の強誘電体メモリ装置の駆動回路は上記双方の実施形態のセルアレイ構成で使用できるように構成したものである。
外部から入力されるＸ、Ｙ、ＺアドレスのＸアドレス信号をバッファリングするＸアドレスバッファ部１１と、Ｘアドレスバッファ部１１から出力される信号を予備デコードするＸプレデコーダ部１２と、外部から入力されるＸ、Ｙ、ＺアドレスのうちＺアドレスをバッファリングするＺアドレスバッファ部１３と、Ｚアドレスバッファ部１３から出力される信号を予備デコードするＺプレデコーダ部１４と、Ｘアドレスバッファ部１１及びＺアドレスバッファ部１３から出力されるＸアドレス及びＺアドレス信号のアドレス遷移点を検出して出力するＸ、Ｚ＿ＡＴＤ発生部１５と、Ｘ、Ｚ＿ＡＴＤ発生部１５の出力信号と外部から入力されるＣＳＢｐａｄ信号を入力し、自体でパワーアップ感知信号を生成して、Ｘ、Ｚ＿ＡＴＤ信号、ＣＳＢｐａｄ信号及びパワーアップ感知信号に基づいてメモり制御に関する基本パルスを出力するグローバル制御パルス発生部１６と、外部から入力されるＸ、Ｙ、ＺアドレスのうちＹアドレスをバッファリングするＹアドレスバッファ部１７と、Ｙアドレスバッファ部１７から出力される信号を予備デコードするＹプレデコーダ部１８と、Ｙアドレスバッファ部１７から出力されるＹアドレス信号のアドレス遷移点を検出して出力するＹ＿ＡＴＤ発生部１９と、グローバル制御パルス発生部１６から出力される信号とＺプレデコーダ部１４から出力されるＺプレデコード信号とＹ＿ＡＴＤ１９の出力信号とを合成して、各メモリブロックに必要なパルスを発生するローカル制御パルス発生部２０と、Ｘプレデコーダ部１２及びＺプレデコーダ部１４から出力されるＸプレデコード信号とＺプレデコード信号を合成して該当セルアレイブロックを選択するＸポストデコーダ部２１と、Ｘポストデコーダ部２１及びローカル制御パルス発生部２０から出力される信号を合成して各ＳＷＬセルブロック２３の各スプリットワードラインを駆動するＷＳＬドライバ−２２と、Ｙプレデコーダ部１８及びローカル制御パルス発生部２０の出力信号を合成して該当ビットライン（又はビットバーライン）を選択する列制御部２４と、ローカル制御パルス発生部２０の出力信号と列制御部２４の出力信号を合成してセンスアンプの動作及び入出力Ｉ／Ｏを制御するセンスアンプ及び入出力制御部２５と、外部のデータバスとセンスアンプ及び入出力制御部２５とをインタフェースさせるための入出力バス制御部２６とを備える。なお、Ｚアドレスはセルアレイブロックのアドレスである。
【００２９】
ここで、グローバル制御パルス発生部を更に具体的に説明する。
図１４は本発明のグローバル制御パルス発生部の第１実施形態のブロック構成図である。
このグローバル制御パルス発生部は、入力バッファ部３１、低電圧動作ノイズ防止回部３２及び第１〜第４コントローラ３３〜３６からなる。
入力バッファ部３１は、外部から入力されるＣＳＢｐａｄ信号、Ｘ、Ｚ＿ＡＴＤ発生部１５のＸ、Ｚ＿ＡＴＤ信号、及びパワーアップ検出信号のうち少なくともＣＳＢｐａｄ信号を含む信号が入力されて第１、第２同期信号を発生する。
低電圧動作及びノイズ防止部３２は、入力バッファ部３１の第１同期信号、フィードバック信号（第２コントローラの第４内部信号）を受けて、低電圧時には動作しないようにする低電圧検出信号及び第１同期信号のノイズをフィルタリングするノイズ除去信号、ビットライン等のプリチャージのためのプリアクティブパルスをそれぞれ出力する。
第１コントローラ３３は、低電圧動作及びノイズ防止部３２から正常電源電圧が供給されるているときに、ノイズ除去された信号を入力して、センスアンプのイネーブル時点を調節するための第１内部信号、列選択イネーブル時点を調節し、参照セルのビットラインのプルアップを調整するための第２内部信号、ＷＳＬドライバーの入力信号及びその他の内部信号を生成するための第３内部信号をそれぞれ出力する。
第２コントローラ３４は、第１コントローラ３３の第３内部信号を入力して、ＷＳＬドライバーの一対のＳＷＬのためのＳＷＬ１駆動信号を生成するための信号Ｓ１及びＳＷＬ２駆動信号を生成するための信号Ｓ２、これらの信号Ｓ１，Ｓ２の活性化期間を調節するための基本パルス信号である第４内部信号、Ｓ１、Ｓ２信号の正常動作が妨げられないように保障するインタロック信号Ｐ２をそれぞれ生成する。第４内部信号は低電圧動作及びノイズ防止部３２のフィードバック信号として出力され、Ｓ１、Ｓ２、Ｐ２信号はローカル制御パルス発生部２０へ出力される。
第３コントローラ３５は、入力バッファ部３１の第１、第２同期信号と第２コントローラ３４の第４内部信号が入力されて、ＣＳＢｐａｄ信号がディスエーブルされるとき、Ｓ１信号とＳ２信号とを除いた全信号をディスエーブルする第５内部信号と、Ｓ１信号とＳ２信号がイネーブルされた状態でもしもＣＳＢｐａｄ信号がディスエーブルされると、ディスエーブルを遮断してＳ１信号とＳ２信号正常に動作完了するまでイネーブル状態を延長させる第６内部信号とを出力する。
第４コントローラ３６は、第３コントローラ３５の第５、第６内部信号、第１コントローラ３３の第１、第２、第３内部信号、低電圧動作及びノイズ防止部３２のプリアクティブパルスが入力されて、センスアンプのｎＭＯＳ素子のイネーブル信号ＳＡＮ、ｐＭＯＳ素子のイネーブル信号ＳＡＰ、メインセルブロックのビットラインとセンスアンプの第１入出力ノードとを互いに連結するための第１制御信号Ｃ１、参照セルブロックのビットラインとセンスアンプの第２入出力ノードとを互いに連結する第２制御信号Ｃ２、メインセルのビットライン及び参照セルのビットライン及びセンスアンプのノードの低電圧プリチャージを調整するための第３制御信号Ｃ３、そして列選択イネーブル時点及び参照セルのビットラインのプルアップを調節する第４制御信号Ｃ４を出力する。
【００３０】
この実施形態のグローバル制御パルス発生部において、外部の入力信号（ＣＳＢｐａｄ信号，Ｘ，Ｚ＿ＡＴＤ信号及びパワーアップ検出信号）が安定に入力されると仮定すると、低電圧動作及びノイズ防止部が無くても十分に動作する。その例を以下に説明する。
【００３１】
図１５は、グローバル制御パルス発生部の第２実施形態のブロック構成図である。
このグローバル制御パルス発生部は、先の例から低電圧動作及びノイズ防止部３２を除いたもので、プリアクティブパルスの代わりに第１同期信号を第４コントローラ３６に加えるようになっている以外格別の差異はない。
【００３２】
又、図示してはないが、グローバル制御パルス発生部の第１実施形態における低電圧動作及びノイズ発生部を、低電圧には動作しないようにする低電圧動作防止部或いはノイズ除去機能のみを有するノイズ除去部に構成してもよい。
【００３３】
以下、このように構成される本発明のＳＷＬ強誘電体メモリ装置のグローバル制御パルス発生部の駆動方法を説明する。なお、以下の動作の説明においては、本記憶デバイスをキャッシュメモりとして使用し、主記憶装置との間のデータのやり取りの例で、Ｘ，ＺアドレスとＹアドレスとを分離して読み取り、書込みする場合について説明する。Ｘ、Ｚアドレス、Ｙアドレス信号はアドレス信号だけでなく制御信号としても利用している。
図１６〜図１９はグローバル制御パルス発生部の動作タイミング図である。
本発明のグローバル制御パルス発生部の動作は、セルアレイの構成、Ｘ、Ｚアドレス変化或いはＹアドレス変化により若干異なって動作する。すなわち、図１１に示すようなセルアレイ構成でＹアドレスが変化するときのグローバル制御パルス発生部の動作は図１６の通りである。
チップイネーブル信号ＣＳＢｐａｄはチップイネーブルピンを介して外部から印加される。チップイネーブル信号は、「ロー」状態をイネーブル状態とするので、「ハイ」から「ロー」に遷移した時にイネーブル状態となる。新たな読取り動作又は書込動作を行うためには必ず「ハイ」状態へのディスエーブル期間が必要である。
【００３４】
まず、図１６をｔ１〜ｔ１５期間に分割して各期間別に信号の変化状態を説明する。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点からハイ状態になって不活性化されるとする。又、ＣＳＢｐａｄ信号が活性化されている間、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始点とｔ１１の開始点でそれぞれ変化するとする。
Ｙ＿ＡＴＤ信号はＹアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でハイパルスを発生する。
【００３５】
ｔ１期間では、ＣＳＢｐａｄ信号をハイからローにイネーブルさせる。このとき、Ｘ、Ｙ、Ｚアドレスはｔ１の以前の状態を維持する。ｔ７の開始時点でＹアドレスが遷移して、Ｙ＿ＡＴＤ信号はｔ７からｔ８期間までハイ状態となる。そして、Ｙアドレスがｔ１１の開始時点で遷移するとき、Ｙ＿ＡＴＤ信号はｔ１１からｔ１２期間までハイ状態となる。
【００３６】
Ｓ１信号は、ｔ２期間までロー状態に維持され、ｔ２〜ｔ３期間でハイ状態に維持され、ｔ４期間ではロー状態、ｔ５期間ではハイ状態、ｔ６からｔ１５までロー状態となる。Ｓ２信号はｔ３〜ｔ４期間でハイ状態に維持され、その以外ではローとなる。
そして、メインセルビットラインとセンスアンプの一方の入出力端との信号の流れを調整する第１制御信号Ｃ１は、ｔ３期間のみでロー状態となり、その以外の期間ではハイ状態となる。したがって、ｔ３期間のみでメインセルビットラインとセンスアンプの一方の入出力端との信号流れが遮断される。そして、参照セルビットラインとセンスアンプの他方の入出端との信号流れを調整する第２制御信号Ｃ２は、ｔ３期間〜ｔ１４期間の間でローとなるパルスを発生する。したがって、ｔ３期間〜ｔ１４期間で参照セルビットラインとセンスアンプの他方の入出力端との信号流れが遮断される。
【００３７】
メインセルのビットラインと外部のデータバスとの信号伝達を調整し、参照セルビットラインのプルアップを調整する第４制御信号Ｃ４は、ｔ４からｔ１４までハイ状態となり、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びローとなる。従って、ｔ４期間〜ｔ１４期間で、メインセルビットラインと外部のデータバスとの信号伝達が可能であり、かつ、参照セルビットラインのプルアップを行う。
【００３８】
Ｓ１、Ｓ２が正常にパルスを発生する期間で他のパルスによる妨害を防止するＰ２信号は、Ｓ１、Ｓ２信号がハイ状態であるｔ２期間からｔ５期間までハイ状態となり、ｔ６の開始時点で再びローになる。
Ｓ１、Ｓ２が活性化される前にメインセル及び参照セルビットラインをロー電圧にプリチャージするための第３制御信号Ｃ３信号は、ｔ１期間までは以前の状態のハイ状態に維持され、ｔ２期間の開始時点でローになってｔ１４期間までローが維持されてプリチャージが不活性化となり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイになる。
【００３９】
ＳＡＮ信号（センスアンプ／入出力制御部のセンスアンプを動作させるために、ＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ＿Ｃ信号を生成するための予備信号）は、ｔ２期間までは以前の状態のロー状態に維持され、ｔ３の開始時点でハイになり、ＣＳＢｐａｄ信号がディスエーブルされる時点でローになる。ＳＡＰ信号（センスアンプ／入出力制御部のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ＿Ｃ信号を生成するための予備信号）はＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間までは以前の状態のハイに維持され、ｔ３の開始時点でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイ状態になる。
【００４０】
このように、ＣＳＢｐａｄ信号が活性化されている状態でＹアドレスが変わってＹ＿ＡＴＤが発生する書込モードの場合には、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３期間で該当セルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか１つのみ「ハイ」状態である期間、つまりｔ４〜ｔ５期間で該当セルにロジック「１」が書き込まれる。
【００４１】
一方、図１１に示すセルアレイ構成で、Ｘ、Ｚアドレスが変化される場合におけるグローバル制御パルス発生部の動作は図１７の通りである。
全体のタイミング期間をｔ１期間〜ｔ２１期間に分けて説明する。Ｘ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点でそれぞれ変わると仮定する。すなわち、Ｘ、Ｚアドレス変化時のグローバル制御パルス発生部の動作もＹアドレス変化時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図１６では、Ｙアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して、この場合はＸ、Ｚアドレスがｔ７期間、ｔ１４期間の開始点で変化すると仮定する。したがって、Ｘ、Ｚ＿ＡＴＤ信号がｔ７期間、ｔ１４期間でハイ状態となり、他の期間ではロー状態となる。グローバル制御パルス発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢｐａｄ信号とを合成して使用する。ゆえに、Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間ｔ７，ｔ１４で、グローバル制御パルス発生部では、ＣＳＢｐａｄ信号がイネーブルされたと認識する。よって、グローバル制御パルス発生部からは全ての出力信号が再び発生し、該当Ｘ、Ｚアドレスがアクセスする。
【００４２】
Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間ｔ１後にハイに遷移され、又、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間ｔ８，ｔ１５後にハイに遷移される。すなわち、Ｓ１は、ｔ２〜ｔ３期間、ｔ５期間、ｔ９〜ｔ１０期間、ｔ１２期間、ｔ１６〜ｔ１７期間、及びｔ１９期間でハイ状態を維持し、その以外の期間では「ロー」状態を維持する。そして、Ｓ２信号はｔ２〜ｔ４期間、ｔ９〜ｔ１１期間、及びｔ１６〜ｔ１８期間で「ハイ」状態を維持し、その以外の期間では「ロー」状態を維持する。
【００４３】
Ｃ１信号は、Ｓ１、Ｓ２信号ともがハイ状態である期間ｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７のうちの一期間ｔ３、ｔ１０、ｔ１７の間でローに遷移される。そして、Ｃ２信号は、Ｃ１信号がローに遷移される時点でハイ状態からローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でロー状態からハイになる。Ｃ４信号は、Ｃ２信号がハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイ状態からローになる。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でローからハイに遷移され、Ｓ１、Ｓ２信号共がローに遷移される時点でハイからローに遷移される。Ｃ３信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローに遷移され、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でローからハイに遷移される。ＳＡＮ信号、ＳＡＰ信号はＣ２信号が変化する時点でそれぞれ反対になる。
【００４４】
よって、Ｓ１、Ｓ２信号はスプリットワードラインを駆動するための信号を生成する信号であるので、結局これらの信号がともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間で該当セルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか１つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間でビットラインにハイが加えられている該当セルにロジック「１」が書き込まれる。
【００４５】
一方、図１２に示すようなセルアレイ構成で、Ｙアドレスが変化するときのグローバル制御パルス発生部の動作は図１８の通りである。
図１８の波形をｔ１期間〜ｔ１５期間に分割して各期間別に信号の変化状態を説明する。
図１２はビットラインとビットバーラインとから構成され、参照セルが構成されてないため、Ｃ１、Ｃ２信号は要らない。
ＣＳＢｐａｄ信号が、ｔ１期間の開始点からｔ１４期間の終了点まではローに活性化され、ｔ１５期間の開始点でハイ状態に不活性化される。ＣＳＢ信号が活性化されている間に、Ｘ、Ｚアドレスは変わらないが、Ｙアドレスはｔ７期間の開始時点、ｔ１１の開始点でそれぞれ遷移すると仮定する。
Ｙ＿ＡＴＤ信号は、Ｙアドレスの変化を感知してｔ７〜ｔ８期間、そしてｔ１１〜ｔ１２期間の間でそれぞれハイ状態となる。Ｓ１、Ｓ２信号は、ＳＷＬメモリセルのスプリットワードラインＳＷＬ１，ＳＷＬ２を駆動するために使用する信号なので、Ｓ１信号はｔ２〜ｔ３期間、ｔ５期間でハイとなり、Ｓ２信号はｔ２〜ｔ４期間でハイになる。
【００４６】
Ｃ４信号はメインセルのビットラインと外部のデータバスの信号伝達を調整し、メインセルのビットライン及びビットバーラインのプルアップを調整するためのものであり、ｔ４の開始点でロー状態からハイ状態になり、ＣＳＢｐａｄ信号がディスエーブルされる時点（ｔ１４期間の終点）で再びロー状態になる。ゆえに、ｔ４期間〜ｔ１４期間でメインセルのビットラインとデータライン間の信号伝達を可能にする。
【００４７】
Ｐ２信号は、Ｓ１、Ｓ２が正常なパルス（ハイ状態）を発生する期間であるｔ２〜ｔ５期間でハイ状態を維持する信号であり、この期間では他の信号がＳ１、Ｓ２信号のパルスを妨害しないようにインタロック機能を果たす。すなわち、Ｓ１、Ｓ２信号が正常な信号を発生する期間ｔ２〜ｔ５でハイ状態を維持してこの期間で他の信号がＳ１、Ｓ２の正常な信号を妨害しないようにする信号である。
【００４８】
Ｃ３信号は、ｔ２〜ｔ１４期間でプリチャージが不活性化され、この外の期間ではプリチャージが活性化されるようにするためのものであり、ｔ１期間まではハイ状態に維持され、ｔ２期間の開始時点でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイになる。
【００４９】
そして、ＳＡＮ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＮＭＯＳから構成されるトランジスタを制御する信号であるＳＡＮ＿Ｃ信号を生成するための予備信号であり、ｔ２期間までロー状態に維持され、ｔ３の開始時点でハイになり、ＣＳＢｐａｄ信号がディスエーブルされる時点でローになる。ＳＡＰ信号は、センスアンプ及び入出力制御部のセンスアンプを動作させるためにＰＭＯＳから構成されるトランジスタを制御する信号であるＳＡＰ＿Ｃ信号の予備信号であり、ＳＡＮ信号とは逆に変化する。すなわち、ｔ２期間まではハイ状態に維持され、ｔ３の開始時点でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点でハイになる。
【００５０】
したがって、Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３期間で該当セルに双方のキャパシタに「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか１つのみ「ハイ」状態である期間、つまりｔ４〜ｔ５期間で該当セルにロジック「１」又は「０」がビットラインとビットバーラインのデータに応じて書き込まれる。
【００５１】
一方、図１２に示すようなセルアレイ構成であり、Ｘ、Ｚアドレスが変化したときのグローバル制御パルス発生部の動作は図１９の通りである。
すなわち、Ｘ、Ｚアドレス変化時のグローバル制御パルス発生部の動作も、Ｙアドレスの変化時の動作と類似する。このため、互いに異なる動作を行う部分のみを以下に説明する。
図１８ではＹアドレスが変化する時点でＹ＿ＡＴＤ信号がハイ状態となるのに対して図１９ではＸ、Ｚアドレスが変化する時点でＸ、Ｚ＿ＡＴＤ信号がハイ状態となる。グローバルコントロール発生部では、Ｘ、Ｚアドレスが変化すると、Ｘ、Ｚ＿ＡＴＤ信号とＣＳＢ信号とを合成して使用する。Ｘ、Ｚ＿ＡＴＤ信号のハイ状態の期間ｔ７，ｔ１４が存すると、グローバル制御パルス発生部は、その期間の間でＣＳＢｐａｄ信号がハイ状態になったと認識する。したがって、グローバル制御パルス発生部からは全ての出力信号が再び発生し、該当Ｘ、Ｚアドレスにアクセスする。
【００５２】
すなわち、Ｓ１、Ｓ２信号は、ＣＳＢｐａｄ信号が「ロー」状態にイネーブルされてから一定の期間ｔ１後にハイに遷移され、かつ、Ｘ、Ｚ＿ＡＴＤ信号が「ロー」に遷移される時点で一定の期間ｔ８，ｔ１５後にハイに遷移される。
Ｃ４信号は、Ｓ１信号がハイからローに遷移し、Ｓ２信号がハイである時点でローからハイになり、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点でハイからローになる。Ｐ２信号は、Ｓ１、Ｓ２信号が同時にハイになる時点でローからハイになり、Ｓ１、Ｓ２信号共がローになる時点でハイからローに遷移される。Ｃ３信号は、Ｓ１、Ｓ２信号が同時にハイに遷移される時点でハイからローになり、Ｘ、Ｚ＿ＡＴＤ信号がハイになる時点でローからハイになる。ＳＡＮ信号、ＳＡＰ信号は、Ｓ１、Ｓ２信号双方がハイになったあと所定時間遅延された後に変化し、Ｘ、Ｚ＿ＡＴＤ信号がハイになる時点でそれぞれ反対状態に遷移する。
【００５３】
Ｓ１、Ｓ２信号ともが「ハイ」状態である期間、つまりｔ２〜ｔ３、ｔ９〜ｔ１０、ｔ１６〜ｔ１７等の期間で該当セルにロジック「０」が書き込まれる。そして、Ｓ１及びＳ２信号のうち何れか１つのみが「ハイ」状態である期間、つまりｔ４〜ｔ５、ｔ１１〜ｔ１２、ｔ１８〜ｔ１９等の期間で該当セルにロジック「１」が書き込まれる。
【００５４】
次に、前記グローバル制御パルス発生部１６から出力される信号により動作するローカル制御パルス発生部２０、列制御部２４及びセンスアンプ入出力制御部２５の構成及び動作について説明する。
ＳＷＬ強誘電体メモリセルが、図１１のように構成されるか図１２のように構成されるかによって多少の違いがあるので、それらを区分して説明する。
図２０〜図２５は、図１１の構成のメモりセルの場合で、図２０がローカル制御パルス発生部２０の回路的構成図、図２１が列制御部の回路的構成図であり、図２２〜図２５がセンスアンプ及び入出力制御部の第１実施形態〜第４実施形態の回路的構成図である。図２２、２３が図１１のアレイに対応し、図２４、２５が図１２のアレイに対応する。
ローカル制御パルス発生部２０に入力するＳ１、Ｓ２、Ｐ２、Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＳＡＮ、ＳＡＰ信号は前記グローバル制御パルス発生部１６の出力信号であり、Ｙ＿ＡＴＤ信号はＹアドレスの変化時に発生するアドレス遷移検出信号であって、検出時にハイパルスとなる。そして、ＷＥＢｐａｄ信号は書込イネーブルパッド信号であり、書込モード時においてロー状態を活性状態と定義する。Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４はＺアドレスプレデコーダ１４から出力される信号である。
【００５５】
図２０に示すローカル制御パルス発生部は、図１０における中央のコア部の上側にあるブロックを制御する信号を出力するものを例に取った。下側のブロックへの駆動制御パルスの発生はこれと同一である。
ローカル制御パルス発生部２０は、センスアンプ／入出力制御部２５へ入力される信号を作り出す第１制御パルス発生部２００と、列制御部２４へ入力される信号を作り出す第２制御パルス発生部２０１と、ＷＳＬドライバ−２２へ入力される信号を作り出す第３制御パルス発生部２０２とから構成される。
【００５６】
ここで、第１制御パルス発生部２００は、ＳＡＰ、ＳＡＮ、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４、第３制御信号Ｃ３を入力として上側ブロックと下側ブロックを制御するための制御パルスＳＡＰ＿Ｃ、ＳＡＮ＿Ｃ、Ｃ３Ｎ＿Ｃ、Ｃ３Ｐ＿Ｃ信号を出力する第１演算部２０３と、第１、第２制御信号Ｃ１，Ｃ２、Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２信号を入力として上側ブロックを制御するための制御パルスＣ１Ｐ＿Ｔ、Ｃ１Ｎ＿Ｔ、Ｃ２Ｐ＿Ｔ、Ｃ２Ｎ＿Ｔ、Ｃ３Ｎ＿Ｔ信号を出力する第２演算部２０４とから構成される。なお、信号の最後のＴは上側ブロックを制御することを意味し、Ｃは上側と下側共通に使用する信号であることを意味する。下側のものはＢであるが、上側と同じであるので図では省略してある。
【００５７】
このように構成されたローカル制御パルス発生部の構成について更に詳細に以下に説明する。
第１制御パルス発生部２００の第１演算部２０３は、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４信号を論理演算して、下側ブロックに印加される制御信号の発生に関係する信号を出力する第１ＮＡＮＤゲート２０３−１と、第１ＮＡＮＤゲート２０３−１の出力信号とＮＡＮＤ演算されたＺ＿Ａｄｄ１、Ｚ＿Ａｄｄ２信号とを論理演算して出力する第２ＮＡＮＤゲート２０３−２と、入力されるＳＡＰ信号と第２ＮＡＮＤゲート２０３−２の出力信号とを演算して出力する第３ＮＡＮＤゲート２０３−３と、第３ＮＡＮＤゲート２０３−３の出力信号を反転してＳＡＰ＿Ｃ信号を出力する第１インバーター２０３−４と、ＳＡＮ信号と第２ＮＡＮＤゲート２０３−２の出力信号とを論理演算して出力する第４ＮＡＮＤゲート２０３−５と、第４ＮＡＮＤゲート２０３−５の出力信号を反転してＳＡＮ＿Ｃ信号を出力する第２インバーター２０３−６と、第３インバーター２０３−７により反転された第３制御信号Ｃ３と第２ＮＡＮＤゲート２０３−２の出力信号とを論理演算して出力する第５ＮＡＮＤゲート２０３−８と、第５ＮＡＮＤゲート２０３−８の出力信号を反転してＣ３Ｐ＿Ｃ信号を出力する第４インバーター２０３−９と、第４インバーター２０３−９の出力信号を反転してＣ３Ｎ＿Ｃ信号を出力する第５インバーター２０３−１０とから構成される。
【００５８】
第１制御パルス発生部２００の第２演算部２０４は、Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２信号を論理演算して、上側ブロックに印加される制御信号の発生に関係する信号を出力する第６ＮＡＮＤゲート２０４−１と、第６ＮＡＮＤゲート２０４−１の出力信号を反転する第６インバーター２０４−２と、第６インバーター２０４−２の出力信号と第１制御信号Ｃ１とをＮＡＮＤ演算して出力する第７ＮＡＮＤゲート２０４−３と、第７ＮＡＮＤゲート２０４−３の出力信号を２度反転してＣ１Ｐ＿Ｔ信号を出力する第７、第８インバーター２０４−４、２０４−５と、第７ＮＡＮＤゲート２０４−３の出力信号を反転してＣ１Ｎ＿Ｔ信号を出力する第９インバーター２０４−６と、第６インバーター２０４−２の出力信号と第２制御信号Ｃ２とを論理演算して出力する第８ＮＡＮＤゲート２０４−７と、第８ＮＡＮＤゲート２０４−７の出力信号を２度反転してＣ２Ｐ＿Ｔ信号を出力する第１０、第１１インバーター２０４−８、２０４−９と、第８ＮＡＮＤゲート２０４−７の出力信号を反転してＣ２Ｎ＿Ｔ信号を出力する第１２インバーター２０４−１０と、第６インバーター２０４−２の出力信号と反転された第３制御信号Ｃ３とを論理演算して出力する第９ＮＡＮＤゲート２０４−１１と、第９ＮＡＮＤゲート２０４−１１の出力信号からＣ３Ｎ＿Ｔ信号を出力する第１３、第１４インバーター２０４−１２、２０４−１３とから構成される。
【００５９】
第２制御パルス発生部２０１は、ＷＥＢｐａｄ信号を反転する第１５インバータ−２０１−１と、第１５インバーター２０１−１の出力信号を反転する第１６インバーター２０１−２と、第４制御信号Ｃ４を反転する第１７インバーター２０１−３と、第１６、第１７インバーター２０１−２、２０１−３の出力信号を演算して出力する第１０ＮＡＮＤゲート２０１−４と、そのＮＡＮＤゲート２０１−４の出力信号を反転して出力する第１８インバーター２０１−５と、第３制御信号Ｃ３、第１８インバーター２０１−５の出力信号、第２演算部２０４の第６ＮＡＮＤゲート２０４−１の出力信号をＮＯＲ演算して出力する第１ＮＯＲ演算部２０１−６と、そのＮＯＲ演算部２０１−６の出力信号を反転してＣ４Ｐ＿Ｔ信号を出力する第１９インバーター２０１−７と、第１９インバーター２０１−７の出力信号を反転してＣ４Ｎ＿Ｔ信号を出力する第２０インバーター２０１−８とから構成される。
【００６０】
そして、第３制御パルス発生部２０２は、Ｐ２信号を反転する第２１インバーター２０２−１と、Ｙ＿ＡＴＤ信号、第２１インバーター２０２−１の出力信号、第４制御信号Ｃ４、反転されたＷＥＢｐａｄ信号を論理演算して出力する第１１ＮＡＮＤゲート２０２−２と、第１１ＮＡＮＤゲート２０２−２の出力信号を反転する第２２インバーター２０２−３と、第２２インバーター２０２−３の出力信号を遅延させる第２３、第２４、第２５、第２６インバーター２０２−４、２０２−５、２０２−６、２０２−７と、Ｓ１信号と第２２インバーター２０２−３の出力信号とを演算して出力する第２ＮＯＲゲート２０２−８と、第２ＮＯＲゲート２０２−８の出力信号と第２演算部２０４の第６ＮＡＮＤゲート２０４−１の出力信号とをＮＯＲ演算して出力する第３ＮＯＲゲート２０２−９と、第３ＮＯＲゲート２０２−９の出力信号を反転してＰＳ１＿Ｔ信号を出力する第２７インバーター２０２−１０と、第２制御信号Ｓ２と第２６インバーター２０２−７の出力信号とを演算して出力する第４ＮＯＲゲート２０２−１１と、第４ＮＯＲゲート２０２−１１の出力信号と第２演算部２０４の第６ＮＡＮＤゲート２０４−１の出力信号とをＮＯＲ演算して出力する第５ＮＯＲゲート２０２−１２と、第５ＮＯＲゲート２０２−１２の出力信号を反転してＰＳ２＿Ｔ信号を出力する第２８インバーター２０２−１３とから構成される。
【００６１】
かかるローカル制御パルス発生部において、第１制御パルス発生部２００の第１演算部２０３が上側ブロック及び下側ブロックに共通使用される制御パルスを発生する部分であり、第１制御パルス発生部２００の第２演算部２０４、第２、第３制御パルス発生部２０１、２０２が上側ブロックを制御するパルスを発生する部分である。
【００６２】
以下、このようなローカル制御パルス発生部の制御パルス発生動作について説明する。
まず、書込モードの動作時にはＷＥＢｐａｄ信号がロー状態となるため、第２制御パルス発生部２０１の第１５インバーター２０１−１、第１６インバーター２０１−２を経た出力信号はロー状態となる。ゆえに、第１０ＮＡＮＤゲート２０１−４は不活性状態となってハイレベルの信号を出力し、第１ＮＯＲ演算部２０１−６を活性状態とする。このＮＯＲ演算部２０１−６が活性化されることにより、第３制御信号Ｃ３は第１９インバーター２０１−７を通過してＣ４Ｐ＿Ｔ信号を出力し、第２０インバーター２０１−８を通過してＣ４Ｎ＿Ｔ信号を出力する。前記第３制御信号Ｃ３は、スプリットワードラインＳＷＬ１，ＳＷＬ２が活性化される前の状態、つまりメモりセルビットライン及び参照セルビットラインのプリチャージ期間に列選択信号を全部不活性状態とする。不活性化された列選択信号によってデータバスとビットラインとの間の信号の流れは遮断される。従って、書込モードにおけるビットラインプリチャージ時にビットラインに乗せたデータと入出力データバスに乗せたデータとが衝突することを回避することができる。又、書込モードでは、ＷＥＢｐａｄ信号がロー状態で、第２制御パルス発生部２０１の第１５インバーター２０１−１の出力信号がハイ状態となるため、第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２を活性化させる。この第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２はＹ＿ＡＴＤ信号、Ｐ２、Ｃ４信号の支配を受ける。
【００６３】
すなわち、Ｐ２信号がハイ状態で、Ｓ１、Ｓ２信号が活性状態で正常に動作している間には、第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２を不活性化させてＳ１、Ｓ２信号の正常動作を保障する。Ｓ１、Ｓ２信号の正常動作が完了すると、Ｐ２信号はロー状態となるため、第３制御パルス発生部２０２の第２１インバーター２０２−１の出力はハイ状態となり、結果的に第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２が活性化される。この状態では、Ｙ＿ＡＴＤ又はＣ４信号の状態に基づいて第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２の動作が決定される。
【００６４】
ここで、第２制御パルス発生部２０１の第１５インバーター２０２−１の出力がハイ状態なので、Ｃ４信号がハイ状態となると、第１１ＮＡＮＤゲート２０２−２が活性化されてＹ＿ＡＴＤ信号がＷＳＬドライバーブロック７０に伝達される。
【００６５】
さらに説明すれば、Ｙアドレスが遷移される期間で、Ｓ１信号とＳ２信号が第３制御パルス発生部２０２の第２、第４ＮＯＲゲート２０２−８、２０２−１１を活性化させることにより、Ｙ＿ＡＴＤ信号は第１１ＮＡＮＤゲート２０２−２、第２２インバーター２０２−３を経て第３制御パルス発生部２０２の第２ＯＲゲート２０２−８に伝達されるとともに、第３制御パルス発生部２０２の第２２インバーター２０２−３の出力信号を遅延させる第２３、第２４、第２５、第２６インバーター２０２−４、２０２−５、２０２−６、２０２−７により遅延された信号が第４ＮＯＲゲート２０２−１１に伝達される。
【００６６】
第３制御パルス発生部２０２の第２、第３ＮＯＲゲート２０２−８、２０２−９、第２７インバーター２０２−１０を通過したＹ＿ＡＴＤ信号は反転されたロー状態のＰＳ１＿Ｔ信号となる。第３制御パルス発生部２０２の第４、第５ＮＯＲゲート２０２−１１、２０２−１２、第２８インバーター２０２−１３を通過したＹ＿ＡＴＤ信号は反転されたロー状態のＰＳ２＿Ｔ信号となる。これにより、ＰＳ１＿Ｔ信号はＹ＿ＡＴＤ信号に対して反転された位相を有する。ここで、第３制御パルス発生部２０２の第２２インバーター２０２−３の出力信号を遅延させる第２３、第２４、第２５、第２６インバーター２０２−４、２０２−５、２０２−６、２０２−７のサイズを調節することにより、ＰＳ１＿Ｔ信号とＰＳ２＿Ｔ信号との時間的なずれを調整し、双方のロー信号が重なる時間を調節することができる（図２６参照）。
【００６７】
尚、読取りモードでは、第２制御パルス発生部２０１の第１０ＮＡＮＤゲート２０１−４が活性状態となり、Ｃ４の信号が第２制御パルス発生部２０１の第１７インバーター２０１−３、第１０ＮＡＮＤゲート２０１−４、第１８インバーター２０１−５、第１ＮＯＲ演算部２０１−６、そして第１９インバーター２０１−７を経てＣ４Ｐ＿Ｔ信号として出力される。第１９インバーター２０１−７の出力信号は第２０インバーター２０１−８を経てＣ４Ｎ＿Ｔ信号として出力される。Ｃ４Ｐ＿Ｔ、Ｃ４Ｎ＿Ｔ信号は、センスアンプにより増幅された信号をデータバスへ伝達する役割を果たす。
【００６８】
かかる読取りモードでは、第２制御パルス発生部２０１の第１５インバーター２０１−１の出力信号がロー状態となり、第３制御パルス発生部２０２の第１１ＮＡＮＤゲート２０２−２を不活性化させることにより、Ｙ＿ＡＴＤ信号、Ｐ２、Ｃ４信号の伝達が遮断される。そして、第３制御パルス発生部２０２の第２２インバーター２０２−３の出力信号がロー状態となり、第３制御パルス発生部２０２の第２ＮＯＲゲート２０２−８を活性化させる。
このような制御パルス発生動作によりＳＷＬドライバーブロック２２の入力信号として用いられるＰＳ１＿Ｔ信号、ＰＳ２＿Ｔ信号はＳ１及びＳ２信号に対してそれぞれ反対位相を有する波形となる。
【００６９】
ＳＷＬ強誘電体メモリ素子の列制御部２４の構成について説明する。
図２１は上側メモリセルアレイを制御するブロックを例に取っている。列制御部は、Ｙプレデコーダからアドレス信号及びローカル制御パルス発生部から制御信号を受けて、データ入出力時に任意のセルを選択するための列選択信号を出力するブロックである。その構成は次の通りである。
まず、Ｙプレデコーダ１８からプレデコードされて出力されるＹアドレスＹｐｒｅ＿ｎ，Ｙｐｒｅ＿ｎ＋１，Ｙｐｒｅ＿ｎ＋２，Ｙｐｒｅ＿ｎ＋３・・・中の各々のアドレスと、ローカル制御パルス発生部２０から出力されるＣ４Ｎ＿Ｔ信号とを論理演算して出力する複数のＮＡＮＤゲート２３０、２３１、２３２、２３３と、各ＮＡＮＤゲート２３０、２３１、２３２、２３３の出力端に連結されるインバーター２３４、２３５、２３６、２３７とを含む。
【００７０】
ここで、各ＮＡＮＤゲート２３０、２３１、２３２、２３３の出力は、各々のインバーター２３４、２３５、２３６、２３７を通過してＹアドレスＹ＿ｎ＿Ｔ，Ｙ＿ｎ＋１＿Ｔ，Ｙ＿ｎ＋２＿Ｔ，Ｙ＿ｎ＋３＿Ｔ，・・となり、インバーター２３４、２３５、２３６、２３７を通過しない信号はビットバーラインを選択する／ＹアドレスＹＢ＿ｎ＿Ｔ，ＹＢ＿ｎ＋１＿Ｔ，ＹＢ＿ｎ＋２＿Ｔ，ＹＢ＿ｎ＋３＿Ｔ・・・となる。活性化時に、ＹアドレスＹ＿ｎ＿Ｔ，Ｙ＿ｎ＋１＿Ｔ，Ｙ＿ｎ＋２＿Ｔ，Ｙ＿ｎ＋３＿Ｔ，・・・の何れか１つのみハイに活性され、／ＹアドレスＹＢ＿ｎ＿Ｔ，ＹＢ＿ｎ＋１＿Ｔ，ＹＢ＿ｎ＋２＿Ｔ，ＹＢ＿ｎ＋３＿Ｔ・・・の何れか１つのみローとなる。これらの活性化された信号は、センスアンプ及び入出力制御部２５からデータバスに連結されているトランジスタ又は伝送ゲートから構成されるスイッチングブロックの活性化、不活性化を調整する。
【００７１】
以下、図１１の構成の本発明に使用するセンスアンプ及び入出力制御部について詳細に説明する。
まず、そのセンスアンプ及び入出力制御部の第１実施形態の構成は図２２に示す通りである。センスアンプ２１０には、上側メインメモリセルに連結されるビットラインＢＩＴ＿Ｔ、上側参照セルに連結される参照ビットラインＲＢＩＴ＿Ｔ、下側メインメモリセルに連結されるビットラインＢＩＴ＿Ｂ、下側参照セルに連結される参照ビットラインＲＢＩＴ＿Ｂが連結されている。
【００７２】
すなわち、ローカル制御パルス発生部２０から出力されるセンスアンプイネーブル信号ＳＡＰ＿Ｃ，ＳＡＮ＿Ｃにより該当ラインのデータをセンシング及び増幅するセンスアンプ２１０と、等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿Ｃにより上側と下側のビットラインＢＩＴ＿Ｔ、ＢＩＴ＿Ｂ、上側と下側の参照ビットラインＲＢＩＴ＿Ｔ、ＲＢＩＴ＿Ｂの電位を等電位化する等化器２１１と、ローカル制御パルス発生部２０から出力される上側セルアレイ連結信号Ｃ１Ｐ＿Ｔ，Ｃ１Ｎ＿Ｔ，Ｃ２Ｐ＿Ｔ，Ｃ２Ｎ＿Ｔによりスイッチングされ、上側のメインメモリセル及び参照セルに連結されたそれぞれのビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔをセンスアンプ２１０の入出力ラインに選択的に連結する第１、第２伝送ゲート２１２、２１３と、下側セルアレイ連結信号Ｃ１Ｐ＿Ｂ，Ｃ１Ｎ＿Ｂ，Ｃ２Ｐ＿Ｂ，Ｃ２Ｎ＿Ｂによりスイッチングされ、下側のメインメモリセル及び参照セルにそれぞれ連結されたビットラインＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂをセンスアンプ２１０の入出力ラインに選択的に連結する第３、第４伝送ゲート２１４、２１５と、第１伝送ゲート２１２と上側メモリセルとの間のビットラインＢＩＴ＿Ｔに連結され、列選択信号Ｙ＿ｎ＿Ｔ，ＹＢ＿ｎ＿Ｔによりビットラインとデータバス端Ｄ＿との連結を制御する第５伝送ゲート２１６と、第３伝送ゲート２１４と下側メモリセルとの間のビットラインＢＩＴ＿Ｂに連結され、列選択信号Ｙ＿Ｎ＿Ｂ，ＹＢ＿Ｎ＿Ｂによりビットラインとデータ端Ｄ＿との連結を制御する第６伝送ゲート２１７と、第１伝送ゲート２１２と第５伝送ゲート２１６との間のビットラインＢＩＴ＿Ｔに一方の電極が連結され、他方の電極は電源電圧端子に連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿ＴによりビットラインＢＩＴ＿Ｔのレベルを調整する第１ビットラインレベル調整部２１８と、第３伝送ゲート２１４と下側メモリセルアレイブロックとの間のビットラインＢＩＴ＿Ｂに一方の電極が連結され、他方の電極が電源電圧端子に連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿Ｂにより下側のビットラインＢＩＴ＿Ｂのレベルを調整する第２ビットラインレベル調整部２１９とを備える。
ここで、データ端Ｄ＿は、読取りモード及び書込モードの動作で共通に使用される。すなわち、読取りモードの動作時にはセンスアンプの出力伝送路として用いられ、書込モードではメモリセルに書き込むデータの伝送路として用いられる。
【００７３】
更に、センスアンプ及び入出力制御部の第２実施形態は図２３に示すようにＮＭＯＳトランジスタにより各々の制御パルスによるスイッチングブロックを構成したものである。
すなわち、各ビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ，ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂに連結され、ローカル制御パルス発生部２０から出力されるセンスアンプイネーブル信号ＳＡＰ＿Ｃ，ＳＡＮ＿Ｃにより該当ラインのデータをセンシング及び増幅するセンスアンプ２２０と、等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿Ｃにより上側ビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ又は下側ビットラインＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂの電位を等電位化する等化器２２１と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号Ｃ１Ｎ＿Ｔ，Ｃ２Ｎ＿Ｔによりスイッチングされ、上側のメインメモリセル及び参照セルに連結されたビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔをセンスアンプ２２０の入出力ラインに選択的に連結する第１、第２ＮＭＯＳトランジスタ２２２、２２３と、下側セルアレイ連結信号ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂによりスイッチングされ、下側のメインメモリセル及び参照セルに連結されたビットラインＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂをセンスアンプ２２０の入出力ラインに選択的に連結する第３、第４ＮＭＯＳトランジスタ２２４、２２５と、第１ＮＭＯＳトランジスタ２２２と上側メモリセルとの間のビットラインＢＩＴ＿Ｔに連結され、列選択信号Ｙ＿ｎ＿Ｔによりデータ端Ｄ＿との連結を制御する第５ＮＭＯＳトランジスタ２２６と、第３ＮＭＯＳトランジスタ２２４と下側メモリセルとの間のビットラインＢＩＴ＿Ｂに連結され、列選択信号Ｙ＿Ｎ＿ＢによりデータバスＤ＿との連結を制御する第６ＮＭＯＳトランジスタ２２７と、第１ＮＭＯＳトランジスタ２２２と第５ＮＭＯＳトランジスタ２２６との間のビットラインＢＩＴ＿Ｔに一方の電極が連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿ＴによりビットラインＢＩＴ＿Ｔのレベルを調整する第１ビットラインレベル調整部２２８と、第３ＮＭＯＳトランジスタ２２４と下側メモリセルアレイブロックとの間のビットラインＢＩＴ＿Ｂに一方の電極が連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿ＢによりビットラインＢＩＴ＿Ｂのレベルを調整する第２ビットラインレベル調整部２２９とを備える。
【００７４】
センスアンプ及び入出力制御部に入力される各々の制御信号、そして各構成ブロックの動作について説明する。
ＳＡＮ＿Ｃは、一方の電極がセンスアンプに連結され、他方の電極が接地ＶＳＳ端子に連結されるＮＭＯＳトランジスタのゲートに印加される。そのＮＭＯＳトランジスタのゲートに加えられるハイでセンスアンプ２１０を活性化させ、ローでセンスアンプ２１０を不活性化させる。ＳＡＰ＿Ｃは、一方の電極がセンスアンプに連結され他方の電極が電源電圧Ｖｃｃ端子に連結されるＰＭＯＳトランジスタのゲートに印加される。そのＰＭＯＳトランジスタのゲートに加えられるローでセンスアンプ２１０を活性化させ、ハイでセンスアンプ２１０を不活性化させる。等化器２１１に入力される等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿Ｃは、スプリットワードラインＳＷＬ１，ＳＷＬ２が活性化される前にメイン及び参照セルのビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ，ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂ及びセンスアンプ２１０の電位を等電位化する。プルダウン制御信号Ｃ３Ｎ＿Ｔは、上側のメインセル列と参照セル列の選択時に、第１ビットラインレベル調整部２２８をターンオンさせてプルダウン動作を行って上側のメインメモリセルに連結されたビットラインＢＩＴ＿Ｔをローレベルとする。そして、プルダウン制御信号Ｃ３Ｎ＿Ｂは、下側のメインセル列と参照セル列の選択時に、第２ビットラインレベル調整部２２９をターンオンさせてプルダウン動作を行って下側のメインメモリセルに連結されたビットラインＢＩＴ＿Ｂ、ＲＢＩＴ＿Ｂをローレベルにする。
【００７５】
更に、センスアンプ及び入出力制御部の第３実施形態の構成は図２４に示す通りである。
すなわち、ビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ，ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂに連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号ＳＡＰ＿Ｃ，ＳＡＮ＿Ｃにより該当ラインのデータをセンシング及び増幅するセンスアンプ２６０と、等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿Ｃにより上側ビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ又は下側ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂの電位を等電位化する等化器２６１と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号Ｃ１Ｐ＿Ｔ，Ｃ１Ｎ＿Ｔ，Ｃ２Ｐ＿Ｔ，Ｃ２Ｎ＿Ｔによりスイッチングされ、上側のメインメモリセル及び参照セルに連結されたそれぞれのビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔをセンスアンプ２６０の入出力ラインに選択的に連結する第１、第２伝送ゲート２６２、２６３と、下側のセルアレイ連結信号Ｃ１Ｐ＿Ｂ，Ｃ１Ｎ＿Ｂ，Ｃ２Ｐ＿Ｂ，Ｃ２Ｎ＿Ｂによりスイッチングされ、下側のメインメモリセル及び参照セルに連結されたそれぞれのビットラインＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂをセンスアンプ２６０の入出力ラインに選択的に連結する第３、第４伝送ゲート２６４、２６５と、センスアンプ２６０の入出力端に連結され、列選択信号Ｙ＿ｎ，ＹＢ＿ｎによりビットラインとデータ端Ｄ＿との連結を制御する第５伝送ゲート２６６と、センスアンプ２６０の入出力端に連結され、列選択信号Ｙ＿ｎ，ＹＢ＿ｎによりデータバー端ＤＢ＿との連結を制御する第６伝送ゲート２６７と、前記第１伝送ゲート２６２と上側メモリセルとの間のビットラインＢＩＴ＿Ｔに連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿Ｔにより上側ビットラインＢＩＴ＿Ｔのレベルを調整する第１ビットラインレベル調整部２６８と、第３伝送ゲート２６４と下側メモリセルアレイブロックとの間の下側ビットラインＢＩＴ＿Ｂに一方の電極が連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿Ｂにより下側ビットラインＢＩＴ＿Ｂのレベルを調整する第２ビットラインレベル調整部２６９とを備える。
【００７６】
ここで、ＳＡＮ＿Ｃは、一方の電極がセンスアンプに連結され他方の電極が接地ＶＳＳ端子に連結されるＮＭＯＳトランジスタのゲートに印加される。ハイでセンスアンプ２６０を活性化させ、ローでセンスアンプ２６０を不活性化させる。ＳＡＰ＿Ｃは、一方の電極がセンスアンプに連結され他方の電極が電源電圧Ｖｃｃ端子に連結されるＰＭＯＳトランジスタのゲートに印加される。ローでセンスアンプ２６０を活性化させ、ハイでセンスアンプ２６０を不活性化させる。等化器２６１に入力される等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿Ｃは、スプリットワードラインＳＷＬ１，ＳＷＬ２が活性化される前にメイン及び参照セルのビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ，ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂ及びセンスアンプ２６０の電位を等電位化する。プルダウン制御信号Ｃ３Ｎ＿Ｔは、上側のメインセル列と参照セル列の選択時に、第１ビットラインレベル調整部２６８をターンオンさせてプルダウン動作を行って上側のメインメモリセルに連結されたビットラインＢＩＴ＿Ｔ、ＲＢＩＴ＿Ｔをローレベルにする。そして、プルダウン制御信号Ｃ３Ｎ＿Ｂは、下側側のメインセル列と参照セル列の選択時に、第２ビットラインレベル調整部２６９をターンオンさせてプルダウン動作を行って下側のメインメモリセルに連結されたビットラインＢＩＴ＿Ｂ、ＲＢＩＴ＿Ｂをローレベルにする。
【００７７】
更に、センスアンプ及び入出力制御部の第４実施形態の構成を図２５に示す。
すなわち、ビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ，ＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂに連結され、ローカル制御パルス発生部から出力されるセンスアンプイネーブル信号ＳＡＰ＿Ｃ，ＳＡＮ＿Ｃにより該当ラインのデータをセンシング及び増幅するセンスアンプ２７０と、等化信号Ｃ３Ｎ＿Ｃ，Ｃ３Ｐ＿ＣによりビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔ又はＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂの電位を等電位化するＮＭＯＳトランジスタから構成される等化器２７１と、ローカル制御パルス発生部から出力される上側セルアレイ連結信号Ｃ１Ｎ＿Ｔ，Ｃ２Ｎ＿Ｔによりスイッチングされ、上側のメインメモリセル及び参照セルに連結されたビットラインＢＩＴ＿Ｔ，ＲＢＩＴ＿Ｔをセンスアンプ２７０の入出力ラインに選択的に連結する第１、第２ＮＭＯＳトランジスタ２７２、２７３と、下側セルアレイ連結信号Ｃ１Ｎ＿Ｂ，Ｃ２Ｎ＿Ｂによりスイッチングされ、下側のメインメモリセル及び参照セルに連結されたビットラインＢＩＴ＿Ｂ，ＲＢＩＴ＿Ｂをセンスアンプ２７０の入出力ラインに選択的に連結する第３、第４ＮＭＯＳトランジスタ２７４、２７５と、センスアンプ２７０の入出力端に連結され、列選択信号Ｙ＿ｎによりビットラインとデータ端Ｄ＿との連結を制御する第５ＮＭＯＳトランジスタ２７６と、センスアンプ２７０の入出力端に連結され、列選択信号Ｙ＿ｎによりデータバー端ＤＢ＿との連結を制御する第６ＮＭＯＳトランジスタ２７７と、第１ＮＭＯＳトランジスタ２７２とセルアレイブロックとの間のビットラインＢＩＴ＿Ｔに一方の電極が連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿ＴによりビットラインＢＩＴ＿Ｔのレベルを調整するＮＭＯＳトランジスタからなる第１ビットラインレベル調整部２７８と、第３ＮＭＯＳトランジスタ２７４と下側メモリセルアレイブロックとの間のビットラインＢＩＴ＿Ｂに一方の電極が連結され、ゲートに印加されるプルダウン制御信号Ｃ３Ｎ＿ＢによりビットラインＢＩＴ＿Ｂのレベルを調整するＮＭＯＳトランジスタからなる第２ビットラインレベル調整部２７９とを備える。
【００７８】
次に、以上のように構成される本実施形態メモリ装置のデータ入出力動作について説明する。
図２６は図２０おけるＹアドレス変化時の書込モードでのローカル制御パルス発生部の動作波形図である。
本実施形態のＳＷＬ強誘電体メモリでは、センスアンプ及びデータ入出力制御回路を含むコアブロックを上下の隣り合うセルアレイブロックが共有している。ここでは、上側セルアレイブロックの駆動制御を中心として説明する。
まず、図２６の動作波形図に示すように、チップイネーブル信号ＣＳＢｐａｄがロー状態にイネーブルされた後再度ハイ状態にディスエーブルされる期間をｔ１〜ｔ１５に分割して、各期間別に説明する。
ｔ１期間では、ＣＳＢｐａｄ信号をロー状態にイネーブルさせ、ＷＥＢｐａｄ信号をロー状態にイネーブルさせる。この際、Ｘ、Ｙ、Ｚアドレスは変化せずそのままの状態を維持し、ローカル制御パルス発生部から出力されるＰＳ１＿Ｔ、ＰＳ２＿Ｔ、Ｃ１Ｎ＿Ｔ、Ｃ２Ｎ＿Ｔ、Ｃ４Ｎ＿Ｔ、Ｃ３Ｎ＿Ｃ、ＳＡＰ＿Ｃ、ＳＡＮ＿Ｃ信号もまだ変化しない。
【００７９】
ＰＳ１＿Ｔ信号は、ｔ１期間ではハイであって、ｔ２〜ｔ３期間ではロー状態、ｔ４期間ではハイ状態、ｔ５期間ではロー状態、ｔ６期間ではハイ状態、ｔ７〜ｔ８期間ではロー状態、ｔ９〜ｔ１０期間ではハイ状態、再びｔ１１〜ｔ１３期間ではロー状態となる。ｔ１３の開始時点からはハイ状態を維持し続ける。
ＰＳ２＿Ｔ信号は、ｔ１期間ではハイ、ｔ２〜ｔ４期間ではロー状態、ｔ５〜ｔ７期間ではハイ状態、ｔ８〜ｔ９期間ではロー状態、ｔ１０〜ｔ１１期間ではハイ状態、ｔ１２〜ｔ１３期間では再びロー状態となる。ｔ１４の開始時点からはハイ状態を維持する。
【００８０】
又、ＷＳＬドライバー３００から出力されるＳＷＬ１、ＳＷＬ２信号も、ｔ１期間までは以前の状態のロー状態を維持し、ｔ２時点でハイになる。ここで、ＳＷＬ１信号はＰＳ１＿Ｔ信号と反対位相を有し、同じ遷移時点を有する。ＳＷＬ２信号はＰＳ２＿Ｔ信号と反対位相を有し、同じ遷移時点を有する。
【００８１】
そして、センスアンプの入出力ラインとセルアレイブロックのビットライン及び参照セルブロックのビットラインとを電気的に連結する制御信号であるＣ１Ｎ＿Ｔ、Ｃ２Ｎ＿Ｔ信号の波形変化は下記の通りである。
Ｃ１Ｎ＿Ｔ信号は、Ｙ−Ａｄｄ信号が変化される前にＳＷＬ１、ＳＷＬ２が共にハイ状態に維持される期間であるｔ３期間のみでローに遷移され、その他の期間では再びハイに維持される。Ｃ２Ｎ＿Ｔ信号は、Ｃ１Ｎ＿Ｔ信号がローに遷移される時点ｔ３でローに遷移され、ＣＳＢｐａｄ信号がハイに遷移されるまでそれを維持する。Ｃ４Ｎ＿Ｔ信号は、ＳＷＬ１、ＳＷＬ２が同時にハイに遷移される時点ｔ２でハイになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びローになる。Ｐ２信号は、ＳＷＬ１、ＳＷＬ２共がハイに遷移される時点ｔ２からｔ５までハイが維持され、その以外の期間ではロー状態に維持される。Ｃ３Ｎ＿Ｃ信号は、ｔ１期間までは以前のハイ状態が維持され、ＳＷＬ１、ＳＷＬ２が同時にハイに遷移される時点ｔ２でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイになる。すなわち、Ｃ４Ｎ＿Ｔ信号と反対位相の波形を有する。そして、ＳＡＮ＿Ｃ信号は、Ｃ１Ｎ＿Ｔ、Ｃ２Ｎ＿Ｔ信号が同時に遷移される時点ｔ３でハイになり、この状態はＣＳＢｐａｄ信号がディスエーブルされるまで維持される。ＳＡＰ＿Ｃ信号はＳＡＮ＿Ｃ信号と反対位相を有し、遷移時点は同一である。
【００８２】
かかる動作波形を有する本実施形態のＳＷＬ強誘電体メモリ装置は、Ｙアドレスの変化によりＹ＿ＡＴＤ信号が発生すると、書込モードの場合に、ローカル制御パルス発生部から出力されるＰＳ１＿Ｔ、ＰＳ２＿ＴがＷＳＬドライバーに入力されてＳＷＬ１信号、ＳＷＬ２信号を作り出す。このようにして発生するＳＷＬ１、ＳＷＬ２信号が共にハイである期間、つまりｔ２〜ｔ３、ｔ８、ｔ１２期間でＳＷＬメモリセルにロジック「０」を書き込む。そして、ＳＷＬ１、ＳＷＬ２のうち１つのみハイである期間、つまりｔ４〜ｔ５、ｔ７、ｔ９、ｔ１１、ｔ１３期間でＳＷＬメモリセルにロジック「１」を書き込む。
【００８３】
以下、読取りモード不揮発性強誘電体メモリ装置の動作について説明する。
図２７は図２０においてＹアドレス変化時の読取りモードでのローカル制御パルス発生部の動作波形図である。
読取りモードの場合、ＷＥＤｐａｄ信号は、ハイ状態にディスエーブルされた状態を維持する。そして、書込モード時と同様に、Ｙアドレスの変化時にのみＹ＿ＡＴＤ信号がハイ状態となる。すなわち、Ｙアドレスがｔ７の開始時点で遷移される場合、Ｙ＿ＡＴＤ信号はｔ７からｔ８までハイ状態に維持され、再びＹアドレスがｔ１１の開始時点で遷移される際にＹ＿ＡＴＤ信号はｔ１１からｔ１３期間までハイ状態に維持される。この以外の期間では全てロー状態に維持される。
【００８４】
ＰＳ１＿Ｔ信号は、ｔ２〜ｔ３期間、そしてｔ５期間の間のみでロー状態を維持し、その以外ではハイ状態を維持する。ＰＳ２＿Ｔ信号は、ｔ２〜ｔ４期間のみでロー状態を維持し、その以外ではハイ状態を維持する。ＳＷＬ１信号はＰＳ１＿Ｔ信号と反対位相を有し、同じ遷移時点を有する。ＳＷＬ２信号はＰＳ２＿Ｔ信号と反対位相を有し、同じ遷移時点を有する。
【００８５】
そして、センスアンプの入出力ラインと、セルアレイブロックのビットライン、参照セルブロックのビットラインとを電気的に連結する制御信号であるＣ１Ｎ＿Ｔ、Ｃ２Ｎ＿Ｔ信号の波形変化は以下の通りである。
Ｃ１Ｎ＿Ｔ信号は、Ｙ−Ａｄｄ信号が変化する前にＳＷＬ１、ＳＷＬ２信号共がハイ状態に維持される期間のうちｔ３期間のみでローに遷移され、その以外の期間では再びハイに遷移されて維持される。Ｃ２Ｎ＿Ｔ信号は、Ｃ１Ｎ＿Ｔ信号がローに遷移される時点でローに遷移され、ＷＥＢｐａｄ信号がハイに遷移される時点でハイになる。Ｃ４Ｎ＿Ｔ信号は、Ｃ１Ｎ＿Ｔ信号がハイに遷移される時点ｔ４でハイになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びローになる。Ｐ２信号は、ＳＷＬ１、ＳＷＬ２が同時にハイに遷移される時点ｔ２でハイになり、Ｙ−Ａｄｄ信号が変化するすぐ前のＳＷＬ１信号遷移時点でローになる。Ｃ３Ｎ＿Ｃ信号は、ｔ１期間までは以前のハイ状態に維持され、ＳＷＬ１、ＳＷＬ２が同時にハイに遷移される時点ｔ２でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイになる。そして、ＳＡＮ＿Ｃ信号は、Ｃ１Ｎ＿Ｔ、Ｃ２Ｎ＿Ｔ信号が同時に遷移される時点ｔ３でハイになり、この状態がＣＳＢｐａｄ信号がディスエーブルされるまで維持される。ＳＡＰ＿Ｃ信号はＳＡＮ＿Ｃ信号と反対位相を有し、遷移時点は同一である。
【００８６】
以上説明したように、ＣＳＢｐａｄ信号をロー状態に活性化させた状態でＹアドレスを変化させると、グローバル制御パルス発生部の入力には変化がないため、その出力もやはり変わらない。Ｙアドレスの変化によってＹ＿ＡＴＤ信号がハイ状態になっても、読取りモードでローカル制御パルス発生部のＰＳ１＿Ｔ信号、ＰＳ２＿Ｔ信号は変わらないようにしてＳＷＬ１信号、ＳＷＬ２信号が不活性状態を維持するようにする。したがって、変更されたＹアドレスに該当する列デコーダを活性化させて、センスアンプにラッチされているデータをデータバスに伝達する。Ｙアドレスが変化される第１時点ｔ７で、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。そして、Ｙアドレスが変化される第２時点ｔ１１でも、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。これは、Ｙアドレスの変化時に、列ゲートの選択の変化だけでもセンスアンプにラッチされているデータを出力することができるということを意味する。
【００８７】
以上ではＹアドレス変化時の書込モード及び読取りモードにおけるＳＷＬ強誘電体メモリ装置のデータ入出力動作を説明した。以下、Ｘ、Ｚアドレス変化時の書込モード及び読取りモードによる動作波形を説明する。
まず、Ｘ、Ｚアドレス変化時の書込モードでのＳＷＬ強誘電体メモリ装置の動作波形をｔ１からｔ２１まで設定して、各期間別に説明する。
図２８は図２０において本発明のＳＷＬ強誘電体メモリの書込モード時のＸ、Ｚアドレス変化に関する動作波形図である。
まず、ｔ１の開始時点でＣＳＢｐａｄ信号が以前の状態のハイ状態からローに遷移されて活性状態となり、ｔ２１の開始時点で再び不活性化になる。これとともに、書込イネーブル信号ＷＥＢｐａｄもローになって活性状態となり、ＣＳＢｐａｄ信号が不活性化されると同時に不活性化となるようにする。ここで、ＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号は全て外部から印加される。Ｘ、Ｚアドレスが遷移されるｔ７期間の開始点、ｔ１４期間の開始点で、Ｘ、Ｚ＿ＡＴＤはハイ状態となる。
【００８８】
ｔ１期間では、ＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号のみがイネーブルされ、その以外の信号は以前の状態をそのまま維持する。ｔ２期間では、ＣＳＢｐａｄ信号及びＷＥＢｐａｄ信号はそのままイネーブル状態を維持し、ＰＳ１＿Ｔ信号、ＰＳ２＿Ｔ信号、Ｃ３Ｎ＿Ｃ信号は以前の状態のハイ状態からローになる。そして、ＳＷＬ１、ＳＷＬ２、Ｃ４Ｎ＿Ｔ、Ｐ２信号は以前の状態のロー状態からハイになる。Ｃ４Ｎ＿Ｔ信号がロー状態からハイになり、活性状態となることにより、外部から伝達されたデータをメモりセルのビットライン及び参照セルのビットラインに乗せる。
【００８９】
次いで、ｔ３期間では、ＣＳＢｐａｄ、ＷＥＤｐａｄ、ＰＳ１＿Ｔ、ＰＳ２＿Ｔ、ＳＷＬ１、ＳＷＬ２、Ｃ３Ｎ＿Ｃ、Ｃ４Ｎ＿Ｔ、Ｐ２はｔ２期間の信号をそのまま維持し、ＳＡＮ＿Ｃ信号は以前の状態のロー状態からハイ状態に遷移し、ＳＡＰ＿Ｃ信号はハイ状態からロー状態に遷移する。
ＰＳ１＿Ｔ、ＰＳ２＿Ｔの動作波形から、ＰＳ１＿Ｔ信号は、ｔ１、ｔ４、ｔ６〜ｔ８、ｔ１１、ｔ１３〜ｔ１５、ｔ１８、ｔ２０の期間でハイ状態を維持し、その以外の期間ではロー状態を維持する。ＰＳ２＿Ｔ信号はｔ１、ｔ５〜ｔ８、ｔ１２〜ｔ１５、ｔ１９〜期間でハイ状態を維持し、その以外の期間ではロー状態を維持する。ＳＷＬ１信号はＰＳ１＿Ｔ信号と同じ時点で遷移され、互いに反対の位相を有する。ＳＷＬ２信号はＰＳ２＿Ｔ信号と同じ時点で遷移され、互いに反対の位相を有する。そしてＣ１Ｎ＿Ｔ信号はＳＷＬ１、ＳＷＬ２信号が同時にハイ状態である期間の一部ｔ３，ｔ１０，ｔ１７のみでロー状態を有する。Ｃ２Ｎ＿Ｔ信号は、Ｃ１Ｎ＿Ｔ信号がローになる時点でローになり、Ｘ、Ｚ＿ＡＴＤ信号がハイに遷移される時点で再びハイになる。Ｃ４Ｎ＿Ｔ信号は、ＳＷＬ１、ＳＷＬ２信号が同時にハイになる時点でハイになり、Ｘ、Ｚ＿ＡＴＤ信号がハイになる時点で再びローになる。Ｐ２信号は、ＳＷＬ１、ＳＷＬ２信号が同時にハイになる時点でハイになり、ＳＷＬ１、ＳＷＬ２信号共がロー状態である時点で再びローになる。そして、ＳＡＮ＿Ｃ信号はＣ２Ｎ＿Ｔ信号と反対位相を有し、ＳＡＰ＿Ｔ信号はＣ２Ｎ＿Ｔ信号と同じ位相の波形を有する。
【００９０】
動作波形を期間別に更に説明する。
ｔ４期間では、ＰＳ１＿Ｔ、Ｃ１Ｎ＿Ｔ信号はハイになり、ＳＷＬ１信号はハイ状態からローになる。次いで、ｔ５期間では、ＰＳ１＿Ｔ信号は以前のハイ状態からローになり、これによりＳＷＬ１信号はロー状態からハイになる。そして、ＰＳ２＿Ｔ信号は以前のロー状態からハイになり、これによりＳＷＬ２信号はハイ状態からローになる。ｔ６期間では、ＰＳ１＿Ｔ信号がロー状態からハイになり、これによりＳＷＬ１信号はハイ状態からローになる。Ｐ２信号も以前の状態のハイ状態からローになる。ｔ７期間は、Ｘ、Ｚアドレスが変化した時点である。よって、Ｘ、Ｚ＿ＡＴＤ信号が以前のロー信号からハイ信号となる。Ｃ２Ｎ＿Ｔ信号はローからハイになり、Ｃ４Ｎ＿Ｔ信号とＳＡＮ＿Ｃ信号は以前のハイ状態からローになり、Ｃ３Ｎ＿Ｃ信号とＳＡＰ＿Ｃ信号は以前のロー状態からハイになる。ｔ８期間では、前記Ｘ、Ｚ＿ＡＴＤ信号のみが以前のハイ状態からローになり、Ｘ、Ｚ＿ＡＴＤ信号を除いた全信号は以前のｔ７期間の状態のまま維持される。次いで、ｔ９の開始点からはｔ２期間〜ｔ８期間の波形変化と同一である。最後に、ｔ２１の開始点では、ｔ１からロー状態を維持してきたＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号がハイになり、書き込みモードが不活性状態となる。そして、Ｃ４Ｎ＿Ｔ信号が以前のハイ状態からローになり、ＳＡＮ＿Ｃ信号はハイ状態からロー状態に、ＳＡＰ＿Ｃ信号はロー状態からハイになる。
このように、書込モードにおいてＸ、Ｚアドレス変化時の本発明のＳＷＬ強誘電体メモリ装置は、Ｃ４Ｎ＿Ｔ信号がＳＷＬ１及びＳＷＬ２信号の活性化時点と一緒に活性化され、センスアンプが活性化される以前にデータをビットラインに伝達している。
【００９１】
次に、Ｘ、Ｚアドレス変化時の読取りモードでのＳＷＬ強誘電体メモリ装置の動作波形をｔ１からｔ２１まで設定して、各期間別に説明する。
図２９は図２０において本ＳＷＬ強誘電体メモリの読取りモード時のＸ、Ｚアドレス変化に関する動作波形図である。
読取りモード時の動作波形図と書込みモード時の動作波形図とを比較すると、Ｃ４Ｎ＿Ｔ信号の遷移時点が異なることが分かる。そして、読取りモードではＷＥＢｐａｄ信号がハイ状態に不活性化のままである。Ｃ４Ｎ＿Ｔ信号は、ｔ１からｔ３期間まではロー状態を維持する。この後、ｔ４の開始時点でロー状態からハイ状態に活性化されるため、ビットラインのデータがセンスアンプへ送られる。ｔ４の開始時点でハイになったＣ４Ｎ＿Ｔ信号はｔ６期間までハイ状態が維持され、ｔ７の開始時点でローになる。ローになったあと、ｔ１０期間までロー状態が維持され、ｔ１１の開始時点でハイになる。Ｃ４Ｎ＿Ｔ信号がロー状態からハイになるとともに、センスアンプにより増幅されたデータをデータ入出力ラインに乗せる。
このように、読取りモード時には、一旦Ｃ４Ｎ＿Ｔ信号を活性化させてセンスアンプがデータをセンシングした後、再度Ｃ４Ｎ＿Ｔ信号を活性化させてセンシングされたデータをデータ入出力ラインに印加して読取り動作を行い、同時にデータを再格納する。
【００９２】
次に、図１２に示すメモリセルアレイ構成である場合のローカル制御パルス発生部、列制御部及びセンスアンプ入出力制御部について説明する。
図３０はローカル制御パルス発生部の構成図、図３１はセンスアンプ及び入出力制御部の第１実施形態の回路構成図、図３２はセンスアンプ及び入出力制御部の第２実施形態の回路構成図、図３３は図３０のＹアドレス変化時の書込モードでのタイミング図、図３４は図３０のＹアドレス変化時の読取りモードでのタイミング図、図３５は図３０のＸ、Ｚアドレス変化時の書込モードでのタイミング図、図３６は図３０のＸ、Ｚアドレス変化時の読取りモードでのタイミング図である。
メモリセルが図１２に示すように構成される場合のローカル制御パルス発生部は、図３０に示すように、グローバル制御パルス発生部１６の出力信号とＹ＿ＡＴＤ信号とＺプレデコーダ部１４の出力信号とを入力とし、スプリットワードライン駆動部２２、センスアンプ及び入出力制御部２５、そして列制御部２４へそれぞれの駆動信号を出力する。
すなわち、入力されるＳ１、Ｓ２、Ｐ２、Ｃ３、Ｃ４、ＳＡＮ、ＳＡＰ信号は、グローバル制御パルス発生部１６の出力信号である。Ｙ＿ＡＴＤ信号は前述したようにＹアドレスの遷移時に発生するアドレス遷移検出信号で、ＷＥＢｐａｄ信号は外部から入力される書込イネーブルパッドの信号である。ＷＥＢｐａｄ信号は書込モード時にロー状態を活性状態と定義する。
【００９３】
図３０に示すローカル制御パルス発生部は、大きくセンスアンプ及び入出力制御部２５へ入力する信号を作り出す第１論理回路部１００と、列制御部２４へ入力される信号を作り出す第２論理回路部１０１と、スプリットワードライン駆動部２２へ入力される信号を作り出す第３論理回路部１０２とから構成される。
第１論理回路部１００は、ビットラインとセンスアンプとの接続信号となるＢＳ＿Ｔ、ＢＳＢ＿Ｔ、ＢＳ＿Ｂ、ＢＳＢ＿Ｂ信号を出力する第１演算部１００ａと、ＳＡＰ＿Ｃ、ＳＡＮ＿Ｃ信号を出力する第２演算部１００ｂと、Ｃ３＿Ｃ信号を出力する第３演算部１００ｃとを含む。
第３論理回路部１０２は、ＰＳ２信号を出力する第４演算部１０２ａと、ＰＳ１信号を出力する第５演算部１０２ｂとを含む。
【００９４】
上記構成のローカル制御パルス発生部をより詳しく説明する。
Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４信号を論理演算する第１演算部１００ａは、Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２信号を論理演算する第１ＮＡＮＤゲートＮＡＮＤ１と、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４信号を論理演算する第２ＮＡＮＤゲートＮＡＮＤ２と、第１、第２ＮＡＮＤゲートの出力信号を論理演算する第３ＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤ１の出力信号を反転させる第１インバーターＩＮＶ１と、第１インバーターの出力信号を反転させる第２インバーターＩＮＶ２と、ＮＡＮＤ２の出力信号を反転させる第３インバーターＩＮＶ３と、第３インバーターの出力信号を反転させる第４インバーターＩＮＶ４とを含む。
【００９５】
ここで、前記第１インバーターＩＮＶ１の出力信号はセンスアンプ及び入出力制御部２５の入力信号ＢＳ＿Ｔとなり、第２インバーターＩＮＶ２の出力信号はセンスアンプ及び入出力制御部２５の入力信号ＢＳＢ＿Ｔとなる。センスアンプ及び入出力制御部２５の入力信号として用いられるこれらのＢＳ＿Ｔ、ＢＳＢ＿Ｔ信号は、センスアンプ及び入出力制御部２５におけるセンスアンプの入出力端と上側メインセルブロックのビットライン及びビットバーラインとを選択的に連結させる伝送ゲートを制御する信号である。
第３インバーターＩＮＶ３の出力信号及び第４インバーターＩＮＶ４の出力信号はそれぞれセンスアンプ及び入出力制御部２５の下側に接続されたビットラインを制御する信号として用いられる。第３インバーターＩＮＶ３の出力信号はＢＳ＿Ｂ信号となり、第４インバーターＩＮＶ４の出力信号はＢＳＢ＿Ｂ信号となる。ここで、ＢＳ＿Ｂ、ＢＳＢ＿Ｂ信号は、下側メインセルブロックのビットラインとビットバーラインをセンスアンプの入出力端に連結させる２つの伝送ゲートを制御する信号となる。
【００９６】
ＮＡＮＤ３の出力信号とグローバル制御パルス発生部２６から出力されるＳＡＰ、ＳＡＮ信号とを論理演算してセンスアンプ及び入出力制御部２５の入力信号を作り出す第２演算部１００ｂは、ＳＡＰ信号とＮＡＮＤ３の信号とを論理演算する第４ＮＡＮＤゲートＮＡＮＤ４と、このＮＡＮＤ４の出力信号を反転させる第５インバーターＩＮＶ５と、ＳＡＮ信号とＮＡＮＤ３の出力信号とを演算出力する第５ＮＡＮＤゲートＮＡＮＤ５と、このＮＡＮＤ５の出力信号を反転させる第６インバーターＩＮＶ６とを含む。
第５インバーターＩＮＶ５の出力信号はＳＡＰ＿Ｃ信号となり、第６インバーターＩＮＶ６の出力信号はＳＡＮ＿Ｃ信号となる。
【００９７】
次いで、ＮＡＮＤ３の出力信号とグローバル制御パルス発生部２６から出力されるＣ３信号とを論理演算してセンスアンプ及び入出力制御部２５の入力信号となるＣ３＿Ｃ信号を出力する第３演算部１００ｃは、Ｃ３信号を反転させる第７インバーターＩＮＶ７と、ＮＡＮＤ３の出力信号と第７インバーターＩＮＶ７の出力信号とを論理演算する第６ＮＡＮＤゲートＮＡＮＤ６と、第６ＮＡＮＤゲートＮＡＮＤ６の出力信号を反転させる第８インバーターＩＮＶ８と、そして第８インバーターＩＮＶ８の出力信号を反転させる第９インバーターＩＮＶ９とを含む。
Ｃ３＿Ｃ信号は、センスアンプ及び入出力制御部２５でビットライン及びビットバーラインをプルダウンさせるとともに等電位化させるプルダウン及び等化器（図３１、３２）を制御する制御信号となり、複数本のビットライン及びビットバーラインに共通に使用される。
【００９８】
グローバル制御パルス発生部１６から出力されるＣ４信号、ＷＥＢｐａｄ信号、そして前記ＮＡＮＤ３の出力信号を論理演算して列制御部２４の入力信号Ｃ４Ｎを作り出す第２論理回路部１０１は、ＷＥＢｐａｄ信号を反転させる第１０インバーターＩＮＶ１０と、第１０インバーターＩＮＶ１０の出力信号を反転させる第１１インバーターＩＮＶ１１と、Ｃ４信号を反転させる第１２インバーターＩＮＶ１２と、第１１インバーターＩＮＶ１１及び第１２インバーターＩＮＶ１２の出力信号を論理演算する第７ＮＡＮＤゲートＮＡＮＤ７と、そのＮＡＮＤ７の出力信号を反転させる第１３インバーターＩＮＶ１３と、ＮＡＮＤ３の出力信号を反転させる第１４インバーターＩＮＶ１４と、第１４インバーターＩＮＶ１４の出力信号と第１３インバーターＩＮＶ１３の出力信号とを論理演算する第１ＮＯＲゲートＮＯＲ１と、そのＮＯＲ１の出力信号を反転させる第１５インバーターＩＮＶ１５と、第１５インバーターＩＮＶ１５の出力信号を反転させる第１６インバーターＩＮＶ１６とを含む。
ここで、第２論理回路部１０１から出力されるＣ４Ｎ信号は、Ｙプレデコーダ２８から出力されるプレデコードされたＹアドレスと合成される信号である。
【００９９】
第３論理回路部１０２は第４演算部１０２ａと第５演算部１０２ｂとから構成されている。
スプリットワードライン駆動部２２へ入力されるＰＳ２信号を作り出す第４演算部１０２ａは、グローバル制御パルス発生部１６から出力されるＰ２信号を反転させる第１７インバーターＩＮＶ１７と、Ｙ＿ＡＴＤ信号、Ｃ４信号、及び第１０インバーターＩＮＶ１０の出力信号を論理演算する第８ＮＡＮＤゲートＮＡＮＤ８と、第８ＮＡＮＤゲートＮＡＮＤ８の出力信号を反転させる第１８インバーターＩＮＶ１８と、第１８インバーターＩＮＶ１８の出力信号を一定の時間遅延させる遅延部Ｄと、第１４インバーターＩＮＶ１４の出力信号、Ｓ２信号、及び遅延部Ｄの出力信号を論理演算する第２ＮＯＲゲートＮＯＲ２と、そのＮＯＲ２の出力信号と第１４インバーターＩＮＶ１４の出力信号とを論理演算する第３ＮＯＲゲートＮＯＲ３と、そのＮＯＲ３の出力信号を反転させる第１９インバーターＩＮＶ１９とを含む。
遅延部Ｄは偶数個のインバーターで構成する。
【０１００】
次いで、スプリットワードライン駆動部２２へ入力されるＰＳ１信号を作り出す第５演算部１０２ｂは、グローバル制御パルス発生部１６から出力されるＳ１信号と第１８インバーターＩＮＶ１８の出力信号とを論理演算する第４ＮＯＲゲートＮＯＲ４と、第１４インバーターＩＮＶ１４の出力信号とＮＯＲ４の出力信号とを論理演算する第５ＮＯＲゲートＮＯＲ５と、そのＮＯＲ５の出力信号を反転させる第２０インバーターＩＮＶ２０とを含む。
【０１０１】
このようなローカル制御パルス発生部２０において、入力信号、つまりＳ１、Ｓ２、Ｐ２、Ｃ４、Ｃ３、ＳＡＮ、ＳＡＰ信号はグローバル制御パルス発生部１６から出力される。Ｚ＿Ａｄｄ１、Ｚ＿Ａｄｄ２、Ｚ＿Ａｄｄ３、Ｚ＿Ａｄｄ４信号はＺプレデコーダ部１４の出力信号である。そして、センスアンプ及び入出力制御部２５の入力信号として用いられるＢＳ＿Ｔ、ＢＳＢ＿Ｔ信号は、上側メインセルブロックのビットライン及びビットバーラインをアクセスするための信号である。又、ＢＳ＿Ｂ、ＢＳＢ＿Ｂ信号は下側メインセルブロックのビットライン及びビットバーラインをアクセスするための信号である。
【０１０２】
このように構成されたローカル制御パルス発生部の動作説明を、読取りモードと書込モードとを例にとって説明する。
まず、書込モードにおいて、ＷＥＢｐａｄ信号がロー状態なので、第１０インバーターＩＮＶ１０、第１１インバーターＩＮＶ１１を経た出力信号はロー状態となる。これにより、ＮＡＮＤ７が不活性状態になってハイ状態の信号を出力する。ハイ状態の出力信号はＮＯＲ１を活性化させることにより、Ｃ３信号が第１５インバーターＩＮＶ１５、第１６インバーターＩＮＶ１６を順次に通過してＣ４Ｎとなる。Ｃ３信号は、スプリットワードラインＳＷＬ１，ＳＷＬ２が活性化される以前に、ビットライン及びビットバーラインがプリチャージされる間に列制御部２４へ入力されるＣ４Ｎ信号がロー状態となるようにする。すなわち、Ｃ４Ｎがロー状態である間、列選択信号が全て不活性化されて出力データバスとビットラインとの間の信号流れが遮断される。従って、書込モードでのビットラインのプリチャージ時におけるビットラインに乗せたデータと出力データバスに乗せたデータとが衝突することを回避することができる。又、書込モードでは、第１０インバーターＩＮＶ１０の出力信号がハイ状態となるため、ＮＡＮＤ８を活性化させる。よって、ＮＡＮＤ８はＹ＿ＡＴＤ信号、Ｐ２、Ｃ４信号の支配を受ける。
【０１０３】
すなわち、Ｐ２信号がハイ状態で、Ｓ１、Ｓ２信号が活性状態で動作している間に、ＮＡＮＤ８を不活性化させてＳ１、Ｓ２の正常動作を保障する。Ｓ１、Ｓ２信号の正常動作が完了すると、Ｐ２信号はロー状態となるため、このときＩＮＶ１７の出力がハイ状態となり、結果的にＮＡＮＤ８が活性化される。すなわち、Ｙ＿ＡＴＤ又はＣ４の状態に基づいてＮＡＮＤ８の動作が決定される。
【０１０４】
第１０インバーターＩＮＶ１０の出力がハイ状態で、Ｃ４信号もハイ状態となると、結果的にＮＡＮＤ８が活性化されてＹ＿ＡＴＤ信号がスプリットワードライン駆動部８２へ伝達される。言い換えれば、Ｙアドレスが遷移される期間で、Ｓ１信号とＳ２信号がＮＯＲ２、ＮＯＲ４を活性化させることにより、Ｙ＿ＡＴＤ信号はＮＡＮＤ８、第１８インバーターＩＮＶ１８を経てＮＯＲ４へ伝達されるとともに、遅延部Ｄにより遅延された信号はＮＯＲ２へ伝達される。
【０１０５】
ＮＯＲ４、ＮＯＲ５、そして第２０インバーターＩＮＶ２０を通過したＹ＿ＡＴＤ信号は反転されたロー状態のＰＳ１信号となる。ＮＯＲ２、ＮＯＲ３、そして第１９インバーターＩＮＶ１９を通過した遅延されたＹ＿ＡＴＤ信号は反転されたロー状態のＰＳ２信号となる。よって、ＰＳ１信号、ＰＳ２信号はＹ＿ＡＴＤ信号に対して反転された位相を有する。
このとき、遅延部Ｄを構成しているインバーターのサイズを調節することにより、ＰＳ１信号とＰＳ２信号のロー信号が重なる時間を調節することができる。
【０１０６】
尚、読取りモードでは、ＮＡＮＤ７が活性状態となり、Ｃ４の信号が第１２インバーターＩＮＶ１２、ＮＡＮＤ７、第１３インバーターＩＮＶ１３、ＮＯＲ１、第１５インバーターＩＮＶ１５、そして第１６インバーターＩＮＶ１６を順次に通過してＣ４と同一波形のＣ４Ｎとなる。よって、Ｃ４Ｎ信号はセンスアンプにより増幅された信号をデータバスへ伝達する役割を果たす。
【０１０７】
かかる読取りモードでは、第１０インバーターＩＮＶ１０の出力信号がロー状態でＮＡＮＤ８を不活性化させることにより、Ｙ＿ＡＴＤ信号、Ｐ２、Ｃ４信号の伝達が遮断され、第１８インバーターＩＮＶ１８の出力信号がロー状態となり、ＮＯＲ４が常に活性化される。これにより、スプリットワードライン駆動部８２の入力信号として用いられるＰＳ１信号、ＰＳ２信号はＳ１及びＳ２信号に対してそれぞれ反対波形となる。
【０１０８】
図３０のようにローカル制御パルス発生部が構成されても、列制御部は図２１と同様である。
図１２によるセンスアンプ入出力制御部の構成は以下の通りである。
図１２による実施形態のセンスアンプ入出力部の第１実施形態の構成は、図３１に示すように、上側メインセルブロックに連結されるビットライン及びビットバーラインにそれぞれ該当するＢＩＴ＿Ｔ及びＢＩＴＢ＿Ｔと、下側メインセルブロックに連結されるビットライン及びビットバーラインにそれぞれ該当するＢＩＴ＿Ｂ及びＢＩＴＢ＿Ｂとから構成される。ここで、図示してないが、ビットライン及びビットバーラインは列方向に複数本形成されている。
【０１０９】
図３１の回路は、ビットライン及びビットバーラインに乗せたデータをセンシング及び増幅してデータライン及びデータバーラインへ伝達するセンスアンプ８５ａと、ビットライン及びビットバーラインの電位をプルダウンさせて等電位化させるプルダウン及び等化器８５ｂと、上側メインセルのビットライン及びビットバーラインとセンスアンプの入出力端とを選択的に連結させる第１、第２伝送ゲート１３１ａ、１３１ｂと、下側メインセルのビットライン及びビットバーラインとセンスアンプの入出力端とを選択的に連結させる第３、第４伝送ゲート１３１ｃ、１３１ｄと、センスアンプの入出力端とデータライン及びデータバーラインとを選択的に連結させる第５、第６伝送ゲート１３１ｅ、１３１ｆとから構成される。
ここで、センスアンプ８５ａは、活性化、不活性化を制御するためのＰＭＯＳトランジスタＰＭ１０及びＮＭＯＳトランジスタＮＭ１０を更に含む。そして、ＰＭＯＳトランジスタＰＭ１０及びＮＭＯＳトランジスタＮＭ１０を制御するゲート制御信号であるＳＡＰ＿Ｃ信号、ＳＡＮ＿Ｃ信号はローカル制御パルス発生部２０から出力され、複数本のビットライン及びビットバーラインに共通使用される。
【０１１０】
このように構成されたセンスアンプ及び入出力制御部２５において、センスアンプ８５ａが上側メインセルのデータをセンシングする場合には第１、第２伝送ゲート１３１ａ、１３１ｂがオンされ、第３、第４伝送ゲート１３１ｃ、１３１ｄはオフされる。逆に、下側メインセルのデータをセンシングする場合には第１、第２伝送ゲート１３１ａ、１３１ｂはオフされ、第３、第４伝送ゲート１３１ｃ、１３１ｄはオンされる。各伝送ゲート１３１ａ、１３１ｂ、１３１ｃ、１３１ｄはＰＭＯＳトランジスタＰＭとＮＭＯＳトランジスタとが並列的に構成されるが、第１、第２伝送ゲート１３１ａ、１３１ｂのオン／オフを制御する信号であるＢＳ＿Ｔ信号、ＢＳＢ＿Ｔ信号はローカル制御パルス発生部２０から出力される。そして、第３、第４伝送ゲート１３１ｃ、１３１ｄのオン／オフを制御する制御信号であるＢＳ＿Ｂ信号、ＢＳＢ＿Ｂ信号もローカル制御パルス発生部２０から出力される。第５、第６伝送ゲート１３１ｅ、１３１ｆのオン／オフを制御する制御信号であるＹ＿ｎ信号、ＹＢ＿ｎ信号は、列制御部２４から選択的に出力されるＹアドレス及びＹアドレスバーが用いられる。
【０１１１】
一方、図３２は図１２のセンスアンプ及び入出力制御部の第２実施形態のを示す図であり、伝送ゲート１３１ａ、１３１ｂ、１３１ｃ、１３１ｄ、１３１ｅ、１３１ｆをＮＭＯＳトランジスタ１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、１４０ｆで構成したものである。
図３１のような伝送ゲートを用いたセンスアンプ及び入出力制御部２５は、図３２のようにＮＭＯＳトランジスタを用いたセンスアンプ及び入出力制御部２５に比べて低電圧動作に対して有利である。
このように構成されたセンスアンプ及び入出力制御部２５は、ローカル制御パルス発生部２０、列制御部２４から出力される信号を受けて、読取りモード時にはメモリセルのデータをセンシングしてデータバスライン及びデータバーバスラインへ伝達し、書込モード時にはデータバスライン及びデータバーバスラインを介して入ってくるデータをメモりセルに格納する役割を果たす。
【０１１２】
次いで、図３３は図１２に示すメモリセルアレイの構成である場合のローカル制御パルス発生部の動作説明のための入出力波形図であり、ＣＳＢｐａｄ信号がロー状態に活性化されている状態でＹアドレス遷移時の書込モードの動作タイミング図である。
ここで、チップイネーブル信号ＣＳＢｐａｄがロー状態にイネーブルされた後再度ハイ状態にディスエーブルされる期間をｔ１〜ｔ１５に分割して、各期間別に説明する。
まず、ｔ１期間では、ＣＳＢｐａｄ信号をロー状態にイネーブルさせ、ＷＥＢｐａｄ信号をロー状態にイネーブルさせる。このとき、Ｘ、Ｙ、Ｚアドレスは以前の状態を維持し、ローカル制御パルス発生部２０から出力されるＰＳ１、ＰＳ２信号、Ｃ４Ｎ、Ｃ３＿Ｃ、ＳＡＰ＿Ｃ、ＳＡＮ＿Ｃ信号はｔ１の以前の状態を維持している。
【０１１３】
この後、ＰＳ１信号は、ｔ１期間ではハイ、ｔ２〜ｔ３期間ではロー状態、ｔ４期間ではハイ状態、ｔ５期間ではロー状態、ｔ６期間ではハイ状態、ｔ７〜ｔ８期間ではロー状態、ｔ９〜ｔ１０期間ではハイ状態、ｔ１１〜ｔ１３期間では再びロー状態となる。ｔ１３の開始時点からはハイ状態を維持し続ける。
ＰＳ２信号は、ｔ１期間まではハイ、ｔ２〜ｔ４期間ではロー状態、ｔ５〜ｔ７期間ではハイ状態、ｔ８〜ｔ９期間ではロー状態、ｔ１０〜ｔ１１期間ではハイ状態、ｔ１２〜ｔ１３期間では再びロー状態となる。ｔ１４の開始時点からはハイ状態を維持する。
【０１１４】
又、スプリットワードライン駆動部２２から出力されるＳＷＬ１、ＳＷＬ２信号も、ｔ１期間までは以前の状態のロー状態を維持し、ｔ２時点でハイになる。このＳＷＬ１信号はＰＳ１信号と反対位相を有し、同一の遷移時点を有し、ＳＷＬ２信号はＰＳ２信号と反対位相を有し、同一の遷移時点を有する。
【０１１５】
ローカル制御パルス発生部２０から出力されるＣ４Ｎ信号は、ｔ２の開始時点でハイになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びローになる。Ｐ２信号は、ｔ２の開始時点で以前の状態のロー状態からハイになり、ｔ５期間まで維持され、ｔ６の開始時点で再びローになる。Ｃ３＿Ｃ信号は、ｔ１期間までは以前のハイ状態に維持され、ｔ２の開始時点でローになり、ＣＳＢｐａｄ信号がディスエーブルされる時点で再びハイになる。そして、ＳＡＮ＿Ｃ信号は、ｔ２期間までロー状態に維持され、ｔ３の開始時点でハイになりてＣＳＢｐａｄ信号がディスエーブルされるまで維持される。ＳＡＰ＿Ｃ信号はＳＡＮ＿Ｃ信号と反対位相を有し、遷移時点は同一である。
【０１１６】
かかる動作タイミング図及び図１６のグローバル制御パルス発生部の入出力タイミング図に示すように、ＣＳＢｐａｄ信号をロー状態に活性化させた状態でＹアドレスのみを変化させると、グローバル制御パルス発生部１６の入力には変化がない。よって、グローバル制御パルス発生部１６の出力信号も変わらない。Ｙアドレスの変化によりＹ＿ＡＴＤ信号が発生すると、書込モードの場合、ローカル制御パルス発生部２０から出力されるＰＳ１、ＰＳ２がスプリットワードライン駆動部２２へ入力されてＳＷＬ１信号、ＳＷＬ２信号が出力される。
【０１１７】
図３３のタイミング図に示すように、Ｙアドレスがｔ７期間の開始時点で変化する際、つまりｔ７、ｔ９期間では論理１（ハイ）がメモリセルに書き込まれ、ｔ８期間では論理０（ロー）が書き込まれる。そして、Ｙアドレスがｔ１１期間の開始点で変化する際、つまりｔ１１、ｔ１３期間ではハイデータがメモりセルに書き込まれ、ｔ１２期間ではローのデータが書き込まれる。
【０１１８】
次いで、読取りモード時におけるローカル制御パルス発生部の動作タイミング図を説明する。書込モード時と同様に、ｔ１からｔ１５期間まで設定して各期間別に説明する。
図３４は図１２に示すメモリセルアレイである場合のＹアドレス変化時におけるローカル制御パルス発生部の動作タイミング図であり、読取りモード時の動作タイミング図である。
図３４に示すように、書込モードとは異なり、ＷＥＤｐａｄ信号はＣＳＢｐａｄ信号の状態が活性化される間にハイ状態に維持される。これは、現在読取りモードなので、ＷＥＢｐａｄ信号はハイ状態でなければならないからである。一方、書込モード時と同様に、Ｙアドレスが変化する時にのみＹ＿ＡＴＤ信号がハイ信号となる。すなわち、Ｙアドレスがｔ７の開始時点で遷移される場合、Ｙ＿ＡＴＤ信号はｔ７からｔ８までハイ状態に維持され、再びＹアドレスがｔ１１の開始時点で遷移される際にＹ＿ＡＴＤ信号はｔ１１からｔ１３期間までハイ状態に維持される。この以外の期間では全てロー状態に維持される。
【０１１９】
ＰＳ１信号は、ｔ２〜ｔ３期間、そしてｔ５期間の間のみでロー状態を維持し、その以外ではハイ状態を維持する。ＰＳ２信号は、ｔ２〜ｔ４期間のみでロー状態を維持し、その以外ではハイ状態を維持する。ＳＷＬ１信号はＰＳ１信号と反対位相を有し、同一の遷移時点を有する。ＳＷＬ２信号はＰＳ２信号と反対位相を有し、同一の遷移時点を有する。
【０１２０】
Ｃ４Ｎ信号は、ｔ４からＣＳＢｐａｄ信号がディスエーブルされる時点ｔ１５までハイ状態を維持し、その以外ではローを維持する。Ｐ２信号、Ｃ３＿Ｃ信号、ＳＡＮ＿Ｃ信号、及びＳＡＰ＿Ｃ信号は、遷移タイミング及び位相が書込みモード時と同一なので省略する。
【０１２１】
このタイミング図に示すように、ＣＳＢｐａｄ信号をロー状態に活性化させた状態でＹアドレスのみを変化させると、グローバル制御パルス発生部の入力には変化がないため、その出力も変わらない。Ｙアドレスの変化によりＹ＿ＡＴＤ信号がハイ状態になっても、読取りモードにおいてローカル制御パルス発生部２０のＰＳ１信号、ＰＳ２信号は変わらないようにしてＳＷＬ１信号、ＳＷＬ２信号が不活性状態を続けて維持する。よって、変更されたＹアドレスに該当する列デコーダ部２４を活性化させて、センスアンプにラッチされているデータをデータバスへ伝達する。Ｙアドレスが変換される第１時点（ｔ７期間）では、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。そして、Ｙアドレスが変換される第２時点（ｔ１１期間）でも、センスアンプのデータがデータバスへ伝達されて読取り動作が行われる。
【０１２２】
以上ではＹアドレス変化時の書込モード及び読取りモード時における不揮発性強誘電体メモリ装置のタイミング図を説明した。以下、Ｘ、Ｚアドレス変化時の書込モード及び読取りモードによる動作タイミング図を説明する。
まず、Ｘ、Ｚアドレスのみ変化する際、書込モードにおけるローカル制御パルス発生部の動作タイミング図を図３５に示している。図３５に示すように、本発明のローカル制御パルス発生部の動作をｔ１からｔ２１まで設定して、各期間別に説明する。
まず、ｔ１の開始時点でＣＳＢｐａｄ信号がハイ状態からローに遷移されることにより活性状態となり、ｔ２１の開始時点で再び不活性化になる。これとともに、書込イネーブル信号ＷＥＢｐａｄもローになって活性状態となり、ＣＳＢｐａｄ信号が不活性化されると同時に不活性化される。ここで、ＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号は全て外部から印加される。
【０１２３】
図面に示すように、ｔ１期間では、ＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号のみがイネーブルされ、残りの信号は以前の状態にそのまま維持される。ｔ２期間では、ＣＳＢｐａｄ信号及びＷＥＢｐａｄ信号はそのままイネーブル状態に維持され、ＰＳ１信号、ＰＳ２信号、Ｃ３＿Ｃ信号は以前の状態のハイ状態からローになる。そして、ＳＷＬ１、ＳＷＬ２、Ｃ４Ｎ、Ｐ２信号は以前の状態のロー状態からハイになる。Ｃ４Ｎ信号がロー状態からハイになりて活性状態となることにより、外部から伝達されたデータをビットラインＢＬ及びビットバーラインＢＢＬに乗せる。
【０１２４】
次いで、ｔ３期間では、ＣＳＢｐａｄ、ＷＥＤｐａｄ、ＰＳ１、ＰＳ２、ＳＷＬ１、ＳＷＬ２、Ｃ３＿Ｃ、Ｃ４Ｎ、Ｐ２はｔ２期間の信号をそのまま維持し、ＳＡＮ＿Ｃ信号は以前の状態のロー状態からハイ状態に遷移し、ＳＡＰ＿Ｃ信号はハイ状態からロー状態に遷移する。このときＳＡＮ＿Ｃ信号、ＳＡＰ＿Ｃ信号がそれぞれハイ、ローになる。ｔ４期間では、ＰＳ１信号、ＳＷｌ１信号のみが以前の状態から変化するが、ＰＳ１信号は以前のロー状態からハイになり、ＳＷＬ１信号はハイ状態からローになる。
次いで、ｔ５期間では、ＰＳ１、ＰＳ２、ＳＷＬ１、ＳＷＬ２信号のみが遷移され、その外の信号はｔ４期間の信号状態のまま維持される。すなわち、ＰＳ１信号は以前のハイ状態からローになり、これによりＳＷＬ１信号はロー状態からハイになる。そして、ＰＳ２信号は以前のロー状態からハイになり、これによりＳＷＬ２信号はハイ状態からローになる。ｔ６期間では、ＰＳ１、ＳＷＬ１、Ｐ２信号を除いた全信号は以前の状態をそのまま維持する。ＰＳ１信号はｔ５期間の信号つまりロー状態からハイになり、これによりＳＷＬ１信号はハイ状態からローになる。Ｐ２信号は以前の状態のハイ状態からローになる。ｔ７期間は、Ｘ、Ｚアドレスが変化する時点である。よって、Ｘ、Ｚ＿ＡＴＤ信号が以前のロー信号からハイ信号になる。Ｃ４Ｎ信号とＳＡＮ＿Ｃ信号は以前のハイ状態からローになり、Ｃ３＿Ｃ信号とＳＡＰ＿Ｃ信号は以前のロー状態からハイになる。ｔ８期間では、Ｘ、Ｚ＿ＡＴＤ信号のみが以前のハイ状態からローになり、Ｘ、Ｚ＿ＡＴＤ信号を除いた全信号は以前のｔ７期間の状態のまま維持される。
【０１２５】
次いで、ｔ９が始まる時点では、Ｘ、Ｚ＿ＡＴＤ信号、ＳＡＮ＿Ｃ、ＳＡＰ＿Ｃ信号のみが以前の状態にそのまま維持され、その以外の信号は変化する。すなわち、ＰＳ１、ＰＳ２信号は以前の状態のハイ状態からローになり、ＳＷＬ１、ＳＷＬ２信号は以前のロー状態からハイになる。そして、Ｃ４Ｎ信号とＰ２信号は以前の状態のロー状態からハイになり、Ｃ３＿Ｃ信号は以前のハイ状態からローになる。Ｃ４Ｎ信号がロー状態からハイに遷移されて活性状態となることにより、外部から伝達されたデータをビットラインＢＬ及びビットバーラインＢＢＬに乗せる。
【０１２６】
ｔ１０の開始時点では、ＳＡＮ＿Ｃ信号がローからハイ状態に、ＳＡＰ＿Ｃ信号がハイからローになって活性化され、その以外の信号は全てｔ９期間の状態のまま維持される。ｔ１１が始まる時点では、ＰＳ１信号が以前のロー状態からハイになり、これによりＳＷＬ１信号がハイ状態からローになる。その外の信号はｔ１０期間の状態のままである。ｔ１２の開始時点では、ＰＳ１信号が以前のハイ状態からローになるとともに、ＰＳ２が以前のロー状態からハイになる。これにより、ＳＷＬ１信号がロー状態からハイになり、ＳＷＬ２信号がハイ状態からローになる。その以外の信号はｔ１１期間の状態のまま維持される。
【０１２７】
ｔ１３が始まる時点では、ＰＳ１、ＳＷＬ１、Ｐ２信号のみが変化し、それ以外の信号はｔ１２期間の状態のまま維持される。すなわち、ＰＳ１信号が以前のロー状態からハイになるとともに、ＳＷＬ１信号がハイ状態からローになる。そして、Ｐ２信号は以前のハイ状態からローになる。次いで、ｔ１４の開始時点でＸ、Ｚアドレスに２度目の変化が生じる。これにより、Ｘ、Ｚ＿ＡＴＤ信号が以前のロー状態からハイになり、Ｃ４Ｎ信号とＳＡＮ＿Ｃ信号は以前のハイ状態からローになり、Ｃ３＿Ｃ信号とＳＡＰ＿Ｃ信号は以前のロー状態からハイになる。ｔ１５の開始時点では、Ｘ、Ｚ＿ＡＴＤ信号のみが以前のハイ状態からローになり、残りの信号は以前のｔ１４期間の信号のまま維持される。次いで、ｔ１６の開始時点では、ＰＳ１、ＰＳ２信号が以前のハイ状態からローになり、これによりＳＷＬ１信号とＳＷＬ２信号が以前のロー状態からハイになる。
【０１２８】
次いで、ｔ１７期間からｔ２０期間までは前述したｔ１０からｔ１３期間までの位相及び遷移タイミングと同一である。このため省略する。
最後に、ｔ２１の開始点では、ｔ１からロー状態を維持してきたＣＳＢｐａｄ信号、ＷＥＢｐａｄ信号がハイになり、書き込みモードが不活性状態となる。そして、Ｃ４Ｎ信号が以前のハイ状態からローになり、ＳＡＮ＿Ｃ信号はハイ状態からロー状態に、ＳＡＰ＿Ｃ信号はロー状態からハイになる。
このように、書込モードでＸ、Ｚアドレス変化時におけるローカル制御パルス発生部は、Ｃ４Ｎ信号がＳＷＬ１及びＳＷＬ２信号の活性化時点と同一に活性化されてセンスアンプが活性化される前に予めデータをビットラインに伝達する。
【０１２９】
次いで、読取りモードでのＸ、Ｚアドレス変化時におけるローカル制御パルス発生部の動作タイミングを説明する。
図３６は読取りモードでのＸ、Ｚアドレスのみ変換時のローカル制御パルス発生部の動作タイミング図である。図３６の読取りモード時のタイミング図は、図３５と比較してＣ４Ｎ信号の遷移タイミングが変わっていることが分かる。図３５の書込モードではＷＥＢｐａｄ信号がロー状態に活性化されるが、図３６の読取りモードではＷＥＢｐａｄ信号がハイ状態に活性化されている。
【０１３０】
図３６において、Ｃ４Ｎ信号を除いた全信号は書込モードにおけるＸ、Ｚアドレス変化時の動作タイミングと同一である。ゆえに、Ｃ４Ｎ信号についてのみ各タイミング期間別に説明する。
図３６に示すように、Ｃ４Ｎ信号は、ｔ１からｔ３期間まではロー状態を維持する。この後、ｔ４が始まると、ロー状態からハイ状態に活性化されるから、このときセンスアンプで増幅されたデータがデータライン及びデータバーラインに乗る。ｔ４の開始時点でハイになったＣ４Ｎ信号はｔ６期間までハイ状態に維持され、ｔ７の開始時点でローになる。ローになったあと、ｔ１０期間までロー状態が維持され、ｔ１１の開始時点でハイになる。Ｃ４Ｎ信号がロー状態からハイになるとともに、センスアンプにより増幅されたデータがデータライン及びデータバーラインに乗る。
このように、読取りモード時には、センスアンプが予めデータをセンシングした後、Ｃ４Ｎ信号を活性化させてセンシングされたデータをデータライン及びデータバーラインに印加することにより、読取り動作を行う。
【０１３１】
次に、かかる構成及び動作を行うセンスアンプ及び入出力制御部２５と外部のデータバスとをインタフェースさせる、図１３に示す入出力バス制御部２６を更に具体的に説明する。
図３７は本発明のＳＷＬ強誘電体メモリ装置のコア部を中心として示すセルアレイブロック構成図である。
図３７のセルアレイ構成は図１０と同様であり、更に具体的に表現している。図２２〜２２、図３１〜２９では１つのセンスアンプを示しているが、図３７では複数のセンスアンプを一ブロックとして複数（外部のデータバスの数に対応する個数）のブロックを示しており、各ブロックのセンスアンプ及び入出力制御部と外部のデータバスとをインタフェースする入出力バス制御部を中心として示している。ここで、コアブロック６０１はセンスアンプ及び入出力制御部と入出力バス制御部とを含んでいる。
コアブロック６０１は、セルブロックアレイ４００の上下に複数のセンスアンプブロックとして構成され、各センスアンプブロックは入出力バス制御部２６により制御されて最終的にセンスアンプブロックからのデータがデータバスに入出力される。
【０１３２】
上記のセンスアンプブロックは図３８〜図４１に示すように構成される。
図３８は本発明のセンスアンプブロックの第１実施形態の構成図、図３９はその第２実施形態の構成図、図４０はその第３実施形態の構成図、図４１はその第４実施形態の構成図である。すなわち、図３８と図３９は図１１のように１つのメモリセルサブブロックがメインメモリセルと参照メモリセルとから構成される場合のセンスアンプブロック構成図であり、図４０と図４１はビットラインとビットバーラインとから構成される場合のセンスアンプブロック構成図である。
各センスアンプブロック３０１は図１１或いは図１２においてサブセルアレイブロックの列構成に対応するセンスアンプ部を含むように構成したものである。各センスアンプ部３０２は図２２〜図２５及び図３１〜図３２のように構成されるが、簡単に表示するために、それぞれメインセルビットラインＢＩＴ＿Ｔ＿ｎ，ＢＩＴ＿Ｔ＿ｎ＋１，ＢＩＴ＿Ｔ＿ｎ＋２，ＢＩＴ＿Ｔ＿ｎ＋３、ビットバーラインＢＩＴＢ＿Ｔ＿ｎ，ＢＩＴＢ＿Ｔ＿ｎ＋１，ＢＩＴＢ＿Ｔ＿ｎ＋２，ＢＩＴＢ＿Ｔ＿ｎ＋３或いは参照セルビットラインＲＢＩＴ＿Ｔ＿ｎ，ＲＢＩＴ＿Ｔ＿ｎ＋１、及びデータ端Ｄ＿或いはデータバー端ＤＢ＿のみを示している。
【０１３３】
センスアンプブロック３０１の第１実施形態は２つのセンスアンプ部３０２を有する。図１１に示すようにメインセルアレイブロックが４列から構成される場合に対応させている。すなわち、図１１から見ると、メインセルアレイブロックが４列に構成され、参照メモリセルが２列に構成されているため、センスアンプ部は４列に対応する４つが必要である。しかし、センスアンプ部はメインセルアレイブロックの上側及び下側に形成されるため、上側に２つ、下側に２つが形成される。これにより、１つのセンスアンプブロック３０１は図３８のように構成される。
センスアンプブロック３０１の第２実施形態は第１実施形態と同様であるが、図３９に示すように４つのセンスアンプ部３０２を含むように構成したものである。これは、メインメモリセルが８列から構成され、参照メモリセルが２列から構成される場合に対応する。
【０１３４】
センスアンプブロックの第３実施形態は、図１２のようにメモリセルが参照メモリセル無しにビットラインとビットバーラインとから構成される場合のものであり、図４０に示すように２つのセンスアンプ部を含んでいる。
センスアンプブロックの第４実施形態は図３実施形態と同様であるが、図４１に示すように４つのセンスアンプ部を含んでいる。
上記の本発明のセンスアンプブロックは上下のメモリセルをセンシングするため、ビットライン及びビットバーラインと参照ビットラインがそれぞれ上下に連結されている。図３８及び図３９においてデータ端Ｄ＿が各センスアンプ部３０２に上下に連結されている理由も上下のメモリセルをセンシングするためである。図４０及び図４１ではセンスアンプ部３０２にデータ端Ｄ＿及びデータバー端ＤＢ＿が連結されている。
【０１３５】
このように構成されるセンスアンプブロックの入出力バス制御部を添付図面に基づき説明する。
図４２〜４７は本発明のＳＷＬ強誘電体メモリ装置の入出力バス制御部の第１〜第７実施形態の回路構成図である。
データバスの構成及び入出力バス制御部の構成は、データバスが該当センスアンプブロックの入力データ及び出力データを双方とも伝送する場合（図４２及び図４３）と、該当センスアンプブロックの入力データと出力データをそれぞれ別々のバスで伝送する場合（図４４、図４５、図４６、図４７）とに分けられる。そして、メモリセルアレイがメインセルサブブロックと参照セルサブブロックとから構成される場合（図４２、図４４、及び図４６）と、ビットラインとビットバーラインとから構成される場合（図４３、図４５、及び図４７）に応じて様々な実施形態がある。
【０１３６】
入出力バス制御部の第１実施形態は、１つのセルアレイブロックに４つのセンスアンプブロックがあり、セルアレイの構成が図１１のように構成され、データバスが入力データと出力データとを伝送する場合である。
すなわち、図４２に示すように、ラッチイネーブル信号ＬＥに基づいて各センスアンプブロックのデータ端Ｄ＿から出力されるデータをそれぞれスイッチングする４つの第１スイッチング部３０３と、ラッチイネーブル信号に基づいて各第１スイッチング部３０３から出力されるデータをバッファリングする４つのバッファ部３０４と、ラッチイネーブル信号ＬＥに基づいて各バッファ部３０４でバッファリングされたデータをフィードバックして各バッファ部３０４に格納する４つの第２スイッチング部３０５と、書込／読取り信号ＷＲＳに基づいて各バッファ部３０４に格納されたデータを最終的に外部のデータバスＤｉｎｏｕｔ＿ＢＵＳ＿０，Ｄｉｎｏｕｔ＿ＢＵＳ＿１，Ｄｉｎｏｕｔ＿ＢＵＳ＿２，Ｄｉｎｏｕｔ＿ＢＵＳ＿３へ出力する４つの第３スイッチング部３０６と、書込／読取り信号ＷＲＳに基づいて外部のデータバスＤｉｎｏｕｔ＿ＢＵＳ＿０，Ｄｉｎｏｕｔ＿ＢＵＳ＿１，Ｄｉｎｏｕｔ＿ＢＵＳ＿２，Ｄｉｎｏｕｔ＿ＢＵＳ＿３からのデータを各センスアンプブロックのデータ端Ｄ＿に入力する４つの第４スイッチング部３０７とから構成される。
ここで、第１、第２、第３、第４スイッチング部３０３、３０５、３０６、３０７は１つの伝送ゲートから構成され、バッファ部３０４は２つ以上の偶数個のインバーターから構成され、バッファ部３０４及び第２スイッチング部３０５により出力データがラッチされる。
【０１３７】
入出力バス制御部の第２実施形態の構成が図４３に示されている。
本第２実施形態は上記第１実施形態と同様であるが、セルアレイの構成が図１２のようにビットラインとビットバーラインとから構成される場合である。したがって、バスラインもデータバスＤｉｎｏｕｔ＿ＢＵＳ＿０，Ｄｉｎｏｕｔ＿ＢＵＳ＿１と、データバーバスＤＢｉｎｏｕｔ＿ＢＵＳ＿０，ＤＢｉｎｏｕｔ＿ＢＵＳ＿１とに分けられる。
１つのセンスアンプブロックにはデータ端及びデータバー端があり、１つのセルアレイブロックに４つのセンスアンプブロックが構成され、第１、第２、第３、第４スイッチング部３０３、３０５、３０６、３０７及びバッファ部３０４の構成は第１実施形態と同様であるが、各センスアンプブロックの各データ端とデータバー端に連結されている。
【０１３８】
入出力バス制御部の第３実施形態の構成は図４４に示す通りである。
第３実施形態は、セルアレイ構成が図１１のように構成され、１つのセルアレイブロックに４つのセンスアンプブロックが構成される場合であって、データバスを入力用、出力用にそれぞれ区分して設けた場合の入出力バス制御部を示したものである。
すなわち、同様にセンスアンプブロックを４つ図示したものであり、各々のセンスアンプブロック３０１には、書込イネーブル信号ＷＥに基づいて外部のデータバスＤｉｎ＿ＢＵＳ＿０，Ｄｉｎ＿ＢＵＳ＿１，Ｄｉｎ＿ＢＵＳ＿２，Ｄｉｎ＿ＢＵＳ＿３からのデータをセンスアンプブロック３０１に入力する４つの第５スイッチング部３０８と、ラッチイネーブル信号ＬＥに基づいて各センスアンプブロック３０１のデータ端Ｄ＿から出力されるデータを出力する４つの第６スイッチング部３０９と、ラッチイネーブル信号ＬＥに基づいて各第６スイッチング部３０９から出力されるデータをバッファリングする４つのバッファ部３１０と、ラッチイネーブル信号ＬＥに基づいて各バッファ部３１０にバッファリングされたデータをフィードバックしてバッファ部３１０に格納する４つの第７スイッチング部３１１と、出力イネーブル信号ＯＥに基づいて各バッファ部３１０に格納されたデータを最終的に外部のデータバスＤｏｕｔ＿ＢＵＳ＿０，Ｄｏｕｔ＿ＢＵＳ＿１，Ｄｏｕｔ＿ＢＵＳ＿２，Ｄｏｕｔ＿ＢＵＳ＿３へ出力する４つの第８スイッチング部３１２とから構成される。
ここで、第５、第６、第７、第８スイッチング部３０８、３０９、３１１、３１２は１つの伝送ゲートから構成され、バッファ部３１０は２つ以上の偶数個のインバーターから構成される。
【０１３９】
入出力バス制御部の第４実施形態の構成は図４５に示す通りである。
第４実施形態は、セルアレイの構成が図１２のように構成され、データバスが入力用、出力用に区分されて構成される場合である。
すなわち、図４４と同様な構成を有するが、この第４実施形態では、各センスアンプブロック３０１にデータ端Ｄ＿とデータバー端ＤＢ＿があり、これらのデータ端及びデータバー端にそれぞれデータを制御するスイッチング部が形成されるため、第３実施形態よりも各スイッチング部が２倍用意されている。
【０１４０】
入出力バス制御部の第５実施形態は図４６に示す通りである。
第５実施形態は、セルアレイが図１１のように構成され、データバスが入力用、出力用にそれぞれ分けられた場合であり、それぞれのバスでデータを入力し出力するように構成したものである。
すなわち、書き込む場合は外部から書込イネーブル信号ＷＥが送られ、読み出すときには出力イネーブル信号ＯＥが送られてくる。書込イネーブル信号ＷＥによってデータバスＤｉｎ＿ＢＵＳ＿０，Ｄｉｎ＿ＢＵＳ＿１，Ｄｉｎ＿ＢＵＳ＿２，Ｄｉｎ＿ＢＵＳ＿３からのデータをセンスアンプブロックのデータ端Ｄ＿に入力する第９スイッチング部３１３と、出力イネーブル信号ＯＥによって各センスアンプブロックのデータ端Ｄ＿からのデータをデータバスＤｏｕｔ＿ＢＵＳ＿０，Ｄｏｕｔ＿ＢＵＳ＿１，Ｄｏｕｔ＿ＢＵＳ＿２，Ｄｏｕｔ＿ＢＵＳ＿３へ出力する第１０スイッチング部３１４とから構成される。
【０１４１】
入出力バス制御部の第６実施形態の構成は図４７に示す通りである。
この第６実施形態は先の第５実施形態と同様であるが、セルアレイの構成が図１２のようにビットラインとビットバーラインから構成される場合である。すなわち、各センスアンプブロックにはデータ端Ｄ＿及びデータバー端ＤＢ＿があり、各々の端にデータを入出力するためのスイッチングが形成されている。
【０１４２】
次に、本発明のデータバスの実施形態を図４８〜図５１によって説明する。
データバスの第１実施形態は、図４８に示すようにデータの入出力を１つの伝送バスにて伝送する、図４２と同様な場合である。すなわち、１つのセルアレイブロック４００に４つのコアブロック６０１が構成される場合、４つの入出力共用のデータバスラインが必要である。セルアレイブロック４００のメインセルサブブロック４０１が４列から構成される場合、各センスアンプブロックは２つのセンスアンプ部を含み、各センスアンプブロックのセンスアンプ部は１つのデータバスによりデータが入出力される。
【０１４３】
データバスの第２実施形態は、図４９に示すようにデータの入出力を共用とし、データバスとデータバーバスがある、図４３と同様な場合である。
データバスの第３実施形態は図５０に示すようにデータ入力とデータ出力を互いに異なるバスを用いる、図４４及び図４６と同様な場合である。
データバスの第４実施形態は図５１に示すようにデータバス及びデータバーバスがそれぞれ入力Ｄｉｎ＿ＢＵＳ，ＤＢｉｎ＿ＢＵＳ、出力Ｄｏｕｔ＿ＢＵＳ，ＤＢｏｕｔ＿ＢＵＳをそれぞれ区分して伝送する、図４５、図４７と同様な場合である。
【０１４４】
このように構成される本発明の入出力バス制御部の動作は以下の通りである。
図５２は本発明の入出力バス制御部の第１実施形態の動作タイミング図、図５３は第２実施形態の動作タイミング図、図５４は第３実施形態の動作タイミング図である。
一般に、キャッシュメモリを採用したシステムの場合、主記憶装置の他にキャッシュメモリを備え、ＣＰＵによるランダムアクセスは主としてキャッシュメモリで処理する。一方、キャッシュは主記憶装置からブロック単位で情報の伝送を受ける。
ブロック単位の伝送のために、行アドレスは同一で且つ列アドレスが相違する場合、又は列アドレスが数ビットを連続してアクセスする場合が多くある。従って、行アドレスが同一である状態で列アドレスのみを交替して高速でデータをアクセスする高速列アクセス機能が注目を浴びている。
【０１４５】
各々のｍ本のビットラインにはそれぞれセンスアンプがあり、各センスアンプの活性化信号であるＳＡＮ、ＳＡＰの活性化時間の間、ｍビットのデータはビットラインに連結されたｍ個のセンスアンプで増幅されてラッチされる。読取りモード時に最も長い時間がかかるのは行アドレスの入力からセンシングまでの動作であるが、既にｍビットが同時にセンシングされてラッチされていることから、ただ列アドレスのみを変えながらデータを読み取ると、アクセスタイムを大幅に減少させることができ、高速で動作することができる。言い換えれば、列アドレスに該当する列選択線を活性化してデータの読取りを行い、次いで別の列アドレスに該当する別のデータの読取りを行うことは、同じ行アドレスに対してｍビットのデータまで可能である。
【０１４６】
図５２は１つの行に１つの列のみが選択される時の波形である。
センスアンプの動作が完了してデータバスＤ＿ＢＵＳ＿０，Ｄ＿ＢＵＳ＿１，Ｄ＿ＢＵＳ＿２，Ｄ＿ＢＵＳ＿３にセンスアンプのデータが乗せられると、出力ラッチ信号ＬＥにハイパルスを加えて活性化させることにより、センスアンプのデータをラッチ部にラッチさせる。よって、センスアンプが不活性化されてもデータは続いて残る。
【０１４７】
図５３の入出力バス制御部の動作タイミングは、読取りモードにおいてセンスアンプの活性化時間を延長させた後、列アドレス信号Ｙ＿Ｔ＿０，Ｙ＿Ｔ＿１，Ｙ＿Ｔ＿２，Ｙ＿Ｔ＿３を順次的に活性化させることを示したものである。この際、行アドレスは１つと固定され、出力ラッチ信号ＬＥは続けて活性状態を維持している。
図５４の入出力バス制御部の動作タイミングは、読取りモードにおいてセンスアンプの活性化時間を延長させた後、列アドレス信号Ｙ＿Ｔ＿０，Ｙ＿Ｔ＿１，Ｙ＿Ｔ＿２，Ｙ＿Ｔ＿３を順次活性化させる際、出力ラッチ信号ＬＥはコアブロック６０１のラッチバッファ部に格納するに充分な時間の間にのみ活性化され、後続のデータを出力するまで活性化される。これにより、後続の列アドレス信号Ｙ＿Ｔ＿０，Ｙ＿Ｔ＿１，Ｙ＿Ｔ＿２，Ｙ＿Ｔ＿３を速く活性化させることができるとともに、列アクセス時間が速くなる。
【０１４８】
【発明の効果】
上記説明したように、本発明のＳＷＬ強誘電体メモリ装置及びその駆動回路においては以下のような効果がある。
プレートラインを別に構成することなく、スプリットワードラインを用いてセルプレート機能を果たすように強誘電体メモリ装置を構成するため、集積度を向上させることができる。さらに、データの読取り、書込動作で別のプレートライン内部信号を必要としないため、記憶素子としての効率性が向上する。
従来には、強誘電体膜の特性が完ぺきに確保されない状態で、１つの参照セルが約数百倍以上の多くのメインメモリの読取り動作に用いられるように構成されているため、参照セルがメインメモリセルよりも多く動作しなければならない。このため、参照セルの劣化特性が急激に悪くなって参照電圧が安定的でない。しかしながら、本発明は、参照セル及びそれに該当するメインメモリセルの割合を著しく低めたので、参照セルの劣化特性を防止することができる。
【０１４９】
通常、強誘電体メモリをイネーブルさせるための信号としてＣＳＢｐａｄ信号のみを用いたが、本発明ではＣＳＢ信号と共にＸ、Ｙ、Ｚ＿ＡＴＤ信号を用いる。これにより、ファスト列アクセスモードで動作させてチップアクセス速度及び性能を向上させる等、メモリ動作を効率よく運用できる。すなわち、アドレスの変化を大きくＸ、Ｚアドレスのみ変化する場合とＹアドレスのみ変化する場合とに分類して動作させ、ＣＳＢｐａｄ信号によってイネーブルされて未だ動作の未完状態であるとき、Ｘ、Ｙ、Ｚアドレスが入力されても動作を妨害しないようにする。
そして、Ｘ、Ｚアドレスのみ変化する場合、センスアンプにラッチされた有効データが無いため、ＣＳＢ信号のイネーブル時と同じ動作をＸ、Ｚ＿ＡＴＤ信号を用いて具現できる。Ｙアドレスのみが変化する場合、行アドレスに該当するスプリットワードラインＳＷＬ１，ＳＷＬ２が変わらないため、センスアンプに既ラッチされたデータを読み出すことができ、書込モードではＹ＿ＡＴＤ信号を用いて正常的に書込動作を行うことができる。
１つのデータバスにより複数の列データを入出力することができるため、行アドレスが同一である状態で列アドレスを交替して高速でデータをアクセスする高速列アクセス機能が可能である。
１つのデータバスにより複数の列データを入出力することができるため、チップのレイアウトの面積を減少させることができる。
センスアンプの出力を、別のいろいろのセルアレイブロックと共通されるデータバスへ直ちに出力することなく、コアブロック６０１を通過する。これにより、センスアンプ出力端の出力ローディングを減少させるため、入出力速度を向上させることができる。
【図面の簡単な説明】
【図１】 ａは一般的な強誘電体のヒステリシスループを示す特性図、ｂは一般的な強誘電体メモリの単位キャパシタ構成図。
【図２】 従来の１Ｔ／１Ｃの強誘電体メモリセルのアレイ構成図。
【図３】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図４】 従来の１Ｔ／１Ｃの強誘電体メモリセルの駆動回路構成図。
【図５】 従来の１Ｔ／１Ｃの強誘電体メモリセルの書込み動作を説明するためのタイミング図。
【図６】 従来の１Ｔ／１Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図７】 従来の２Ｔ／２Ｃの強誘電体メモリセルのアレイ構成図。
【図８】 従来の２Ｔ／２Ｃの強誘電体メモリセルの書込動作を説明するためのタイミング図。
【図９】 従来の２Ｔ／２Ｃの強誘電体メモリセルの読取り動作を説明するためのタイミング図。
【図１０】 本発明のＳＷＬ強誘電体メモリセルのアレイ構成ブロック図。
【図１１】 本発明の第１実施形態のＳＷＬ強誘電体メモリセルのアレイ回路構成図。
【図１２】 本発明の第２実施形態のＳＷＬ強誘電体メモリセルのアレイ回路構成図。
【図１３】 本発明のＳＷＬ強誘電体装置の駆動回路ブロック構成図。
【図１４】 本発明の第１実施形態のグローバル制御パルス発生部のブロック構成図。
【図１５】 本発明の第２実施形態のグローバル制御パルス発生部のブロック構成図。
【図１６】 本発明の第１実施形態のグローバル制御パルス発生部の動作タイミング図。
【図１７】 本発明の第２実施形態のグローバル制御パルス発生部の動作タイミング図。
【図１８】 本発明の第３実施形態のグローバル制御パルス発生部の動作タイミング図。
【図１９】 本発明の第４実施形態のグローバル制御パルス発生部の動作タイミング図。
【図２０】 図１１による本発明の第１実施形態のローカル制御パルス発生部の回路的構成図。
【図２１】 図１１による本発明の第１実施形態の列制御部の回路的構成図。
【図２２】 図１１による本発明の第１実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図２３】 図１１による本発明の第２実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図２４】 図１１による本発明の第３実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図２５】 図１１による本発明の第４実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図２６】 図１１によるＹアドレス変化時の書込モードでのローカル制御パルス発生部の動作タイミング図。
【図２７】 図１１によるＹアドレス変化時の読取りモードでのローカル制御パルス発生部の動作タイミング図。
【図２８】 図１１によるＸ、Ｙアドレス変化時の書込モードでのローカル制御パルス発生部の動作タイミング図。
【図２９】 図１１によるＸ、Ｙアドレス変化時の読取りモードでのローカル制御パルス発生部の動作タイミング図。
【図３０】 図１２による本発明の第２実施形態のローカル制御パルス発生部の回路的構成図。
【図３１】 図１２による本発明の第１実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図３２】 図１２による本発明の第２実施形態のセンスアンプ及び入出力制御部の回路的構成図。
【図３３】 図３０によるＹアドレス変化時の書込モードでのローカル制御パルス発生部の動作タイミング図。
【図３４】 図３０によるＹアドレス変化時の読取りモードでのローカル制御パルス発生部の動作タイミング図。
【図３５】 図３０によるＸ、Ｚアドレス変化時の書込モードでのローカル制御パルス発生部の動作タイミング図。
【図３６】 図３０によるＸ、Ｚアドレス変化時の読取りモードでのローカル制御パルス発生部の動作タイミング図。
【図３７】 本発明のＳＷＬ強誘電体メモリ装置の入出力別のアレイブロック構成図。
【図３８】 本発明の第１実施形態のＳＷＬ強誘電体メモリ装置のセンスアンプブロック構成図。
【図３９】 本発明の第２実施形態のＳＷＬ強誘電体メモリ装置のセンスアンプブロック構成図。
【図４０】 本発明の第３実施形態のＳＷＬ強誘電体メモリ装置のセンスアンプブロック構成図。
【図４１】 本発明の第４実施形態のＳＷＬ強誘電体メモリ装置のセンスアンプブロック構成図。
【図４２】 本発明の第１実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４３】 本発明の第２実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４４】 本発明の第３実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４５】 本発明の第４実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４６】 本発明の第５実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４７】 本発明の第６実施形態のＳＷＬ強誘電体メモリ装置の入出力バス制御部の回路構成図。
【図４８】 本発明の第１実施形態のデータバス構成図。
【図４９】 本発明の第２実施形態のデータバス構成図。
【図５０】 本発明の第３実施形態のデータバス構成図。
【図５１】 本発明の第４実施形態のデータバス構成図。
【図５２】 本発明の第１実施形態の入出力バス制御部の動作タイミング図。
【図５３】 本発明の第２実施形態の入出力バス制御部の動作タイミング図。
【図５４】 本発明の第３実施形態の入出力バス制御部の動作タイミング図。
【符号の説明】
１１ Ｘアドレスバッファ部
１２ Ｘプレデコーダ部
１３ Ｚアドレスバッファ部
１４ Ｚプレデコーダ部
１５ Ｘ、Ｚ＿ＡＴＤ発生部
１６ グローバル制御パルス発生部
１７ Ｙアドレスバッファ部
１８ Ｙプレデコーダ部
１９ Ｙ＿ＡＴＤ発生部
２０ ローカル制御パルス発生部
２１ 最終Ｘデコーダ部
２２ ＷＳＬドライバー
２３ ＳＷＬセルアレイ部
２４ 列制御部
２５ センスアンプ及び入出力制御部
２６ 入出力バス制御部
３１ 入力バッファ部
３２ 低電圧動作及びノイズ防止部
３３ 第１コントローラ
３４ 第２コントローラ
３５ 第３コントローラ
３６ 第４コントローラ
１００−１０２ 論理回路部
２００−２０２ 制御パルス発生部
２０３−２０４ 演算部
８５ａ、２１０、２２０、２６０、２７０ センスアンプ
８５ｂ、２１１、２２１、２６１ イクオライザ
３０１ センスアンプブロック
１３１ａ−１３１ｆ，２１２−２１７，２６２−２６７ 伝送ゲート
２１８−２１９，２２８−２２９，２６８−２６９，２７８−２７９ ビットラインレベル調整部
３００ ＷＳＬドライバー
３０２ センスアンプ部
３０３，３０５−３０９，３１１−３１２ スイッチング部
３０４、３１０ バッファ部
４００ セルアレイブロック
４０１ メインセルサブブロック
４０２ 参照セルサブブロック
５００ コア部
５０１ メインセルビットライン制御ブロック
５０２ 参照セルビットライン制御ブロック

Claims (8)

1. 平行に配置され１アドレスでアクセスされる第１スプリットワードラインと第２スプリットワードラインからなる２本のラインを一対としたスプリットワードラインと、
   前記一対のスプリットワードラインの第１スプリットワードラインにゲート電極が連結された第１トランジスタとその第１トランジスタのドレイン電極と第２スプリットワードラインとの間に連結された第１キャパシタとからなる誘電体メモリセルと、第２スプリットワードラインにゲート電極が連結された第２トランジスタと、その第２トランジスタのドレイン電極と第１スプリットワードラインとの間に連結される第２キャパシタとから構成される他の誘電体メモリセルの２つの誘電体メモリセルからなる単位セルと；
   前記スプリットワードラインと直交する方向に配列され、前記一対のスプリットワードラインの間に接続された前記誘電体メモリセルが接続される複数本のビットラインと;
   前記一対のスプリットワードラインと前記ビットラインとに接続された強誘電体メモリセルをそれぞれが複数含む複数のセルアレイ部と;
   前記複数のセルアレイ部の２つが一対として配置され、その一対のセルアレイ部の間に配置された、前記各スプリットワードラインを駆動するスプリットワードラインドライバーと;
   前記セルアレイ部の各ビットラインのデータをセンシングするための複数のセンスアンプブロックと、
   前記各センスアンプブロックのデータを出力し、記録しようとするデータを入力するために各センスアンプブロックとデータバスをインタフェースさせる入出力バス制御部とを含むことを特徴とするスプリットワードライン強誘電体メモリー装置。
2. 前記入出力バス制御部は、
   ラッチイネーブル信号（ＬＥ）に基づいて前記各センスアンプブロックのデータ端（Ｄ＿）及びデータバー端（ＤＢ＿）並びそのいずれかから出力されるデータをそれぞれスイッチングする複数の第１スイッチング部と、
   前記各第１スイッチング部から出力されるデータをバッファリングする複数のバッファ部と、
   前記ラッチイネーブル信号（ＬＥ）に基づいて前記各々のバッファ部でバッファリングされたデータをフィードバックして前記バッファ部に格納する複数の第２スイッチング部と、
   書込／読取り信号（ＷＲＳ）に基づいて前記各第２スイッチング部及びバッファ部により格納されたデータを最終的に外部のデータバス（Ｄｉｎｏｕｔ＿ＢＵＳ）又は／及びデータバーバス（ＤＢｉｎｏｕｔ＿ＢＵＳ）へ出力する複数の第３スイッチング部と、
   前記書込／読取り信号（ＷＲＳ）に基づいて前記外部のデータバス（Ｄｉｎｏｕｔ＿ＢＵＳ）又は／及びデータバーバス（ＤＢｉｎｏｕｔ＿ＢＵＳ）からのデータを前記各センスアンプブロックのデータ端（Ｄ＿）及びデータバー端（ＤＢ＿）に入力する複数の第４スイッチング部と
   から構成されることを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
3. 前記入出力バス制御部は、
   書込イネーブル信号（ＷＥ）に基づいて外部のデータバス（Ｄｉｎ＿ＢＵＳ）又は／及びデータバーバス（ＤＢｉｎ＿ＢＵＳ）からのデータを前記各センスアンプブロックのデータ端（Ｄ＿）又は／及びデータバー端（ＤＢ＿）に入力する複数の第５スイッチング部と、
   ラッチイネーブル信号（ＬＥ）に基づいて前記各センスアンプブロックのデータ端（Ｄ＿）又は／及びデータバー端（ＤＢ＿）のデータをそれぞれ出力する複数の第６スイッチング部と、
   前記各第６スイッチング部から出力されるデータをバッファリングする複数のバッファ部と、
   前記ラッチイネーブル信号（ＬＥ）に基づいて前記各バッファ部でバッファリングされたデータをフィードバックして前記バッファ部に格納する複数の第７スイッチング部と、
   出力イネーブル信号（ＯＥ）に基づいて前記各第７スイッチング部及びバッファ部により格納されたデータを最終的に外部のデータバス（Ｄｏｕｔ＿ＢＵＳ）及びデータバーバス（ＤＢ＿ＢＵＳ）並びにそのいずれかへそれぞれ出力する複数の第８スイッチング部と、
   から構成されることを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
4. 前記入出力バス制御部は、
   書込イネーブル信号（ＷＥ）に基づいて外部のデータバス（Ｄｉｎ＿ＢＵＳ）及びデータバーバス（ＤＢ＿ＢＵＳ）並びにそのいずれかからのデータを前記センスアンプブロックのデータ端（Ｄ＿）及びデータバー端（ＤＢ＿）並びにそのいずれかに入力する複数の第９スイッチング部と、
   出力イネーブル信号（ＯＥ）に基づいて前記各センスアンプブロックのデータ端（Ｄ＿）及びデータバー端（ＤＢ＿）並びにそのいずれかから出力されるデータを最終的に外部のデータバス（Ｄｏｕｔ＿ＢＵＳ）及びデータバーバス（ＤＢ＿ＢＵＳ）並びにそのいずれかへそれぞれ出力する複数の第１０スイッチング部と、
   から構成されることを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
5. セルアレイ部がｍ個のセルアレイブロックから構成され、各セルアレイブロックはｎ個のセンスアンプブロックがデータを入出力するように構成される場合、データラインは、各セルアレイブロックの同じ番目のセンスアンプブロックに共通の一本のデータラインがデータを伝送するようにｎ個構成されることを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
6. 前記入出力バス制御部は、センスアンプの動作が完了して各データバスにセンスアンプのデータが乗せられると、ラッチイネーブル信号（ＬＥ）によってセンスアンプが不活性化されてもデータをラッチしていることを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
7. 前記第１ないし第４スイチング部それぞれは、トランスミッションゲートを含むことを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。
8. 前記バッファー部は、２以上の偶数個のインバーターで構成されたことを特徴とする請求項１記載のスプリットワードライン強誘電体メモリ装置。

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