JP4926129B2 - メモリ用の評価回路 - Google Patents

Description

本発明は、ＳＲＡＭ（Static Random Access Memory）の制御方法、装置に関し、特に新規な回路技術を用いることによるＳＲＡＭの電力消費の低減に関する。

図１、図２を参照する。ＳＲＡＭメモリセルは、セルの両サイドに相補的なロー電圧とハイ電圧を形成してデータを保持する。ＳＲＡＭは、ＤＲＡＭ（Dynamic Random Access Memory）と異なり、セルに対して電力が供給される限りデータを維持する。一方ＤＲＡＭのメモリセルは、記憶したデータ内容を用いて周期的にリフレッシュされる。ＳＲＡＭセルは、ＳＲＡＭメモリのビットライン（ＢＬＴ）に関連づけられる”真”ノード（true）と、ＳＲＡＭメモリの相補ビットライン（ＢＬＣ）に関連づけられる相補ノードを有する。真ノードがハイ電圧として読み出されるとき、そのＳＲＡＭメモリセルの値はデジタルの”１”である。真ノードがロー電圧として読み出されるとき、そのメモリセルの値はデジタルの”０”となる。

書き込み、読み出しサイクルの間、データがあるメモリセルに書き込まれる前に、従来のＳＲＡＭシステムは、あるビットラインと相補ビットラインを、ＳＲＡＭの電源電圧Ｖｄｄで駆動するためのプリチャージ（Ｐｒｅ−ｃｈａｒｇｅ）回路を利用する。実際にＳＲＡＭセルにデータが書き込まれる期間、書き込みバッファは、ビットラインおよび相補ビットラインを駆動する。読み出し動作中、ＳＲＡＭメモリセルの能動素子それ自体が、ビットラインＢＬＴを駆動し、いわゆる評価回路を用いてセンスされ、その結果そのセルに記憶されたデータビットの値が判定される。

ビットラインを介してメモリセルの内容にアクセス（または評価）するための従来の回路は、記憶されたデータをグローバルビットライン（ＧＢＬ）にミラーリングする組み合わせ論理回路および／またはトランジスタ回路を含む。従来の評価回路はグローバルビットラインＧＢＬを充電する部分１２０と、各ビットラインＢＬＴをグローバルビットラインＧＢＬに接続するための部分１１０とを含む。したがって従来の評価回路はワードラインごとに、複数のインタフェース部（各インタフェース部は１本のワードラインの各ビットラインに対応する）と単一の充電部を含む。

図２を参照する。評価回路と同様にビットラインＢＬＴおよび相補ビットラインＢＬＣを扱う従来の回路は、論理値”１”（ハイ電圧）が記憶するされたメモリセルからの読み出し動作中に、相補ビットラインＢＬＣの電位が電源電圧Ｖｄｄより下にドロップする（破線）。このときグローバルビットラインＧＢＬはハイ電圧のままである。したがって電力消費（特に一連の”１を読み出す”サイクルにおける）は顕著となる。

電力消費の問題は、クロック信号の周波数が増加し、ＳＲＡＭのサイズが増大するとともにさらに悪化する。これは、設計の最終目標のメモリの性能が高くなればなるほど、ますます問題となる。

本発明は係る課題に鑑みてなされたものであり、その目的はクロック周波数の増加、ＳＲＡＭメモリのサイズの増大にともなう消費電力の増大を解決するためのＳＲＡＭメモリセルの新たな制御手法の提供にある。

本発明のある態様によれば、２つのワードラインに対するゲート信号が提供される。一方はビットラインＢＬＴバスに関連づけられる直列トランジスタを制御する”読み出し・書き込み”ワードライン（ＲＷＷＬ）であり、もう一方は相補ビットラインＢＬＣバスに関連づけられる直列トランジスタを制御する”書き込み”ワードライン（ＷＷＬ）である。読み出し・書き込みワードラインＲＷＷＬは読み出し動作または書き込み動作に際してアクティブとなるが、書き込みワードラインＷＷＬは書き込み動作に際してのみアクティブとなる。理想的なケース（つまりプリチャージ回路、書き込みドライバ、評価回路などが無負荷状態）では、データ１の読み出し動作中に相補ビットラインＢＬＣはスイングしない。本発明は、相補ビットラインＢＬＣバスが理想的な状態ではない状況であってもデータ１の読み出し動作による消費電力を改善するプリチャージ回路、書き込みドライバ回路および評価回路に関するいくつかの手段の提供を目的とする。

本発明のある態様に係る方法および装置は、真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）を介して、ＳＲＡＭメモリセルのアンチパラレル記憶回路にデータを書き込み、またはそれからデータを読み出し、アンチパラレル記憶回路からの論理値の読み出し動作中、相補ビットライン（ＢＬＣ）をプリチャージレベルから実質的にドロップさせないことを特徴とする。

本発明の別の態様において、ＳＲＡＭメモリセルは、ハイレベルまたはローレベルの論理値を真ノードと相補ノード間に保持するよう構成されたアンチパラレル記憶回路と；ＳＲＡＭセルの真ノードと真ビットライン（ＢＬＴ）の間に設けられた少なくともひとつの第１トランジスタと；相補ノードと相補ビットライン（ＢＬＣ）の間に設けられた少なくともひとつの第２トランジスタと；を備える。第１、第２トランジスタは別々の信号によって制御される。
第２トランジスタは、アンチパラレル記憶回路に対する論理値の書き込み動作中にのみ第２トランジスタをオンする書き込みワードライン（ＷＷＬ）によって制御されてもよい。
第１トランジスタは、アンチパラレル記憶回路に対する論理値の書き込み動作中、またはそれからの論理値の読み出し動作中に、第１トランジスタをオンする読み出し・書き込みワードライン（ＲＷＷＬ）によって制御されてもよい。

別々の信号は、アンチパラレル記憶回路からの論理値の読み出し動作中、相補ビットライン（ＢＬＣ）がプリチャージレベルから実質的にドロップしないように、第１、第２トランジスタを制御してもよい。

本発明の別の態様はＳＲＡＭ（Static Random Access Memory）メモリシステムに関する。ＳＲＡＭメモリシステムは、行（ワードライン）および列（ビットライン）のアレイ状に配置された複数のメモリセルと；メモリセルごとに設けられ、ハイレベルまたはローレベルの論理値を真ノードと相補ノード間に保持するよう構成されたアンチパラレル記憶回路と；一組の第１トランジスタであって、各第１トランジスタは対応するＳＲＡＭセルの真ノードと真ビットライン（ＢＬＴ）の間に設けられている一組の第１トランジスタと；一組の第２トランジスタであって、各第２トランジスタは対応するＳＲＡＭセルの相補ノードと相補ビットライン（ＢＬＣ）の間に設けられている一組の第２トランジスタと；を備える。一組の第１トランジスタ、第２トランジスタは別々の信号によって制御される。
別々の信号は、アンチパラレル記憶回路からの論理値の読み出し動作中、対応するメモリセルの相補ビットライン（ＢＬＣ）がプリチャージレベルから実質的にドロップしないように、一組の第１、第２トランジスタを制御してもよい。

本発明の別の態様もＳＲＡＭ（Static Random Access Memory）メモリシステムに関する。ＳＲＡＭメモリシステムは、行（ワードライン）および列（ビットライン）のアレイ状に配置された複数のメモリセルと；メモリセルごとに設けられ、ハイレベルまたはローレベルの論理値を真ノードと相補ノード間に保持するよう構成されており、真ノードと相補ノードはそれぞれ、新ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）から信号を受け、またはそれらに対して信号を供給するよう構成されるアンチパラレル記憶回路と；複数の評価回路であって、各評価回路が少なくとも、関連づけられたメモリセルまたはメモリセルのグループに対するプリチャージ機能、ライトドライバ、およびフィードバック機能を提供するよう構成された複数の評価回路と；を備える。少なくともひとつの評価回路は、アンチパラレル記憶回路からの論理値の読み出し動作中、関連づけられたメモリセルの相補ビットライン（ＢＬＣ）がプリチャージレベルから実質的にドロップしないように動作する。

評価回路は、アンチパラレル記憶回路からの論理値の読み出し動作中、関連づけられたメモリセルの相補ビットライン（ＢＬＣ）をフローティング状態としてもよい。たとえば評価回路は、相補ビットライン（ＢＬＣ）を、電源電位Ｖｄｄと接地電位Ｖｓｓの間でフローティング状態としてもよい。フローティング状態における電位（フローティング電位）は、電源電位Ｖｄｄと前記接地電位Ｖｓｓの略中点であってもよいし、電源電位Ｖｄｄより低いしきい値レベル付近であってもよい。

評価回路は、電源電位Ｖｄｄと相補ビットライン（ＢＬＣ）の間に設けられた少なくともひとつの第１トランジスタと；相補ビットライン（ＢＬＣ）と接地電位Ｖｓｓの間に設けられたＮＭＯＳ型の少なくともひとつの第２トランジスタと；を備えてもよい。第１トランジスタは、アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルと反対であることを示す書き込み相補信号ＷＣの反転信号ＷＣにより制御され、第２トランジスタは、アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルであることを示す書き込み真信号により制御されてもよい。

第１、第２トランジスタは、アンチパラレル記憶回路からの論理値の読み出し動作中、関連づけられたメモリセルの前記相補ビットライン（ＢＬＣ）をフローティング状態としてもよい。第１トランジスタはＰＭＯＳ型トランジスタであってもよく、フローティング電位は、電源電位Ｖｄｄと接地電位Ｖｓｓの略中点であってもよい。
評価回路はさらに、電源電位Ｖｄｄとビットライン（ＢＬＴ）の間に設けられたＰＭＯＳ型の第３トランジスタと、ビットライン（ＢＬＴ）と書き込み相補信号ＷＣのラインの間に設けられたＮＭＯＳ型の第４トランジスタと、を備えてもよい。第３、第４トランジスタはプリチャージ状態を示す信号によって制御されてもよい。

ある態様において、第１トランジスタはＮＭＯＳ型トランジスタであり、フローティング電位は、電源電位Ｖｄｄより低い第１トランジスタの電圧しきい値レベル付近であってもよい。
評価回路は、電源電位Ｖｄｄとビットライン（ＢＬＴ）の間に設けられたＰＭＯＳ型の第３トランジスタと、ビットライン（ＢＬＴ）と接地電位Ｖｓｓの間に、第５トランジスタと直列に設けられたＮＭＯＳ型の第４トランジスタと、をさらに備えてもよい。第３、第４トランジスタはプリチャージ状態を示す信号によって制御され、第５トランジスタは書き込み相補信号ＷＣにより制御されてもよい。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によると、クロック周波数の増加やＳＲＡＭメモリのサイズの増大にともなう消費電力の増大を解決するためのＳＲＡＭメモリセルの新たな制御手法が提供される。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図３には、本発明の特徴のひとつまたはいくつかが具現化されたＳＲＡＭメモリシステム１００が示される。説明の簡潔化、明確化を目的として、図３のブロック図はＳＲＡＭメモリシステム１００を説明するために参照し、記述されるが、説明は同等の方法のさまざまな側面にも容易に適用されることが理解される。

ＳＲＡＭメモリシステム１００は、行と列のアレイ状に配置された複数のＳＲＡＭメモリセル１０２Ａ−Ｎを含む。一般的にアレイの各行 のワード（たとえば１２８ビット幅）を表し、アレイの各列はデータの各ワード内のあるビットの一部を表す。従来のシステムとは異なり、ＳＲＡＭメモリシステム１００の各ワードは、ビットライン（ＢＬＣおよびＢＬＴ）に加えて、各ワードに関連づけられた２つのワードラインＲＷＷＬおよびＷＷＬの一方および／または他方をアクティブとすることによりアクセスされる。ＢＬＴは、ある列、たとえば列Ｃ３の”真”ビットラインであり、ＢＬＣは相補ビットラインである。真ノード（あるいは真ビットライン）がハイ電圧として読み出されるとき、アクセスされたＳＲＡＭメモリセル１０２の値はデジタル値の１となる。真ノードがロー電圧として読み出されるとき、そのＳＲＡＭメモリセル１０２の値はデジタル値の０となる。

図３には示されないが、当業者であればＳＲＡＭメモリシステム１００には、読み出し、書き込み、プリチャージ回路、書き込みバッファ（ドライバ）、フィードバック回路およびセンスアンプのコンポーネント等をはじめとする部材が設けられることが理解される（これらの回路の実施の形態については後述する）。

インタフェース回路１１０は、たとえば読み出し動作中に接地電位に対するのビットラインＢＬＴの電位をセンスすることにより、ビットラインＢＬＴの論理状態を決定するために設けられる。読み出し、書き込み動作中、ビットラインＢＬＴ、相補ビットラインＢＬＣはプリチャージされ、そしてＳＲＡＭメモリセル１０２の能動素子がビットラインＢＬＴを、言い換えればインタフェース回路１１０を駆動する。図示される回路の場合、インタフェース回路１１０は、ＳＲＡＭメモリシステム１００の第３列（Ｃ３）のグローバルビットラインＧＢＬに論理値を書き込むために高い駆動能力を有している。グローバルビットライン（図示される回路の場合、第３列Ｃ３のＧＢＬ）をクロック信号（ｄｅｌｌｃｌｋ）に応じてプリチャージ論理レベルに駆動するためにプリチャージ回路１２０が設けられる。クロック信号はシステムクロックから得られよう。

図４、図５を参照して、ＳＲＡＭメモリシステム１００に好適に利用可能なＳＲＡＭメモリセル１０２の詳細な構成を説明する。ＳＲＡＭメモリセル１０２は逆平行（anti-parallel）に配置されたインバータ（またはゲート）のペアを含む。アンチパラレルインバータは、記憶ノードＡ、ＢがビットラインＢＬＴおよび相補ビットラインＢＬＣにそれぞれ対応づけられるように接続された複数のＦＥＴ（Field Effect Transistor）を用いて構成される。説明のために、ノードＡを”真”ノード、ノードＢを相補ノードとし、それぞれがＮＭＯＳトランジスタＴＲ２、ＴＲ３を介して真ビットラインＢＬＴおよび相補ビットラインＢＬＣに接続されるものとする。トランジスタＴＲ２、ＴＲ３としてＮＭＯＳを用いることは好ましい形態のひとつであって、本発明の実施の形態から逸脱しない限りにおいて、その他の技術を用いてもよい。

ＮＭＯＳトランジスタＴＲ２、ＴＲ３は、別々のワードライン信号ＷＷＬ、ＲＷＷＬによって制御される。ワードラインＷＷＬ、ＲＷＷＬは、１ワード分のデータを記憶するための複数のＳＲＡＭメモリセルをアクティブとするためにも利用されるものである。以下にさらなる詳細を説明するように、ワードラインＲＷＷＬは書き込み動作中および読み出し動作中の両方でアクティブとなるのに対し、ワードラインＷＷＬは書き込み動作中にのみアクティブとなる。ＳＲＡＭメモリセル１０２は電源電圧ＶｄｄとＶｓｓ（または電位）の間に直列に設けられたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。真ノードＡはＰＭＯＳおよびＮＭＯＳトランジスタの共通接続点に位置している。ＰＭＯＳおよびＮＭＯＳトランジスタの第２のセットは、相補ノードＢを形成するために接続される。この具体的な回路トポロジーおよび実装は本発明の実施の形態を具現化するために好適であるが、当業者であれば本明細書に照らして本発明の範囲内にその他の実現手段が存在することが理解されよう。

図５のタイミング信号を参照する。ワードラインＷＷＬ、ＲＷＷＬを介したＮＭＯＳトランジスタをそれぞれオンし、ビットラインＢＬＴおよび相補ビットラインＢＬＣの間に電位を生じさせると、ＳＲＡＭメモリセル１０２に対して１ビットのデータが書き込まれる（Ｗｒｉｔｅ１、Ｗｒｉｔｅ０）。ビットラインＢＬＴおよび相補ビットラインＢＬＣの間の電位は後述する書き込みドライバを介して生成される。真ノードＡに高電位（たとえば電源電圧Ｖｄｄ）が、相補ノードＢにそれより低い電位（たとえば接地電位）が生じた状態は論理ハイレベルあるいはデジタル値１と解釈される（Ｗｒｉｔｅ１）。反対に真ノードＡに低電位が、相補ノードＢに高電位が生じた状態は論理ローレベルあるいはデジタル値０と解釈される（Ｗｒｉｔｅ０）。読み出しおよび書き込みのプリチャージ回路（不図示）はＳＲＡＭメモリセル１０２に対する読み出し動作あるいは書き込み動作に先立ち、ビットラインＢＬＴおよび相補ビットラインＢＬＣをある電位に駆動する。

ハイレベルをＳＲＡＭメモリセル１０２に書き込む動作中（Ｗｒｉｔｅ１）、ビットラインＢＬＴは電源電圧Ｖｄｄに、相補ビットラインＢＬＣはＶｓｓ（たとえば接地電位）に駆動される。この状態において、真ノードＡに関連づけられるＰＭＯＳトランジスタがオンし、真ノードＡに関連づけられるＮＭＯＳトランジスタがオフするとともに、相補ノードＢに関連づけられるＰＭＯＳトランジスタがオフし、相補ノードＢに関連づけられるＮＭＯＳトランジスタがオンする。したがって真ノードＡは実質的に電源電位Ｖｄｄとなり、相補ノードＢは実質的に電源電圧Ｖｓｓ（あるいは接地電位）となる。

当業者はＳＲＡＭメモリセル１０２にローレベルを書き込む際（Ｗｒｉｔｅ０）に、反対の状態が実現されることが理解できよう。Ｗｒｉｔｅ０動作では、ビットラインＢＬＴおよび相補ビットラインＢＬＣの駆動電圧は、（Ｗｒｉｔｅ１動作と比較して）反対となる。ビットラインＢＬＴは電源電圧Ｖｓｓに駆動され、相補ビットラインＢＬＣは電源電圧Ｖｄｄに駆動される。この状態では、真ノードＡに関連づけられるＰＭＯＳトランジスタがオフし、真ノードＡに関連づけられるＮＭＯＳトランジスタがオンするとともに、相補ノードＢに関連づけられるＰＭＯＳトランジスタがオンし、相補ノードＢに関連づけられるＮＭＯＳトランジスタがオフする。したがって真ノードＡは実質的に電源電位Ｖｓｓとなり、相補ノードＢは実質的に電源電圧Ｖｄｄとなる。

ＳＲＡＭメモリセル１０２にローレベルが記憶された状態での読み出し動作中（Ｒｅａｄ０）、ワードラインＲＷＷＬがハイレベルとなるのに先立ち、ビットラインＢＬＴおよび相補ビットラインＢＬＣは電源電圧Ｖｄｄにプリチャージされる。ワードラインＲＷＷＬがハイレベルとなり、ワードラインＷＷＬがローレベルを維持すると、真ノードＡに関連づけられるトランジスタＴＲ２がオンとなり、相補ノードＢに対応づけられるトランジスタＴＲ３がオフし続ける。したがってノードＡ−Ｂ間の電位によりビットラインＢＬＴが電源電圧Ｖｓｓ（たとえば接地電位）に駆動される。

ＳＲＡＭメモリセル１０２にハイレベルが記憶された状態での読み出し動作中（Ｒｅａｄ１）、ワードラインＲＷＷＬがハイレベルとなるのに先立ち、ビットラインＢＬＴおよび相補ビットラインＢＬＣは電源電圧Ｖｄｄにプリチャージされる。ワードラインＲＷＷＬがハイレベルとなり、ワードラインＷＷＬがローレベルを維持すると、トランジスタＴＲ２がオンとなり、トランジスタＴＲ３がオフし続ける。したがってノードＡ−Ｂ間の電位によりビットラインＢＬＴがプリチャージ電位Ｖｄｄと同じレベルであるハイレベルに駆動される。ワードラインＷＷＬがローレベルを維持しトランジスタＴＲ３がオフし続けるため、相補ビットラインＢＬＣは電源電圧Ｖｄｄより下にドロップしない。したがって消費電力が低減され、節電が達成される。

図６には、本発明の実施の形態に係るＳＲＡＭメモリシステム１００の詳細な回路図およびブロック図が示される。ＳＲＡＭメモリセル１０２の回路の詳細は、説明の簡潔化、明確化を目的として省略されている。フィードバック回路、プリチャージ回路および書き込みドライバ回路が複数のＮＭＯＳおよびＰＭＯＳを用いてより詳細に示されている。Ｒｅａｄ０、Ｒｅａｄ１の動作中、評価回路は相補ビットラインＢＬＣをフローティング状態（ＶｄｄでもＶｓｓでもない状態）とする。本実施の形態において、フローティング電位はＶｄｄとＶｓｓの略中点である。これによりリードサイクルの間、相補ビットラインＢＬＣがスイングするのを好適に防止でき、その結果電力消費を低減できる。

実施の形態に係る評価回路は、ＰＭＯＳトランジスタＴＲ１０、ＮＭＯＳトランジスタＴＲ１２、ＰＭＯＳトランジスタＴＲ１４、ＮＭＯＳトランジスタＴＲ１２トランジスタＴＲ１６を含む。トランジスタＴＲ１０は電源電圧Ｖｄｄと相補ビットラインＢＬＣの間を接続し、トランジスタＴＲ１２は相補ビットラインＢＬＣと電源電圧Ｖｓｓの間（この場合接地電位）を接続する。トランジスタＴＲ１２が書き込み真信号ＷＴによって制御（ゲーティング）されるのに対して、トランジスタＴＲ１０はＷＣ−ｂａｒ信号（反転された書き込み相補信号ＷＣ）によって制御される。書き込み相補信号ＷＣは書き込まれるデータがプリチャージ論理レベルと反対であることを示す。ＷＣ信号およびＷＴ信号はＳＲＡＭメモリシステム１００が搭載されるシステムにおいて生成され、それらはローレベルまたはローレベルのいずれが書き込まれるかを示す。トランジスタＴＲ１４は電源電圧ＶｄｄとビットラインＢＬＴの間を接続し、トランジスタＴＲ１６はビットラインＢＬＴとＷＣ−ｂａｒラインの間を接続する。トランジスタＴＲ１４はプリチャージ信号（ｐｃｈｇ１）によって制御される。トランジスタＴＲ１６はＭＯＳインバータ回路を介して、ＷＣ信号（ＷＣ−ｂａｒ信号の反転信号）によって制御される。
実施の形態に係る評価回路は、ＰＭＯＳトランジスタＴＲ１０、ＮＭＯＳトランジスタＴＲ１２、ＰＭＯＳトランジスタＴＲ１４、ＮＭＯＳトランジスタＴＲ１２トランジスタＴＲ１６を含む。トランジスタＴＲ１０は電源電圧Ｖｄｄと相補ビットラインＢＬＣの間を接続し、トランジスタＴＲ１２は相補ビットラインＢＬＣと電源電圧Ｖｓｓの間（この場合接地電位）を接続する。トランジスタＴＲ１２が書き込み真信号ＷＴによって制御（ゲーティング）されるのに対して、トランジスタＴＲ１０はＷＣ−ｂａｒ信号（反転された書き込み相補信号ＷＣ）によって制御される。書き込み相補信号ＷＣは書き込まれるデータがプリチャージ論理レベルと反対であることを示す。ＷＣ信号およびＷＴ信号はＳＲＡＭメモリシステム１００が搭載されるシステムにおいて生成され、それらはローレベルまたはローレベルのいずれが書き込まれるかを示す。トランジスタＴＲ１４は電源電圧ＶｄｄとビットラインＢＬＴの間を接続し、トランジスタＴＲ１６はビットラインＢＬＴとＷＣ−ｂａｒラインの間を接続する。トランジスタＴＲ１４はプリチャージ信号（ｐｃｈｇ１）によって制御される。トランジスタＴＲ１６はＭＯＳインバータ回路を介して、ＷＣ信号（ＷＣ−ｂａｒ信号の反転信号）によって制御される。

図７を参照する。Ｒｅａｄ０の間、ＷＣラインおよびＷＴラインがいずれもローレベルとなる（ＷＣ−ｂａｒはハイレベルである）。したがってトランジスタＴＲ１０、ＴＲ１２はオフし、相補ビットラインＢＬＣはフローティング状態となる。Ｗｒｉｔｅ０の間、ＷＣラインはハイレベル、ＷＣ−ｂａｒラインはローレベル、ＷＴラインはローレベルとなる。したがってトランジスタＴＲ１０はオン、トランジスタＴＲ１２はオフし、相補ビットラインＢＬＣはハイレベル（電源電圧Ｖｄｄ）に駆動される。Ｒｅａｄ１の間、ＷＣライン、ＷＴラインは両方ともローレベル、ＷＣ−ｂａｒラインはハイレベルとなり、相補ビットラインＢＬＣはフローティング状態となる。Ｗｒｉｔｅ１の間、ＷＣラインはローレベル、ＷＣ−ｂａｒラインはハイレベル、ＷＴラインはハイレベルとなる。したがってトランジスタＴＲ１０はオフ、トランジスタＴＲ１２はオンし、相補ビットラインＢＬＣはローレベル（電源電圧Ｖｓｓ）に駆動される。

図８には本発明の実施の形態に係るＳＲＡＭメモリシステム１００の詳細な回路図およびブロック図が示される。ここでもＳＲＡＭメモリセル１０２の回路の詳細は、説明の簡潔化、明確化を目的として省略されている。本実施の形態では、フィードバック回路、プリチャージ回路および書き込みドライバ回路の別の回路構成が提供される。ここでも評価回路は複数のＮＭＯＳおよびＰＭＯＳを用いて構成され、Ｒｅａｄ０、Ｒｅａｄ１の動作中、評価回路は相補ビットラインＢＬＣをフローティング状態（ＶｄｄでもＶｓｓでもない状態）とする。本実施の形態において、フローティング電位はＮＭＯＳトランジスタのおおよそしきい値電圧（Ｖｔｈ）に設定される。これによりリード動作の間、相補ビットラインＢＬＣがスイングするのを防止でき、その結果電力消費を低減できる。

この実施の形態の評価回路は、ＮＭＯＳトランジスタＴＲ２０、ＮＭＯＳトランジスタＴＲ２２、ＰＭＯＳトランジスタＴＲ２４、ＮＭＯＳトランジスタＴＲ２６を含む。トランジスタＴＲ２０は電源電圧Ｖｄｄと相補ビットラインＢＬＣの間を接続し、トランジスタＴＲ２２は相補ビットラインＢＬＣと電源電圧Ｖｓｓの間（この場合接地電位）を接続する。トランジスタＴＲ２２が書き込み真信号ＷＴによって制御（ゲーティング）されるのに対して、トランジスタＴＲ２０は相補書き込み信号ＷＣによって制御される。トランジスタＴＲ２４は電源電圧ＶｄｄとビットラインＢＬＴの間を接続し、トランジスタＴＲ２６およびＴＲ２８は、ビットラインＢＬＴと接地電位の間を接続する。トランジスタＴＲ２８がＷＣ信号により制御されるのに対して、トランジスタＴＲ２４およびＴＲ２６はプリチャージ信号（ｐｃｈｇ１）によって制御される。

図９を参照する。Ｒｅａｄ０の間、ＷＣラインおよびＷＴラインがいずれもローレベルとなる。したがってトランジスタＴＲ２０、ＴＲ２２はオフし、相補ビットラインＢＬＣは電源電圧Ｖｄｄより低いしきい値電圧、具体的にはＮＭＯＳトランジスタＴＲ２０のしきい値電圧付近でフローティング状態となる。Ｗｒｉｔｅ０の間、ＷＣラインはハイレベル、ＷＴラインはローレベルとなる。したがってトランジスタＴＲ２０はオン、トランジスタＴＲ２２はオフし、相補ビットラインＢＬＣはハイレベル（略電源電圧Ｖｄｄ）に駆動される。これは実質的には電源電圧Ｖｄｄより低いあるしきい値電圧でもある。Ｒｅａｄ１の間、ＷＣライン、ＷＴラインは両方ともローレベルとなり、相補ビットラインＢＬＣはフローティング状態となる。Ｗｒｉｔｅ１の間、ＷＣラインはローレベル、ＷＴラインはハイレベルとなる。したがってトランジスタＴＲ２０はオフ、トランジスタＴＲ２２はオンし、相補ビットラインＢＬＣはローレベル（電源電圧Ｖｓｓ）に駆動される。

具体的な実施の形態にもとづき本発明を説明したが、これらの実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

従来のＳＲＡＭメモリセルおよび評価回路を示す図である。 図１のＳＲＡＭメモリセル内の信号のタイミングの関係を示す図である。 本発明の実施の形態に係るＳＲＡＭメモリシステムを示すブロック図である。 図１のあるいはその他のメモリシステムに好適に利用可能なＳＲＡＭメモリセルの詳細な回路図である。 図４のＳＲＡＭメモリセル内の信号のタイミングの関係を示す図である。 本発明の実施の形態に係るＳＲＡＭメモリに好適に利用可能なローカルな評価回路（フィードバック回路およびプリチャージ回路）を示すブロック図である。 図６のシステム内の信号のタイミングの関係を示す図である。 実施の形態に係るＳＲＡＭメモリに好適に利用可能な別のローカルな評価回路を示すブロック図である。 図８のシステム内の信号のタイミングの関係を示す図である。

符号の説明

ＢＬＴ…ビットライン、ＢＬＣ…相補ビットライン、ＲＷＷＬ…読み出し・書き込みワードライン、ＷＷＬ…書き込みワードライン、ＧＢＬ…グローバルビットライン、１００…ＳＲＡＭメモリシステム、１１０…インタフェース回路、１０２…ＳＲＡＭメモリセル、１２０…プリチャージ回路、ＴＲ１０…トランジスタ、ＴＲ１２…トランジスタ、ＴＲ１４…トランジスタ、ＴＲ１６…トランジスタ、ＴＲ２０…トランジスタ、ＴＲ２２…トランジスタ、ＴＲ２４…トランジスタ、ＴＲ２６…トランジスタ、ＴＲ２８…トランジスタ。

Claims (4)

1. ＳＲＡＭ（Static Random Access Memory）メモリシステムの関連づけられたメモリセルに対するプリチャージ機能、ライトドライバ、およびフィードバック機能を提供するよう構成された評価回路であって、前記メモリセルは、ハイレベルまたはローレベルの論理値を真ノードと相補ノード間に保持するよう構成されており、前記真ノードと前記相補ノードはそれぞれ、真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）から信号を受け、またはそれらに対して信号を供給するよう構成されるアンチパラレル記憶回路を含むものであり、
   前記評価回路は、
   電源電位Ｖｄｄと前記相補ビットライン（ＢＬＣ）の間に設けられた少なくともひとつの第１トランジスタと、
   前記相補ビットライン（ＢＬＣ）と接地電位Ｖｓｓの間に設けられたＮＭＯＳ型の少なくともひとつの第２トランジスタと、
   前記電源電位Ｖｄｄと前記ビットライン（ＢＬＴ）の間に設けられたＰＭＯＳ型の第３トランジスタと、
   前記ビットライン（ＢＬＴ）と反転された書き込み相補信号ＷＣ−ｂａｒのラインの間に設けられたＮＭＯＳ型の第４トランジスタと、
   を備え、
   前記第１トランジスタは、前記アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルと反対であることを示す書き込み相補信号ＷＣの反転信号ＷＣ−ｂａｒにより制御され、
   前記第２トランジスタは、前記アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルであることを示す書き込み真信号により制御され、
   前記第３トランジスタはプリチャージ状態を示す信号によって制御され、
   前記第４トランジスタは、反転された前記書き込み相補信号ＷＣ−ｂａｒの反転信号によって制御されることを特徴とする評価回路。
2. ＳＲＡＭ（Static Random Access Memory）メモリシステムの関連づけられたメモリセルに対するプリチャージ機能、ライトドライバ、およびフィードバック機能を提供するよう構成された評価回路であって、前記メモリセルは、ハイレベルまたはローレベルの論理値を真ノードと相補ノード間に保持するよう構成されており、前記真ノードと前記相補ノードはそれぞれ、真ビットライン（ＢＬＴ）および相補ビットライン（ＢＬＣ）から信号を受け、またはそれらに対して信号を供給するよう構成されるアンチパラレル記憶回路を含むものであり、
   前記評価回路は、
   電源電位Ｖｄｄと前記相補ビットライン（ＢＬＣ）の間に設けられた少なくともひとつの第１トランジスタと、
   前記相補ビットライン（ＢＬＣ）と接地電位Ｖｓｓの間に設けられたＮＭＯＳ型の少なくともひとつの第２トランジスタと、
   前記電源電位Ｖｄｄと前記ビットライン（ＢＬＴ）の間に設けられたＰＭＯＳ型の第３トランジスタと、
   前記ビットライン（ＢＬＴ）と前記接地電位Ｖｓｓの間に、第５トランジスタと直列に設けられたＮＭＯＳ型の第４トランジスタと、
   を備え、
   前記第１トランジスタは、前記アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルと反対であることを示す書き込み相補信号ＷＣの反転信号ＷＣ−ｂａｒにより制御され、
   前記第２トランジスタは、前記アンチパラレル記憶回路に書き込まれるデータがプリチャージ論理レベルであることを示す書き込み真信号により制御され、
   前記第３、第４トランジスタはプリチャージ状態を示す信号によって制御され、前記第５トランジスタは書き込み相補信号ＷＣにより制御されることを特徴とする評価回路。
3. 前記第１、第２トランジスタは、前記アンチパラレル記憶回路からの論理値の読み出し動作中、前記関連づけられたメモリセルの前記相補ビットライン（ＢＬＣ）をフローティング状態とすることを特徴とする請求項１または２に記載の評価回路。
4. 前記第１トランジスタはＰＭＯＳ型トランジスタであり、
   前記フローティング状態における電位は、前記電源電位Ｖｄｄと前記接地電位Ｖｓｓの略中点であることを特徴とする請求項３に記載の評価回路。

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