KR100697901B1 - 메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한 기록-데이터 비트 기록 방법 - Google Patents

메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한 기록-데이터 비트 기록 방법 Download PDF

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Abstract

집적 회로는 로우 전압과 하이 전압 중 어느 하나에 해당하는 데이터 비트를 저장하기 위한 메모리 셀을 포함한다. 메모리 소자는 데이터 비트를 저장하기 위해 데이터 노드에 결합되고, 데이터 비트의 반전 값을 저장하기 위해 반전 데이터 노드에 결합되어 있다. 메모리 셀의 액세스 포트는 데이터 라인에 결합된 제 1 단자를 구비하는 액세스 스위치, 데이터 노드에 결합된 제 2 단자, 액세스 스위치를 온 또는 오프로 스위칭하여 데이터 노드에 데이터 라인을 선택적으로 결합시키는 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 단자를 포함한다. 메모리 셀은 반전 데이터 노드에 결합된 제 1 단자를 구비한 프리셋 스위치, 로직-0 전압 소스에 결합된 제 2 단자, 프리셋 스위치를 온 또는 오프로 스위칭하여 반전 데이터 노드를 로직-0 전압 소스에 선택적으로 결합시키는 기록 프리셋 제어 신호를 제공하는 프리셋 제어 라인에 결합된 프리셋 제어 단자를 구비한다.

Description

메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한 기록-데이터 비트 기록 방법{ULTRA-LOW VOLTAGE STATIC RAM MEMORY CELL}
도 1은 종래 기술의 메모리 셀을 나타내는 회로도.
도 2는 도 1의 종래 기술의 메모리 셀과 같은 통상적인 메모리 셀을 이용하는 메모리 셀 시스템의 블록도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 초 저전압 SRAM 셀을 나타내는 회로도.
도 4는 본 발명의 일실시예에 따른 도 3의 SRAM 셀을 이용하는 메모리 셀 시스템을 도시하는 블록도.
도 5a 및 도 5b는 도 3a 및 도 3b의 SRAM 셀의 기록 및 판독 사이클을 나타내는 타이밍도.
도면의 주요 부분에 대한 부호의 설명
300 : 메모리 셀 X1, X2 : 인버터
D : 데이터 노드 DN : 반전 데이터 노드
MPRE : 내부 프리셋 트랜지스터 MGN: NMOS 트랜지스터
관련 출원에 대한 상호 참조
본 출원은 대리인 참조 번호 LEE4-2로서 1999년 4월 12일에 출원된 "MULTI-PORT MEMORY CELL WITH PRESET"라는 명칭의 공동 소유의 미국 특허 출원 제 09/291,158 호와 관련되어 있으며, 그 전체를 본 명세서에 참조로서 인용한다.
발명이 속하는 기술 분야
본 발명은 메모리 셀, 특히 초 저전압 동작 정적 RAM(SRAM) 메모리 셀에 관한 것이다.
종래 기술
컴퓨터 메모리 셀은 오늘날 널리 사용되고 있다. 예를 들어, 메모리 셀은 다양한 형태의 랜덤 액세스 메모리(RAM), 레지스터 및 기타 디바이스들로 이용될 수 있다. 각 메모리 셀은 1비트의 데이터 즉, 이진법의 0(로직 로우, 통상적으로 Vss 또는 접지) 또는 1(로직 하이, 통상적으로 VDD)을 저장한다. 새 데이터는 셀 내에 기록되고 저장된 데이터는 셀로부터 판독될 수 있다. 이와 같은 셀의 메모리 어레이에서 메모리 셀의 한 행은 통상적으로 바이트 또는 워드 등의 보다 큰 다중 비트 유닛의 저장 장치를 제공하는데 전형적으로 사용된다. 주어진 행은 한 개 또는 여러 개의 워드를 제공하는데 사용될 수 있다. 메모리 어레이는 다중 워드 저장을 제공하기 위해 다수의 행을 제공할 수 있다.
도 1을 참조하면, 종래의 메모리 셀(100)을 나타내는 회로도가 도시된다. 메모리 셀(100)은 통상적인 6-T(6-트랜지스터) SRAM 셀로서 플립-플롭(flip-flop) 또는 메모리 소자를 포함하고, 이러한 메모리 소자는 각각 2개의 트랜지스터(한 개의 NMOS 및 한 개의 PMOS 트랜지스터)로 구현될 수 있는 인버터(101, 102)를 포함한다. 플립-플롭은 데이터 노드(D) 및 반전 데이터 노드(DN)(data not의 약자, D의 반전값)를 구비한다. 데이터 노드(D)는 메모리 셀(100)에 저장된 데이터에 대응하여 1 또는 0을 저장한다.
셀(100)은 도 1에 도시한 데이터 액세스 포트와 같은 데이터 액세스 포트를 포함하는데, 이것은 프로세서 등과 같은 단일 외부 디바이스 또는 소자가 주어진 시간 내에 셀에 대해 비트를 기록하거나 판독할 수 있게 한다. 데이터 액세스 포트는 기록 액세스 포트 또는 판독 액세스 포트로서 사용될 수 있다. 셀(100)의 데이터 액세스 포트는 NMOS 액세스 트랜지스터(105, 106)를 포함하고, 추가하여 3개의 신호(BIT,
Figure 112005046916274-pat00001
및 WL(WordLine))를 위한 세 개의 입력 라인을 포함하는데, 이들은 프로세서와 같은 단일 외부 디바이스로부터/로 메모리 셀(100)로부터의 비트를 판독하거나 기록하기 위한 것이다. 메모리 셀의 어레이의 주어진 열의 메모리 셀은 통상적으로 187개의 동일한 데이터 액세스 포트를 공유한다. 도 2는 메모리 셀 시스템 또는 셀(100)과 같은 통상적인 SRAM 메모리 셀을 이용하는 어레이(200)의 블록도이다.
셀(100)은 말하자면 VDD = 3V의 전력 공급 전압에 의해 전력을 공급받을 수 있다. 트랜지스터(105, 106)와 같은 NMOS 트랜지스터는 대략 0.6V의 통상적인 임계값 강하(threshold drop)를 가진다. 액세스 트랜지스터(105)의 임계값 전압 때문에, 단일 입력 라인(BIT)에 대한 입력 신호가 충분히 강하지 못하여 1을 신속하게 기록하지 못하거나 또는 전혀 기록하지 못할 수도 있다. 예를 들어, 셀(100)이 사전에 0을 저장하여 데이터 노드(D)가 0V이고, 1이 입력 라인(BIT)에 의해서 셀에 기록된다면, 트랜지스터(105) 양단에서의 0.6V의 전압 강하에 기인하여, 라인(BIT) 상의 1(3V)은 노드(D)가 0V로부터 2.4V만 증가하게 한다. 노드(D)를 2.4V로 증가시키는 것은, 셀을 0 상태에서 1 상태로 빠르게 증가시키기에는 너무 낮은데, 왜냐하면 셀의 현재 0 상태를 극복하기에는 너무 느릴 수 있기 때문이다.
더욱 나쁜 것은, 1.2V와 같이 훨씬 낮은 공급 전압으로는, 노드(D)가 단지 0.6V까지만 증가되어, 노드(D)가 빠르게 상승되게 하기에는 충분치 않거나 상승이 불가능하다. 전압 공급이 작으면 작을수록, 데이터 액세스 포트의 액세스 트랜지스터의 전압 강하 때문에, 종래 기술로는 단일 입력 라인이 0 상태를 겹쳐쓰기(override)하여 1 상태를 기록할 수 없다.
따라서, 두 입력 라인, BIT 및
Figure 112005046916274-pat00002
는 통상적으로 셀(100)과 같은 메모리 셀 내에 BIT 라인에 의하여 제공되는 신호를 저장하는데 사용될 수 있다. 셀(100)에 값을 저장하기 위해서, 신호(WL)는 하이가 되고, BIT는 저장될 신호를 제공하는 한편,
Figure 112005046916274-pat00003
는 BIT 신호의 반전값을 제공한다. 이전의 메모리 상태로부터 D가 0이 되고, BIT가 셀(100)에 저장될 1(1.2V)을 전달하는 경우,
Figure 112005046916274-pat00004
는 0V이고 노드(DN) 또한 0인데, 왜냐하면
Figure 112005046916274-pat00005
가 0일 때 트랜지스터(106) 양단에는 어떠한 전압 강하도 존재하지 않기 때문이다. 인버터(102)의 입력에서 0 또는 낮은 신호는 인버터(102)가 노드(D)를 빠르게 1로 상승하게 한다. 따라서, 각 기록-액세스 포트는 트랜지스터(105, 106)와 같은 두 개의 액세스 트랜지스터를 필요로 하고 세 개의 입력 신호를 전달하는 네 개의 입력 라인을 더 필요로 한다. 기록 동작을 위해, BIT 신호는 셀에 기록하는 프로세서에 의해 제공된 데이터 신호로부터 도출된다.
Figure 112005046916274-pat00006
신호는 메모리 셀 어레이 외부의 인버터에 의해 제공된다. WL 신호는 프로세서로부터 어드레스 정보를 받는 메모리 제어 로직에 의하여 제공된다.
이와 유사하게, 데이터 액세스 포트는 판독 액세스 포트로서 사용될 수 있다. 이 경우에 액세스 트랜지스터(105, 106)는 판독 액세스 트랜지스터의 역할을 한다. 셀(100)의 상태 또는 비트를 판독하기 위해서, 각각의 BIT 및
Figure 112006083647503-pat00007
단자에 결합된 출력 라인이 사전 충전(precharged)되어야 한다. 그러면 판독 액세스 트랜지스터(105, 106)가 턴 온 되어 셀이 하이인지 로우인지에 따라서 셀이 두 개의 사전 충전된 라인 중 한 개를 방전(discharge)하도록 하게 한다. 라인이 방전될 때, 외부 회로는 이것을 감지하고 메모리 셀(100)이 그 안에 0 또는 1을 저장하고 있는지의 여부를 알려줄 수 있다.
동적 RAM(DRAM) 유형의 메모리 셀은 캐패시터와 트랜지스터를 포함한다. 캐패시터는 자주, 예를 들어 밀리초마다 한 번씩 재충전(recharged)되지 않으면 데이터를 손실하는 경향이 있다. 이런 재충전은 기타 유형의 RAM에 비교하여 DRAM의 성능을 저하시키는 경향이 있다. 정적 RAM(SRAM) 메모리 셀은 데이터를 보유하기 위해 계속적으로 재충전할 필요가 없는 캐패시터 안에 데이터를 저장한다. 따라서, SRAM은 계속적으로 재충전될 필요가 없기 때문에 DRAM 보다 성능이 더 우수하다. 예를 들어, SRAM에 대한 통상적인 액세스 시간은 DRAM에 대한 그것보다 세 배 내지 네 배 더 빠르다. SRAM은 종종 제 2의 캐시로 사용되는데, 이것은 DRAM과 CPU-기반 캐시 사이의 어떤 지점에서 SRAM의 속도가 떨어지기 때문이다.
SRAM 셀과 같은 메모리 셀을 매우 낮은 전압(때로는 초 저전압으로도 일컬어짐), 예를 들어 0.9V 이하의 전압에서 작동하게 하는 것이 바람직하다. 저 전압 동작 SRAM 셀을 달성하기 위한 종래의 시도는 낮은 Vt(임계 전압) 처리 및/또는 VERS 특수 감지 증폭기(vers specialized sense-amp)를 이용하는 것이다. 그러나 낮은 Vt 설계는 통상적으로 셀 안정성과 하위-임계 누설(sub-threshold leakage problems) 문제를 발생시킨다. 일반적으로, 특수 감지 증폭기는 한 기술에서 다른 기술로 쉽게 변형될 수 없는 고객 주문형 설계 회로(custom-designed circuit)이고, 보통 매우 엄격한 작동 조건을 요구한다. 따라서, SRAM 셀을 낮은 Vt 처리를 사용하지 않고 매우 낮은 전력 손실로, 고 전압(예를 들어 2.5V 이상의 전압)에서 작동되는 메모리 셀에서 달성되는 것과 유사한 판독-기록 액세스 시간을 가지고 초 저전압에서 작동하는 것이 바람직하다.
집적 회로는 로우 전압 및 하이 전압 중 어느 하나에 해당하는 하나의 데이터 비트를 저장하기 위한 메모리 셀을 포함한다. 메모리 셀은 데이터 비트를 저장하기 위해 데이터 노드에 결합되고, 데이터 비트의 반전 값을 저장하기 위해 반전 데이터 노드에 결합되어 있다. 메모리 셀의 액세스 포트는 데이터 라인(data line)에 결합된 제 1 단자, 상기 데이터 노드에 결합된 제 2 단자 및 액세스 스위치를 온(ON) 또는 오프(OFF)로 스위칭하여 데이터 노드에 데이터 라인을 선택적으로 결합하는 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 단자를 갖는 액세스 스위치를 포함한다. 메모리 셀은 반전 데이터 노드에 결합된 제 1 단자, 로직-0 전압 소스에 결합된 제 2 단자, 프리셋 스위치를 온 또는 오프로 스위칭하여 반전 데이터 노드를 로직-0 전압 소스에 선택적으로 결합하는 기록 프리셋 제어 신호를 제공하는 프리셋 제어 라인에 결합된 프리셋 제어 단자를 구비하는 프리셋 스위치를 포함한다.
도 3a 및 도 3b를 참조하면 본 발명의 일실시예에 따른 초 저전압 SRAM셀(300)의 회로도가 도시되어 있다. 도 3a는 인버터(X1, X2)를 구비한 SRAM(300)을 나타낸다. 도 3b는 인버터(X1)를 구성하는 트랜지스터(MFP, MFN)와, 인버터(X2)를 구성하는 트랜지스터(MDP, MDN)를 갖는 SRAM(300)을 나타낸다. 본 발명에서, 이하에서 상술하는 바와 같이, 메모리 셀에 대한 기록 액세스 이전에 사전 기록 기간 동안에, 셀은 내부 프리셋 트랜지스터(MPRE)를 통해 로직-1(하이)을 가지고 사전 기록된다. 따라서, 실제의 셀 기록은 사전 기록된 셀 노드를 방전(셀에 0을 기록할 경우)시키거나 또는 셀을 그대로 유지(셀에 1을 기록할 경우)하는 것에 의해 이루어질 수 있다.
본 발명의 일실시예에서, 메모리 어레이 또는 시스템의 각 메모리 셀은 메모리 셀(300)과 동일하게 구성된다. SRAM 셀(300)은 인버터 (X1, X2)를 포함하는 메모리 소자 또는 플립-플롭으로 구성된다. 이 플립-플롭은 데이터 노드(D) 및 반전 데이터 노드(DN)(data not의 약자, 데이터 노드(D)의 반전값)를 갖는다. 데이터 노드(D)는 메모리 셀(100)에 저장된 데이터에 해당하는 1 또는 0을 저장한다. SRAM 셀(300)은 또한 통상적인 셀(100)에서와 같은 두 개의 액세스 포트가 아닌 하나의 액세스 포트로 구성된다. (양방향) 데이터 액세스 포트는 프로세서 등과 같은 외부 디바이스 또는 소자에 의해 이용되어 셀로부터 또는 셀에 비트를 기록하거나 판독할 수 있다. 이하에 상술하는 바와 같이, 프리셋 트랜지스터를 이용하면 단일 트랜지스터 액세스 포트로도 기록 및 판독이 충분하다.
도 4를 참조하면, 도 3의 SRAM 셀(300)과 각각 동일한 다수의 SRAM 셀을 사용하는 본 발명의 일실시예에 따른 메모리 셀 시스템(400)의 블록도가 도시된다. 메모리 어레이(400)는 집적 회로(IC)로서 구현될 수 있다.
도 3a 및 도 3b를 다시 참조하면, SRAM 셀(300)은 여섯 개 트랜지스터, 즉 두 개의 PMOS(MFP, MDP) 및 네 개의 NMOS(MGN, MPRE, MFN, MDN)를 포함한다. 통상적인 6-T SRAM 셀(100) 또한 여섯 개의 트랜지스터를 포함한다. 그러나, 셀(300)에서 액세스 트랜지스터(MPRE) 중의 하나에 대한 전기적 연결은 종래 기술의 셀(100)에서와 상이하다(트랜지스터(106)에 연결).
종래 기술의 셀(100)에서, 별도의 BIT 및
Figure 112006083647503-pat00023
라인을 따라서 한 쌍의 NMOS 액세스 트랜지스터(105, 106)가 요구된다. 앞에서 설명한 것처럼, 액세스 트랜지스터 쌍은 기록될 새로운 데이터가 필요한 경우 셀의 상태를 변화시킬 수 있도록 보장하는데 사용된다. 이와 대조적으로 셀(300)에서는, 단지 BIT 라인에만 결합된 단 하나의 액세스 트랜지스터(MGN)만 있으며
Figure 112006083647503-pat00009
라인은 필요하지 않다. 종래 기술의 셀(100)과는 달리, 셀(300)은 양방향 데이터 액세스 포트에 추가하여 사전 기록 또는 프리셋 트랜지스터(MPRE)를 이용한다. 프리셋 트랜지스터(MPRE)는 접지에 결합된 제 1 (드레인) 단자, 반전 데이터 노드(DN)에 결합된 제 2 (소스) 단자, 기록 프리셋 제어 신호(WPRE)에 결합된 게이트(또는 프리셋 스위치 제어) 단자를 갖는 스위치로서 기능한다.
따라서, 트랜지스터 또는 스위치(MPRE)의 프리셋 게이트(스위치 제어 단자)에 결합된 기록 프리셋 제어 신호(WPRE)는 프리셋 트랜지스터를 스위칭하거나 온 또는 오프로 스위칭하는 역할을 하여, WPRE가 하이가 될 때 노드(DN)가 접지(VSS)로 직접 결합되게 한다. WPRE는 WR, PWL 및 PRE의 로직 AND 함수이다. WR은 WRITE 신호이고, PWL은 사전 복호화된 워드 라인 신호(Pre-decoded WordLine signal)이며, PRE는 버퍼링(buffered)된 CK(clock) 신호가 될 수 있다. WL은 PWL 및
Figure 112006083647503-pat00010
신호의 로직 AND 함수이다. 기록 프리셋(사전 기록)단계 동안에, DN은 프리셋 스위치(MPRE)에 의하여 직접 접지(VSS)에 결합되어, 노드(DN)는 VSS에 결합되는 것에 기인하여 로우가 된다.
드레인 단자가 접지 또는 VSS로 직접 결합되는 것에 무관하게, 드레인 단자가 결합된 접지 또는 VSS 소스는 노드(DN)를 로직-0 상태로 하강시키기 때문에 로직-0 전압 소스로서 기능한다. 이것은 노드(D)를 로직-1 상태로 사전 충전시켜 SRAM 셀(300)이 로직-1로 사전 기록되게 한다.
셀(300)이 다른 기록 동작 이전에 로직-1로써 사전 기록되기 때문에 단일 기록 단자는 새로운 데이터 비트를 셀에 기록하는데 사용될 수 있고, 만일 로직-0이 기록되려면 노드(D)가 간단히 방전되고, 로직-1이 기록되려면 셀 상태는 변화하지 않는다. 따라서, 프리셋 또는 사전 기록 단계에 의해 로직-1이 다른 기록 동작에 앞서서 처음으로 셀에 기록되기 때문에, BIT 라인 상의 로직-1은 너무 약해서 저장된 로직-0을 1로 상승시킬 위험은 없다.
셀(300)의 트랜지스터의 물리적 크기는 판독/기록 액세스 시간을 줄이고 셀 내의 데이터 무결성(integrity)을 향상시키도록 선택될 수 있다. 트랜지스터(MFP, MFN)는 판독 동작 동안에 셀 데이터의 안정성을 향상시킬 수 있도록 매우 약한 피드백 트랜지스터로 설계되었다. NMOS 트랜지스터(MDN)는 판독 동작 동안에 비트 라인 방전 시간을 줄이기 위해 강한 디바이스가 되도록 크기가 정해진다. PMOS 트랜지스터(M)는 사전 기록 동작 동안 약한 디바이스가 되도록 크기가 정해져서 노드(D)를 비교적 쉽게 하이(VDD)로 상승시킬 수 있으나, 셀이 0으로 기록될 때는 BIT 라인 드라이버와 경쟁할 수 없다.
도 5a를 참조하면 SRAM 셀(300)의 기록 사이클을 도시하는 타이밍도(510)가 도시된다. 기록 동작을 실행하기 위해, WR 신호는 하이 상태를 유지하고 이어서 셀 판독은 두 개의 단계로 이루어진다. 즉 셀 사전 기록 단계(CK = 1인 동안)와 셀 기록 단계(CK = 0인 동안)로 이루어진다. 셀 사전 기록 단계 동안 CK = 1이고 워드 라인(WL)은 로우로 유지되며 액세스 트랜지스터(MGN)는 따라서 오프 상태가 되고 모든 BIT 라인은
Figure 112006083647503-pat00011
신호를 가지고 로직-1로 사전 충전된다. 특정한 행이 기록을 위해 선택될 경우, 프리셋 제어 신호(WPRE)가 활성화되고 프리셋 트랜지스터(MPRE)를 턴-온한다. 이것은 단자 DN을 접지하여 셀이 로직 1로 노드(D)에 사전 기록되게 한다.
셀 기록 단계 동안 CK = 0이고 사전 기록 신호(WPRE)는 오프되고 액세스 트랜지스터(MGN)는 온된다(WL이 하이이므로). 프리셋 트랜지스터(MPRE)는 WPRE가 이 단계 동안 로우이기 때문에 오프 상태이고, 이것은 노드(DN)를 접지 노드로부터 격리되게 한다. 기록될 데이터 비트는 이 단계 동안에 BIT 라인에 인가된다. 만약 데이터 비트가 로직-0(VSS)이면, 데이터 노드(D)는 NMOS 액세스 트랜지스터(MGN)를 통해 VSS로 방전된다. 그러나 만약에 데이터 비트가 로직-1(VDD, 하이)이면, 셀(300)에서 데이터 노드(D) 및 반전 데이터 노드(DN)는 변화하지 않는다.
따라서, 기록 모드 동안, 액세스 트랜지스터(MGN)는 (양 방향 BIT 라인 상의 입력 데이터 비트에 결합된) 입력 단자, 노드(D)에 결합된 출력 단자, 워드 라인(WL)에 결합된 게이트(또는 스위치 제어) 단자를 갖는 기록 액세스 스위치로서 작용한다. 판독 모드 동안(도 5를 참조하여 이하에서 서술됨), 액세스 트랜지스터(MGN)는 (노드(D)에서 저장 비트에 결합된) 입력 단자, 양방향 BIT 라인에 결합된 출력 단자, 워드 라인(WL)에 결합된 게이트(또는 스위치 제어) 단자를 갖는 스위치로서 작용한다. 따라서 판독 및 기록 모드에서, 게이트 단자에 결합된 WL 신호는 액세스 트랜지스터 또는 MGN을 온 또는 오프로 스위칭하는 역할을 함으로써 노드(D)를 BIT 라인에 결합시킨다. 따라서 WL 신호는 액세스 제어 신호가 되는 것으로 볼 수도 있다.
따라서, 프리셋 트랜지스터(MPRE)는 셀이 단일 액세스 트랜지스터(MGN)를 가지고 기록될 수 있게 하고, 모든 셀 기록이 사전 기록된 1을 지우거나 또는 사전 기록된 1을 그대로 둠으로써 이루어질 수 있다. 그러므로 본 발명은 기록 동작을 위해 두 가지의 비트 라인(BIT/
Figure 112006083647503-pat00012
)을 구비할 필요성을 없애고, 메모리가 각 셀 마다 트랜지스터 개수를 증가시키거나 기록 액세스 타임을 증가시키지 않고도 매우 낮은 전압(0.9V이하)에서 동작할 수 있게 한다. 본 발명에 따른 SRAM 셀은 또한 0.9V 보다 더 낮은 동작 전압에서도 또는 5V 보다 더 높은 동작 전압에서도 동작하도록 구성될 수도 있다.
또한, 본 발명은 통상적인 6-T 셀에 비해 데이터 입력 버퍼의 수를 반으로 줄임으로써 전력 방출을 줄일 수 있다. 본 발명의 또 다른 이점은 셀이 BIT 라인 상에 1을 강제하여 기록하는 것이 아니기 때문에 신호(PRE, WL)의 오버랩(WL 비활성에 대해 PRE은 활성화됨)은 셀(100)에서와 같은 통상적인 SRAM 셀에서 만큼 정확하게 제어될 필요가 없다는 것이다.
도 5b를 참조하면, SRAM 셀(300)의 판독 사이클을 도시하는 타이밍도(550)가 도시된다. 판독 동작을 실행하기 위해서, WR 신호는 로우 상태를 유지하고, 셀 판독은 두 단계로 이루어진다. 즉, 판독 라인 프리셋 단계(CK = 1인 동안)와 셀 기록 단계(CK = 0인 동안)로 이루어진다. 판독 라인 프리셋 단계 동안 CK = 1이고 워드 라인(WL)은 로우로 유지되어 액세스 트랜지스터(MGN)는 오프 상태가 되고 전체 판독 동작 동안 WPRE는 로우로 유지되어, 프리셋 트랜지스터(MPRE)는 오프로 유지되고 모든 BIT 라인은
Figure 112006083647503-pat00013
신호를 가지고 로직-1로 사전 충전된다.
셀 기록 단계 동안 CK = 0이고 비트 라인 사전 충전은 오프되고 셀의 선택된 행 위의 액세스 트랜지스터(MGN)는 WL을 하이로 스위칭함으로써 판독 액세스를 위해 턴-온된다. BIT 라인은 셀이 사전에 0으로 기록되었을 때만 로직-0(VSS)으로 방전된다. 출력(Q)(도 3의 메모리 셀 어레이(300)에서 나타난 것처럼 Q0-QN-1)은 반전/비반전 버퍼(inverting/non-inverting buffer)(도 3의 G3, G4)를 통하여 생성될 수 있다. 셀(300)의 판독-액세스 시간은 셀(100)에서와 같은 통상적인 SRAM보다 조금도 느리지 않지만, 전력 방출은 BIT/
Figure 112005046916274-pat00014
라인 모두를 사전 충전하고 판독 동작을 위해 이 라인들 중 하나를 항상 방전시킬 필요가 있는 통상적인 SRAM에 비해서는 훨씬 적다.
본 발명은 또한 셀 액세스 트랜지스터(MGN)에 기인한 총 게이트 캐패시턴스가 통상적인 SRAM셀(100)의 캐패시턴스의 절반이기 때문에 WL 라인 상의 캐패시턴스 및 전력 소모를 감소시킨다. 또한, 워드 라인 상의 전체 게이트 캐피시턴스가 더 작기 때문에, 워드 라인 드라이버의 물리적인 크기는 훨씬 더 작을 수 있다. 이것은 또한 셀 및 WL 드라이버와 같은 관련 전기회로의 물리적 크기를 더 작게 할 수 있도록 한다.
셀(300)의 전반적인 크기가 종래의 설계보다 더 작은 또 다른 이유는 어떠한 통상적인 감지 증폭기도 필요하지 않다는 것이다.
Figure 112005046916274-pat00015
라인이 없으므로, 단순한 인버터-버퍼가 대신 이용될 수 있다. 또한, 단순한 인버터는 입력 데이터로부터 BIT/
Figure 112005046916274-pat00016
신호를 둘 다 생성하도록 설계된 더 복잡한 전기회로 대신 BIT 라인 드라이버로서 사용될 수 있다.
또한, 초 저전압 동작이 성취된다. 최소 동작 전압(VMINOP)은 약 MAX[Vtn, Vtp] ＋△V인데, 여기서 △V는 속도 문제로 회로를 오버 드라이브하기 위한 전압 값이다. 모든 활성 판독/기록 동작은 로직-0(0V 또는 VSS)을 감지함으로써 실행되고 감지 증폭기를 필요로 하지 않으므로, 다수의 SRAM 셀(300)을 이용하는 메모리 어레이 또는 시스템은 VMINOP 만큼 낮은 공급 전압으로도 동작할 수 있다(따라서 로직-1이다). 초 저전압 동작은 또한 전력 방출을 더 줄이는 데 기여하고, 셀에 결합되는 노이즈를 줄여서 데이터 셀을 보다 양호하게 보존한다. (동일한 BIT 및 WL 상승/하강 시간에 대해) 전압의 동요 폭(voltage swing)이 매우 작으므로 dV/dt 또한 매우 작다. 따라서 셀 액세스 동안 셀 데이터를 손상시킬 가능성은 작다.
본 발명의 SRAM 셀은 또한 향상된 셀 액세스 시간을 갖는다. 첫째, 워드 라인 상에 RC 지연 시간은 적다. 전력 절감은 별도로 하고, 워드 라인 상의 RC 시간 상수는 적은 워드 라인 캐패시턴스에 기인하여 통상적인 셀(100)에서의 RC 시간 상수보다 더 작다. 또한, NMOS 트랜지스터(MDN)의 크기의 증가에 따른 상기 기록-액세스 시간에 대한 영향은 무시할 수 있고(총 BIT 라인 캐패시턴스에 대한 MDN의 소스 캐패시턴스의 증가는 무시할만함), 워드 라인 지연 시간에 아무런 충격도 주지 않으며(워드 라인과 MDN 사이에는 아무런 접속이 없음), MDN은 기록-액세스 시간을 증가시키지 않고도 판독-액세스 시간을 줄이도록 증가될 수 있다(이는 통상적인 6-T SRAM 셀(100)의 경우는 아니다). 따라서 판독 액세스에 대해, 약간의 절충으로도 더 빠른 BIT 라인의 방전이 가능하다.
SRAM 셀(300)이 데이터 무결성을 향상시키는 데에는 몇 가지 이유가 있다. 첫째, 단지 한 개의 액세스 포트만이 필요하므로, 상기 교차 결합 인버터(cross-couple inverters)(101, 102)는 동일할 필요가 없고, 부정합(mismatch)될 수도 있다(이와 대조적으로 부정합은 통상적인 SRAM 셀(100)에서는 문제가 될 수 있고 따라서 셀(100)의 인버터(101, 102)는 거의 동일해야 했음). 그러므로 이것은 MFP, MFN, MDP, MDN의 적정한 크기를 허용하고 BIT 라인 및 워드 라인으로부터 노드(D)로 결합된 노이즈에 의해 야기되는 모든 셀 장애(cell disturbance)를 감소시킨다.
SRAM 셀(300)이 데이터 무결성을 향상시키는 두 번째 이유는, 사전-충전 단계 이후의 판독-액세스 동안, 노드(D) 상의 전압은 액세스 트랜지스터(MGN)가 턴-온됨에 따라 상승하며, 노드(D) 상의 전압 동요 상승의 양은 MGN 및 MDN의 트랜지스터 크기의 비율에 의해 결정되는데, 이것은 노드(DN)에 저장된 데이터가 로직-1일 때 두 가지 모두가 실행되기 때문이다. 이 경우, 노드(D) 상의 노드 전압의 최대 상승 동요는 대략 다음의 방정식에 의해 주어지고,
VNODE-D = VDD ＊Z(MDN)/{Z(MDN)+Z(MGN)}
커플링, 기생(parasitic), 백-게이트 바이어스 효과(back-gate bias effect), 배선 저항(wire resistance) 등과 같은 2차 효과는 무시한다. 위 방정식에서 Z(MDN)와 Z(MGN)는 각각 NMOS 트랜지스터(MDN, MGN)의 유효 "온"-임피던스이다. 실제로, 노드(D) 상의 최대 상승 동요 전압은 계산된 값보다 훨씬 적다. 모든 경우에서, 데이터 무결성의 바람직한 수준은 MGN에 대한 MDN의 비율을 간단히 선택함으로써 확보될 수 있다. 예를 들어, VDD = 1.5 V에 대해, 노드(D)의 상승 동요는 트랜지스터의 비율을 MDN/MGN = 2로 선택함으로써 0.5V 이하로 제한될 수 있다. 이것은 기록 및 판독 액세스 시간 모두에 영향을 끼치지 않고 인버터(101, 102)의 NMOS 트랜지스터를 변화시킬 수 없는 통상적인 SRAM 셀(100)을 능가하는 또 다른 이점을 제공한다.
SRAM 셀(300)이 데이터의 무결성을 향상시키는 세 번째 이유는, VDD = MAX[Vtp, Vtn]으로써, 노드(D) 상의 상승 동요 전압이 MGN이 턴 온 일 때 VDD-Vtn으로 제한되기 때문이다. 이것은 최대 워드 라인 전압이 MAX[Vtp, Vtn]이고 MGN의 게이트로부터 노드(D)로의 Vtn 강하가 존재하기 때문이다. 따라서 작동 전압이 트랜지스터의 임계 전압에 가깝게 강하됨에 따라, 셀(300)의 데이터는 더욱 안정된다. 이것은 동작 전압이 강하될 때 (판독 액세스 동안) 안정성이 떨어지는 통상적인 SRAM 셀(100)을 능가하는 또 다른 이점이다.
또 다른 실시예에서, 프리셋 트랜지스터(MPRE)는 PMOS 트랜지스터이고 접지(로우)와 노드(DN) 사이 대신에 VDD와 노드(D) 사이에 결합되어 있다. 그의 게이트는 기록 프리셋 제어 신호(WPRE)의 반전값(
Figure 112006083647503-pat00017
)에 결합되어 있다. 이것은 메모리 셀 프리셋 단계에서, 기록 프리셋 제어 신호가 하이로 갈 때 노드(D)가 직접 하이로 상승할 수 있게 한다. 어느 실시예에서든, 프리셋 트랜지스터(MPRE)는 메모리 셀을 로직-1 상태(하이)로 프리셋하는데 사용된다.
당업자라면, 이하의 청구항에 언급된 본 발명의 원리와 범주를 벗어나지 않으면서 본 발명의 특성을 설명하기 위해 앞서 설명되고 서술된 부분의 세부 사항, 재료, 장치에 대한 여러 변형이 이루어질 수 있다는 것을 이해할 것이다.
본 발명에 따른 SRAM 셀은 낮은 임계 전압 처리를 사용하지 않고도 매우 낮은 전력 손실로 초 저전압에서 작동함으로써 데이터 무결성을 향상시킬 수 있다.

Claims (20)

  1. 로우 전압과 하이 전압 중 어느 하나에 해당하는 데이터 비트를 저장하기 위한 메모리 셀을 갖는 집적 회로에 있어서,
    상기 데이터 비트를 저장하기 위해 데이터 노드에 결합되고, 상기 데이터 비트의 반전 값(inverse)을 저장하기 위해 반전 데이터 노드(inverse data node)에 결합되는 메모리 소자와,
    단일 종단형(singled-ended) 양방향 액세스 포트(bidirectional access port)로서, 데이터 라인(data line)에 결합된 액세스 포트의 제 1 단자, 상기 데이터 노드에 결합된 액세스 포트의 제 2 단자, 및 액세스 스위치를 온(ON) 또는 오프(OFF)로 스위칭하여 상기 데이터 노드에 상기 데이터 라인을 선택적으로 결합함으로써 기록 단계(write phase)에서 상기 메모리 셀에 기록 데이터 비트(write-data bit)를 기록하거나 판독 단계(read phase)에서 상기 메모리 셀로부터 판독 데이터 비트(read-data bit)를 판독하게 하는 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 단자를 갖는, 단 하나의 상기 액세스 스위치를 포함하는 상기 액세스 포트와,
    프리셋 스위치(preset switch)로서, 상기 데이터 노드 및 상기 반전 데이터 노드 중 어느 하나에 결합된 프리셋 스위치의 제 1 단자, 로직-1 전압 소스와 로직-0 전압 소스 중 어느 하나에 결합된 프리셋 스위치의 제 2 단자 및 상기 액세스 포트를 통해 상기 메모리 셀에 기록-데이터 비트를 기록하기 전마다 상기 프리셋 스위치를 온으로 스위칭하여 상기 프리셋 스위치의 제 2 단자에 상기 프리셋 스위치의 제 1 단자를 결합시키는 기록 프리셋 제어 신호를 제공하는 프리셋 제어 라인에 결합되어, 상기 메모리 셀에 대해 상기 기록-데이터 비트를 기록하기 전에 상기 데이터 노드를 하이 전압으로 사전 충전(precharge)하는 프리셋 제어 단자를 갖는 상기 프리셋 스위치
    를 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 프리셋 스위치의 제 1 단자는 상기 반전 데이터 노드에 결합되고, 상기 프리셋 스위치의 제 2 단자는 상기 로직-0 전압 소스에 결합되는 집적 회로.
  3. 제 2 항에 있어서,
    상기 액세스 포트의 액세스 스위치는 NMOS 액세스 트랜지스터이고,
    상기 액세스 트랜지스터의 제어 단자는 액세스 트랜지스터 게이트 단자이며,
    상기 프리셋 스위치는 NMOS 프리셋 트랜지스터이고,
    상기 프리셋 트랜지스터의 프리셋 제어 단자는 프리셋 트랜지스터 게이트 단자인
    집적 회로.
  4. 제 1 항에 있어서,
    상기 메모리 소자는,
    입력 단자에서 상기 데이터 노드에 결합되고 출력 단자에서 상기 반전 데이터 노드에 결합된 제 1 인버터와,
    입력 단자에서 상기 반전 데이터 노드에 결합되고 출력 단자에서 상기 데이터 노드에 결합된 제 2 인버터를 구비하는
    집적 회로.
  5. 제 4 항에 있어서,
    상기 제 1 인버터는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하고 상기 제 2 인버터는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터를 포함하며,
    상기 제 1 NMOS 및 PMOS 트랜지스터와 상기 제 2 NMOS 및 PMOS 트랜지스터의 크기는 판독/기록 액세스 시간을 줄이고 상기 메모리 셀 내의 데이터 무결성(data integrity)을 향상시키도록 선택되는
    집적 회로.
  6. 제 4 항에 있어서,
    상기 제 1 인버터는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 포함하고, 상기 제 2 인버터는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터를 포함하며,
    상기 제 2 PMOS 트랜지스터는 사전 기록 단계(pre-write phase) 동안에 상기 제 1 노드를 로직-1로 상승시키지만 로직-0이 상기 데이터 라인에 기록되는 것을 막지 않을 수 있는 크기로 정해지는
    집적 회로.
  7. 제 1 항에 있어서,
    상기 메모리 셀은 0V 초과 0.9V이하의 로직-1 전압을 이용하여 작동하는 집적 회로.
  8. 제 1 항에 있어서,
    상기 로직-0 전압 소스는 접지와 VSS 중의 어느 하나인 집적 회로.
  9. 로우 전압과 하이 전압 중 어느 하나에 해당하는 데이터 비트를 저장하기 위해 데이터 노드에 결합되고 상기 데이터 비트의 반전 값을 저장하기 위해 반전 데이터 노드에 결합되어 있는 메모리 소자를 갖는 메모리 셀을 포함하는 집적 회로에서, 상기 메모리 셀에 기록-데이터 비트를 기록하는 방법으로서,
    (a) 셀 기록 단계 동안에 상기 메모리 셀에 기록-데이터 비트를 기록하기 전마다, 각각의 상기 셀 기록 단계 이전의 셀 사전 기록 단계 동안에 상기 데이터 노드를 하이 전압으로 사전 충전하는 단계-상기 메모리 셀은 오로지 하나의 액세스 스위치를 갖는 단일 종단형 양방향 액세스 포트를 포함하고, 상기 액세스 스위치는 제 1 단자, 상기 데이터 노드에 결합된 제 2 단자 및 제어 단자를 가짐-와,
    (b) 상기 셀 기록 단계 동안에 상기 액세스 스위치의 제 1 단자에 상기 데이터 비트를 제공하고, 상기 액세스 스위치의 제어 단자에 액세스 제어 신호를 제공하여 상기 액세스 스위치의 제 1 단자를 상기 데이터 노드에 결합시키는 것에 의해 상기 사전 충전된 데이터 노드에 상기 기록-데이터를 기록하는 단계
    를 포함하는 기록-데이터 비트의 기록 방법.
  10. 제 9 항에 있어서,
    상기 (a) 단계는 프리셋 스위치를 가지고 상기 반전 데이터 노드를 로직-0 전압 소스에 결합하여 상기 데이터 노드가 로직-1 전압을 저장하게 하는 단계를 포함하며,
    상기 프리셋 스위치는 상기 반전 데이터 노드에 결합된 프리셋 스위치의 제 1 단자, 상기 로직-0 전압 소스에 결합된 프리셋 스위치의 제 2 단자 및 상기 프리셋 스위치를 온 또는 오프로 스위칭하여 상기 반전 데이터 노드를 상기 로직-0 전압 소스에 선택적으로 결합하는 기록 프리셋 제어 신호를 제공하는 프리셋 제어 라인에 결합된 프리셋 제어 단자를 갖는
    기록-데이터 비트의 기록 방법.
  11. 제 9 항에 있어서,
    상기 액세스 포트의 액세스 스위치는 NMOS 액세스 트랜지스터이고,
    상기 액세스 트랜지스터의 제어 단자는 액세스 트랜지스터 게이트 단자이며,
    상기 프리셋 스위치는 NMOS 프리셋 트랜지스터이고,
    상기 프리셋 트랜지스터의 프리셋 제어 단자는 프리셋 트랜지스터 게이트 단자인
    기록-데이터 비트의 기록 방법.
  12. 제 9 항에 있어서,
    상기 메모리 소자는,
    입력 단자에서 상기 데이터 노드에 결합되고 출력 단자에서 상기 반전 데이터 노드에 결합된 제 1 인버터와,
    입력 단자에서 상기 반전 데이터 노드에 결합되고 출력 단자에서 상기 데이터 노드에 결합된 제 2 인버터를 구비하는
    기록-데이터 비트의 기록 방법.
  13. 제 12 항에 있어서,
    상기 제 1 인버터는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 구비하고 상기 제 2 인버터는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터를 구비하며,
    상기 제 1 NMOS 및 PMOS 트랜지스터와 상기 제 2 NMOS 및 PMOS 트랜지스터의 크기는 판독/기록 액세스 시간을 줄이고 상기 메모리 셀 내의 데이터 무결성을 향상시키도록 선택되는
    기록-데이터 비트의 기록 방법.
  14. 제 12 항에 있어서,
    상기 제 1 인버터는 제 1 PMOS 트랜지스터와 제 1 NMOS 트랜지스터를 구비하고, 상기 제 2 인버터는 제 2 PMOS 트랜지스터와 제 2 NMOS 트랜지스터를 구비하며,
    상기 제 2 PMOS 트랜지스터는 상기 (a) 단계 동안에 상기 제 1 노드를 로직-1로 상승시키지만 로직-0이 상기 데이터 라인에 기록되는 것을 막지 않을 수 있는 크기로 정해지는
    기록-데이터 비트의 기록 방법.
  15. 제 9 항에 있어서,
    상기 메모리 셀을 0V 초과 0.9V 이하의 공급 전압을 이용하여 작동시키는 단계를 포함하는
    기록-데이터 비트의 기록 방법.
  16. 제 9 항에 있어서,
    상기 로직-0 전압 소스는 접지와 VSS 중의 어느 하나인 기록-데이터 비트의 기록 방법.
  17. 로우 전압과 하이 전압 중 어느 하나에 해당하는 데이터 비트를 각각 저장하기 위한 메모리 셀들의 어레이를 갖는 집적 회로에 있어서,
    상기 메모리 셀 각각은
    (a) Z상기 데이터 비트를 저장하기 위해 데이터 노드에 결합되고, 상기 데이터 비트의 반전 값(inverse)을 저장하기 위해 반전 데이터 노드(inverse data node)에 결합되는 메모리 소자와,
    (b) 단일 종단형(singled-ended) 양방향 액세스 포트(bidirectional access port)로서, 데이터 라인(data line)에 결합된 액세스 포트의 제 1 단자, 상기 데이터 노드에 결합된 액세스 포트의 제 2 단자, 및 액세스 스위치를 온(ON) 또는 오프(OFF)로 스위칭하여 상기 데이터 노드에 상기 데이터 라인을 선택적으로 결합함으로써 기록 단계(write phase)에서 상기 메모리 셀에 기록 데이터 비트(write-data bit)를 기록하거나 판독 단계(read phase)에서 상기 메모리 셀로부터 판독 데이터 비트(read-data bit)를 판독하게 하는 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 단자를 갖는, 단 하나의 상기 액세스 스위치를 포함하는 상기 액세스 포트와,
    (c) 프리셋 스위치(preset switch)로서, 상기 데이터 노드 및 상기 반전 데이터 노드 중 어느 하나에 결합된 프리셋 스위치의 제 1 단자, 로직-1 전압 소스와 로직-0 전압 소스 중 어느 하나에 결합된 프리셋 스위치의 제 2 단자 및 상기 액세스 포트를 통해 상기 메모리 셀에 기록-데이터 비트를 기록하기 전마다 상기 프리셋 스위치를 온으로 스위칭하여 상기 프리셋 스위치의 제 2 단자에 상기 프리셋 스위치의 제 1 단자를 결합시키는 기록 프리셋 제어 신호를 제공하는 프리셋 제어 라인에 결합되어, 각각의 셀의 기록 단계 이전의 셀의 사전 기록 단계 동안에 상기 데이터 노드를 하이 전압으로 사전 충전(precharge)하는 프리셋 제어 단자를 갖는 상기 프리셋 스위치를 포함하며,
    상기 집적회로는 각각의 셀 기록 단계 이전의 셀 사전 기록 단계 동안에 상기 기록 프리셋 제어 신호를 생성하고 상기 셀 기록 단계 동안에 상기 액세스 제어 라인에 액세스 제어 신호를 제공하여 상기 액세스 스위치를 온으로 스위칭함으로써 상기 기록-데이터 비트를 상기 사전 충전된 데이터 노드에 기록하는 메모리 제어 로직을 더 포함하는
    집적 회로.
  18. 제 17 항에 있어서,
    상기 프리셋 스위치의 제 1 단자는 상기 반전 데이터 노드에 결합되고, 상기 프리셋 스위치의 제 2 단자는 상기 로직-0 전압 소스에 결합되는 집적 회로.
  19. 제 17 항에 있어서,
    상기 메모리 소자는,
    입력 단자에서 상기 데이터 노드에 결합되고 출력 단자에서 상기 반전 데이터 노드에 결합된 제 1 인버터와,
    입력 단자에서 상기 반전 데이터 노드에 결합되고 출력 단자에서 상기 데이터 노드에 결합된 제 2 인버터를 구비하는
    집적 회로.
  20. 제 17 항에 있어서,
    상기 메모리 셀은 0V 초과 0.9V이하의 로직-1 전압을 이용하여 작동하는 집적 회로.
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