KR20010021416A - 메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한데이터 비트 기록 방법 - Google Patents

메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한데이터 비트 기록 방법 Download PDF

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Abstract

집적회로는 데이터 비트를 저장하는 저전압과 고전압 중의 하나에 대응하는 메모리 셀을 포함한다. 메모리 구성 요소는 데이터 비트를 저장하기 위한 데이터 노드 및 데이터 비트의 반전 값을 저장하기 위한 역 데이터 노드에 결합되어 있다. 메모리 셀의 액세스 포트는 데이터 라인에 결합된 제 1 터미널을 구비하는 액세스 스위치, 데이터 노드에 결합된 제 2 터미널, 데이터 노드에 데이터 라인을 선택적으로 결합시키기 위해 액세스 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 터미널을 포함한다. 메모리 셀은 역 데이터 노드에 결합된 제 1 터미널을 구비한 사전 설정 스위치, 로직-0 전압 소스에 결합된 제 2 터미널, 역 데이터 노드를 로직-0 전압 소스에 선택적으로 결합시키기 위해 사전 설정 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 기록 사전 설정 제어 신호를 제공하는 사전 설정 제어 라인에 결합된 사전 설정 제어 터미널을 갖는다.

Description

메모리 셀을 구비하는 집적 회로 및 메모리 셀에 대한 데이터 비트 기록 방법{ULTRA-LOW VOLTAGE STATIC RAM MEMORY CELL}
본 출원은 참조 번호 LEE4-2로서 1999년 4월 12일에 출원된 "MULTI-PORT MEMORY CELL WITH PRESET"라는 명칭의 공동 소유의 미국 특허 출원 제 09/291,158 호와 관련되어 있으며, 이것은 전체로서 본 명세서에 참조로 인용된다.
본 발명은 메모리 셀, 특히 초 저 전압 동작 정적 RAM(SRAM) 메모리 셀에 관한 것이다.
컴퓨터 메모리 셀은 오늘날 널리 사용되고 있다. 예를 들어, 메모리 셀은 다양한 형태의 랜덤 액세스 메모리(RAM), 레지스터 및 기타 디바이스들로 사용될 수 있다. 각 메모리 셀은 한 비트의 데이터 즉, 이진법의 0(로직 로우, 통상 Vss 또는 접지) 또는 1(로직 하이, 통상 VDD)을 저장한다. 새 데이터는 셀로 기록되고 상기 저장된 데이터는 셀로부터 판독될 수 있다. 이와 같은 셀의 메모리 어레이에서 한 행의 메모리 셀은 통상적으로 바이트 또는 워드와 같이 보다 큰 다중 비트 유닛의 데이터를 제공하는데 전형적으로 사용된다. 주어진 행은 한 개 또는 여러 개의 워드를 제공하는데 사용될 수 있다. 메모리 어레이는 다중 워드 저장을 제공하기 위해 다수의 행을 제공할 수 있다.
도 1을 참조하면, 종래의 메모리 셀(100)을 나타내는 회로도가 도시된다. 메모리 셀(100)은 통상적 6-T(6-트랜지스터) SRAM 셀로 플립 플롭 회로 또는 각 두 개의 트랜지스터(한 개의 nmos 및 한 개의 pmos 트랜지스터)로 실시될 수 있는 반전기(101, 102)로 구성되는 메모리 구성 요소로 이루어져 있다. 플립 플롭 회로는 데이터 노드 D 및 역 데이터 노드 DN(D의 반전값)을 구비한다. 데이터 노드 D는 메모리 셀(100)에 저장된 데이터에 대응하여 1 또는 0을 저장한다.
셀(100)은 도 1에 도시한 데이터 액세스 포트와 같은 데이터 액세스 포트를 포함하는데, 이것은 주어진 시간 내 에 셀에 대해 비트를 기록하거나 판독하기 위한 프로세서와 같은 구성 요소 또는 단일 외부 디바이스다. 데이터 액세스 포트는 기록 액세스 포트 또는 판독 액세스 포트로서 사용될 수 있다. 셀(100)의 데이터 액세스 포트는 nmos 액세스 트랜지스터(105, 106)를 포함하고, 게다가 세 가지 신호 BIT,및 WL(워드라인)을 위한 세 개의 입력 라인이 있어서, 프로세서와 같은 단일 외부 디바이스로부터 또는 그곳에, 메모리 셀(100)로부터의 비트를 판독하거나 기록한다. 메모리 셀의 어레이의 주어진 열의 메모리 셀은 통상적으로 187개의 동일한 데이터 액세스 포트를 공유한다. 도 2는 메모리 셀 시스템 또는 셀(100)과 같은 통상적인 SRAM 메모리 셀을 이용하는 어레이(200)의 블록도다.
셀(100)은, 가령 VDD= 3V의 전력 공급 전압에 의해 전력을 공급받을 수 있다. 트랜지스터 (105, 106)와 같은 Nmos 트랜지스터는 대략 0.6V의 통상적인 문턱값 드롭을 갖는다. 액세스 트랜지스터(105)의 문턱값 전압 때문에, 단일 입력 라인 BIT에 대한 입력 신호가 충분히 강하지 못하여 1을 신속하게 기록하지 못하거나 또는 전혀 못할 수 도 있다. 예를 들어, 셀(100)이 사전에 0을 저장하여 데이터 노드 D가 0V이고, 1이 입력 라인 BIT에 의해서 셀에 기록되려면, 트랜지스터(105)에 대해 0.6V의 전압 강하 때문에, 라인 BIT상의 1(3V)은 노드 D가 0V에서 단지 2.4V로 증가하도록 한다. 노드 D의 2.4V로의 증가는 셀을 0 상태에서 1 상태로 신속하게 증가시키기에는 너무 낮은데, 왜냐하면 셀의 현재 상태 0을 극복하기에는 너무 느릴 수 있기 때문이다.
더욱 나쁜 것은, 1.2V와 같이 훨씬 낮은 공급 전압으로는, 노드 D가 단지 0.6V로 만 증가되어, 노드 D가 빠르게 당기게 되기에는 충분치 않거나 전혀 당겨지지 않는다. 전압 공급이 작으면 작을 수록, 데이터 액세스 포트의 액세스 트랜지스터의 전압 강하 때문에, 단일 입력 라인은 1 상태를 기록하기 위해 이전의 0 상태를 종래 기술로는 극복할 수 없다.
따라서, 두 입력 라인, BIT 및는 통상적으로 셀(100)과 같은 메모리 셀 내에 BIT에 의하여 제공되는 신호를 저장하는데 사용될 수 있다. 셀(100)에 값을 저장하기 위해서, 신호 WL는 높아지고 BIT는 저장될 신호를 제공하는 한편,는 상기 BIT 신호의 역을 제공한다. 이전의 메모리 상태로부터 D가 0이고, BIT가 셀(100)에 저장될 1(1.2V)을 전달하는 경우,는 0V이고 노드 DN 또한 0인데, 왜냐하면가 0일 때 트랜지스터 (106)에 대하여 어떠한 전압 강하도 없기 때문이다. 반전기(102)의 입력에서 0 또는 낮은 신호는 반전기(102)가 노드 D를 빠르게 1로 올리도록 하게 한다. 따라서, 각 기록-액세스 포트는 트랜지스터(105, 106)와 같은 두 개의 액세스 트랜지스터를 필요로 하고 세 개의 입력 신호를 전달하는 네 개의 입력 라인을 더 필요로 한다. 기록 동작을 위해, BIT 신호는 셀에 기록하는 프로세서에 의해 제공된 데이터 신호로부터 나온다.신호는 메모리 셀 어레이 외부의 반전기에 의해 제공된다. WL 신호는 프로세서로부터 어드레스 정보를 받는 메모리 제어 로직에 의하여 제공된다.
이와 유사하게, 데이터 액세스 포트는 판독 액세스 포트로서 사용될 수 있다. 이 경우에 액세스 트랜지스터(105, 106)는 판독 액세스 트랜지스터의 역할을 한다. 상태 또는 셀(100)의 비트를 판독하기 위해서, BIT 및각 터미널에 결합된 출력 라인이 사전 충전되어야 한다. 그러면 판독 액세스 트랜지스터(105, 106)가 턴 온 되어 셀의 높고 낮음에 따라 셀이 두 개의 사전 충전된 라인 중 한 개를 방전하도록 하게 한다. 라인이 방전 될 때, 외부 회로는 이것을 감지하고 메모리 셀(100)이 그 안에 0 또는 1을 저장하고 있는지의 여부를 알려줄 수 있다.
동적 RAM(DRAM) 유형의 메모리 셀은 캐패시터와 트랜지스터를 포함한다. 캐패시터는 자주, 예를 들어 밀리초마다 한번씩 충전되지 않으면 데이터를 잃는 경향이 있다. 이런 재충전은 기타 유형의 RAM에 비교하여 DRAM의 성능을 떨어뜨리는 경향이 있다. 정적 RAM(SRAM) 메모리 셀은 데이터를 보유하기 위해 계속적으로 충전할 필요가 없는 캐피시터 안에 데이터를 저장한다. 따라서, SRAM은 계속적으로 재충전될 필요가 없기 때문에 DRAM 보다 성능이 더 우수하다. 예를 들어, SRAM에 대한 통상적인 액세스 시간은 DRAM에 대한 그것보다 세 배 내지 네 배 더 빠르다. SRAM은 종종 제 2의 캐시로 사용되는데, 이것은 DRAM과 CPU-기반 캐시 사이의 어떤 지점에서 SRAM의 속도가 떨어지기 때문이다.
SRAM 셀과 같은 메모리 셀을 매우 낮은 전압(때로는 초 저전압으로도 일컬어짐), 예를 들어 0.9V 보다 낮은 전압에서 작동하게 하는 것이 바람직하다. 저 전압 동작 SRAM 셀을 달성하기 위한 종래의 시도는 낮은 Vt(문턱 전압) 처리 및/또는 특수 감지 증폭기를 이용하는 것이다. 그러나 낮은 Vt설계는 통상적으로 셀 안정성과 부-문턱값 누설 문제를 야기 시킨다. 특수 감지 증폭기는 전형적으로 한 기술에서 다른 기술로 쉽게 변형될 수 없는 고객의 주문에 맞춰 설계된 회로이고, 보통 매우 엄격한 작동 조건을 요구한다. 따라서, SRAM 셀을 낮은 Vt처리를 사용하지 않고 매우 낮은 전력 손실로, 고 전압(예를 들어 2.5V 보다 높은 전압)에서 작동되는 메모리 셀에서 달성되는 판독-기록 액세스 시간에 비교될 만한 시간으로, 초 저전압에서 작동시키는 것이 바람직하다.
집적 회로는 저 전압 및 고전압 중의 한 개에 대응하여 하나의 데이터 비트를 저장하는 메모리 셀을 포함한다. 메모리 셀은 데이터 비트를 저장하기 위한 데이터 노드와 데이터 비트의 역을 저장하기 위한 역 데이터 노드에 결합되어 있다. 메모리 셀의 액세스 포트는 데이터 라인에 결합된 제 1 터미널을 구비하는 액세스 스위치, 데이터 노드에 결합된 제 2 터미널, 데이터 노드에 데이터 라인을 선택적으로 결합시키기 위해 액세스 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 터미널을 포함한다. 메모리 셀은 역 데이터 노드에 결합된 제 1 터미널을 구비한 사전 설정 스위치, 로직-0 전압 소스에 결합된 제 2 터미널, 역 데이터 노드를 로직-0 전압 소스에 선택적으로 결합시키기 위해 사전 설정 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 기록 사전 설정 제어 신호를 제공하는 사전 설정 제어 라인에 결합된 사전 설정 제어 터미널을 구비한다.
도 1은 종래의 메모리 셀을 나타내는 회로도,
도 2는 도 1의 종래의 메모리 셀과 같은 통상적인 메모리 셀을 이용하는 메모리 셀 시스템의 블록도,
도 3a 및 3b는 본 발명의 일실시예에 따른 초 저전압 SRAM 셀을 나타내는 회로도,
도 4는 본 발명의 일실시예에 따른 도 3의 SRAM 셀을 이용하는 메모리 셀 시스템의 블록도,
도 5a 및 5b는 도 3a 및 3b의 상기 SRAM 셀의 기록 및 판독 사이클을 나타내는 타이밍도.
도면의 주요 부분에 대한 부호의 설명
300 : 메모리 셀 X1, X2 : 반전기
D : 데이터 노드 DN : 역 데이터 노드
MPRE: 내부 사전 설정 트랜지스터 MGN: nmos 트랜지스터
도 3a-3b를 참조하면 본 발명의 일실시예에 따른, 초 저전압 SRAM셀(300)의 회로도가 도시되어 있다. 도 3a는 반전기(X1,X2)를 구비한 SRAM(300)을 나타낸다. 도 3b는 반전기(X1)를 구성하는 트랜지스터 MFP및 MFN과, 반전기(X2)를 구성하는 MDP및 MDN을 갖는 SRAM(300)을 나타낸다. 본 발명에서, 이하에서 상술하는 바와 같이, 메모리 셀에 대한 기록 액세스에 앞서, 사전 기록 기간 동안, 셀은 내부 사전 설정 트랜지스터 MPRE를 통해 로직-1(하이)로써 사전 기록된다. 따라서, 실제의 셀 기록은 사전 기록된 셀 노드를 방전(셀에 0을 기록할 경우)시키거나 또는 셀을 그대로 남겨 둠(셀에 1을 기록할 경우)으로써 이루어질 수 있다.
본 발명의 일실시예에서, 메모리 어레이 또는 시스템의 각 메모리 셀은 메모리 셀(300)과 동일하게 구성된다. SRAM 셀(300)은 반전기 (X1,X2)를 포함하는 메모리 구성요소 또는 필립-플롭으로 구성된다. 이 플립-플롭은 데이터 노드 D 및 역 데이터 노드 DN(데이터 노드 D 의 역)을 갖는다. 데이터 노드 D는 메모리 셀(100)에 저장된 데이터에 대응하여 1 또는 0을 저장한다. SRAM 셀(300)은 또한 통상적인 셀(100)에서와 같은 두 개의 액세스 포트에 비해 단일한 액세스 포트로 구성된다. (양방향) 데이터 액세스 포트는 셀로부터 또는 셀에 비트를 기록하거나 판독하기 위한 프로세서와 같은 구성요소나 또는 외부 디바이스에 의해 이용될 수도 있다. 사전 설정 트랜지스터가 사용되어 단일 트랜지스터 액세스 포트가, 이하에 상술하는 바와 같이, 기록 및 판독을 충족시킨다.
도 4를 참조하면, 그 각각이 도 3의 SRAM 셀(300)과 각기 동일한 다수의 SRAM 셀을 사용하는 본 발명의 일실시예에 따른 메모리 셀 시스템(400)의 블록 도가 도시된다. 메모리 어레이(400)는 집적 회로(IC)로서 구현될 수 있다.
도 3a-3b를 다시 참조하면, SRAM 셀(300)은 여섯 개 트랜지스터, 즉 두 개의 pmos(MFP, MDP) 및 네 개의 nmos(MGN, MPRE, MFN, MDN)를 포함한다. 통상적인 6-T SRAM 셀(100) 또한 여섯 개의 트랜지스터를 포함한다. 그러나, 액세스 트랜지스터(MPRE) 중의 하나에 대한 전기적 연결은 종래 기술의 셀(100)(106)의 경우와 셀(300)의 경우가 다르다.
종래 기술의 셀(100)에서, 한 쌍의 NMOS 액세스 트랜지스터(105, 106)가 별개의 BIT 및라인을 따라 요구된다. 앞에서 설명한 것처럼, 액세스 트랜지스터 쌍은 기록될 새로운 데이터가, 필요할 경우 셀의 상태를 변화시킬 수 있음을 보장하는데 사용된다. 이와 대조적으로 셀(300)에서는, 단지 BIT 라인에만 결합된 단 하나의 액세스 트랜지스터(MGN)만 있으며라인은 필요하지 않다. 종래 기술의 셀(100)과는 달리, 셀(300)은 양방향 데이터 액세스 포트에 부가하여 사전 기록 또는 사전 설정 트랜지스터 MPRE를 이용한다. 사전 설정 트랜지스터 MPRE는 그라운드에 결합된 제 1 (드레인) 터미널, 역 데이터 노드 DN에 결합된 제 2 (소스) 터미널, 기록 사전 설정 제어 신호 WPRE에 결합된 게이트(또는 사전 설정 스위치 제어) 터미널을 갖는 스위치로서 기능한다.
따라서, 트랜지스터 또는 스위치 MPRE의 사전 설정 게이트 (스위치 제어 터미널)에 결합된 기록 사전 설정 제어 신호 WPRE는 사전 설정 트랜지스터를 스위칭하거나 또는 스위치를 온 또는 오프 시키는 역할을 하여 WPRE가 높아질 때 노드 DN이 그라운드(VSS)로 직접 결합되게 한다. WPRE는 WR, PWL, PRE의 로직 AND이다. WR은 WRITE 신호이고, PWL은 사전 복호화된 워드 라인 신호이며, PRE는 완충된 클럭 신호 CK가 될 수 있다. WL은 PWL 및신호의 로직 AND 함수이다. 기록 사전 설정(사전 기록)단계 동안에, DN은 사전 설정 스위치 MPRE에 의하여 직접 그라운드(VSS)로 결합되어, 노드 DN은 그것이 VSS에 결합되므로 로우가 된다.
드레인 터미널이 그라운드에 직접 결합되든지 VSS로 직접 결합되든지, 드레인 터미널이 결합된 그라운드 또는 VSS소스는 그것이 노드 DN을 로직-0 상태로 끌어당기기 때문에 로직-0 전압 소스로서의 역할을 한다. 이것은 노드 D를 로직-1 상태로 사전 충전시켜 SRAM 셀(300)이 로직-1로 사전 기록되게 한다.
셀(300)이 다른 기록 동작에 앞서서 로직-1로써 사전 기록되기 때문에 단일 기록 터미널은 새로운 데이터 비트를 셀에 기록하는데 사용될 수 있다. 만일 로직-0이 기록되려면 노드 D가 간단히 방전되고, 로직-1이 기록되려면 셀은 변화하지 않는다. 따라서, 사전 설정 또는 사전 기록 단계가, 로직-1이 다른 기록 동작에 앞서서 처음으로 셀에 기록되는 것을 보장하기 때문에, BIT 라인 상의 로직-1이 너무 약해서 저장된 로직-0을 1로 끌어올릴 수 없게 될 위험은 없다.
셀(300)의 트랜지스터의 물리적 크기는 판독/기록 액세스 시간을 줄이고 셀 내의 데이터 집결도를 향상시키도록 선택될 수 있다. 트랜지스터 MFP, MFN은 판독 동작 동안에 셀 데이터의 안정성을 향상시킬 수 있도록 매우 약한 피드백 트랜지스터로 설계되었다. nmos 트랜지스터 MDN는 판독 동작 동안에 비트 라인 방전 시간을 줄이기 위한 강한 디바이스의 크기로 되어있다. 트랜지스터 MDP는 사전 기록 동작 동안 약한 디바이스의 크기로 되어 있어서 노드 D를 비교적 쉽게 하이(VDD)로 당길 수 있으나, 셀이 0으로 기록될 때는 BIT 라인 드라이버와 다툴 수 없다.
도 5a를 참조하면 SRAM 셀(300)의 기록 사이클을 도시하는 타이밍도(510)가 도시된다. 기록 동작을 실행하기 위해, WR 신호는 하이 상태를 유지하고 이어서 셀 판독은 두 개의 단계로 이루어진다. 즉 셀 사전 기록 단계(CK = 1인 동안)와 셀 기록 단계(CK = 0인 동안)가 그것이다. 셀 사전 기록 단계 동안 CK = 1이고 워드라인 WL은 로우로 유지되며 액세스 트랜지스터 MGN은 따라서 오프 상태가 되고 모든 BIT 라인은신호로써 로직-1로 사전 충전된다. 특정한 행이 기록을 위해 선택될 경우, 사전 설정 제어 신호 WPRE가 활성화되고 상기 사전 설정 트랜지스터 MPRE를 턴 온 시킨다. 이것은 터미널 DN을 그라운드 시켜서 셀이 로직 1로써 노드 D에 사전 기록 되게 한다.
셀 기록 단계 동안 CK = 0이고 사전 기록 신호 WPRE는 오프 상태이고 액세스 트랜지스터 MGN는 온 상태이다(WL이 하이 상태이므로). 사전 설정 트랜지스터 MPRE는 WPRE가 이 단계 동안 로우이기 때문에 오프 상태이다. 이것은 노드 DN를 그라운드 노드로부터 격리시키게 한다. 기록될 데이터 비트는 이 단계 동안에 BIT 라인에 가해진다. 만약 데이터 비트가 로직-0(VSS)이면, 데이터 노드 D는 nmos 액세스 트랜지스터 MGN를 통해 VSS로 방전된다. 그러나 만약에 데이터 비트가 로직-1(VDDhigh)이면, 셀(300)에서 데이터 노드 D 및 역 데이터 노드 DN는 변화하지 않는다.
따라서, 기록 모드 동안, 액세스 트랜지스터 MGN은 (양 방향 BIT 라인 상의 입력 데이터 비트에 결합된) 입력 터미널, 노드 D에 결합된 출력 터미널, 워드라인 WL에 결합된 게이트(또는 스위치 제어) 터미널을 지닌 기록 액세스 스위치로서 작용한다. 판독 모드 동안(도 5를 참조하여 이하에서 서술됨), 액세스 트랜지스터 MGN은 (노드 D에서 저장 비트에 결합된) 입력 터미널, 양방향 BIT 라인에 결합된 출력 터미널, 워드라인 WL에 결합된 게이트 (또는 스위치 제어) 터미널을 지닌 스위치로서 작용한다. 따라서 판독 및 기록 모드에서, 게이트 터미널에 결합된 WL 신호는 액세스 트랜지스터 또는 MGN을 스위칭 온 또는 스위칭 오프시키는 역할을 함으로써 노드 D를 BIT 라인에 결합시킨다. 따라서 WL 신호는 액세스 제어 신호가 되는 것으로 볼 수도 있다.
따라서, 사전 설정 트랜지스터 MPRE는 셀이 단일 액세스 트랜지스터 MGN으로써 기록될 수 있도록 하고, 모든 셀 기록이 사전 기록된 1을 지우거나 또는 사전 기록된 1을 그대로 둠으로써 이루어질 수 있다. 그러므로 본 발명은 기록 동작을 위해 두 가지의 비트 라인(BIT/)을 갖출 필요성을 없애고, 메모리가 각 셀 마다 트랜지스터 카운터를 증가시키거나 또는 기록 액세스 타임을 증가시키지 않고도 매우 낮은 전압(0.9V이하)에서 동작할 수 있게 한다. 본 발명에 따른 SRAM 셀은 또한 0.9V 보다 더 낮은 동작 전압에서도 또는 5V 보다 더 높은 동작 전압에서도 동작하도록 구성될 수도 있다.
또한, 본 발명은 통상적인 6-T 셀에 비해 데이터 입력 버퍼의 수를 반으로 줄임으로써 전력 방출을 줄일 수 있다. 본 발명의 또다른 이점은 셀이 BIT 라인 상에 1을 강제함으로써 기록될 수 없기 때문에 신호 PRE와 WL의 오버랩(비활성 WL에 대해 활성 PRE)은 셀(100)에서와 같은 통상적인 SRAM 셀에서 만큼 정확하게 제어될 필요가 없다는 것이다.
도 5b를 참조하면, SRAM 셀(300)의 판독 사이클을 도시하는 타이밍도(550)가 도시된다. 판독 동작을 실행하기 위해서, WP 신호는 로우 상태를 유지하고 이어서 셀 판독은 두 단계로 이루어진다. 즉, 판독 라인 사전 설정 단계(CK = 1인 동안)와 셀 기록 단계(CK = 0인 동안)가 그것이다. 판독 라인 사전 설정 단계 동안 CK = 1이고 워드라인 WL은 로우로 유지되어 액세스 트랜지스터 MGN는 오프 상태가 되고 전체 판독 동작 동안 WPRE는 로우로 유지되어 사전 설정 트랜지스터 MPRE는 오프를 유지하고 모든 BIT 라인은신호로써 로직-1로 사전 충전된다.
셀 기록 단계 동안 CK = 0이고 비트 라인 사전 충전은 오프되고 셀의 선택된 행 상의 액세스 트랜지스터 MGN는 WL을 하이로 변환시킴으로써 판독 액세스를 위해 턴 온 된다. BIT 라인은 셀이 사전에 0으로 기록되었을 때만 로직-0(VSS)으로 방전된다. 출력 Q(도 3의 메모리 셀 어레이(300)에서 나타난 것처럼 Q0-QN-1)는 반전/비반전 버퍼(도 3의 G3, G4)을 통하여 생성될 수 있다. 셀(300)의 판독-액세스 시간은 셀(100)에서와 같은 통상적인 SRAM보다 조금도 느리지 않지만, 전력 방출은 BIT/라인 모두를 사전 충전하고 판독 동작을 위해 이 라인들 중 하나를 항상 방전시킬 필요가 있는 통상적인 SRAM에 비해서는 훨씬 적다.
본 발명은 또한 셀 액세스 트랜지스터 MGN에 기인한 총 게이트 캐패시턴스가 통상적인 SRAM셀(100)의 캐패시턴스의 절반이기 때문에 WL 라인상의 캐패시턴스 및 전력의 방출을 줄인다. 또한, 워드라인 상의 전체 게이트 캐피시턴스는 더 작기 때문에, 워드라인 드라이버의 물리적인 크기는 훨씬 더 작을 수 있다. 이것은 또한 셀 및 WL 드라이버와 같은 관련 전기회로의 물리적 크기를 더 작게 할 수 있도록 한다.
셀(300)의 전반적인 크기가 종래의 설계 보다 더 작은 또다른 이유는 어떠한 통상적인 감지 증폭기도 필요하지 않다는 것이다.라인이 없으므로, 단순한 반전기-버퍼가 대신 이용될 수 있다. 또한, 단순한 반전기는 입력 데이터로부터 BIT/신호를 둘 다 생성하도록 설계된 더 복잡한 전기회로 대신 BIT 라인으로서 사용될 수 있다.
또한, 초 저전압 동작이 성취된다. 최소 동작 전압은 VMINOP는 약 MAX[Vtn, Vtp] ＋△V인데, 여기서 △V는 속도 문제로 회로를 오버 드라이브하기 위한 전압 값이다. 모든 활성 판독/기록 동작은 로직-0(0V 또는 VSS)을 감지함으로써 실행되고 감지 증폭기를 필요로 하지 않으므로, 다수의 SRAM 셀(300)을 이용하는 메모리 어레이 또는 시스템은 VMINOP만큼 낮은 공급 전압으로도 동작할 수 있다(따라서 로직-1이다). 초 저 전압 동작은 또한 전력 방출을 더 줄이는 데 기여하고, 셀에 결합되는 노이즈를 줄여서 데이터 셀을 보다 양호하게 보존한다. (동일한 BIT 및 WL 상승/하강 시간에 대해) 전압의 동요 폭이 매우 작으므로 dV/dt 또한 매우 작다. 따라서 셀 액세스 동안 셀 데이터를 손상시킬 가능성은 적다.
본 발명의 SRAM 셀은 또한 향상된 셀 액세스 시간을 갖는다. 첫째, 워드라인 상에 RC 지연 시간은 적다. 전력 절감은 별도로 하고, 워드라인 상의 RC 시간 상수는 적은 워드라인 캐패시턴스 때문에 통상적인 셀(100)에서의 그것 보다 더 작다. 또한, nmos 트랜지스터 MDN의 크기의 증가에 따른 상기 기록-액세스 시간에 대한 영향은 무시할 만 하며(총 BIT 라인 캐패시턴스에 대한 MDN의 소스 캐패시턴스의 증가는 무시할만함), 워드라인 지연 시간에 아무런 충격도 주지 않으며(워드라인과 MDN사이에는 아무런 연결이 없음), MDN은 기록-액세스 시간을 증가시키지 않고도 판독-액세스 시간을 줄이도록 증가될 수 있다(이는 통상적인 6-T SRAM 셀(100)의 경우는 아니다). 따라서 판독 액세스에 대해, 트레이드 오프가 거의 없이 더 빠른 BIT 라인의 방전이 가능하다.
SRAM 셀(300)이 데이터 집적도를 향상시키는 이유가 몇 가지 있다. 첫째, 단지 한 개의 액세스 포트가 필요하므로, 상기 교차 결합 인버터(101, 102)는 동일할 필요가 없다 즉, 불일치 할 수도 있다(이와 대조적으로 불일치는 통상적인 SRAM 셀(100)에서는 문제가 될 수 있고 따라서 셀(100)의 상기 인버터(101, 102)는 거의 동일해야 한다). 그러므로 이것은 MFP, MFN, MDP, MDN의 적정한 크기를 허용하고 BIT 라인 및 워드라인으로부터 노드 D로 결합된 상기 노이즈에 의해 야기되는 모든 셀 장애를 감소시킨다.
SRAM 셀(300)이 데이터 집적도를 향상시키는 두 번째 이유는, 사전-충전 단계 이후 판독-액세스 동안, 노드 D 상의 전압은 상기 액세스 트랜지스터 MGN이 턴 온됨에 따라 상승하며, 노드 D 상의 전압 동요 상승의 양은 MGN및 MDN의 트랜지스터 크기의 비율에 의해 결정되는데, 이것은 왜냐하면 노드 DN에 저장된 상기 데이터가 로직-1일 때 상기 두 가지 모두가 실행되기 때문이다. 이 경우, D 상의 상기 노드 전압의 최대 상승 동요는 대략 다음의 방정식,
VNODE-D= VDD＊Z(MDN)/{Z(MDN)+Z(MGN)}
에 의해 주어진다(결합, 기생, 백-게이트 바이어스 효과, 전선의 저항 등과 같은 2차 효과는 무시한다). 위 방정식에서 Z(MDN)와 Z(MGN)은 각각 nmos 트랜지스터 MDN와 MGN의 유효 "온"-임피던스이다. 실제로, 노드 D 상의 최대 상승 동요 전압은 상기 산출 값보다 훨씬 적다. 모든 경우에서, 데이터 집적도의 바람직한 수준은 MGN에 대한 MDN의 비율을 간단히 선택함으로써 확보될 수 있다. 예를 들어, VDD= 1.5 V에 대해, 노드 D의 상승 동요는 상기 트랜지스터의 비율을 MDN/MGN= 2로 선택함으로써 0.5V 이하로 제한 될 수 있다. 이것은 기록 및 판독 액세스 시간 모두에 영향을 끼치지 않고 반전기(101, 102)의 nmos 트랜지스터를 변화시킬 수 없는 통상적인 SRAM 셀(100)에 대한 또 다른 이점을 제공한다.
SRAM 셀(300)이 데이터의 집적도를 향상시키는 세 번째 이유는, VDD= MAX[Vtp,Vtn]으로써, 노드 D 상의 상승 동요 전압이 MGN이 턴 온 일 때 VDD-Vtn으로제한되는 것이다. 이것은 최대 워드라인 전압이 MAX[Vtp,Vtn]이고 MGN의 게이트로부터 노드 D로 Vtn드롭이 있기 때문이다. 따라서 동작 전압이 트랜지스터의 문턱 전압에 가깝게 드롭 됨에 따라, 셀(300)의 데이터는 더욱 안정된다. 이것은 동작 전압이 드롭 됨에 따라 (판독 액세스 동안)안정성이 떨어지는 통상적인 SRAM 셀 (100)에 대한 또 다른 이점이다.
또 다른 실시예에서, 사전 설정 트랜지스터 MPRE는pmos트랜지스터이고 그라운드(로우)와 노드 DN 사이 대신에 VDD와 노드 D 사이에 결합되어 있다. 그 게이트는 기록 사전 설정 제어 신호 WPRE의 역()에 결합되어 있다. 이것은 메모리 셀 사전 설정 단계에서, 기록 사전 설정 제어 신호가 하이로 갈 때 노드 D가 직접 하이로 상승하는 것을 허용한다. 어느 실시예에서든, 사전 설정 트랜지스터 MPRE는 메모리 셀을 로직-1 상태(하이)로 사전 설정하는데 사용된다.
본 발명의 특성을 설명하기 위해 이상에서 도시하고 서술한 부분의 세부 사항, 재료, 배열에 있어, 당업자라면 다음 청구항에 제시된 본 발명의 원리와 범주 내에서 다양한 변형을 가할 수 있음을 이해 할 수 있을 것이다.
본 발명에 따른 SRAM 셀은 낮은 문턱 전압처리를 사용하지 않고도 매우 낮은 전력 손실로 초 저전압에서 작동함으로써 데이터 집적도를 향상시킬 수 있다.

Claims (16)

  1. 저전압과 고전압 중의 하나에 대응하여 데이터 비트를 저장하기 위한 메모리 셀을 구비하는 집적 회로에 있어서,
    데이터 비트를 저장하기 위한 데이터 노드 및 데이터 비트의 반전 값을 저장하기 위한 역 데이터 노드에 결합되어 있는 메모리 구성 요소와,
    데이터 라인에 결합된 제 1 터미널을 구비하는 액세스 스위치, 상기 데이터 노드에 결합된 제 2 터미널, 상기 데이터 노드에 상기 데이터 라인을 선택적으로 결합시키기 위해 상기 액세스 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 액세스 제어 신호를 제공하는 액세스 제어 라인에 결합된 제어 터미널을 구비하는 액세스 포트와,
    상기 데이터 노드와 상기 역 데이터 노드 중의 어느 하나에 결합된 제 1 터미널을 구비한 사전 설정 스위치, 로직-1 전압 소스와 로직-0 전압 소스 중의 어느 하나에 결합된 제 2 터미널, 상기 사전 설정 스위치의 상기 제 1 터미널을 상기 사전 설정 스위치의 상기 제 2 터미널에 선택적으로 결합시키기 위해 상기 사전 설정 스위치를 스위칭 온 또는 스위칭 오프시키기 위한 기록 사전 설정 제어 신호를 제공하는 사전 설정 제어 라인에 결합된 사전 설정 제어 터미널을 포함하는
    메모리 셀을 구비하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 사전 설정 스위치의 상기 제 1 터미널이 상기 역 데이터 노드에 결합되고, 상기 사전 설정 스위치의 상기 제 2 터미널이 상기 로직-0 전압 소스에 결합되는 메모리 셀을 구비하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 액세스 포트의 상기 액세스 스위치는 nmos 액세스 트랜지스터이고,
    상기 액세스 트랜지스터의 제어 터미널이 액세스 트랜지스터 게이트 터미널이고,
    상기 사전 설정 스위치가 nmos 사전 설정 트랜지스터이고,
    상기 사전 설정 트랜지스터의 상기 사전 설정 제어 터미널이 사전 설정 트랜지스터 게이트 터미널인
    메모리 셀을 구비하는 집적 회로.
  4. 제 1 항에 있어서,
    상기 메모리 구성 요소가,
    그 입력 터미널이 상기 데이터 노드에 결합되고 그 출력 터미널이 상기 역 데이터 노드에 결합된 된 제 1 반전기와,
    그 입력 터미널이 상기 역 데이터 노드에 결합되고 그 출력 터미널이 상기 데이터 노드에 결합된 된 제 2 반전기를 구비하는
    메모리 셀을 구비하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 제 1 반전기가 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터를 구비하며 상기 제 2 반전기가 제 2 pmos 트랜지스터와 제 2 nmos 트랜지스터를 구비하고,
    상기 제 1 nmos 및 pmos 트랜지스터와 제 2 nmos 및 pmos 트랜지스터의 크기가 판독/기록 액세스 시간을 줄이고 상기 메모리 셀 내의 데이터 집적도를 향상시키도록 선택되는
    메모리 셀을 구비하는 집적 회로.
  6. 제 4 항에 있어서,
    상기 제 1 반전기가 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터를 구비하며 상기 제 2 반전기가 제 2 pmos 트랜지스터와 제 2 nmos 트랜지스터를 구비하고,
    상기 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터가 판독 동작 동안 셀 데이터의 안정성을 향상시키기 위해 매우 약한 피드백 트랜지스터의 크기가 되며,
    상기 제 2 pmos 트랜지스터가 사전 기록 단계 동안 상기 제 1 노드를 로직-1로 당기면서도 로직-0이 상기 데이터 라인에 기록되는 것을 방해 하지 않도록 하는 크기가 되며,
    상기 제 2 nmos 트랜지스터가 판독 동작 동안 데이터 라인 방전 시간을 줄이기 위해 강한 디바이스의 크기가 되는
    메모리 셀을 구비하는 집적 회로.
  7. 제 1 항에 있어서,
    상기 메모리 셀이 0.9 V이하의 로직-1 전압을 이용하여 동작하는 메모리 셀을 구비하는 집적 회로.
  8. 제 1 항에 있어서,
    로직-0 전압 소스가 그라운드와 VSS중의 어느 하나인 메모리 셀을 구비하는 집적 회로.
  9. 저전압과 고전압 중의 하나에 대응하여 데이터 비트를 저장하기 위한 데이터 노드에 결합되어 있고 데이터 비트의 반전 값을 저장하기 위한 역 데이터 노드에 결합되어 있는 메모리 셀을 구비하는 집적 회로에 있어서, 상기 메모리 셀에 데이터 비트를 기록하기 위한 데이터 비트 기록 방법에 있어서,
    상기 메모리 셀에 데이터 비트를 기록하기 전에 상기 역 데이터 노드를 로직-0 전압 소스에 결합시켜 상기 데이터 노드가 로직-1 데이터 비트를 저장하게 하는 제 1 단계와,
    상기 데이터 비트를 상기 데이터 노드에 결합된 제 2 터미널을 구비하는 액세스 스위치의 제 1 터미널에 제공하는 제 2 단계와,
    상기 액세스 스위치의 제어 터미널에 액세스 제어 신호를 제공하여 상기 액세스 스위치의 상기 제 1 터미널을 상기 데이터 노드에 결합시켜 상기 데이터 비트를 상기 데이터 노드에 기록하는 제 3 단계를 포함하는
    데이터 비트 기록 방법.
  10. 제 9 항에 있어서,
    상기 제 1 단계가,
    상기 역 데이터 노드를 사전 설정 스위치로 로직-0 전압 소스에 결합시키는 단계를 포함하되, 상기 사전 설정 스위치가 상기 역 데이터 노드에 결합된 제 1 터미널과 상기 로직-0 전압 소스에 결합된 제 2 터미널과 상기 역 데이터 노들르 상기 로직-0 전압 소스에 선택적으로 결합시키기 위해 상기 사전 설정 스위치를 스위칭 온 또는 오프시키기 위한 기록 사전 설정 제어 신호를 제공하는 사전 설정 제어 라인에 결합된 사전 설정 제어 터미널을 구비하는 단계를 포함하는
    데이터 비트 기록 방법.
  11. 제 9 항에 있어서,
    상기 액세스 스위치는 nmos 액세스 트랜지스터이고,
    상기 액세스 트랜지스터의 제어 터미널이 액세스 트랜지스터 게이트 터미널이고,
    상기 사전 설정 스위치가 nmos 사전 설정 트랜지스터이고,
    상기 사전 설정 트랜지스터의 상기 사전 설정 제어 터미널이 사전 설정 트랜지스터 게이트 터미널인
    데이터 비트 기록 방법.
  12. 제 9 항에 있어서,
    상기 메모리 구성 요소가,
    그 입력 터미널이 상기 데이터 노드에 결합되고 그 출력 터미널이 상기 역 데이터 노드에 결합된 된 제 1 반전기와,
    그 입력 터미널이 상기 역 데이터 노드에 결합되고 그 출력 터미널이 상기 데이터 노드에 결합된 된 제 2 반전기를 구비하는
    데이터 비트 기록 방법.
  13. 제 12 항에 있어서,
    상기 제 1 반전기가 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터를 구비하며 상기 제 2 반전기가 제 2 pmos 트랜지스터와 제 2 nmos 트랜지스터를 구비하고,
    상기 제 1 nmos 및 pmos 트랜지스터와 제 2 nmos 및 pmos 트랜지스터의 크기가 판독/기록 액세스 시간을 줄이고 상기 메모리 셀 내의 데이터 집적도를 향상시키도록 선택되는
    데이터 비트 기록 방법.
  14. 제 12 항에 있어서,
    상기 제 1 반전기가 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터를 구비하며 상기 제 2 반전기가 제 2 pmos 트랜지스터와 제 2 nmos 트랜지스터를 구비하고,
    상기 제 1 pmos 트랜지스터와 제 1 nmos 트랜지스터가 판독 동작 동안 셀 데이터의 안정성을 향상시키기 위해 매우 약한 피드백 트랜지스터의 크기가 되며,
    상기 제 2 pmos 트랜지스터가 상기 제 1 단계 동안 상기 제 1 노드를 로직-1로 당기면서도 로직-0이 상기 데이터 라인에 기록되는 것을 방해 하지 않도록 하는 크기가 되며,
    상기 제 2 nmos 트랜지스터가 판독 동작 동안 데이터 라인 방전 시간을 줄이기 위해 강한 디바이스의 크기가 되는
    데이터 비트 기록 방법.
  15. 제 9 항에 있어서,
    상기 메모리 셀을 0.9 V이하의 공급 전압으로 동작시키는 단계를 포함하는
    데이터 비트 기록 방법.
  16. 제 9 항에 있어서,
    상기 로직-0 전압 소스가 그라운드와 VSS중의 어느 하나인 데이터 비트 기록 방법.
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