TW526490B - An integrated circuit having a memory cell and a method for writing a data bit to a memory cell - Google Patents

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Description

526490 ':,' n r ^ ' - - i _案號89116885 年:夕月i/A:日 修正_χ: .. } — — ,、‘. . V :-广[;.. — — 五、發明說明（1) ————...................................... . 和本申請案相關之參考資料 此申請案和美國專利申請案號〇 9 / 2 9 1，1 5 8之”帶有預設 值之多埠記憶體單元n有關，申請日期為1 9 9 9年4月1 2日，、 載於備忘錄LEE 4-2下，該案整體在此引用以作為參考。 發明範圍 · 本發明和記憶體單元有關，特別的是，本發明和超低電 壓作業靜態隨機存取記憶體（SRAM)單元有關。 相關技術描述 電腦記憶體在今日已被廣泛地使用，其可用於（例如）不 同型式之隨機存取記憶體（RAM)、暫存器及其他裝置，每 一記憶體單元儲存一位元資料，亦即一二位元0 (低邏 4 輯，一般表示為vss或地線）或1 (高邏輯、一般表示為VDD) 。新資料可被寫入該單元、並且所儲存資料可自該單元讀 出，於一此類單元之記憶體陣列内，一列記憶體單元一般 係用於提供儲存較大量、多位元單元之資料，像是位元組 或字元，一被給定之列，能用於提供一字元或數字元，該 記憶體陣列能提供多列以提供多字元儲存。 現在參考至圖1，其顯示一電路圖說明一早期記憶體單 元100，記憶體單元100為一傳統6-T (6電晶體）靜態隨機 存取記憶體單元，包含一儲存單元資訊之電腦線路 (flip-flop)或記憶體單元，内含反相器101、102，其可 以各以二電晶體（一為NM0S電晶體、另一為PM0S電晶體）運〇 作，該電腦線路（fl ip-flop)具有資料節點D及反相資料節 點DN(負向資料，D之相反值），資料節點D儲存一1或0和儲 存於記憶體單元1 0 0内之資料相對應。
O:\65\65744-910712.ptc 第6頁 - -_一89116885 ! “說明⑵ 修正 · 單元100包含一資料存取埠，圖~I 其允許一單一外部裝置或元件（例咣明此類資料存取埠， 間内’對3亥單元寫入或讀取一位元 處理器）在一給定時 一寫入存取埠或一讀出存取埠。i I該資料存取埠可用為 包含NMOS存取電晶體105、1〇6加上=100之該資料存取埠‘ 一單一外部裝置（像是一處理器）之^條用於三種來自或對· 元線路）之輸入線路，以用於對記號Β I Τ、ΒΤΤ及w L (字 或讀取一位元。記憶體單元之一障$題單元1 〇 〇寫入一位元 體單元一般共享該1 87相同資料存列之一給定行之該記憶 統或用於傳統靜態隨機存取記憶 时埠，圖2為一記憶體系 陣列2 0 0之方塊圖。 〜 卓元（例如單元1 〇 〇 )之
單元1 0 0可藉由電源供應電壓（ 力’NMOS電晶體1〇5、1〇6具有—赴如^=3伏特）產生動 特），因為該存取電晶體丨〇 5之門^ =微門檻值（約為〇 · 6石 線路BIT上之該輸入信號可能無法|電壓，位於一單一輸/ (甚至全然無法完成）。舉例而言，快速#地寫入一狀態1 一狀態0，所以該資料節點D為〇伏特果單元100先期儲存 輸入線路Β I Τ寫入至該單元，則位於^並且一狀態1將藉廷 (3伏特）會導致節點D從0電壓僅提昇，Β I Τ上之狀悲1 電晶體105時具有微電壓門檻0· 6，掷^ j伏特’因為通$ 能太低而無法快速地將該單元自點j5 伏持巧 為其可能克服該單元之現存◦狀態可;至1狀態，s 甚至更糟的情況是，當甚至處於更低供應電壓像 伏特情況下，D僅可被，昇至〇· 6伏特，此電壓是不足以倍 証該節點D可快速地拉幵’甚至完全無法提昇。當供應電
526490 尊7月户日 8911jRRq 五、發明說明（3) 一….·· — - 檻？ L i小時，因為該資料存取埠之存取電晶體之微門 變5此f 一輸入線路無法（在早期技術下）將原來0狀態改 又芝狀態1 。 條Λ入線路：BIT&m ’一般上會用於儲存由 ί將:ί值於單SQG，信號ffL會增高，並且二提 處於ί ίΐϊη號，而m提供BIT信號之相反值。當D為 存於iiiliT内&下時，且BIT帶有一1 (1.2伏特）將儲 〇時、，恭曰濟〗nfi’2為〇伏特，節點DN亦然，因為當βΤΓ為 反相Λ 電壓門檻，一0或低信號在輸入至 因此m /致反相器102將節點d快速地提昇至1。 1 〇 5 ) η η ”·、入子取埠而要兩具存取電晶體例如電晶體 〇5、106加上四條攜載三輸入信號之 ㈡ 作業而言，該Β I Τ信號係由宜人本姑-+士 丁馬 之資料信號產生，該FTT信&由二二==為所提供 本錢係由記憶體控制邏輯所提供其 令身接收來自該處理器之位址資訊。 坑货 下同ί nf料存取淳可用為讀出存取埠，&此情況 1 0 0 β子+ 4電晶體1 0 5、1 0 6為一讀出存取電晶體，為自單元 丄0碩出狀態或位元，一分別釦β 了 τ β ^处山』局目早兀 入線路會先行充電，然後，終曰=結之輸 動，俾利該單元使該兩條預=;=曰;體105、106啟 可^ 7 Ϊ 電壓。當一線路放電時，外部電路 乙感測此情況’且將可顯示該記憶體單元1〇。是否卜儲=
526490 _ __ _案炙」gll卿^ ΤΆί^ύ 修正___- 五、發明説明（4) 、—— ____________1丄:上’ ，動態隨機存取記憶體（DRAM)型式記憶體單元包含一電 容器及一電晶體’除非該電容器經常重覆充電（例如每千 分之數秒）’否則易於流失資料，此重覆充電將會降低動 態隨機存取記憶體相對於其他型式隨機存取記憶體之執行 速度。一靜態隨機存取記憶體單元儲存一資料位元於一電 容器内而無需經常性重覆充電以保存資料，因此靜態隨機 存取記憶體功能表現上較動態隨機存取記憶體為佳，因其 無需經常性重覆充電。舉例而言，一靜態隨機存取記憶體 之典塑存取時間約為動態隨機存取記憶體之3至4倍速，靜 態隨機存取δ己憶體常被用為第一隱藏記憶體（c a c h e)，因 其速度介於動態隨機存取記憶體及一中央處理單元隱藏記彳· 憶體之間。 能夠在非常低電壓下（有時稱為超低電壓，例如小於〇. 9 伏特）運作記憶體單元（像是靜態隨機存取記憶體單元）是 必要的，早期嚐試達成低電壓運作靜態隨機存取記憶體單 元使用低門植電壓V t處理及/或一正弦專門安培感測，然 而，該低門檻電壓Vt設計經常導致單元穩定性及\欠門檻漏 失問題，一專門安培感測一般而言為一特別設計電路，其 不易自一技術移轉至另一技術’並且需要在非常嚴格之作 業狀況下執行。據此，在超低電壓下、無需使用一低電壓 門檻Vt處理、及非常低電能散失、並且其讀寫存取時間可 和南電壓下之έ己憶體單元運作時間相她美之靜態隨機存取 記憶體運作是必要的。 發明摘要 一種包含一記憶體單元之積體電路，用以儲存和一低及
526490 修正 案號 891168p 五、發明說明（5) 3 = 一資料位元，-記憶體元件連結至—資料節 接至該資料節資料線路、其第二端點連 路，以提供一存取押制仁=制端點連接至一存取控制線 ί;性：將該資料線路連接至該資料節點。該2體Ϊ; 2設控制'線路，以提供一寫人預設控制信號將該 二j，或關閉，俾能選擇性地將該反相資料 2 邏輯-〇電壓源。 I ·ύ廷接至該 式概要描沭 圖1說明一早期技術記憶體單元之電路圖； 想是;;1所示之早期技術記憶 圖3 Α-Β依據本發明之具體實施例之電路圖說明一 壓靜態隨機存取記憶體單元； 《低電 圖4為依據本發明之具體實施例之 記憶體單元之-記憶體單元系統方塊圖，以J-奴機存取 圖5Α-Β為一時序圖說明圖3Α_Β之靜態隨 元之寫入及讀取循環。 L ^體早 盤佳具體膏旅例描述
526490 案號 89116885 五、發明說明（6) 7 J ^ |曰_修正
......— — —_J 顯示帶有反相器31及32之靜態隨機存取記憶體單元3 0 0， 圖3B顯示帶有構成反相器31之電晶體MFP35及MFN36及構成反 相器32之電晶體MDP37及MDN38之靜態隨機存取記憶體單元 3 0 0。於本發明中，如進一步詳述於下，在對記憶體單元 進行寫入存取之前（於一寫入前期間），該單位會透過一内 部預設電晶體MPRE40預先寫入邏輯資料1 (高），因此該實 際單元寫入可藉由使預先寫入單元節點（如果對該單元寫 入0 )放電或保留其原來狀態（如果對該單元寫入1 )而達 成。 於一具體實施例中，每一記憶體陣列或系統之記憶體單 元是設計成和記憶體單元3 0 0相同，靜態隨機存取記憶體 單元300包含一儲存單元資訊之電腦線路（flip-flop)或包 含反相器3 1及3 2之記憶體元件。該電腦線路具有資料節點 D及反相資料節點DN (負向資料，D之相反值），資料節點D 儲存一和所儲存於記憶體單元1 0 0内之資料相對應之邏輯1 或0，靜態隨機存取記憶體單元3 0 0亦包含一單一資料存取 璋而非如傳統單元1 0 0之兩存取埠。該（雙向）資料存取埠 可被用於一外部裝置或元件，像是一用於對該單元寫入或 讀取一位元之處理器，一預設電晶體會被使用，據此一單 一電晶體存取埠即足以寫入及讀取，如下所詳述。 現在參考至圖4，其顯示依據本發明具體實施例之一使 用多個靜態隨機存取記憶體單元之記憶體單元系統4 0 0之 〇 一方塊圖，每一記憶體單元和圖3之靜態隨機存取記憶體 單元3 0 0相同，記憶體陣列4 0 0可用為一積體電路（I C )。 再一次參考至圖3A-B，靜態隨機存取記憶體單元3 0 0包
O:\65\65744-910712.ptc 第11頁 526490 修正 案號 89116885 五、發明說明（7) 含6電晶體 一具PM0S (MFP3 5 及MDP3 7)及四具 nm〇S ( MGN3 9、 MPRE40、MFN3 6及MDN38)，傳統六電晶體（6-τ)靜態隨機存取 記憶體單元1 0 0亦包含6電晶體，然而，其電力連接至存取 電晶體（MPRE )40於單元300内和早期技術單元丨⑽（丨〇6)是 不同的。 在早期技術單元1 〇〇，沿著分離bit及iTT線路需要一對 NMOS存取電晶體105、106，如前面所述，該存取電晶體對 係用於確保將被寫入之新資料在必時可改變該單元之狀 態。相較之下，在單元30 0内，僅有一存取電晶體（Mgn)39 僅和B I T線路相連，STT線路是不需要的。不像早期技術單 元100 ’單元300在雙向資料存取埠之外，另外引用了 一預· 寫或預設電晶體（MPRE)40，此預設電晶體MPRE40具有下列切 換功能：和地線連結之第一（汲極）端點、和反相資料節點 DN相連結之第二（源極）端點、及和預設控制信號wpre相連 結之一閘極（或預設切換控制）端點。 因此’和電晶體或開關4 〇之該預設閘極（切換控制端點） 相連結之該寫入預設控制信號WPRE執行切換該預設電晶體 或開關開啟或關閉，據此當WPRE昇高時，節點DN會直接和 地線（Vss)連結。WPRE為WR、PWL及PRE之一邏輯AND函數， WR為寫入（WRITE)信號、PWL為預先解碼字元線路信號、以 及PRE可為任何緩衝之時序（CK)信號，WL為PWL及 PRE信號之一邏輯函數，在寫入預設（預寫）階段時，DN藉 由預設開關MPRE40直接和地線（vss)連結，所以節點DN會被 引至低邏輯，因其和Vss相連。 該没極是否直接和地線或Vss相連結，該没極所連結之地
O:\65\65744-910712.ptc 第12頁 526490 五、發明說明（8) ^^ 89116885
修正 線或Vss源扮演一邏輯〇電壓源，因為其將節點Μ拉矣至一 邏輯狀態，此會導致節點D預先充電至一邏輯1狀態，所 以^態隨機存取記憶體單元3 00會預先被寫入一邏，因 為單兀300在任何寫入作業之前預先被寫入一邏輯1，一單 一寫入端點可用於對該單元寫入新資料位元，如果一邏輯 0將被寫^入，節點D僅需放電即可，而如果一邏輯1將被寫 入，该單元狀態無需改變。因此，不會存在任何危險有關 於胃在曰該B I T線路上之一邏輯1因太弱而無法將一儲存之邏輯 〇 &幵至1，因為該預設或預寫階段確保一邏輯1在任何寫 入作業之前會首先寫入至該單元。 單兀3 0 〇之電晶體實體大小可加以選擇而減少讀取/寫入伞 存取時間及提昇位於該單元内之資料整體性，電晶體Mfp3 5 及MFN36係設計成具有非常弱回饋之電晶體，所以可在讀取 作業時提昇單元資料之穩定性。該NM〇s電晶體心^^其大小 為一強化裝置以減少在讀取作業時之位元線路^電時間。 該PMOS電晶體mdp37其大小為一弱性裝置，據此在預寫期 間丄其相對容易地可將節點D拉昇至高（Vdd)電壓，但是當 該單元將被寫入〇時，其不會阻礙BIT線路驅動器。 現在參考至圖5 A ,其顯示一時序圖5丨〇說明靜態隨機存 取圯憶體單元3 〇 〇，為進行寫入作業，該w R 維持在 高位’且一單元寫入會以兩階段完成：一^/預曰/階段 (當CK = 1)、以及一單元寫入階段（當CK = 〇)，當處於單元預 寫階段時’ CK=1且字元線路WL會維持在低位Γ而該存取電 晶體39會關閉，且所BIT線路會伴隨m信號先行充電至邏 輯1狀態，如果一特別列被選取用於寫入，該預設控制信
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界年:7月;/乂 a 五、發明說明（9) _
號WPRE會啟動並開啟該預設電晶體Mpre4〇，此地 將導致該單元在節點D被預寫入邏輯1。 、、端點DN 在遠單元寫入階段（C K = 0 ) ’該預寫信號w p R E b 並且該寫入存取電晶體MGN 3 9會開啟（因為WL處於^閉的， 預設電晶體MPRE40是關閉的，因為WPRE在此階$ ^位），該 位，此將導致節點DN和地線節點隔離。將被寫又々於低 位元在此階段會被應用至B I T線路，如果該資’、入之該資料 輯〇(Vss)，該資料節點D會透過該題〇$存取電、曰、=凡為邏 至Vss狀態，如果，該資料位元為邏輯i ( V 、9古_ gn 3 9放電 單兀3 0 0内之該資料節點ρ及反相資料節點⑽不7"^位位於 在寫入狀態時，存取電晶體Mgn39扮演著具有二文變。 切換功能：一輸入端點（在雙向BI τ線路上和' :，入存取 連結）、一和節點D連結之輸出端點、及一字^ ^料位元 之閘極（或切換控制）端點。在讀取狀態時（參考、WL連結 於下），存取電晶體MGN39具有下列切換功能：一鈐Β描述 (在節點D和儲存位元相連），一和雙向MT線路别入端點 端點、及一和字元線路WL相連結之閘極連^輪出 點。因此，在讀取及寫入兩種模式 換控制， 該WL信號用於切換電晶體或將 開啟 點D連接至該BIT線路，兮WT尸嘹叮m lL >、 1 據此使節 信號。 良路，該WL仏號可因此被視為一存取控制 戎預設電晶體MPRE4 〇因此允許該單元以一 一 體MGN39進行寫入，並二仔^電曰日 寫入1或藉由保留該預先^斤^早而^寫点入係;^由日〉月除該預先 需要兩條用於寫入作預章先之寫二 1 =τ;本二明因此減少了 1戸菜之位兀線路（ΒΙΤ/ΒΙΤ)，並且使記
O:\65\65744-910712.ptc 第14頁 526490 -- 案號 89116885 牟 ^月/日_修正_ 五、發明說明（10) : :_Ill 憶體可在非常低電壓（小於等於〇 · 9伏特）下運作，無需増 加f單元之電晶體數目或寫入存取時間。依據本發明之 靜態隨機存取記憶體單元亦可設計成在作業電壓小於〇. 9 伏特運作，或在作業電壓大於5伏特下運作。 並且，本發明藉由減少資料輸入緩衝區至一半，和傳統 六電晶體（6 -T)單元相較能減少電流散失，本發明之另一 優點為’因為一單元無法藉由強制邏輯1維持在B〗T線路， 信號PRE及WL (PRE啟動，WL關閉）之重合無需如傳統靜態 隨機存取記憶體單元（像是單元丨〇 0 )般被精確控制。 “ 現在參考至圖5 B，其顯示一時序圖5 5 〇，說明該靜態隨 機存^記憶體單元3 00之讀取循環，為執行一讀取作$， 孩W R佗號係維持在低位，並且一單元讀取以兩階段完成： 一讀取線路預設階段（當CK = 1)及一單元讀取階段（當cK=〇) 。在該讀取線路預設階段時，CK=1，且該字元線路叽會維 持在低位，所以該存取電晶體U 9是關閉的，在整體^取 作業時，WPRE皆維持在低位，所^預設電晶體‘£40維 持關閉，並且所有B I T線路會伴隨p 信號預先充電至邏輯
,在孩單το讀取階段，CK = 〇，該位元線路預先充電關閉 亚且位於一所選取單元列之該存取電晶體Μ^39藉由切換从 η至/位動進行一讀出存取。僅有當該單元先期被寫> f 内）可經由一反相/非反相緩衝區（圖3之^、^而 ί ΐί兀之讀取存取時間不會較傳統靜態隨機存取 5己憶體早7G (像是單元i 〇〇 )為慢，但是其電量散失遠較傳
O:\65\65744-910712.ptc 苐15頁 526490
526490 —^-^^16885 红 , ι卜> 一丄心 9Ί 4 f k 絛正 " !T\ >ί , ί _ 五、發明說明（12) —— 一 — 一
間，首先，为A 源外’因為線路上之“延遲時間較短，除了節省電 間常數較傳统i子70線路靜電容置，在字元線路上該“時 之大/|、产早兀1 00為小，並且，因為NM0S電晶體 狳玫輅ί寫入存取時間上之影響可被忽略（在全體B i T 静¥谷^上之MDN38之來源靜電容量之增加是可忽略 的），且在字元線路延遲時間上無不良影響（在字元^路及 U8間無連接），m^38可被增加以減少讀取時間而不會增 ^寫入存取時間（對傳統六電晶體之靜態隨機存取記^ 單元100並不適用），因此，對讀出存取而言，可達成一 β I 丁線路放電而產生較少不良影響。 乂、 關於為何靜態隨機存取記憶體單元3 0 0會提昇資料整體 性亦有數項理由，首先，因為僅需一存取埠，該交互&相 鲁 反相器（1 0 1，1 02 )無需一致，亦即無需對稱（相較之下， 對傳統靜態隨機存取記憶體單元1 0 0而言，不對稱會產生 問題，並且因此單元1〇〇之該反相器101及102必須幾乎_
致），因此，這使得電晶體Mfp35、MFN36、MDP37及mdn38之大 小適中，且減少任何由來自該B I T及字元線路、伴連 之雜訊所造成之單元干擾。 D 為何靜態隨機存取記憶體單元3 0 0會提昇資料整體性之 第二理由^，當在該預先充電階段之後之一讀取存取 節點D之該電塵4此因存取電日日體Mgn 3 9之開啟而攸昇，'
且在節點D上之電壓向上改變量是由電晶體MGN39及^ 3’8二4 大小比率決定，因為當儲存於節點DN上之資料為邏^ i ^零 兩者皆為導體。在此情況下，在D上之最大電壓向上故μ 量是近似於下列數學式所表示（忽略第二影響，像是連I
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修正 案號 89116885 五'發明說明（13) 結 依附、閘極後偏量影響、及電線阻抗等）·· V_E-D = VDD*Z (MDN)/ { Z(MDN)+z(MGN)}， 其中，f (MDN)及Z (MGN)為分別在關⑽電晶體MDN38及MGN39上 之持績（ο η )π阻抗作用。實際上，位於節點d上該最大向 變化電壓遠較計算數值為小，在任何情況下，一所欲資 料完整性水準可單藉由選取電晶體U 8及mgn39之比率而確 ，。例如，在VDD= 1 · 5伏特時，節點D之該向上變化電壓 藉由選擇電晶體MDN38及MGN39之比率等於2，可限制至小於 〇 · 5、伏特内’此亦優於傳統靜態隨機存取記憶體單元丨〇 〇， =為其热法在不影響讀取及寫入存取時間下，改變反相器 101及102之NM0S電晶體。 楚ί t f Ϊ隨機存取記憶體單元3 0 0會提昇資料整體性之 r a \微在Vdd& MAX[Vtp，Vtn]及當Mgn39開啟時’位於 Λ 壓將限於L，這時因為該最大字元 V下降，因此，乂从in且存在一來自I閘極對節點D之 LI降，因此，當作業電壓下降至和電晶體之 近日寸，在單元3 0 0内之資料將變得更為穩定， m 統靜態隨機存取記憶體單元100之優點，因U 電堅下降時將變得較不穩定（在讀取存取時）。八田’、 在另一具體實施例中，預設電晶體Mpre4() 體二並且係相連於vdd及節點D之間，而非在地 電曰曰 及節點，其閘極係和寫入預設控制、、’ $電差） 上述具體實施例中，預設電晶體MPRE40係用於， 值（亦即WPRE)相連結，這使得節點D在寫入之相反 時、於該記憶體單元預設階段，可直接提i制一信號提昇 且Ί#奢你U t ~，Λ t向電壓，在 預設該記憶
526490 _案號89116885 年Z月/丄日__ 五、發明說明（14) 體單元至邏輯1 (高電位）狀態。 吾人將可了解到，已在上述進行描述及說明在零件細 部、材質、及排置之不同變化，以解釋本發明之特性，可 被熟知本領域之人士所運用，而不會偏移如下列所引述申 請專利範圍之發明原則及範圍。
O:\65\65744-910712.ptc 第19頁 526490 案號 89116885
•簡允 修正 圖式簡單說明 式元 件符 號 說 明 31 反 相 器 32 反 相 器 35 電 晶 體: MFP 36 電 晶 體MFN 37 電 晶 體MDP 38 電 晶 體: MDN 39 電 晶 體MGN 40 電 晶 體i MPRE 100 記 憶 體 早兀 101 反 相 器 102 反 相 器 105 存 取 電 晶體 106 存 取 電 晶體 200 記 憶 體 陣列 300 記 憶 體 XJt» — 早兀 400 記 憶 體 陣列 5 10 時 序 圖 550 時 序 圖 ❿
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Claims (1)

  1. 526490 修正 案號 89116885 六、申請專利範圍 1. 一種具有一記憶體單元之積體電路，以儲存對應至一 低電壓及一高電壓其中之一之資料位元，包含： (a) —記憶體單元，連結一資料節點以儲存該資料位 元，以及連結一反相資料節點以儲存該資料位元之相反 值； (b) —存取埠，内含一存取開關具有連結至一資料線 路之第一端點、一連結至該資料節點之第二端點、以及連 結至一控制線路之一控制端點，其提供一存取控制信號， 以切換該存取開關至開啟或關閉，俾將該資料線路選擇性 地連結至該資料節點；以及 (c) 一預設開關，具有連結至該資料節點及該反相資 料節點之一的第一端點、一和一邏輯1電壓源及一邏輯0電 壓源之一連結之第二端點、以及和一預設控制線路相連結 之一預設控制端點，其提供一寫入預設控制信號以切換該 預設開關至開啟或關閉，以選擇性地將該預設開關之第一 端點連結至該預設開關之第二端點。 2 .如申請專利範圍第1項之積體電路，其中該預設開關 之第一端點連結至該反相資料節點，以及該預設裝置之第 二端點連結至一邏輯0電壓源。 3.如申請專利範圍第2項之積體電路，其中： 該存取埠之存取開關為一NM0S存取電晶體； 該存取電晶體之控制端點為一存取電晶體閘極端點； 該預設開關為一NM0S預設電晶體；以及 該預設電晶體之預設控制端點為一預設電晶體閘極端
    O:\65\65744-910712.ptc 第21頁 526490 案號 89116885 泠年7月/i曰 修正 六、申請專利範圍 4. 如申請專利範圍第1項之積體電路，其中該記憶體單 元包含將一輸入端點連結該資料節點、及將一輸出端點連 結至反相資料節點之一第一反相器，以及包含將一輸入端 點連結至反相資料節點、及將一輸出端點連結至一資料結 點之一第二反相器。 5. 如申請專利範圍第4項之積體電路，其中： 該第一反相器包含一第一 PM0S電晶體及一第一NM0S電 晶體，以及該第二反相器包含一第二PM0S電晶體及一第二 NM0S電晶體； 以及該第一NM0S及PM0S電晶體及第二NM0S及PM0S電晶 體之大小係選擇用以降低讀取/寫入存取時間及增加記憶 體單元内之資料整體性。 6 .如申請專利範，圍第4項之積體電路，其中： 該第一反相器包含一第一 PM0S電晶體及一第一NM0S電 晶體，及第二反相器包含一第二PM0S電晶體及一第二NM0S 電晶體； 該第一 PM0S電晶體及該第一NM0S電晶體之大小設計成 非常弱回饋電晶體，以在一讀取作業時提昇單元資料之穩 定性； 該第二PM0S電晶體之大小設計成弱性裝置，據此在一 預寫階段，其可拉昇第一節點至邏輯1，但是未反對一邏 輯0寫入至該資料線路；以及 該第二NM0S電晶體之大小設計成強性裝置，以在一讀
    O:\65\65744-910712.ptc 第22頁 526490 __________________ _案號89116885 夕/年7月日 修正_ ‘ 六、申請專利範圍 ， 取作業時減少資料線路放電時間。…j 7. 如申請專利範圍第1項之積體電路，其中，該記憶體 單元使用一邏輯1、電壓小於等於0. 9伏特進行作業。 8. 如申請專利範圍第1項之積體電路，其中，該邏輯0電 壓源為地線及Vss其中之一。 . 9 · 一種寫入一資料位元至一記憶體單元之方法，該記憶 體單元位於一積體電路中，該記憶體單元具有一記憶體元 件連結至一資料節點，以儲存對應至一低電壓及一高電壓 其中之一之資料位元，以及連結至一反相資料節點以儲存 該資料位元之相反值，該方法包含下列步驟： (a) 在寫入該資料位元至該記憶體單元之前，連結該 j 反相資料節點至一邏輯0電壓源，以促使該資料節點儲存 一邏輯1資料位元； (b) 對具有連結至該資料結點之一第二端點之一存取 開關之第一節點提供該資料位元；以及 (c) 對該存取開關之一控制端點提供一存取控制信 號，以將該存取開關之第一端點連結至該資料節點以對該 資料節點寫入資料位元。 1 0 .如申請專利範圍第9項之方法，其中： 步驟（a)包含以一預設開關連結該反相資料節點至一 邏輯0電壓源之步驟，該預設開關具有一第一端點，其連 結至該反相資料節點、一第二端點，其連結至該邏輯0電❶ 壓源，以及一預設控制端點，其連結至一預設控制線路， 其提供一寫入預設控制線路以切換該預設開關至開啟或關
    O:\65\65744-910712.ptc 第23頁 526490 案號 89116885 六、申請專利範圍 閉，俾選擇性地將該反相資料節點連結至該邏輯0電壓 源。 1 1.如申請專利範圍第9項之方法，其中·· 該存取埠之存取開關為一NM0S存取電晶體； 該存取電晶體之控制端點為一存取電晶體閘極端點； 該預設開關為一NM0S預設電晶體；以及 該預設電晶體之預設控制端點之一預設電晶體閘極端 點。 1 2.如申請專利範圍第9項之方法，其中，該記憶體單元 包含一第一反相器連結一輸入端點至該資料節點，及連結 一輸出端點至該反相資料節點，以及一第二反相器連結一 入端點至該反相資料節點及連結一輸出端點至該資料節 點。 1 3.如申請專利範圍第1 2項之方法，其中： 第一反相器包含一第一PM0S電晶體及一第一NM0S電晶 體，以及第二反相器包含一第二PM0S電晶體及一第二NM0S 電晶體； 以及所選擇之第一 NM0S及PM0S電晶體以及第二NM0S及 Ρ Μ 0 S電晶體係為減少讀取/寫入存取時間及增加該記憶體 單元内之資料完整性。 1 4.如申請專利範圍第1 2項之方法，其中： 第一反相器包含一第一 PM0S電晶體及一第一 &M0S電晶 體，以 電晶體 反相器包含一第二PM0S電晶體及 NM0S
    O:\65\65744-910712.ptc 第24頁 526490 案號 89116885 % 7； 修正 六、申請專利範圍 丨一 : 第一PM0S電晶體及第一NM0S電晶體其大小係設計成極 弱回饋電晶體，以在一讀取作業時，提昇單元資料之穩定 度； 第二PM0S電晶體其大小係設計成弱性裝置，據此，在 步驟（a )時，其可拉昇第一節點至邏輯1 ，但不並不反對一 邏輯0寫入該資料線路； 第二NM0S電晶體其大小係設計成一強性裝置以在讀取 作業時，減少資料線路放電時間。 1 5.如申請專利範圍第9項之方法，包含以一供應電壓小 於等於0 . 9伏特運作該記憶體單元之步驟。 1 6.如申請專利範圍第9項之方法，其中，該邏輯0電壓 源為地線及Vss其中之一。 Φ
    O:\65\65744-910712.ptc 第25頁
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6466470B1 (en) * 2000-11-04 2002-10-15 Virage Logic Corp. Circuitry and method for resetting memory without a write cycle
KR100421040B1 (ko) * 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US6654301B2 (en) * 2001-09-27 2003-11-25 Sun Microsystems, Inc. Multiple discharge capable bit line
US6853578B1 (en) * 2002-03-18 2005-02-08 Piconetics, Inc. Pulse driven single bit line SRAM cell
US7426135B2 (en) * 2005-06-22 2008-09-16 Ovonyx, Inc. Static random access memory cell using chalcogenide
US6925010B2 (en) 2003-07-10 2005-08-02 Texas Instruments Incorporated Static random access memory device having decreased sensitivity to variations in channel physical characteristics
CN102785498A (zh) * 2005-04-06 2012-11-21 津克成像有限责任公司 多色热成像方法和热印刷机
CN101541547B (zh) * 2005-04-06 2012-06-13 津克成像有限责任公司 多色热成像方法
TWI597724B (zh) * 2005-12-24 2017-09-01 奧佛尼克公司 具硫屬化物材料之可程式化矩陣陣列
US8036061B2 (en) * 2009-02-13 2011-10-11 Apple Inc. Integrated circuit with multiported memory supercell and data path switching circuitry
US9401200B1 (en) 2014-12-22 2016-07-26 Altera Corporation Memory cells with p-type diffusion read-only port
CN111755049B (zh) * 2019-03-28 2022-08-23 龙芯中科技术股份有限公司 存储单元和存储器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5325325A (en) * 1990-03-30 1994-06-28 Sharp Kabushiki Kaisha Semiconductor memory device capable of initializing storage data
GB2278698B (en) * 1993-05-05 1997-09-03 Hewlett Packard Co Multi-ported data storage device with improved cell stability
US5831896A (en) * 1996-12-17 1998-11-03 International Business Machines Corporation Memory cell
US5764564A (en) * 1997-03-11 1998-06-09 Xilinx, Inc. Write-assisted memory cell and method of operating same
US5764577A (en) * 1997-04-07 1998-06-09 Motorola, Inc. Fusleless memory repair system and method of operation
US5877979A (en) * 1997-06-26 1999-03-02 Xilinx, Inc. Single-sided RAM cell and method of accessing same
US5894432A (en) * 1997-07-08 1999-04-13 International Business Machines Corporation CMOS memory cell with improved read port

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