TW201742059A - 感測放大器和閂鎖方案 - Google Patents

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Abstract

提供數種用於電路之方法。該電路包括含有複數個電晶體的感測放大器電路，該等複數個電晶體用感測放大器致能信號致能以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路，以及該閂鎖電路包括用該第一輸出資料線真值信號主動驅動的主要驅動器與用第二輸出資料線互補信號主動驅動的次要驅動器，使得該閂鎖電路輸出讀取全域資料線。

Description

感測放大器和閂鎖方案
本揭示內容係有關於一種感測放大器和閂鎖方案，且更特別的是，有關於一種會加快記憶體存取時間的感測放大器和閂鎖方案。
在記憶體中，感測放大器為在半導體記憶體晶片上構成電路的元件之一。感測放大器為在讀取記憶體之資料時使用的讀取電路之一部份。感測放大器感測來自位元線表示存入記憶單元之資料位元(1或0)的低功率信號，以及將小電壓擺幅放大為可識別邏輯位準，藉此可用在記憶體外的邏輯而正確地解釋資料。
在靜態隨機存取記憶體(SRAM)操作中，為了讀取特定記憶單元的位元，打開在特定記憶單元之橫列上的字元線，這會激活橫列中的所有單元。然後，將該特定記憶單元的儲值(0或1)送到與該特定記憶單元關連的位元線。該感測放大器在兩個互補位元線的末端將小電壓放大為正常邏輯位準。然後，由特定記憶單元之感測放大器閂鎖來自所欲單元的位元於緩衝器中，然後放上輸出匯流排。
在動態隨機存取記憶體(DRAM)操作中，感測放大器操作與SRAM類似，但是執行額外的功能。具體言之，DRAM晶片中的資料係以電荷儲存於記憶單元的微小電容器中。讀取操作耗盡單元中的電荷而銷毀資料，因此在讀出資料後，感測放大器必須藉由施加電壓至單元來立即寫回(亦即，記憶體刷新)。
在感測放大器及閂鎖方案中，只有感測放大器的一個輸出用來主動驅動閂鎖。感測放大器的另一輸出保持預充電且仍未利用(亦即，不用來驅動閂鎖)。習知設計的閂鎖通常為SR NOR閂鎖。在此配置中，大量的複雜堆疊閘極減緩效能。
另一種感測放大器及閂鎖方案係使用堆疊反相器閂鎖而不是SR NOR閂鎖。這減少複雜堆疊閘極的個數而改善效能。不過，在此種設計中，感測放大器仍然只有一個輸出用來主動驅動閂鎖；感測放大器的另一輸出保持預充電且仍未利用(亦即，不用來驅動閂鎖)。
在本揭示內容的第一態樣中，一種電路包括含有複數個電晶體的感測放大器電路，該等複數個電晶體用感測放大器致能信號致能以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路，以及該閂鎖電路包括用該第一輸出資料線真值信號主動驅動的主要驅動器與用第二輸出資料線互補信號主動驅動的次要驅動器，使得該閂鎖電路輸出讀取全域資料線。
在本揭示內容的另一態樣中，一種電路包括含有複數個電晶體的感測放大器電路，該等複數個電晶體用感測放大器致能信號致能以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路，以及該閂鎖電路包括用該第一輸出資料線真值信號主動驅動的PMOS上拉裝置(pull-up device)及一NMOS下拉裝置(pull-down device)，以及用該第二輸出資料線互補信號主動驅動的NMOS上拉裝置及PMOS下拉裝置，使得該閂鎖電路輸出讀取全域資料線。
在本揭示內容的另一態樣中，一種方法，其係包含下列步驟：致能感測放大器電路以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路，用該第一輸出資料線真值信號主動驅動該閂鎖電路的主要驅動器，用該第二輸出資料線互補信號主動驅動該閂鎖電路的次要驅動器，以及基於正被主動驅動的該主要驅動器及該次要驅動器來輸出讀取全域資料線。
10‧‧‧感測放大器及閂鎖
A‧‧‧寫入線WL曲線
B‧‧‧負值感測放大致能SETN
C‧‧‧感測放大致能SET
D‧‧‧習知架構的資料線真值DLT
DLT‧‧‧資料線真值
DLC‧‧‧資料線互補
E‧‧‧本揭示內容的資料線真值DLT
F‧‧‧感測放大致能產生SETD
G‧‧‧習知架構的資料線互補DLC
G1‧‧‧閘極
GND‧‧‧接地信號
H‧‧‧本揭示內容的資料線互補DLC
I‧‧‧本揭示內容的負值讀取全域資料線RGBLTN
J‧‧‧習知架構的負值讀取全域資料線RGBLTN
K‧‧‧本揭示內容的讀取全域資料線RGBLT
L‧‧‧習知架構的讀取全域資料線RGBLT
M‧‧‧本揭示內容的輸出Q0
N‧‧‧習知架構的輸出Q0
O‧‧‧時序圖中圖示NMOS上拉裝置之協助效果的部份
RGBLT‧‧‧讀取全域資料線
RGBLTN‧‧‧負值讀取全域資料線
SARST‧‧‧感測放大器重設信號
SET‧‧‧感測放大致能
SETN‧‧‧負值感測放大致能
SETD‧‧‧感測放大致能產生
T1-T22‧‧‧電晶體
VCS‧‧‧電壓信號
以下在【實施方式】中用本揭示內容之示範具體實施例的非限定性實施例參考多個附圖描述本揭示內容。
第1圖顯示根據本揭示內容之數個態樣之感測放大器及閂鎖的示意圖。
第2圖為第1圖之感測放大器及閂鎖的時序圖。
本揭示內容係有關於一種感測放大器和閂鎖方案，且更特別的是，有關於一種會加快記憶體存取時間的感測放大器和閂鎖方案。在更具體的實施例中，該感測放大器及該閂鎖方案可提供為整合的感測放大器及閂鎖。此外，該感測放大器及該閂鎖方案使用兩個感測放大器輸出以主動驅動主要驅動器及第二驅動器以便改善效能。
有利的是，本揭示內容的感測放大器及閂鎖方案可提供以下優點及/或機能：(i)允許該感測放大器的兩個輸出(例如，DLC與DLT)主動驅動該閂鎖；(ii)在感測放大器的兩個輸出上提供相等的負載；(iii)具有有共用供應的數個閂鎖驅動器(亦即，閂鎖核心，DLC/DLT的共模源極/汲極-閘極耦合)；(iv)提供更快的感測放大器閂鎖速度(相較於習知感測放大器和閂鎖方案)；(v)提供更快的存取時間(相較於習知感測放大器和閂鎖方案)；(vi)提供高頻操作(相較於習知感測放大器和閂鎖方案)；以及(vii)減少電路大小(相較於習知感測放大器和閂鎖方案)。
第1圖顯示根據本揭示內容之數個態樣之感測放大器及閂鎖的示意圖。特別是，感測放大器及閂鎖10包括閘極G1，複數個電晶體T1-T22，以及複數條信號線。該等信號線包括：資料線真值DLT，資料線互補DLC，感測放大致能SET，負值感測放大致能SETN，感測放大致能產生SETD，讀取全域資料線RGBLT，負值讀取全域資料線RGBLTN，感測放大器重設信號SARST，電壓信號VCS，以及接地信號GND。此外，第1圖的感測放大器及閂鎖10包括複數個PMOS電晶體(例如，T1、T2、T3、T4、T5、T10、T11、T12、T15、T16、T17及T19)與複數個NMOS電晶體(例如，T6、T7、T8、T9、T13、T14、T18、T20、T21及T22)。
如第1圖所示，電晶體T1有連接至電晶體T2之汲極的閘極，連接至電壓信號VCS之源極，以及連接至電晶體T2之閘極的汲極。電晶體T2有連接至電壓信號VCS之源極。電晶體T3有連接至感測放大器重設信號SARST之閘極，連接至電壓信號VCS之源極，以及連接至電晶體T4之源極的汲極。電晶體T4有連接至感測放大器重設信號SARST的閘極以及連接至電晶體T5之源極的汲極。電晶體T5有連接至感測放大器重設信號SARST之閘極以及連接至電壓信號VCS之汲極。
也如第1圖所示，電晶體T6有連接至電晶體T7之汲極的閘極，連接至電晶體T7之閘極的汲極，以及連接至電晶體T8之汲極的源極。電晶體T7有連接至電 晶體T8之汲極的源極。電晶體T8有連接至感測放大致能SET之閘極以及連接至接地信號GND之源極。電晶體T9有連接至電晶體T6之汲極的閘極，連接至電壓信號VCS之汲極，以及連接至電晶體T11之源極的源極。電晶體T10有連接至電晶體T7之汲極的閘極，連接至電壓信號VCS之源極，以及連接至電晶體T11之源極的汲極。電晶體T11有連接至負值感測放大致能信號SETN的閘極以及連接至電晶體T12之源極的汲極。電晶體T12有連接至電晶體T6之汲極的閘極以及連接至電晶體T14之汲極的汲極。電晶體T13有連接至電晶體T7之汲極的閘極，連接至電晶體T11之汲極的汲極，以及連接至電晶體T14之汲極的源極。電晶體T14有連接至感測放大致能產生SETD之閘極與連接至接地信號GND之源極。
也如第1圖所示，電晶體T15有連接至電壓信號VCS之源極，連接至負值感測放大致能SETN之閘極，以及連接至電晶體T16之源極的汲極。電晶體T16有連接至接地信號GND的閘極以及連接至電晶體T17之閘極的汲極。電晶體T17有連接至電壓信號VCS的源極以及連接至電晶體T19之源極的汲極。電晶體T18有連接至負值感測放大致能SETN之閘極，連接至電晶體T16之汲極的汲極，以及連接至接地信號GND之源極。電晶體T19有連接至讀取全域資料線RGBLT的閘極以及連接至電晶體T20之汲極的汲極。電晶體T20有連接至讀取全域資料線RGBLT之閘極以及連接至電晶體T21之汲極的源極。電晶 體T21有連接至接地信號GND之源極以及連接至負值感測放大致能SETN之閘極。電晶體T22有連接至電壓信號VCS的閘極以及連接至接地信號GND的源極及汲極。最後，閘極G1反相負值讀取全域資料線RGBLTN以及輸出讀取全域資料線RGBLT。
在第1圖的感測放大器及閂鎖10中，主要驅動器包括共享至資料線真值DLT之閘極連接的電晶體T10及T13。此外，在第1圖的感測放大器及閂鎖10中，次要驅動器包括共享至資料線互補DLC之閘極連接的電晶體T9及T12。此外，如第2圖所示，主要驅動器有PMOS上拉裝置(例如，電晶體T10)及NMOS下拉裝置(例如，電晶體T13)，以及次要驅動器有NMOS上拉裝置(例如，電晶體T9)及PMOS下拉裝置(例如，電晶體T12)。如上述，由於資料線真值DLT與資料線互補DLC兩者各自驅動主要驅動器(例如，電晶體T10及T13)及次要驅動器(例如，電晶體T9及T12)，感測放大器閂鎖速度可改善達8%，存取時間可改善，以及電路大小可減少達10%。
應瞭解，第1圖的感測放大器及閂鎖可包括含有主要驅動器(例如，電晶體T10及T13)及次要驅動器(例如，電晶體T9及T12)的閂鎖方案。在本揭示內容中，感測放大器的兩個輸出(亦即，資料線真值DLT與資料線互補DLC)用來主動驅動閂鎖。換言之，主要驅動器(例如，電晶體T10及T13)用資料線真值DLT驅動，以及次要驅動器(例如，電晶體T9及T12)用資料線互補DLC驅動。該主 要驅動器可包括共享至資料線真值DLT之閘極連接的PMOS電晶體(例如，電晶體T10)及NMOS電晶體(例如，電晶體T13)，以及次要驅動器可包括共享至資料線互補DLC之閘極連接的NMOS電晶體(例如，電晶體T9)及PMOS電晶體(例如，電晶體T12)。在該主要驅動器中，PMOS電晶體(例如，電晶體T10)用作上拉裝置以及NMOS電晶體(例如，電晶體T13)用作下拉裝置。次要驅動器的NMOS電晶體(例如，電晶體T9)用作上拉裝置以及PMOS電晶體(例如，電晶體T12)用作下拉裝置。
第1圖中由“1”過渡到“0”(亦即，高至低)的讀取全域資料線RGBLT為慢路徑(slow path)，因為資料線真值DLT感測緩慢。因此，在本揭示內容中，資料線互補DLC保持高預充電以及在過渡開始時通過次要驅動器的NMOS上拉裝置(例如，電晶體T9)來驅動閂鎖(亦即，負值讀取全域資料線RGBLTN的先前狀態為“0”，因此NMOS上拉裝置(例如，電晶體T9)在感測時有VGS=VDS=VCS)。
第1圖中由“0”過渡到“1”(亦即，低至高)的讀取全域資料線RGBLT為快路徑，因為資料線真值DLT保持高預充電以及次要驅動器的NMOS上拉裝置(例如，電晶體T9)關閉(負值全域資料線RGBLT的先前狀態為“1”，因此NMOS上拉裝置(例如，電晶體T9)在感測時有VGS=0)。此外，次要驅動器的PMOS下拉裝置(例如，電晶體T12)加快過渡的結尾部份。
鑑於上述，本揭示內容在資料線真值DLT與資料線互補DLC上有等效的負載。此外，該感測放大器及該閂鎖方案的數個閂鎖驅動器(亦即，主要驅動器及次要驅動器)有共用供應(亦即，在閂鎖核心，資料線真值DLT及資料線互補DLC之輸出的共模源極/汲極-閘極耦合)。
再者，相較於感測放大器及閂鎖方案的習知設計，圖示於第1圖之方案的存取時間加快約5皮秒，因為感測放大器的兩個輸出都用來驅動閂鎖。此外，相較於習知設計，本揭示內容的架構有較小的尺寸(例如，尺寸少10%)，因為複雜閘極的數目減少。
此外，在第1圖的感測放大器及閂鎖10中，更快存取時間及高頻操作可提供優於感測放大器及閂鎖方案之習知設計的競爭優勢。此外，第1圖的感測放大器及閂鎖可使用於所有類型的記憶體(例如，14奈米、10奈米等等)，包括靜態隨機存取記憶體(SRAM)，動態隨機存取記憶體(DRAM)，以及其他揮發性及非揮發性記憶體。
第2圖為第1圖之感測放大器及閂鎖的時序圖。更特別的是，第2圖的時序圖包括以下要素：(i)寫入線WL曲線(標示為“A”)，(ii)負值感測放大致能SETN(標示為“B”)，(iii)感測放大致能SET(標示為“C”)，(iv)習知架構的資料線真值DLT(標示為“D”)，(v)本揭示內容的資料線真值DLT(標示為“E”)，(vi)感測放大致能產生SETD(標示為“F”)，(vii)習知架構的資料線互補DLC(標示為“G”)，(viii)本揭示內容的資料線互補 DLC(標示為“H”)，(ix)本揭示內容的負值讀取全域資料線RGBLTN(標示為“I”)，(x)習知架構的負值讀取全域資料線RGBLTN(標示為“J”)，(xi)本揭示內容的讀取全域資料線RGBLT(標示為“K”)，(xii)習知架構的讀取全域資料線RGBLT(標示為“L”)，(xiii)本揭示內容的輸出Q0(標示為“M”)，(xiv)習知架構的輸出Q0(標示為“N”)，以及(xv)時序圖中圖示NMOS上拉裝置之協助效果的部份(標示為“O”)。
如以上第2圖所示，在感測放大致能SET由“0”過渡到“1”(標示為“C”)之後，讀取全域資料線RGBLT(標示為“K”)在指定時序改變數值。相較之下，習知架構的讀取全域資料線RGBLT(標示為“L”)在大於指定時序的時序改變數值。因此，相較於習知架構，第2圖的時序圖顯示本揭示內容的感測放大閂鎖加快8%。
也如第2圖所示，在感測放大致能SET由“0”過渡到“1”(標示為“C”)之後，輸出Q0(標示為“M”)比習知架構之輸出Q0(標示為“N”)更快地改變數值。
在第2圖中，參考時序圖中圖示NMOS上拉裝置之協助效果的部份(標示為“O”)，可看見第1圖之感測放大器及閂鎖10的效果。在標示為“O”的部份中，相較於習知架構的負值讀取全域資料線RGBLTN(標示為“J”)，次要驅動器的NMOS上拉裝置有助於在較快的時間上拉本揭示內容的讀取負值全域資料線RGBLTN(標示 為“I”)。
如上述的方法及結構使用於積體電路晶片的製造。所得積體電路晶片可由製造者以原始晶圓形式(raw wafer form)(也就是具有多個未封裝晶片的單一晶圓)、作為裸晶粒(bare die)或已封裝的形式來銷售。在後一情形下，晶片裝在單晶片封裝體中(例如，塑膠載體(plastic carrier)，具有固定至主機板或其他更高層載體的引腳(lead))，或多晶片封裝體中(例如，具有表面互連件(surface interconnection)或內嵌互連件(buried interconnection)任一或兩者兼具的陶瓷載體)。然後，在任一情形下，晶片與其他晶片、離散電路元件及/或其他信號處理裝置整合成為(a)中間產品(例如，主機板)，或(b)最終產品中之任一者的一部分。該最終產品可為包括積體電路晶片的任何產品，從玩具及其他低端應用到有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品不等。
已提出本揭示內容之各種具體實施例的說明是為了圖解說明而非旨在窮盡或限定至所揭示的具體實施例。本技藝一般技術人員明白在不脫離所揭示具體實施例的精神及範疇下仍有許多修改及變體。選擇使用於本文的術語以最佳地解釋該等具體實施例的原理，實施應用或優於出現於市上之技術的技術改善，或致能其他本技藝一般技術人員了解揭示於本文的具體實施例。
10‧‧‧感測放大器及閂鎖
DLT‧‧‧資料線真值
DLC‧‧‧資料線互補
G1‧‧‧閘極
GND‧‧‧接地信號
RGBLT‧‧‧讀取全域資料線
RGBLTN‧‧‧負值讀取全域資料線
SARST‧‧‧感測放大器重設信號
SET‧‧‧感測放大致能
SETN‧‧‧負值感測放大致能
SETD‧‧‧感測放大致能產生
T1-T22‧‧‧電晶體
VCS‧‧‧電壓信號

Claims (20)

  1. 一種電路，係包含：感測放大器電路，係包含複數個電晶體，該等複數個電晶體由感測放大器致能信號致能以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路；以及該閂鎖電路，係包含用該第一輸出資料線真值信號主動驅動的主要驅動器與用該第二輸出資料線互補信號主動驅動的次要驅動器，使得該閂鎖電路輸出讀取全域資料線。
  2. 如申請專利範圍第1項所述之電路，其中，該主要驅動器包含PMOS上拉裝置與NMOS下拉裝置。
  3. 如申請專利範圍第2項所述之電路，其中，該PMOS上拉裝置的閘極與該NMOS下拉裝置的閘極均連接至該第一輸出資料線真值信號。
  4. 如申請專利範圍第1項所述之電路，其中，該次要驅動器包含NMOS上拉裝置與PMOS下拉裝置。
  5. 如申請專利範圍第4項所述之電路，其中，該NMOS上拉裝置的閘極與該PMOS下拉裝置的閘極均連接至該第二輸出資料線互補信號。
  6. 如申請專利範圍第1項所述之電路，其中，該第一輸出資料線真值信號上的負載等效於該第二輸出資料線互補信號上的負載。
  7. 如申請專利範圍第1項所述之電路，其中，該主要驅動 器與該次要驅動器有共用電壓供應。
  8. 如申請專利範圍第1項所述之電路，其中，該感測放大器電路的該等複數個電晶體包含5個PMOS電晶體及3個NMOS電晶體。
  9. 如申請專利範圍第1項所述之電路，其中，該感測放大器電路及該閂鎖電路包含靜態隨機存取記憶體(SRAM)裝置。
  10. 如申請專利範圍第1項所述之電路，其中，該感測放大器電路及該閂鎖電路包含動態隨機存取記憶體(DRAM)裝置、另一揮發性記憶體裝置及非揮發性記憶體裝置中之一者。
  11. 一種電路，係包含：感測放大器電路，係包含複數個電晶體，該等複數個電晶體由感測放大器致能信號致能以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路；以及該閂鎖電路，係包含用該第一輸出資料線真值信號主動驅動的PMOS上拉裝置及NMOS下拉裝置，以及用該第二輸出資料線互補信號主動驅動的NMOS上拉裝置及PMOS下拉裝置，使得該閂鎖電路輸出讀取全域資料線。
  12. 如申請專利範圍第11項所述之電路，其中，該PMOS上拉裝置的閘極與該NMOS下拉裝置的閘極均連接至該第一輸出資料線真值信號。
  13. 如申請專利範圍第11項所述之電路，其中，該NMOS上拉裝置的閘極與該PMOS下拉裝置的閘極均連接至該第二輸出資料線互補信號。
  14. 如申請專利範圍第11項所述之電路，其中，該第一輸出資料線真值信號上的負載等效於該第二輸出資料線互補信號上的負載。
  15. 如申請專利範圍第11項所述之電路，其中，該主要驅動器與該次要驅動器有共用電壓供應。
  16. 如申請專利範圍第11項所述之電路，其中，該感測放大器電路的該等複數個電晶體包含5個PMOS電晶體及3個NMOS電晶體。
  17. 一種方法，係包含下列步驟：致能感測放大器電路以輸出第一輸出資料線真值信號及第二輸出資料線互補信號至閂鎖電路；用該第一輸出資料線真值信號主動驅動該閂鎖電路的主要驅動器；用該第二輸出資料線互補信號主動驅動該閂鎖電路的次要驅動器；以及基於正被主動驅動的該主要驅動器及該次要驅動器來輸出讀取全域資料線。
  18. 如申請專利範圍第17項所述之方法，其中，該第一輸出資料線真值信號上的負載等效於該第二輸出資料線互補信號上的負載。
  19. 如申請專利範圍第17項所述之方法，其中，該主要驅 動器與該次要驅動器有共用電壓供應。
  20. 如申請專利範圍第17項所述之方法，其中，該主要驅動器包含PMOS上拉裝置與NMOS下拉裝置，以及該次要驅動器包含NMOS上拉裝置與PMOS下拉裝置。
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