JPH02146188A - 同期式スタティックランダムアクセスメモリ - Google Patents
同期式スタティックランダムアクセスメモリInfo
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- JPH02146188A JPH02146188A JP63299960A JP29996088A JPH02146188A JP H02146188 A JPH02146188 A JP H02146188A JP 63299960 A JP63299960 A JP 63299960A JP 29996088 A JP29996088 A JP 29996088A JP H02146188 A JPH02146188 A JP H02146188A
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- 230000003068 static effect Effects 0.000 title claims description 6
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 210000003127 knee Anatomy 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路の同期式スタティックランダム
アクセスメモリに関する。
アクセスメモリに関する。
［従来の技術］
第４図に従来の同期式スタティックランダムアクセスメ
モリ（以下、ＳＲＡＭと称す）の要部を示す。なお、第
４図では１列のみを示しているが、メモリセルＣ１〜Ｃ
ｎは通常複数列配置される。
モリ（以下、ＳＲＡＭと称す）の要部を示す。なお、第
４図では１列のみを示しているが、メモリセルＣ１〜Ｃ
ｎは通常複数列配置される。
メモリセルは、代表的にメモリセルＣ１で示すように、
インバータ２５と２６のたすき掛は接続により構成され
、２個のインバータの入出力端子の接続接点は、Ｎチャ
ンネルＭＯ３）ランジスタ（以下ＮＭＯ３Ｔｒと称す）
２７．２８により各々ビット線ＢＬ、百Ｔ゛に接続され
る。
インバータ２５と２６のたすき掛は接続により構成され
、２個のインバータの入出力端子の接続接点は、Ｎチャ
ンネルＭＯ３）ランジスタ（以下ＮＭＯ３Ｔｒと称す）
２７．２８により各々ビット線ＢＬ、百Ｔ゛に接続され
る。
また、ＮＭＯ３Ｔｒ２７，２８のゲートはワード線ＷＬ
Ｉに接続され、ＷＬＩによりメモリセルＣ１の情報の出
し入れが制御される。
Ｉに接続され、ＷＬＩによりメモリセルＣ１の情報の出
し入れが制御される。
ビット線ＢＬ、’ＦＩＴの一端はＮＭＯＳＴｒ２９〜３
１から構成されるプリチャージ回路５０に接続され、他
端には後述するデータ書込み回路２′及び読出し回路が
接続されている。
１から構成されるプリチャージ回路５０に接続され、他
端には後述するデータ書込み回路２′及び読出し回路が
接続されている。
第５図は従来の書込み回路２′とその制御回路の回路図
であり、第６図はそのタイミング図である。
であり、第６図はそのタイミング図である。
第４図と第５図のＲＡＭにおいて、データの書込みは次
の様に行われる。
の様に行われる。
アドレスが非確定のとき、プリチャージ信号ＰＣは高レ
ベル（以下、ＪＩＨＩ＋と記す）なので、ＮＭＯ５Ｔｒ
２９〜３１は導通状態とされ、ビット線ＢＬ、ｒは同電
位かつ電源電圧ＶＤＤからＮＭＯＳＴｒのいしきい値電
圧だけ低い電位（以下、ＶＤＤ−ＶＴＮと記す）にプリ
チャージされる。
ベル（以下、ＪＩＨＩ＋と記す）なので、ＮＭＯ５Ｔｒ
２９〜３１は導通状態とされ、ビット線ＢＬ、ｒは同電
位かつ電源電圧ＶＤＤからＮＭＯＳＴｒのいしきい値電
圧だけ低い電位（以下、ＶＤＤ−ＶＴＮと記す）にプリ
チャージされる。
アドレスが確定し、ワード線ＷＬＩが選択されるとプリ
チャージ信号ＰＣは低レベル（以下、Ｌ Ｉｔと記す）
となりＮＭＯＳＴｒ ２９〜３１は非導通状態とされる
。同時に、書込み回路２′の出力制御端子１０がｊ＄Ｈ
Ｉ＋となり、ビット線ＢＬ。
チャージ信号ＰＣは低レベル（以下、Ｌ Ｉｔと記す）
となりＮＭＯＳＴｒ ２９〜３１は非導通状態とされる
。同時に、書込み回路２′の出力制御端子１０がｊ＄Ｈ
Ｉ＋となり、ビット線ＢＬ。
百ニーは書込みデータＷＤに応じて一方が１ｌｌｌ？に
変化しはじめる。また、ワード線ＷＬＩが”Ｈ”となる
ので、ＮＭＯ５Ｔｒ２７，２Ｂが導通状態とされる。
変化しはじめる。また、ワード線ＷＬＩが”Ｈ”となる
ので、ＮＭＯ５Ｔｒ２７，２Ｂが導通状態とされる。
そして、メモリセルＣ１の内容と書込データＷＤが異な
る場合には、バッフアゲ−）３４． ３５により、ＮＭ
Ｏ３Ｔｒ３２，３３、ビット線ＢＬ。
る場合には、バッフアゲ−）３４． ３５により、ＮＭ
Ｏ３Ｔｒ３２，３３、ビット線ＢＬ。
ＢＬ、ＮＭＯＳＴｒ２７．２８を介してインバータ２５
．２６の出力が引き下げ／引き上げられる。
．２６の出力が引き下げ／引き上げられる。
その結果、インバータ２５．２６の出力電位がインバー
タ２５．２６のしきい値を越えるまで変化されると、イ
ンバータ２５．２６で構成されるラッチが反転し、メモ
リセルＣ１の内容は書込みデータＷＤと等しくされて書
込みが完了する。
タ２５．２６のしきい値を越えるまで変化されると、イ
ンバータ２５．２６で構成されるラッチが反転し、メモ
リセルＣ１の内容は書込みデータＷＤと等しくされて書
込みが完了する。
また、この時ビット線ＢＬ、丁■の電位は＋１ Ｌ”及
びＶＤＤ−ＶＴＮとされており、次回に行われるプリチ
ャージでは負荷容量の大きなビット線ＢＬ、ｌｌｒπに
ＶＤＤ−ＶＴＮという電位変化を与える必要があるので
、クロック信号の周波数が高くプリチャージ時間が少な
い場合にはＮＭＯＳ Ｔｒ２９〜３１の相互コンダクタ
ンスｇｍを大きくする必要があるため、Ｎ０３Ｔｒ２９
〜３１０チャンネル幅Ｗを大きくする必要が有る。
びＶＤＤ−ＶＴＮとされており、次回に行われるプリチ
ャージでは負荷容量の大きなビット線ＢＬ、ｌｌｒπに
ＶＤＤ−ＶＴＮという電位変化を与える必要があるので
、クロック信号の周波数が高くプリチャージ時間が少な
い場合にはＮＭＯＳ Ｔｒ２９〜３１の相互コンダクタ
ンスｇｍを大きくする必要があるため、Ｎ０３Ｔｒ２９
〜３１０チャンネル幅Ｗを大きくする必要が有る。
一方ＮＭＯ５Ｔｒ２９〜３１の寸法を大きくするのは、
プリチャージ信号ＰＣの負荷容量が大きくなるので、プ
リチャージ信号ＰＣをドライブするバッファ回路におけ
る遅延時間が大きくなる。
プリチャージ信号ＰＣの負荷容量が大きくなるので、プ
リチャージ信号ＰＣをドライブするバッファ回路におけ
る遅延時間が大きくなる。
［発明が解決しようとする問題点］
上述した従来のＲＡＭでは、プリチャージ時間の短縮、
すなわちクロック信号の周期を高速化するためには、プ
リチャージトランジスタを大きくする必要があり、その
結果、プリチャージ信号の遅延時間が大きくなるととも
に、消費電力が増大する等の欠点があるとともに、エレ
クトロマイグレーションの面からも望ましくない。
すなわちクロック信号の周期を高速化するためには、プ
リチャージトランジスタを大きくする必要があり、その
結果、プリチャージ信号の遅延時間が大きくなるととも
に、消費電力が増大する等の欠点があるとともに、エレ
クトロマイグレーションの面からも望ましくない。
本発明の目的は、消費電力を増大させることなくプリチ
ャージ時間を短縮させて高速動作が可能とされた同期式
ＳＲＡＭを提供することにある。
ャージ時間を短縮させて高速動作が可能とされた同期式
ＳＲＡＭを提供することにある。
［発明の従来技術に対する相違点コ
上述した従来の同期式ＳＲＡＭに対し、本発明は書込み
動作後のプリチャージ期間中に書込み信号を保持させて
おくフリップフロップを有し、このフリップフロップの
出力が書込み回路の出力制御端子に入力されるとともに
、クロック信号が書込み回路のセット端子に入力される
という相違点を有する。
動作後のプリチャージ期間中に書込み信号を保持させて
おくフリップフロップを有し、このフリップフロップの
出力が書込み回路の出力制御端子に入力されるとともに
、クロック信号が書込み回路のセット端子に入力される
という相違点を有する。
［問題点を解決するための手段］
本発明の同期式ＳＲＡＭは、
データの書込み動作を制御する信号がクロック信号に同
期されて与えられる出力制御端子が設けられた書込み回
路と、前記クロック信号の周期毎にプリチャージが行わ
れるビット線とを有する同期成スタティックランダムア
クセスメモリにおいて、 前記書込み回路に入力されて前記信号となる書込み制御
入力信号が前記クロック信号に同期されて入力される入
力端子を有するとともに、入力された書込み制御入力信
号を保持するフリッププロップ回路を設け、 前記書込み回路の出力制御端子に前記フリップフロップ
回路の出力が与えられるとともに、前記書込み回路に設
けられたセット端子に前記クロック信号が与えられ、 前記ビット線のプリチャージが行われるのに応答して、
前記書込み回路の出力が常時高レベルで当該ビット線に
与えられる、 ことを特徴とする。
期されて与えられる出力制御端子が設けられた書込み回
路と、前記クロック信号の周期毎にプリチャージが行わ
れるビット線とを有する同期成スタティックランダムア
クセスメモリにおいて、 前記書込み回路に入力されて前記信号となる書込み制御
入力信号が前記クロック信号に同期されて入力される入
力端子を有するとともに、入力された書込み制御入力信
号を保持するフリッププロップ回路を設け、 前記書込み回路の出力制御端子に前記フリップフロップ
回路の出力が与えられるとともに、前記書込み回路に設
けられたセット端子に前記クロック信号が与えられ、 前記ビット線のプリチャージが行われるのに応答して、
前記書込み回路の出力が常時高レベルで当該ビット線に
与えられる、 ことを特徴とする。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の好適な実施例における書込み回路２及
び書込み制御回路の回路図である。
び書込み制御回路の回路図である。
書込み信号ＷＥ （書込み制御入力信号）はクロックＣ
ＬＫ （クロック信号）をクロック信号とするフリップ
フロップ１に入力されて保持され、フリップフロップ１
の出力は書込回路２の出力制御端子１０に入力されてお
り、また、書込み回路２のセット端子１１にはりａツク
ＣＬ Ｋが入力されている。
ＬＫ （クロック信号）をクロック信号とするフリップ
フロップ１に入力されて保持され、フリップフロップ１
の出力は書込回路２の出力制御端子１０に入力されてお
り、また、書込み回路２のセット端子１１にはりａツク
ＣＬ Ｋが入力されている。
書込み回路２からは、書込みデータＷＤがインバータ９
に入力され、インバータ９の出力はセット端子１１に接
続されたＮＡＮＤゲート７に入力されている。
に入力され、インバータ９の出力はセット端子１１に接
続されたＮＡＮＤゲート７に入力されている。
また、ＮＡＮＤゲート７の出力はバッファゲート５とセ
ット端子１１に接続されたＮＡＮＤゲート８に入力され
ており、ＮＡＮＤゲート８の出力はバッファゲート６に
入力されている。
ット端子１１に接続されたＮＡＮＤゲート８に入力され
ており、ＮＡＮＤゲート８の出力はバッファゲート６に
入力されている。
さらに、バッフ７ゲート５，６の出力は、ゲートが出力
制御端子１０に接続された２つのＮＭＯ９Ｔｒ３，４に
よりビット線ＢＬ、’ｆＬｌ：に接続される構成とされ
ている。
制御端子１０に接続された２つのＮＭＯ９Ｔｒ３，４に
よりビット線ＢＬ、’ｆＬｌ：に接続される構成とされ
ている。
ここで、書込み動作は第４図に示された従来例と同様に
行われるが（第３図参照）、本実施例において前記従来
例と動作が異なる点は、書込み後のプリチャージ動作に
ある。
行われるが（第３図参照）、本実施例において前記従来
例と動作が異なる点は、書込み後のプリチャージ動作に
ある。
すなわち、書込み後にクロックＣＬＫが”Ｌ”プリチャ
ージ信号ＰＣがｌｌ Ｈ”となり、ワード線ＷＬＩが”
Ｌ”となるとメモリセルＣ１は非選択となる。
ージ信号ＰＣがｌｌ Ｈ”となり、ワード線ＷＬＩが”
Ｌ”となるとメモリセルＣ１は非選択となる。
そして、書込み回路２のＮＡＮＤゲート７．８の出力は
”Ｈ′′となるので、バッファゲート５゜６及びＮＭＯ
５Ｔｒ３，４を介してビット線ＢＬ。
”Ｈ′′となるので、バッファゲート５゜６及びＮＭＯ
５Ｔｒ３，４を介してビット線ＢＬ。
■ニーの電位はＶＤＤ−ＶＴＮとされる。
また、同時にプリチャージ回路（図示せず）によりビッ
ト線ＢＬ、’Ｅｆｉのプリチャージが行われる。
ト線ＢＬ、’Ｅｆｉのプリチャージが行われる。
すなわち、本実施例では書込み後のプリチャージ期間中
に、常時高レベルで出力する書込み回路２とプリチャー
ジ回路とによりプリチャージが行われる。
に、常時高レベルで出力する書込み回路２とプリチャー
ジ回路とによりプリチャージが行われる。
その結果、プリチャージトランジスタ之よ小型のもので
良く、そのため、消費電力を増大させる事なくプリチャ
ージ時間が短縮されて高速動作が可能となる。
良く、そのため、消費電力を増大させる事なくプリチャ
ージ時間が短縮されて高速動作が可能となる。
第２図は本発明の他の実施例における書込み回路２の回
路図である。
路図である。
同図において、ＶＤＤに接続されたＰチャンネルＭＯ３
）ランジスタ（以下、ＰＭＯ３Ｔｒと称？）１３．１７
と、Ｇ Ｎ Ｄ ニ接続されたＮＭＯＳＴｒ１６，２０
とは、ゲートが出力制御端子１゜に接続されたＮＭＯ３
Ｔｒ１４，１５，１８．１９により各々ビット線ＢＬ、
ＢＬに接続されている。
）ランジスタ（以下、ＰＭＯ３Ｔｒと称？）１３．１７
と、Ｇ Ｎ Ｄ ニ接続されたＮＭＯＳＴｒ１６，２０
とは、ゲートが出力制御端子１゜に接続されたＮＭＯ３
Ｔｒ１４，１５，１８．１９により各々ビット線ＢＬ、
ＢＬに接続されている。
セット端子１１はインバータ２３に入力され、インバー
タ２３の出力はＮＯＲゲート２１．２２に入力されてお
り、また、書込みデータｗＤはインバータ２４に入力さ
れ、インバータ２４の出力はＮＯＲゲート２１に入力さ
れるとともに、Ｎ。
タ２３の出力はＮＯＲゲート２１．２２に入力されてお
り、また、書込みデータｗＤはインバータ２４に入力さ
れ、インバータ２４の出力はＮＯＲゲート２１に入力さ
れるとともに、Ｎ。
Ｒゲート２１の出力はＰＭＯ９Ｔｒ１３とＮＭＯ３Ｔｒ
１６のゲート及びＮＯＲゲート２２に入力されている。
１６のゲート及びＮＯＲゲート２２に入力されている。
一方、ＮＯＲゲート２２の出力はＰＭＯ５Ｔｒ１７とＮ
ＭＯＳＴｒ２０のゲートに入力される。
ＭＯＳＴｒ２０のゲートに入力される。
なお、本実施例における書込み動作等は前記実施例と同
様であるのでその説明は省略する。
様であるのでその説明は省略する。
また、前記実施例と同様の効果を有することは勿論であ
る。
る。
［発明の効果］
以上説明したように本発明は、書込み後のプリチャージ
を、プリチャージ回路と書込み回路とにより同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくすることなくプリチャージ時間が短縮される。
を、プリチャージ回路と書込み回路とにより同時に行う
ので、プリチャージ回路を構成しているトランジスタを
大きくすることなくプリチャージ時間が短縮される。
すなわち、消費電力を増大させることなくプリチャージ
時間を短縮させて高速動作が行えるという効果を有する
。
時間を短縮させて高速動作が行えるという効果を有する
。
第１図は本発明の好適な実施例における回路図、第２図
は本発明の他の実施例における回路図、第３図は第１図
の回路における書込み動作を示すタイミング図、第４図
は従来の同期式ＳＲＡＭの要部を示す回路図、第５図は
従来の書込み回路、書込み制御回路の一例を示す回路図
、第６図は第５図の回路の書込み動作を示すタイミング
図である。 ＢＬ、 ■・・・・・・・ビット線、ＣＬＫ・・・・
・・・・・クロック、 ＣＩ、Ｃ２，Ｃｎ・・・・・メモリセル、ＧＮＤ・・・
・・接地端子、 ＰＣ・・・・・プリチャージ信号、 ＷＤ・・・・・書込みデータ、 ＷＥ・・・・・書込み信号、 ＶＤＤ・・・・・電源端子、 ＷＬｌ、ＷＥ２．ＷＬｎ・・・・・ワード線、１・・・
・・フリップフロップ、 ２．２′ ・・・・・書込み回路、 ３、 ４． １４〜１６゜ １８〜２０．２７〜３３・・・ＮチャンネルＭＯＳトラ
ジスタ、 １３．１７・・・・・ＰチャンネルＭＯ５）ランジスタ
、 ５、 ６． ３４． ３５・・・・・バッファゲート、
７、 ８． ４０ ・ ・ ・ ・ ・ ・ ・ ・
ＮＡＮＤゲート、９、２３〜２６゜ ３６〜３９・・・・・・・・・・・インバータ、２１、
２２ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ＮＯＲゲート。
は本発明の他の実施例における回路図、第３図は第１図
の回路における書込み動作を示すタイミング図、第４図
は従来の同期式ＳＲＡＭの要部を示す回路図、第５図は
従来の書込み回路、書込み制御回路の一例を示す回路図
、第６図は第５図の回路の書込み動作を示すタイミング
図である。 ＢＬ、 ■・・・・・・・ビット線、ＣＬＫ・・・・
・・・・・クロック、 ＣＩ、Ｃ２，Ｃｎ・・・・・メモリセル、ＧＮＤ・・・
・・接地端子、 ＰＣ・・・・・プリチャージ信号、 ＷＤ・・・・・書込みデータ、 ＷＥ・・・・・書込み信号、 ＶＤＤ・・・・・電源端子、 ＷＬｌ、ＷＥ２．ＷＬｎ・・・・・ワード線、１・・・
・・フリップフロップ、 ２．２′ ・・・・・書込み回路、 ３、 ４． １４〜１６゜ １８〜２０．２７〜３３・・・ＮチャンネルＭＯＳトラ
ジスタ、 １３．１７・・・・・ＰチャンネルＭＯ５）ランジスタ
、 ５、 ６． ３４． ３５・・・・・バッファゲート、
７、 ８． ４０ ・ ・ ・ ・ ・ ・ ・ ・
ＮＡＮＤゲート、９、２３〜２６゜ ３６〜３９・・・・・・・・・・・インバータ、２１、
２２ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・
・ ＮＯＲゲート。
Claims (1)
- 【特許請求の範囲】 データの書込み動作を制御する信号がクロック信号に同
期されて与えられる出力制御端子が設けられた書込み回
路と、前記クロック信号の周期毎にプリチャージが行わ
れるビット線とを有する同期式スタティックランダムア
クセスメモリにおいて、 前記書込み回路に入力されて前記信号となる書込み制御
入力信号が前記クロック信号に同期されて入力される入
力端子を有するとともに、入力された書込み制御入力信
号を保持するフリップフロップ回路を設け、 前記書込み回路の出力制御端子に前記フリップフロップ
回路の出力が与えられるとともに、前記書込み回路に設
けられたセット端子に前記クロック信号が与えられ、 前記ビット線のプリチャージが行われるのに応答して、
前記書込み回路の出力が常時高レベルで当該ビット線に
与えられる、 ことを特徴とする同期式スタティックランダムアクセス
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299960A JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299960A JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146188A true JPH02146188A (ja) | 1990-06-05 |
| JPH0770224B2 JPH0770224B2 (ja) | 1995-07-31 |
Family
ID=17879047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299960A Expired - Lifetime JPH0770224B2 (ja) | 1988-11-28 | 1988-11-28 | 同期式スタティックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770224B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| US5343639A (en) * | 1991-08-02 | 1994-09-06 | Nike, Inc. | Shoe with an improved midsole |
| JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Ｓｒａｍのメモリシステムおよびその制御方法 |
| JP2016504705A (ja) * | 2013-01-25 | 2016-02-12 | レイセオン カンパニー | 低電力スタティックランダムアクセスメモリ |
-
1988
- 1988-11-28 JP JP63299960A patent/JPH0770224B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04159687A (ja) * | 1990-10-23 | 1992-06-02 | Nec Ic Microcomput Syst Ltd | プリチャージ回路 |
| US5343639A (en) * | 1991-08-02 | 1994-09-06 | Nike, Inc. | Shoe with an improved midsole |
| US5353523A (en) * | 1991-08-02 | 1994-10-11 | Nike, Inc. | Shoe with an improved midsole |
| JP2007066509A (ja) * | 2005-09-01 | 2007-03-15 | Sony Computer Entertainment Inc | Ｓｒａｍのメモリシステムおよびその制御方法 |
| JP4519112B2 (ja) * | 2005-09-01 | 2010-08-04 | 株式会社ソニー・コンピュータエンタテインメント | Ｓｒａｍのメモリシステムおよびその制御方法 |
| JP2016504705A (ja) * | 2013-01-25 | 2016-02-12 | レイセオン カンパニー | 低電力スタティックランダムアクセスメモリ |
| EP2948955B1 (en) * | 2013-01-25 | 2019-09-25 | Raytheon Company | Low power static random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770224B2 (ja) | 1995-07-31 |
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