JPH04159687A - プリチャージ回路 - Google Patents
プリチャージ回路Info
- Publication number
- JPH04159687A JPH04159687A JP2284949A JP28494990A JPH04159687A JP H04159687 A JPH04159687 A JP H04159687A JP 2284949 A JP2284949 A JP 2284949A JP 28494990 A JP28494990 A JP 28494990A JP H04159687 A JPH04159687 A JP H04159687A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- signal
- controlling
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 102100029380 CMRF35-like molecule 2 Human genes 0.000 description 1
- 108010036356 cytohesin-2 Proteins 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリチャージ回路に関する。
第４図は従来のプリチャージ回路の一例を示す回路図、
第５図はそのタイミング図である。
第５図はそのタイミング図である。
このプリチャージ回路はインバータ６からなりダイナミ
ックライン１１〜１．に構成されたプリチャージトラン
ジスタＴ１〜Ｔ、、（ＰチャネルＭＯＳトランジスタ）
を制御する回路Ａと、ダイナミックライン１ＩＮｌｎを
入力とする複数のラッチ回路り、〜Ｄｎを制御する回路
Ｂからなり、プリチャージトランジスタＴ１〜Ｔ、を制
御する回路Ａとラッチ回路り、〜Ｄ、の入力を制御する
回路Ｂは互いに独立した関係にある。
ックライン１１〜１．に構成されたプリチャージトラン
ジスタＴ１〜Ｔ、、（ＰチャネルＭＯＳトランジスタ）
を制御する回路Ａと、ダイナミックライン１ＩＮｌｎを
入力とする複数のラッチ回路り、〜Ｄｎを制御する回路
Ｂからなり、プリチャージトランジスタＴ１〜Ｔ、を制
御する回路Ａとラッチ回路り、〜Ｄ、の入力を制御する
回路Ｂは互いに独立した関係にある。
このプリチャージ回路では２相クロックＣＬＫＩ。
ＣＬに２が用いられ、第５図のタイミング図に示すよう
に、２相クロックＣＬＫＩ、 ＣＬに２のうちクロック
ＣＬに２を使ってプリチャージ信号３によりダイナミッ
クライン１．〜１ｎをプリチャージしておき、他方のク
ロックＣＬに１に同期しラッチ回路Ｄ１〜Ｄｎの入力を
制御する信号（ラッチ信号）２が変化し、ダイナミック
ラインｌ、〜１．．上にあるデータをラッチ回路Ｄ１〜
Ｄ０に取り込む、なお、７はラッチイネーブル信号であ
る。
に、２相クロックＣＬＫＩ、 ＣＬに２のうちクロック
ＣＬに２を使ってプリチャージ信号３によりダイナミッ
クライン１．〜１ｎをプリチャージしておき、他方のク
ロックＣＬに１に同期しラッチ回路Ｄ１〜Ｄｎの入力を
制御する信号（ラッチ信号）２が変化し、ダイナミック
ラインｌ、〜１．．上にあるデータをラッチ回路Ｄ１〜
Ｄ０に取り込む、なお、７はラッチイネーブル信号であ
る。
上述した従来のプリチャージ回路は、プリチャージトラ
ンジスタＴ、−Ｔｎを制御する回路Ａとラッチ回路ＤＩ
ＮＤｎの入力を制御する回路Ｂが互いに独立した関係に
あり、またこれら２つの回路Ａ、Ｂが２相クロック（：
ＬＫｌ、 ＣＬに２のそれぞれ一方を利用しプリチャー
ジ信号、ラッチ信号を作っているので、高速動作など２
相クロックＣＬにＩ、 ＣＬＭ２の重複しない時間が短
いときや、複数のラッチ回路り、〜Ｄ、の負荷容量が大
きい場合、複数のラッチ回路Ｄ１〜Ｄｎの入力を制御す
る回路Ｂのラッチ信号２が複数のプリチャージトランジ
スタＴ１〜Ｔ、を制御する回路Ａのプリチャージ信号３
に重なり（第５図中ｔ２の区間）、複数のラッチ回路Ｄ
１〜Ｄ、に不確定なデータを書込むといり欠点がある。
ンジスタＴ、−Ｔｎを制御する回路Ａとラッチ回路ＤＩ
ＮＤｎの入力を制御する回路Ｂが互いに独立した関係に
あり、またこれら２つの回路Ａ、Ｂが２相クロック（：
ＬＫｌ、 ＣＬに２のそれぞれ一方を利用しプリチャー
ジ信号、ラッチ信号を作っているので、高速動作など２
相クロックＣＬにＩ、 ＣＬＭ２の重複しない時間が短
いときや、複数のラッチ回路り、〜Ｄ、の負荷容量が大
きい場合、複数のラッチ回路Ｄ１〜Ｄｎの入力を制御す
る回路Ｂのラッチ信号２が複数のプリチャージトランジ
スタＴ１〜Ｔ、を制御する回路Ａのプリチャージ信号３
に重なり（第５図中ｔ２の区間）、複数のラッチ回路Ｄ
１〜Ｄ、に不確定なデータを書込むといり欠点がある。
本発明の目的は、ラッチ信号とプリチャージ信号が重な
ることがないプリチャージ回路を提供することである。
ることがないプリチャージ回路を提供することである。
本発明のプリチャージ回路は、
２相クロックのうち一方のクロックを用いてラッチ信号
を出力し、ダイナミックラインを入力とする複数のラッ
チ回路にダイナミックライン上にあるデータを取り込ま
せる回路と、 ２相クロックの他方のクロックと前記ラッチ信号を用い
て、前記ラッチ信号の出力後プリチャージ信号を出力し
てダイナミックラインに構成された複数のプリチャージ
トランジスタをオンしてダイナミックラインをプリチャ
ージする回路とを含む。
を出力し、ダイナミックラインを入力とする複数のラッ
チ回路にダイナミックライン上にあるデータを取り込ま
せる回路と、 ２相クロックの他方のクロックと前記ラッチ信号を用い
て、前記ラッチ信号の出力後プリチャージ信号を出力し
てダイナミックラインに構成された複数のプリチャージ
トランジスタをオンしてダイナミックラインをプリチャ
ージする回路とを含む。
ラッチ信号がプリチャージ信号に重なることがないため
、複数のラッチ回路に不確定なデータが書込まれること
がない。
、複数のラッチ回路に不確定なデータが書込まれること
がない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のプリチャージ回路の回路図
、第２図はそのタイミング図である。
、第２図はそのタイミング図である。
本実施例では、プリチャージトランジスタＴ、〜Ｔ、を
制御する回路Ａが、クロックＣＬＫ２と、ラッチ回路０
．−０１の入力を制御する回路Ｂの信号４（ラッチ信号
２の反転信号）を入力とするナンド回路５で構成されて
いる。
制御する回路Ａが、クロックＣＬＫ２と、ラッチ回路０
．−０１の入力を制御する回路Ｂの信号４（ラッチ信号
２の反転信号）を入力とするナンド回路５で構成されて
いる。
この場合、ラッチ回路Ｄ１〜Ｄｎの入力を制御する回路
Ｂの負荷容量が大きく、ラッチ信号２がプリチャージト
ランジスタＴ１〜ＴＩ、を制御する回路Ａを制御するク
ロックＣＩＪ２に重なっても（第２図中ｔ１区間ン、ラ
ッチ回路り、−Ｄ、の人力を制御する回路Ｂからくる信
号４によりプリチャージ信号３を禁止し、ラッチ回路り
、〜Ｄ、、に誤ったデータを書き込むことを防いでいる
。
Ｂの負荷容量が大きく、ラッチ信号２がプリチャージト
ランジスタＴ１〜ＴＩ、を制御する回路Ａを制御するク
ロックＣＩＪ２に重なっても（第２図中ｔ１区間ン、ラ
ッチ回路り、−Ｄ、の人力を制御する回路Ｂからくる信
号４によりプリチャージ信号３を禁止し、ラッチ回路り
、〜Ｄ、、に誤ったデータを書き込むことを防いでいる
。
第３図は、第１図の回路を簡略化した回路の回路図、ダ
ミーのラッチ回路に相当する負荷容量が配列されている
。
ミーのラッチ回路に相当する負荷容量が配列されている
。
以１説明したように本発明は、プリチャージトランジス
タを制御する回路をラッチ回路の入力により制御するこ
とにより、ラッチ信号とプリチャージトランジスタの制
御回路を制御する２相クロックの一方と重なったとして
もラッチ回路に正常なデータを保持させることができる
効果がある。
タを制御する回路をラッチ回路の入力により制御するこ
とにより、ラッチ信号とプリチャージトランジスタの制
御回路を制御する２相クロックの一方と重なったとして
もラッチ回路に正常なデータを保持させることができる
効果がある。
第１図は本発明の一実施例のプリチャージ回路の回路図
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図は従来例の回路図、第５図はその
タイミング図である。 Ｔ１〜Ｔｎ・・・・・・・・プリチャージトランジスタ
Ｄ１〜Ｄｎ・・・・・・・・ラッチ回路Ａ・・・・・・
・・・・・・プリチャージトランジスタＴ１〜Ｔ、の制
御回路 Ｂ・・・・・・・・・・・・ラッチ回路Ｄ１〜Ｄｎの制
御回路１１〜１ｏ・・・・・・・・ダイナミックライン
２−・・・・・・・・・・・プリチャージ信号３・・・
・・・・・・・・・ラッチ信号４・・・・・・・・・・
・・プリチャージ制御信号５・・・・・・・・・・・・
ナンド回路６・・・・・・・・・・・・インバータ７・
・・・・・・・・・・・ラッチイネーブル信号ＣＬＫＩ
、 ＣＬＫ２・・・・２相クロック第３図 第４図 （３： （４： １５図
、第２図はそのタイミング図、第３図は本発明の他の実
施例の回路図、第４図は従来例の回路図、第５図はその
タイミング図である。 Ｔ１〜Ｔｎ・・・・・・・・プリチャージトランジスタ
Ｄ１〜Ｄｎ・・・・・・・・ラッチ回路Ａ・・・・・・
・・・・・・プリチャージトランジスタＴ１〜Ｔ、の制
御回路 Ｂ・・・・・・・・・・・・ラッチ回路Ｄ１〜Ｄｎの制
御回路１１〜１ｏ・・・・・・・・ダイナミックライン
２−・・・・・・・・・・・プリチャージ信号３・・・
・・・・・・・・・ラッチ信号４・・・・・・・・・・
・・プリチャージ制御信号５・・・・・・・・・・・・
ナンド回路６・・・・・・・・・・・・インバータ７・
・・・・・・・・・・・ラッチイネーブル信号ＣＬＫＩ
、 ＣＬＫ２・・・・２相クロック第３図 第４図 （３： （４： １５図
Claims (1)
- 【特許請求の範囲】 １、２相クロックのうち一方のクロックを用いてラッチ
信号を出力し、ダイナミックラインを入力とする複数の
ラッチ回路にダイナミックライン上にあるデータを取り
込ませる回路と、 ２相クロックの他方のクロックと前記ラッチ信号を用い
て、前記ラッチ信号の出力後プリチャージ信号を出力し
てダイナミックラインに構成された複数のプリチャージ
トランジスタをオンしてダイナミックラインをプリチャ
ージする回路とを含むプリチャージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284949A JPH04159687A (ja) | 1990-10-23 | 1990-10-23 | プリチャージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284949A JPH04159687A (ja) | 1990-10-23 | 1990-10-23 | プリチャージ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159687A true JPH04159687A (ja) | 1992-06-02 |
Family
ID=17685159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284949A Pending JPH04159687A (ja) | 1990-10-23 | 1990-10-23 | プリチャージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159687A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020014672A1 (en) | 2018-07-13 | 2020-01-16 | Reelcraft Industries, Inc. | Hose reel |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593786A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS61133093A (ja) * | 1984-12-03 | 1986-06-20 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS63241786A (ja) * | 1987-03-28 | 1988-10-07 | Toshiba Corp | プリチヤ−ジ信号発生回路 |
| JPH02146188A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 同期式スタティックランダムアクセスメモリ |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
-
1990
- 1990-10-23 JP JP2284949A patent/JPH04159687A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593786A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS61133093A (ja) * | 1984-12-03 | 1986-06-20 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS63241786A (ja) * | 1987-03-28 | 1988-10-07 | Toshiba Corp | プリチヤ−ジ信号発生回路 |
| JPH02146188A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 同期式スタティックランダムアクセスメモリ |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020014672A1 (en) | 2018-07-13 | 2020-01-16 | Reelcraft Industries, Inc. | Hose reel |
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