JP2734590B2 - 同期式プログラマブル・ロジックアレイ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期式プログラマブル・ロジックアレイに関
し、特にAND平面及びOR平面のそれぞれの出力線を入力
信号が入る前にプリチャージしておく構成の同期式プロ
グラマブル・ロジックアレイに関する。

〔従来の技術〕

従来のこの種の同期式プログラマブル・ロジックアレ
イの一例を第３図に示す。

この回路は、入力数がn,積項線がk,出力数がｍの典型
的な二相クロック方式の同期式プログラマブル・ロジッ
クアレイである。

AND平面１は、相補型の複数対の入力信号をそれぞれ
入力する複数対の入力信号線IL₁,IL₂,〜,IL_(2n-1),IL_2n
と、これら入力信号線IL₁,IL₂,〜,IL_(2n-1),IL_2nを接触
することなく横切る複数の第１の積項線PL₁₁〜PL_1kとこ
れら積項線PL₁₁〜PL_1kと入力信号線IL₁,IL₂,〜,IL
_(2n-1),IL_2nとの所定の各交差部にそれぞれ設けられゲ
ートをこれら交差部の入力信号線（IL₁〜IL_2n）と接続
しドレインをこれら交差部の積項線と接続するＮチャネ
ルMOS型のトランジスタ（Q_N11〜Q_N16）とを備えてい
る。

第１のプリチャージ回路2_Bは、ドレインを積項線PL₁₁
〜PL_1kとそれぞれ接続しソースを電源端子と接続し、ゲ
ートにインバータI_P1を介して第１のプリチャージ信号P
C1を入力してオン・オフするＰチャネルMOS型の複数の
トランジスタQ_P11〜Q_P1kを備え、各入力信号線IL₁〜IL
_2nに各入力信号が入力される前に各積項線PL₁₁〜PL_1kを
予め電源電位に充電しておく。

第１のゲート回路３は、出力端を入力信号線IL₁〜IL
_2nとそれぞれ接続し第１の入力端にインバータI_P1を介
してプリチャージ信号PC1を入力し第２の入力端に入力
信号IN1〜INnの反転信号及び非反転信号をそれぞれ入力
する複数の２入力ANDゲートを備え、各積項線PL₁₁〜PL
_1kのプリチャージが終了した後に各入力信号線IL₁〜IL
_2nへ入力信号を伝達する。

OR平面４は、積項線PL₁₁〜PL_1kからの信号をそれぞれ
入力する複数の第２の積項線PL₂₁〜PL_2kと、これら積項
線PL₂₁〜PL_2kを接触することなく横切る複数の出力信号
線OL₁〜OL_mと、これら出力信号線OL₁〜OL_mと積項線PL₂₁
〜PL_2kとの所定の交差部にそれぞれ設けられゲートをこ
れら交差部の積項線（PL₂₁〜LP_2k）と接続しドレインを
これら交差部の出力信号線（OL₁〜OL_m）と接続するＮチ
ャネルMOS型のトランジスタ（Q_N21〜Q_N24）とを備えて
いる。

第２のプリチャージ回路5_Bは、ドレインを出力信号線
OL₁〜OL_mとそれぞれ接続しソースを電源端子と接続し、
ゲートにインバータI_P2を介して第２のプリチャージ信
号PC2を入力してオン・オフするＰチャネルMOS型の複数
のトランジスタQ_P21〜Q_P2mを備え、各積項線PL₂₁〜PL_2k
に積項線PL₁₁〜PL_1kからの信号が入力される前に各出力
信号線OL₁〜OL_mを予め電源電位に充電しておく。

ゲート回路６は、出力端を積項線PL₂₁〜PL_2kとそれぞ
れ接続し第１の入力端を積項線PL₁₁〜PL_1kとそれぞれ接
続し第２の入力端にインバータI_P2を介して第２のプリ
チャージ信号PC2を入力する複数の２入力ANDゲートを備
え、各出力信号線OL₁〜OL_mのプリチャージが終了した後
各積項線PL₁₁〜PL_1kの信号をそれぞれ各積項線PL₂₁〜PL
_2kへ伝達する。

次に、この回路の動作について説明する。

最初にプリチャージ信号PC1が高レベルになり、積項
線PL₁₁〜PL_1kのプリチャージが終ったあとプリチャージ
信号PC1が低レベルになり、入力信号IN1〜INnの反転信
号及び非反転信号がゲート回路３を経由して入力信号線
IL₁〜IL_2nに伝達され、AND平面１の各トランジスタQ_N11
〜Q_N16に到達すると、トランジスタQ_N11〜Q_N16はＮチャ
ネルトランジスタで構成されている為、入力信号線IL₁
〜IL_2nが高レベルならば導通して積項線PL₁₁〜PL_1kを接
地電位まで放電する。

一つの積項線（PL₁₁〜PL_1k）に関与する全ての入力信
号線（IL₁〜IL_2n）が低レベルであると、関与するトラ
ンジスタ（Q_N11〜Q_N1k）は全て非導通であるので、その
積項線は高レベルのままである。

すなわち、積項線PL₁₁〜PL_1kの値は、正論理で言え
ば、トランジスタ（Q_N11〜Q_N16）が存在する入力信号線
（IL₁〜IL_2n）の信号を入力として、NOR回路の論理を構
成する。従ってトランジスタ（Q_N11〜Q_N16）が存在しな
い入力信号線（IL₁〜IL_2n）とは無関係となる。

第３図に示された回路において、入力信号IN1〜INnと
端子T₁〜T_kにおける信号の論理関係は、端子T₁〜T_kにお
ける値をそれぞれT₁〜T_kとすると、 となる。また、端子T₂は入力信号IN1に無関係であるの
で、 となる。また、端子T_kは入力信号IN2,INnに無関係であ
るので、 T_k＝IN1・（省略） となる。なお、上記の論理式で（省略）と記述されてい
る部分は、第３図において破線により省略されている部
分の論理を示す。

また、OR平面４を通過した出力信号OUT1〜OUTmと入力
信号IN1〜INnとの論理関係は、 となる。

〔発明が解決しようとする課題〕

上述した従来の同期式プログラマブル・ロジックアレ
イは、プリチャージ回路2_B,5_Bによって積項線PL₁₁〜PL
_1k及び出力信号線OL₁〜OL_mをそれぞれプリチャージした
後、これらプリチャージ回路2_B,5_BのトランジスタQ_P11
〜Q_P1k,Q_P21〜Q_P2mはオフとなり切離されてからAND平面
１及びOR平面４にゲート回路3,6を介して信号が入力さ
れる構成となっているので、各積項線PL₁₁〜PL_1k及び出
力信号線OL₁〜OL_mにそれぞれ関与するトランジスタ（Q
_P11〜Q_P1k,Q_P21〜Q_Pm）が入力された信号により全てが
オフ状態のときには、プリチャージされた電位を保持す
ることになるが、漏れ電流によりこの電位は徐々に低下
していわゆるダイナミック型の動作となり、動作時間が
長いと誤動作を起すという欠点がある。

本発明の目的は、プリチャージされた電位が徐々に低
下するのを防止し、動作時間が長いときでも誤動作を起
すことのない同期式プログラマブル・ロジックアレイを
提供することにある。

〔課題を解決するための手段〕

本発明の同期式プログラマブル・ロジックアレイは、
相補型の複数対の入力信号をそれぞれ入力する複数対の
入力信号線と、これら入力信号線を接触することなく横
切る複数の第１の積項線と、これら第１の積項線と前記
入力信号線との所定の各交差部にそれぞれ設けられゲー
トをこれら交差部の入力信号線と接続しドレイン・ソー
スの一方をこれら交差部の第１の積項線と接続する一導
電型の複数のトランジスタとを備えたAND平面と、ドレ
イン・ソースの一方を前記各第１の積項線とそれぞ接続
しゲートに第１のプリチャージ信号を入力してオン・オ
フする逆導電型の複数のトランジスタを備え前記各入力
信号線に前記各入力信号が入力される前に前記各第１の
積項線を予め充電しておく第１のプリチャージ回路と、
前記各第１の積項線からの信号をそれぞれ入力する複数
の第２の積項線、これら第２の積項線を接触することな
く横切る複数の出力信号線、及びこれら出力信号線と前
記第２の積項線との所定の各交差部にそれぞれ設けられ
ゲートをこれら交差部の第２の積項線と接続しドレイン
・ソースの一方をこれら交差部の出力信号線と接続する
一導電型の複数のトランジスタを備えたOR平面と、ドレ
イン・ソースの一方を前記各出力信号線とそれぞれ接続
しゲートに第２のプリチャージ信号を入力してオン・オ
フする逆導電型の複数のトランジスタを備え前記各第２
の積項線に前記各第１の積項線からの信号が入力される
前に前記各出力信号線を予め充電しておく第２のプリチ
ャージ回路とを有する同期式プログラマブル・ロジック
アレイにおいて、前記第１及び第２のプリチャージ回路
を少なくとも一方のプリチャージ回路の各トランジスタ
のドレイン・ソース間に所定の抵抗値をもつ抵抗素子を
それぞれ接続した構成を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例を示す回路図である。

この実施例が第３図に示された従来の同期式プログラ
マブル・ロジックアレイと相違する点は、第１及び第２
のプリチャージ回路2,5の各トランジスタQ_P11〜Q_P1k,Q
_P21〜Q_P2mのドレイン・ソース間に、所定の抵抗値をも
つ抵抗R₁₁〜R_1k,R₂₁〜R_2mをそれぞれ対応して接続した
点にある。

これら抵抗R₁₁〜R_1k,R₂₁〜R_2mの抵抗値は、入力され
た信号により積項線PL₁₁〜PL_k及び出力信号OL₁〜OL_mが
低レベルとなるときには十分な余裕をもって低レベルと
なり、高レベルのときにはプリチャージされた電位が低
下しないように少なくとも漏れ電流分を補い、しかも消
費電流を極力少なくするようにできるだけ大きい値に設
定する。

このような抵抗値の抵抗R₁₁〜R_1k,R₂₁〜R_2mを設ける
ことにより、低レベルとなるべきときは確実に低レベル
となり、高レベルのときにも少なくともプリチャージさ
れた電位を保持するので、動作時間が長いときにも誤動
作も防止することができる。すなわち、スタティック型
の動作となる。

第２図は本発明の第２の実施例を示す回路図である。

この実施例は、トランジスタQ_P11〜Q_P1k,Q_P21〜Q_P2m
のドレイン・ソース間に接続される抵抗素子を、Ｐチャ
ネルMOS型のトランジスタQ_P31〜Q_P3k,Q_P41〜Q_P4mで形成
したもので、高抵抗素子を形成するときの占有面積を小
さくすることができるという利点がある。なお、動作及
び効果は第１の実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、プリチャージ回路の各
トランジスタのドレイン・ソース間に所定の抵抗値をも
つ抵抗素子をそれぞれ接続する構成とすることにより、
高レベルの論理のときの第１の積項線及び出力信号線の
電位がプリチャージされた電位より徐々に低下するのを
防止し、動作時間が長いときでも高レベルの電位を保持
することができ、動動作を防止することができる効果が
ある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の同期式プログラマブ
ル・ロジックアレイの一例を示す回路図である。 １……AND平面、2,2_A,2_B……プリチャージ回路、３……
ゲート回路、４……OR平面、5,5_A,5_B……プリチャージ
回路、６……ゲート回路、I₁₁〜I_1n,I₂₁〜I_2m,I_P1,I_P2
……インバータ、IL₁〜IL_2n……入力信号線、OL₁〜OL_m
……出力信号線、PL₁₁〜PL_1k,PL₂₁〜PL_2k……積項線、Q
_N11Q_N16,Q_N21〜Q_N24,Q_P11〜Q_P1k,Q_P21〜Q_P2m,Q_P31〜
Q_P3,Q_P41〜Q_P4m……トランジスタ、R₁₁〜R_1k,R₂₁〜R_2m
……抵抗。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】相補型の複数対の入力信号をそれぞれ入力
   する複数対の入力信号線と、これら入力信号線を接触す
   ることなく横切る複数の第１の積項線と、これら第１の
   積項線と前記入力信号線との所定の各交差部にそれぞれ
   設けられゲートをこれら交差部の入力信号線と接続しド
   レイン・ソースの一方をこれら交差部の第１の積項線と
   接続する一導電型の複数のトランジスタとを備えたAND
   平面と、ドレイン・ソースの一方を前記各第１の積項線
   とそれぞ接続しゲートに第１のプリチャージ信号を入力
   してオン・オフする逆導電型の複数のトランジスタを備
   え前記各入力信号線に前記各入力信号が入力される前に
   前記各第１の積項線を予め充電しておく第１のプリチャ
   ージ回路と、前記各第１の積項線からの信号をそれぞれ
   入力する複数の第２の積項線、これら第２の積項線を接
   触することなく横切る複数の出力信号線、及びこれら出
   力信号線と前記第２の積項線との所定の各交差部にそれ
   ぞれ設けられゲートをこれら交差部の第２の積項線と接
   続しドレイン・ソースの一方をこれら交差部の出力信号
   線と接続する一導電型の複数のトランジスタを備えたOR
   平面と、ドレイン・ソースの一方を前記各出力信号線と
   それぞれ接続しゲートに第２のプリチャージ信号を入力
   してオン・オフする逆導電型の複数のトランジスタを備
   え前記各第２の積項線に前記各第１の積項線からの信号
   が入力される前に前記各出力信号線を予め充電しておく
   第２のプリチャージ回路とを有する同期式プログラマブ
   ル・ロジックアレイにおいて、前記第１及び第２のプリ
   チャージ回路の少なくとも一方のプリチャージ回路の各
   トランジスタのドレイン・ソース間に所定の抵抗値をも
   つ抵抗素子をそれぞれ接続したことを特徴とする同期式
   プログラマブル・ロジックアレイ。