JPS6231096A - Ｍｏｓ型リ−ドオンリ−メモリ装置 - Google Patents
Ｍｏｓ型リ−ドオンリ−メモリ装置Info
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- JPS6231096A JPS6231096A JP60170868A JP17086885A JPS6231096A JP S6231096 A JPS6231096 A JP S6231096A JP 60170868 A JP60170868 A JP 60170868A JP 17086885 A JP17086885 A JP 17086885A JP S6231096 A JPS6231096 A JP S6231096A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）一
本発明は、 ＭＯＳトランジスタで構成されるＭＯＳ
型リードオンリーメモリ装置（読出し専用記憶装置、以
下ＲＯＭという）に関するものである。
型リードオンリーメモリ装置（読出し専用記憶装置、以
下ＲＯＭという）に関するものである。
（従来の技術）
従来、このような分野の技術としては、特公昭５０−７
８９８号公報、特開昭５８−１６５９８３号公報、特公
昭５７−１３０７９号公報等に記載されるものがあった
。
８９８号公報、特開昭５８−１６５９８３号公報、特公
昭５７−１３０７９号公報等に記載されるものがあった
。
以下、その構成を図を用いて説明する。
第２図は従来のＲＯＭの一構成例を示す回路図である。
このＲＯＭは８ワードＸ （ｍ＋１）ビット構成をなし
′、３人力８出力のアドレスデコーダｌと、ノア（ＮＯ
Ｒ）型で構成された８ワードＸ（ＩＩ＋＋１）ビットの
メモリセルマトリクス２とを備えている。
′、３人力８出力のアドレスデコーダｌと、ノア（ＮＯ
Ｒ）型で構成された８ワードＸ（ＩＩ＋＋１）ビットの
メモリセルマトリクス２とを備えている。
アドレスデコーダ１は、その入力側にアドレス入力端子
３−θ〜３−２が、その出力側にワード線４−０〜４−
６がそれぞれ接続され、アドレス入力端子３−０〜３−
２に入力されるコード化されたアドレス信号ＡＯ〜Ａ２
を解読し、ワード線４−０〜４−８のうちの一木を選択
する回路である。メモリセルマトリクス２は、ワード線
４−０〜４−８とビット線５−０〜５−ｍとの交叉箇所
に接続された複数個のＮチャネルＭＯＳ トランジスタ
（以下、ＮＭＯＳという）６−００〜８−６ｍを有して
いる。ＮＭＯＳ８−００〜ｆ３−Ｅｌｍは、そのドレイ
ンがビット［５−１〜５１に、そのゲートがワード線４
−０〜４−６にそれぞれ接続され、さらにそのソースが
接地されて電位ｖｓｓ（＝ｏりに保持されている。
３−θ〜３−２が、その出力側にワード線４−０〜４−
６がそれぞれ接続され、アドレス入力端子３−０〜３−
２に入力されるコード化されたアドレス信号ＡＯ〜Ａ２
を解読し、ワード線４−０〜４−８のうちの一木を選択
する回路である。メモリセルマトリクス２は、ワード線
４−０〜４−８とビット線５−０〜５−ｍとの交叉箇所
に接続された複数個のＮチャネルＭＯＳ トランジスタ
（以下、ＮＭＯＳという）６−００〜８−６ｍを有して
いる。ＮＭＯＳ８−００〜ｆ３−Ｅｌｍは、そのドレイ
ンがビット［５−１〜５１に、そのゲートがワード線４
−０〜４−６にそれぞれ接続され、さらにそのソースが
接地されて電位ｖｓｓ（＝ｏりに保持されている。
各ビット線５−１〜５−ｍは、その一端に負荷用のＰチ
ャネルＭＯＳ トランジスタ（以下、ＰＭＯＳという）
７−０〜７−ｍが、その他端にインバータからなるセン
ス回路８−０〜８−ｍがそれぞれ接続されている。各Ｐ
ＭＯＳ ？−０〜７−ｍは、そのドレインが各ビット線
８−０〜８１に接続されると共に、そのソースに電源電
圧ｖＤＤが、そのゲートに電位ｖＳＳがそれぞれ与えら
れる。センス回路８−０〜８１は、その入力端がビット
線５−０〜５１に、その出力端が出力端子８−０〜９−
ｍにそれぞれ接続され、ビット線５−、Ｏ〜５１の信号
を読取ってその出力信号００〜Ｏｍを出力端子９−０〜
９１へ送出する回路である。
ャネルＭＯＳ トランジスタ（以下、ＰＭＯＳという）
７−０〜７−ｍが、その他端にインバータからなるセン
ス回路８−０〜８−ｍがそれぞれ接続されている。各Ｐ
ＭＯＳ ？−０〜７−ｍは、そのドレインが各ビット線
８−０〜８１に接続されると共に、そのソースに電源電
圧ｖＤＤが、そのゲートに電位ｖＳＳがそれぞれ与えら
れる。センス回路８−０〜８１は、その入力端がビット
線５−０〜５１に、その出力端が出力端子８−０〜９−
ｍにそれぞれ接続され、ビット線５−、Ｏ〜５１の信号
を読取ってその出力信号００〜Ｏｍを出力端子９−０〜
９１へ送出する回路である。
次に動作について説明する。
仮に、メモリセルマトリクス２内のＭＯＳ トランジス
タ（以下、単にＭＯＳという） ８−００，８−０（８
−０（。
タ（以下、単にＭＯＳという） ８−００，８−０（８
−０（。
８−１１．８−３０．８−３ｍ、６−８１に、データが
書込まれているとする。
書込まれているとする。
アドレス信号ＡＯ〜Ａ２がアドレスデコーダ１に入力さ
れ、このアドレスデコーダｌによってワード線４−０が
選択されると、このワード線４−０が“Ｈ”レベルに、
他のワード線４−１〜４−６が“Ｌ ＩＩレベルとなる
。すると、ワード線４−０に接続されたＭＯＳ １３−
００，８−０（８−０（のみがオンし、ビット線５−０
．５−０（＋＋−１）が°°Ｌ”レベル、他のビット線
５−１〜５−０（５−０（，５−ｍが“Ｈ”レベルとな
る。各ビット線５−θ〜５−ｍの信号は、センス回路８
−０〜８−ｍにより読取られ、その反転信号が出力信号
００〜０ｆｆｌ（但し、００，０（ｍ−１）のみが°゛
Ｈ″Ｈ″レベル“Ｌ”レベル）として出力される。
れ、このアドレスデコーダｌによってワード線４−０が
選択されると、このワード線４−０が“Ｈ”レベルに、
他のワード線４−１〜４−６が“Ｌ ＩＩレベルとなる
。すると、ワード線４−０に接続されたＭＯＳ １３−
００，８−０（８−０（のみがオンし、ビット線５−０
．５−０（＋＋−１）が°°Ｌ”レベル、他のビット線
５−１〜５−０（５−０（，５−ｍが“Ｈ”レベルとな
る。各ビット線５−θ〜５−ｍの信号は、センス回路８
−０〜８−ｍにより読取られ、その反転信号が出力信号
００〜０ｆｆｌ（但し、００，０（ｍ−１）のみが°゛
Ｈ″Ｈ″レベル“Ｌ”レベル）として出力される。
（発明が解決しようとする問題点）
しかしながら、上記構成のＲＯＭでは、読取り動作中、
例えばＭＯＳ ｆ３−００，８−０（＋ａ−１）を介し
て電源電流が流れ続けるため、消費電力が大きくなる。
例えばＭＯＳ ｆ３−００，８−０（＋ａ−１）を介し
て電源電流が流れ続けるため、消費電力が大きくなる。
特に、メモリセルマトリクス２が大形化して選択される
ビット数が多くなると、読取り動作中の消費電力が著し
く増大するという問題点があった。
ビット数が多くなると、読取り動作中の消費電力が著し
く増大するという問題点があった。
本発明は、前記従来技術が持っていた問題点として、読
取り動作中における消費電力の大きい点について解決し
たＲＯＭを提供するものである。
取り動作中における消費電力の大きい点について解決し
たＲＯＭを提供するものである。
（問題点を解決するための手段） 、
本発明は、前記問題点を解決するために、ビット線に負
荷用ＭＯ５が接続されたＲＯＭにおいて、アドレス信号
の変化を検出して一定時間幅の正。
荷用ＭＯ５が接続されたＲＯＭにおいて、アドレス信号
の変化を検出して一定時間幅の正。
負一対のクロック信号φ、Ｔを発生するクロック信号発
生回路と、入力端、制御信号入力端及び出力端を有し、
制御信号入力端に与えられる前記クロック信号φ、Ｔに
よって出力インピーダンスがハイインピーダンス状態と
なるトライステート回路と、前記クロック信号φまたは
Ｔに基づいて前記負荷用ＭＯＳをアクティブ状態に保持
するスイッチ回路とを設け、しかも前記トライステート
回路の入力端を前記ビット線に、その出力端を前記負荷
用ＭＯＳのゲートにそれぞれ接続すると共に、前記スイ
ッチ回路を前記負荷用ＭＯＳのゲート側に接続したもの
である。
生回路と、入力端、制御信号入力端及び出力端を有し、
制御信号入力端に与えられる前記クロック信号φ、Ｔに
よって出力インピーダンスがハイインピーダンス状態と
なるトライステート回路と、前記クロック信号φまたは
Ｔに基づいて前記負荷用ＭＯＳをアクティブ状態に保持
するスイッチ回路とを設け、しかも前記トライステート
回路の入力端を前記ビット線に、その出力端を前記負荷
用ＭＯＳのゲートにそれぞれ接続すると共に、前記スイ
ッチ回路を前記負荷用ＭＯＳのゲート側に接続したもの
である。
（作 用）
本発明によれば、以上のようにＲＯＭを構成したので、
トライステート回路は、アドレス信号の変化時にのみ発
生されるクロック信号Φ、Ｔによってハイインピーダン
ス状態となり、そのハイインピーダンス状態の時にスイ
ッチ回路が負荷用ＭＯＳをアクティブ状態（すなわち、
“Ｈ″レベルたは°“Ｌ ＋ｔレベルの出力を送出可能
状態）に保持するように働く。これによってアドレス信
号変化時にのみ充電電流がビット線に流れ、それ以外の
時には充電電流がビット線に流れず、消費電力の低減化
が可能となる。したがって、前記問題点を除去できるの
である。
トライステート回路は、アドレス信号の変化時にのみ発
生されるクロック信号Φ、Ｔによってハイインピーダン
ス状態となり、そのハイインピーダンス状態の時にスイ
ッチ回路が負荷用ＭＯＳをアクティブ状態（すなわち、
“Ｈ″レベルたは°“Ｌ ＋ｔレベルの出力を送出可能
状態）に保持するように働く。これによってアドレス信
号変化時にのみ充電電流がビット線に流れ、それ以外の
時には充電電流がビット線に流れず、消費電力の低減化
が可能となる。したがって、前記問題点を除去できるの
である。
（実施例）
第１図は本発明の第１の実施例を示すＲＯＭの回路図で
ある。なお、第２図中の要素と同一の要素には同一の符
号が付されている。
ある。なお、第２図中の要素と同一の要素には同一の符
号が付されている。
そしてこの実施例が従来の第２図と異なる点は、アドレ
ス入力端３−θ〜３−２側にクロック信号発生回路２０
を接続すると共に、そのクロック信号発生回路２０の出
力側に、一定時間幅のクロック信号φを送出する信号線
２１−１と、クロック信号φの反転信号Ｔを送出する信
号線２１−２とを接続し、その信号線２１−１．２１−
２に、各ビット線５−０〜５１に対応する充電制御回路
５０−θ〜５０−ｍを接続したことである。
ス入力端３−θ〜３−２側にクロック信号発生回路２０
を接続すると共に、そのクロック信号発生回路２０の出
力側に、一定時間幅のクロック信号φを送出する信号線
２１−１と、クロック信号φの反転信号Ｔを送出する信
号線２１−２とを接続し、その信号線２１−１．２１−
２に、各ビット線５−０〜５１に対応する充電制御回路
５０−θ〜５０−ｍを接続したことである。
ここで、クロック信号発生回路２０は、アドレス信号Ａ
Ｏ〜Ａ２のうちの少なくとも１つの変化を検出して一定
時間幅の正、負一対のクロック信号φ。
Ｏ〜Ａ２のうちの少なくとも１つの変化を検出して一定
時間幅の正、負一対のクロック信号φ。
Ｔを発生する回路であり、例えば上記文献（特開昭５８
−１６５９８３号公報）に記載された第３図のような回
路で構成される。
−１６５９８３号公報）に記載された第３図のような回
路で構成される。
第３図のクロック信号発生回路２０は、複数のインバー
タ及びナントゲートからなる信号遅延回路２１−Ｏ〜２
１−２を有し、この信号遅延回路２１−０〜２１−２に
よってアドレス信号ＡＯ〜Ａ２から所定パルス幅の信号
φＯＬ〜φ２ＬおよびφＯＨ〜φ２Ｈが作られる。信号
φＯＬ〜φ２Ｌ、φＯＨ〜φ２Ｈは、ドレインが共通接
続された複数のＮＭＯＳ２２−０〜２２−５の各ゲート
に並列的に与えられる。 ＮＭＯＳ２２−０〜２２−５
は、そのソースに電位ｖＳＳが与えられ、さらにそのド
レインが共通接続されてＰＭＯ５２３のドレインに接続
されている。 ＰＭＯ９２３は、そのソースに電源電圧
ＶＤ［ｌが、そのゲートに電位ＶＳＳがそれぞれ与えら
れている。
タ及びナントゲートからなる信号遅延回路２１−Ｏ〜２
１−２を有し、この信号遅延回路２１−０〜２１−２に
よってアドレス信号ＡＯ〜Ａ２から所定パルス幅の信号
φＯＬ〜φ２ＬおよびφＯＨ〜φ２Ｈが作られる。信号
φＯＬ〜φ２Ｌ、φＯＨ〜φ２Ｈは、ドレインが共通接
続された複数のＮＭＯＳ２２−０〜２２−５の各ゲート
に並列的に与えられる。 ＮＭＯＳ２２−０〜２２−５
は、そのソースに電位ｖＳＳが与えられ、さらにそのド
レインが共通接続されてＰＭＯ５２３のドレインに接続
されている。 ＰＭＯ９２３は、そのソースに電源電圧
ＶＤ［ｌが、そのゲートに電位ＶＳＳがそれぞれ与えら
れている。
ＭＯＳ２２−０〜２２−５のドレイン共通接続点の信号
は。
は。
インバータ２４で反転されてクロック信号φとなり、さ
らにこのクロック信号φがインバータ２５で反転されて
Ｔとなる。
らにこのクロック信号φがインバータ２５で反転されて
Ｔとなる。
このような構成のクロック信号発生回路２０では、アド
レス信号ＡＯ〜Ａ２のうちのいずれか１つが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、φＯＬ〜φ２Ｌのう
ちの１つが発生し、またアドレス信号ＡＯ−Ａ２のうち
のいずれか１つが“Ｌ”レベルから“Ｈ”レベルに変化
すると、φＯＨ〜φ２Ｈのうちの１つが発生する。φＯ
Ｌ〜φ２ＬおよびφＯＨ〜φ２Ｈのうちのいずれか１つ
が発生した後は、一定パルス幅のクロック信号φ、Ｔが
順次得られる。
レス信号ＡＯ〜Ａ２のうちのいずれか１つが“Ｈ”レベ
ルから“Ｌ”レベルに変化すると、φＯＬ〜φ２Ｌのう
ちの１つが発生し、またアドレス信号ＡＯ−Ａ２のうち
のいずれか１つが“Ｌ”レベルから“Ｈ”レベルに変化
すると、φＯＨ〜φ２Ｈのうちの１つが発生する。φＯ
Ｌ〜φ２ＬおよびφＯＨ〜φ２Ｈのうちのいずれか１つ
が発生した後は、一定パルス幅のクロック信号φ、Ｔが
順次得られる。
クロック信号φ、Ｔのパルス幅は、負荷用Ｐに０８２３
の負荷特性によって決定される。
の負荷特性によって決定される。
また、第１図に示される各充電制御回路５０−０〜５０
−ｍは、ＰＭＯＳ５１ 、５２及びＮＭＯＳ５３．５４
からなるトライステート回路と、ＮＭＯＳ５５からなる
スイッチ回路と、負荷用のＰＭＯＳ？−０とでａ成され
ている。
−ｍは、ＰＭＯＳ５１ 、５２及びＮＭＯＳ５３．５４
からなるトライステート回路と、ＮＭＯＳ５５からなる
スイッチ回路と、負荷用のＰＭＯＳ？−０とでａ成され
ている。
トライステート回路は、ＰＭＯＳ５１．５２およびＮＭ
ＯＳ５３．５４が直列接続され、その一端のＰＭＯＳ５
１のソースには電源電圧ＶＤＤが、その他端のＮＭＯＳ
５４のソースには電位ｖＳＳがそれぞれ与えられる。Ｐ
ＭＯＳ５２及びＮＭＯＳ５３のゲートは入力端で共通ｖ
ｃ続され、さらにその入力端がビット線５−０に接続さ
れている。
ＯＳ５３．５４が直列接続され、その一端のＰＭＯＳ５
１のソースには電源電圧ＶＤＤが、その他端のＮＭＯＳ
５４のソースには電位ｖＳＳがそれぞれ与えられる。Ｐ
ＭＯＳ５２及びＮＭＯＳ５３のゲートは入力端で共通ｖ
ｃ続され、さらにその入力端がビット線５−０に接続さ
れている。
ＰＭＯＳ５１のゲートは第１の制御信号入力端を、ＮＭ
ＯＳ５４のゲートは第２の制御信号入力端をそれぞれ構
成し、その第１の制御信号入力端が信号線２１−１に、
その第２の制御信号入力端が信号線２１−２にそれぞれ
接続されている。ＰＭＯ８５２のドレインとＮに０８５
３のドレインとは出力端で共通接続され、その出力端が
負荷用ＭＯＳ７−０のゲートに接続されている。
ＯＳ５４のゲートは第２の制御信号入力端をそれぞれ構
成し、その第１の制御信号入力端が信号線２１−１に、
その第２の制御信号入力端が信号線２１−２にそれぞれ
接続されている。ＰＭＯ８５２のドレインとＮに０８５
３のドレインとは出力端で共通接続され、その出力端が
負荷用ＭＯＳ７−０のゲートに接続されている。
このようなトライステート回路では、第１と第２の制御
信号入力端にそれぞれクロック信号φ、Ｔが与えられる
と、出力端からみた出力インピーダンスがハイインピー
ダンスとなり、またクロック信号φ、ｆが入力されない
と、ビット線５−０の信号に応じて“Ｈ”レベルまたは
“°Ｌ”レベルの信号が出力端に現われる。
信号入力端にそれぞれクロック信号φ、Ｔが与えられる
と、出力端からみた出力インピーダンスがハイインピー
ダンスとなり、またクロック信号φ、ｆが入力されない
と、ビット線５−０の信号に応じて“Ｈ”レベルまたは
“°Ｌ”レベルの信号が出力端に現われる。
スイッチ回路を構成するＮＭＯＳ５５は、そのドレイン
が負荷用ＭＯＳ？−０のゲート側に、そのゲートが信号
線２１−１にそれぞれ接続され、さらにそのソースに電
位ＶＳＳが与えられる。ＮＭＯＳ５５は、クロック信号
φに基づいて負荷用ＭＯＳ７−０をアクティブ状態に保
持する。
が負荷用ＭＯＳ？−０のゲート側に、そのゲートが信号
線２１−１にそれぞれ接続され、さらにそのソースに電
位ＶＳＳが与えられる。ＮＭＯＳ５５は、クロック信号
φに基づいて負荷用ＭＯＳ７−０をアクティブ状態に保
持する。
ナオ、第１図中、ｖＯは負荷用ＰＭＯＳ？−０（７）ゲ
ート電位、ＩＯはビット線５−０に流れる電流、ＶＥＩ
Ｏはビット線５−０の電位、ＶＷＯはワード線４−０の
電位、ＶＷｔはワード線４−１の電位である。
ート電位、ＩＯはビット線５−０に流れる電流、ＶＥＩ
Ｏはビット線５−０の電位、ＶＷＯはワード線４−０の
電位、ＶＷｔはワード線４−１の電位である。
以上のように構成されるＲＯＭの動作を第４図の信号波
形図を参照しつつ説明する。
形図を参照しつつ説明する。
第１図のメモリセルマトリクス２において、ＮＭＯＳ６
−００，８−０（８−０（はそのドレインがビット線５
−０．５−（ｍ−１）に接続されてデータが書込まれて
いる。
−００，８−０（８−０（はそのドレインがビット線５
−０．５−（ｍ−１）に接続されてデータが書込まれて
いる。
このような状態において、アドレス信号ＡＯ〜Ａ２が°
“Ｈ＋ｔレベルから“°Ｌ”レベルへ変化し、ワード線
４−０の電位ＶＷＯがＬ”レベルから“Ｈ”レベルへ変
位すると、データが書込まれたＮＭＯＳ８−００．ｆｉ
−０（ｍ−１）がオンする。コノ際、アドレス信号ＡＯ
〜Ａ２の変化によって、クロック信号発生回路２０内に
信号φＯＬ〜φ２Ｌが発生し、これによって該クロック
信号発生回路２０からクロック信号φ、′φ−が出力さ
れて各充電制御回路５０−０〜５０１へ与えられる。。
“Ｈ＋ｔレベルから“°Ｌ”レベルへ変化し、ワード線
４−０の電位ＶＷＯがＬ”レベルから“Ｈ”レベルへ変
位すると、データが書込まれたＮＭＯＳ８−００．ｆｉ
−０（ｍ−１）がオンする。コノ際、アドレス信号ＡＯ
〜Ａ２の変化によって、クロック信号発生回路２０内に
信号φＯＬ〜φ２Ｌが発生し、これによって該クロック
信号発生回路２０からクロック信号φ、′φ−が出力さ
れて各充電制御回路５０−０〜５０１へ与えられる。。
すると、例えば充電制御回路５０−〇において、ＮＭＯ
Ｓ５５はオンし、ＰＭＯＳ？−０（７）ゲート電位ｖＯ
を“Ｌ”レベルに引下げ、該ＰＭＯＳ？−０をオンさせ
る。この際、メモリセルマトリクス２内のＮＭＯＳ８−
００がオン状態にあるため、電源電圧ＶＤＤ→ＰＭＯＳ
７−０ ＋ＮＭＯＳ８−００→アースという経路でビッ
ト線５−０に電流ＩＯが流れる。ビット線５−０の電位
ＶＢＯは、ＰＭＯ５？−０（７） オｙ抵抗とＮＭＯＳ
８−００（７） ＋ ７抵抗との比で決まり、最終的に
は“Ｌ”レベルとなる。この電位“Ｌ”レベルは、ＰＭ
ＯＳ５２及びＮＭＯＳ５３のゲートに入力されるが、ク
ロック信号φ、ＴによってＰＭＯＳ５１及びＮＭＯＳ５
４がオフしてトライステート回路がハイインピーダンス
状態にあるため、ＰＭＯ３？−０のゲート電位ｖＯは何
ら影響を受けず、“Ｌ”レベル状態に維持される。
Ｓ５５はオンし、ＰＭＯＳ？−０（７）ゲート電位ｖＯ
を“Ｌ”レベルに引下げ、該ＰＭＯＳ？−０をオンさせ
る。この際、メモリセルマトリクス２内のＮＭＯＳ８−
００がオン状態にあるため、電源電圧ＶＤＤ→ＰＭＯＳ
７−０ ＋ＮＭＯＳ８−００→アースという経路でビッ
ト線５−０に電流ＩＯが流れる。ビット線５−０の電位
ＶＢＯは、ＰＭＯ５？−０（７） オｙ抵抗とＮＭＯＳ
８−００（７） ＋ ７抵抗との比で決まり、最終的に
は“Ｌ”レベルとなる。この電位“Ｌ”レベルは、ＰＭ
ＯＳ５２及びＮＭＯＳ５３のゲートに入力されるが、ク
ロック信号φ、ＴによってＰＭＯＳ５１及びＮＭＯＳ５
４がオフしてトライステート回路がハイインピーダンス
状態にあるため、ＰＭＯ３？−０のゲート電位ｖＯは何
ら影響を受けず、“Ｌ”レベル状態に維持される。
次に、一定の時間が経過してクロック信号φが１４Ｌ”
レベル、Ｔが“Ｈ″レベルなると、 ＮＭＯＳ５５がオ
フすると共に、ＰＭＯＳ５Ｂ及びＮＭＯＳ５４がオンし
てトライステート回路がハイインビーダン状態を解除さ
れるため、ビット線５−０の電位ＶＢＯ“Ｌ”レベルは
ＰＭＯＳ５２及びＮＭＯＳ５３で反転されて電位“Ｈ”
レベルがＰＭＯＳ？−０のゲートに与えられる。
レベル、Ｔが“Ｈ″レベルなると、 ＮＭＯＳ５５がオ
フすると共に、ＰＭＯＳ５Ｂ及びＮＭＯＳ５４がオンし
てトライステート回路がハイインビーダン状態を解除さ
れるため、ビット線５−０の電位ＶＢＯ“Ｌ”レベルは
ＰＭＯＳ５２及びＮＭＯＳ５３で反転されて電位“Ｈ”
レベルがＰＭＯＳ？−０のゲートに与えられる。
ＰＭＯＳ？−０のゲートが°Ｈ”レベルになると、該Ｐ
ＭＯ５？−０はオフし、これによってビット線５−０の
電位ＶＢＯ“°Ｌ”レベルが電位ＶＳＳへより近づき、
この状態で安定する。
ＭＯ５？−０はオフし、これによってビット線５−０の
電位ＶＢＯ“°Ｌ”レベルが電位ＶＳＳへより近づき、
この状態で安定する。
その後、アドレス信号ＡＯ〜Ａ２が“Ｌ”レベルから“
Ｈ”レベルへ変化し、アドレスデコーダｌによってワー
ド線４−１が選択されたとする。アドレス信号ＡＯ〜Ａ
２の変化により、クロック信号発生回路２０内で信号φ
ＯＨ〜φ２Ｈが発生し、該クロック信発生回路２０から
クロック信号号φ、Ｔが出力される。すると、例えば充
電制御回路５０−０において、ＮＭＯＳ５５はオンし、
これによってＰＭＯＳ？−０がオンするため、ビット線
５−０を充電し始める。ここで、ビット線５−０とワー
ド線４−１には、書込み用のＭＯＳが接続されていない
ため、ビット線５−０の電位ｖＢＯカ“Ｈ”レベルとな
る。この“Ｈ”レベルはＰＭＯＳ５２及びＮＭＯＳ５３
のゲートに印加される。
Ｈ”レベルへ変化し、アドレスデコーダｌによってワー
ド線４−１が選択されたとする。アドレス信号ＡＯ〜Ａ
２の変化により、クロック信号発生回路２０内で信号φ
ＯＨ〜φ２Ｈが発生し、該クロック信発生回路２０から
クロック信号号φ、Ｔが出力される。すると、例えば充
電制御回路５０−０において、ＮＭＯＳ５５はオンし、
これによってＰＭＯＳ？−０がオンするため、ビット線
５−０を充電し始める。ここで、ビット線５−０とワー
ド線４−１には、書込み用のＭＯＳが接続されていない
ため、ビット線５−０の電位ｖＢＯカ“Ｈ”レベルとな
る。この“Ｈ”レベルはＰＭＯＳ５２及びＮＭＯＳ５３
のゲートに印加される。
この状態から一定の時間が経過してクロック信号φが“
Ｌ”レベル、“φ−が“Ｈ”レベルに変わると、ビット
線電圧ＶＢＯ“Ｈ”レベルがＰＭＯＳ５２及びＮＭＯＳ
５３で反転され、電位“Ｌ”レベルがＰＭＯ８？−０の
ゲートに与えられる。すると、 ＰＭＯＳ？−０はオン
状態を保持し、これによってビット線５−０の電位ＶＢ
Ｏが、“Ｈ”レベルに固定される。このようなビット線
５−０の電位“Ｈ” ＆ｌＬ″レベルは、センス回路
８−０で読出され、その反転信号が出力端子９−０から
出力される。
Ｌ”レベル、“φ−が“Ｈ”レベルに変わると、ビット
線電圧ＶＢＯ“Ｈ”レベルがＰＭＯＳ５２及びＮＭＯＳ
５３で反転され、電位“Ｌ”レベルがＰＭＯ８？−０の
ゲートに与えられる。すると、 ＰＭＯＳ？−０はオン
状態を保持し、これによってビット線５−０の電位ＶＢ
Ｏが、“Ｈ”レベルに固定される。このようなビット線
５−０の電位“Ｈ” ＆ｌＬ″レベルは、センス回路
８−０で読出され、その反転信号が出力端子９−０から
出力される。
而して本実施例では、アドレス信号ＡＯ〜Ａ２の変化時
にのみ、ビット線５−０〜５１に充電電流が流れ、それ
以外の状態時には充電電流が流れないため、消費電力を
著しく低減できる。
にのみ、ビット線５−０〜５１に充電電流が流れ、それ
以外の状態時には充電電流が流れないため、消費電力を
著しく低減できる。
第５図は本発明の第２の実施例を示すプログラマブルロ
ジックアレイ（以下、ＰＬＡという）の回路図である。
ジックアレイ（以下、ＰＬＡという）の回路図である。
なお、第１図中の要素と同一の要素には同一の符号が付
されている。
されている。
このＰＬＡは、アンド（ＡＮＤ）構成のメモリセルマト
リクス６０、及びオア（ＯＲ）構成のメモリセルマトリ
クス６１を備えている。メモリセルマトリクス６０には
、ワード８２−０〜６２−ｎ及び積項線８３−０〜８３
−ｍが接続され、この各積項線６３−０〜８３１に充電
制御回路５０−θ〜５０−ｍがそれぞれ接続されている
。メモリセルマトリクス６１には、積項線６３−θ〜６
３１及び出力線６４−θ〜６４−ｐが接続され、この各
出力線６４−０〜８４−ｐの一端に充電制御回路７０−
０〜７０−ｐがそれぞれ接続されている。各出力Ｍ ８
４−０〜８４−ｐの他端には、インバータからなるセン
ス回路７１−０〜７１−ｐを介して出力端子７２−０〜
７２−ｐがそれぞれ接続されている。
リクス６０、及びオア（ＯＲ）構成のメモリセルマトリ
クス６１を備えている。メモリセルマトリクス６０には
、ワード８２−０〜６２−ｎ及び積項線８３−０〜８３
−ｍが接続され、この各積項線６３−０〜８３１に充電
制御回路５０−θ〜５０−ｍがそれぞれ接続されている
。メモリセルマトリクス６１には、積項線６３−θ〜６
３１及び出力線６４−θ〜６４−ｐが接続され、この各
出力線６４−０〜８４−ｐの一端に充電制御回路７０−
０〜７０−ｐがそれぞれ接続されている。各出力Ｍ ８
４−０〜８４−ｐの他端には、インバータからなるセン
ス回路７１−０〜７１−ｐを介して出力端子７２−０〜
７２−ｐがそれぞれ接続されている。
次に動作に付いて説明する。ワード線６２−０〜６２−
ｎと積項線６３−０〜Ｅｉ３−ＩＩ＋とに与えられる信
号は、メモリセルマトリクス６０によって論理積がとら
れ、それがメモリセルマトリクス６１に与えられる。メ
モリセルマトリクス８１では、積項線６３−θ〜６３１
と出力線８４−０〜６４−ｐとに与えられる信号の論理
和をとり、それをセンス回路７１−０〜７１−ｐで読取
らせ、その反転信号を出力端子７２−θ〜７２−ｐから
送出する。
ｎと積項線６３−０〜Ｅｉ３−ＩＩ＋とに与えられる信
号は、メモリセルマトリクス６０によって論理積がとら
れ、それがメモリセルマトリクス６１に与えられる。メ
モリセルマトリクス８１では、積項線６３−θ〜６３１
と出力線８４−０〜６４−ｐとに与えられる信号の論理
和をとり、それをセンス回路７１−０〜７１−ｐで読取
らせ、その反転信号を出力端子７２−θ〜７２−ｐから
送出する。
これらの動作において、充電制御回路５０−０〜５０−
ｍ、７０＝Ｏ〜７０−ｐが設けられているため、ワード
線６２−０〜６２−ｎの信号の変化時に、前記充電制御
回路５０−Ｏ〜５０−ｔｍ、７０−０〜７０−ｐからク
ロック信号φ。
ｍ、７０＝Ｏ〜７０−ｐが設けられているため、ワード
線６２−０〜６２−ｎの信号の変化時に、前記充電制御
回路５０−Ｏ〜５０−ｔｍ、７０−０〜７０−ｐからク
ロック信号φ。
”φ−が出力される。そのため、ワード線６２−０〜６
２−ｎの信号の変化時にのみ、積項線６３−Ｏ〜６３−
ｆｆｉ及び出力線６４−θ〜６４−ｐに充電電流が流れ
るヵこれによって第１の実施例と同様、消費電力を著し
く低減できる。
２−ｎの信号の変化時にのみ、積項線６３−Ｏ〜６３−
ｆｆｉ及び出力線６４−θ〜６４−ｐに充電電流が流れ
るヵこれによって第１の実施例と同様、消費電力を著し
く低減できる。
なお、上記第１．第２実施例において、メモリセルマト
リクス２ 、８０．６１のビット数や、それを構成する
ＮＭＯＳをＰＭＯＳに変えたり、クロック信号発生回路
２０を他の回路で構成したり、あるいは充電制御回路５
０−０〜５０−ｍ、７０−０〜７０−ｐにおけるトライ
ステート回路、スイッチ回路及び負荷用ＰＭＯＳ？−０
のＰＭＯＳをＮ１１ｆＯ３に、ＮＭＯＳをＰＭＯＳに変
えたり、さらにはトライステート回路やスイッチ回路を
他の回路構成にする等、種々の変形が可能である。
リクス２ 、８０．６１のビット数や、それを構成する
ＮＭＯＳをＰＭＯＳに変えたり、クロック信号発生回路
２０を他の回路で構成したり、あるいは充電制御回路５
０−０〜５０−ｍ、７０−０〜７０−ｐにおけるトライ
ステート回路、スイッチ回路及び負荷用ＰＭＯＳ？−０
のＰＭＯＳをＮ１１ｆＯ３に、ＮＭＯＳをＰＭＯＳに変
えたり、さらにはトライステート回路やスイッチ回路を
他の回路構成にする等、種々の変形が可能である。
（発明の効果）
以上詳細に説明したように、本発明によれば。
アドレス信号の変化を検出し、その検出信号により負荷
用ＭＯＳを制御するようにしたので、アドレス信号の変
化時にのみ充電電流が流れ、それ以外のときは充電電流
が流れない。そのため、消費電力の大幅な低減の効果が
期待できる。
用ＭＯＳを制御するようにしたので、アドレス信号の変
化時にのみ充電電流が流れ、それ以外のときは充電電流
が流れない。そのため、消費電力の大幅な低減の効果が
期待できる。
ｔ５１図は本発明の第１の実施例を示すＩ？ＯＮの回路
図、第２図は従来のＲＯＭの回路図、第３図は第１図中
のクロック信号発生回路の回路図、第４図は第１図の信
号波形図、第５図は本発明の第２の実施例を示すＰＬＡ
の回路図である。 ２ 、６０．８１・・・・・・メモリセルマトリクス、
４−０〜４４．６２−０〜ｆ３２−ｎ−・−−−−ワー
ド線、５−０〜５−ｍ ・−・・−ビット線、６−００
〜８Ｊｍ・・・・・・ＮＭＯＳ、７−０・・・・・・負
荷用ＭＯＳ、２０・・・・・・クロック信号発生回路、
５０−０〜５０−ｍ、７０−０〜７０−ｐ・・・・・・
充電制御回路、５１〜５４・・・・・・ＭＯＳ（）ライ
ステート回路）、５５・・・・・・ＭＯＳ（スイッチ回
路） 、 １３３−０〜８３−ｍ・・・・・・積項線、
６４−θ〜６４−ｐ・・・・・・出力線、ＡＯ〜Ａ２・
・・・・・アドレス信号、φ、Ｔ・・・・・・クロック
信号。
図、第２図は従来のＲＯＭの回路図、第３図は第１図中
のクロック信号発生回路の回路図、第４図は第１図の信
号波形図、第５図は本発明の第２の実施例を示すＰＬＡ
の回路図である。 ２ 、６０．８１・・・・・・メモリセルマトリクス、
４−０〜４４．６２−０〜ｆ３２−ｎ−・−−−−ワー
ド線、５−０〜５−ｍ ・−・・−ビット線、６−００
〜８Ｊｍ・・・・・・ＮＭＯＳ、７−０・・・・・・負
荷用ＭＯＳ、２０・・・・・・クロック信号発生回路、
５０−０〜５０−ｍ、７０−０〜７０−ｐ・・・・・・
充電制御回路、５１〜５４・・・・・・ＭＯＳ（）ライ
ステート回路）、５５・・・・・・ＭＯＳ（スイッチ回
路） 、 １３３−０〜８３−ｍ・・・・・・積項線、
６４−θ〜６４−ｐ・・・・・・出力線、ＡＯ〜Ａ２・
・・・・・アドレス信号、φ、Ｔ・・・・・・クロック
信号。
Claims (1)
- 【特許請求の範囲】 アドレス信号に基づいて選択される複数本のワード線と
複数本のビット線とにそれぞれ接続された複数個のＭＯ
Ｓトランジスタを有するメモリセルマトリクスと、前記
各ビット線と電源との間にそれぞれ接続された複数個の
負荷用ＭＯＳトランジスタとを備えたＭＯＳ型リードオ
ンリーメモリ装置において、 前記アドレス信号の変化を検出して一定時間幅の正、負
一対のクロック信号φ、＠φ＠を発生するクロック信号
発生回路と、 入力端、制御信号入力端及び出力端を有し、入力端が前
記ビット線に、出力端が前記負荷用ＭＯＳトランジスタ
のゲートにそれぞれ接続され、制御信号入力端に与えら
れる前記クロック信号φ、＠φ＠によって出力インピー
ダンスがハイインピーダンス状態となるトライステート
回路と、前記負荷用ＭＯＳトランジスタのゲート側に接
続され、前記クロック信号φまたは＠φ＠に基づいて前
記負荷用ＭＯＳトランジスタをアクティブ状態に保持す
るスイッチ回路とを、 設けたことを特徴とするＭＯＳ型リードオンリーメモリ
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086885A JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
| US06/890,482 US4761769A (en) | 1985-08-02 | 1986-07-29 | MOS read-only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17086885A JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6231096A true JPS6231096A (ja) | 1987-02-10 |
| JPH0616360B2 JPH0616360B2 (ja) | 1994-03-02 |
Family
ID=15912798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17086885A Expired - Lifetime JPH0616360B2 (ja) | 1985-08-02 | 1985-08-02 | Ｍｏｓ型リ−ドオンリ−メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4761769A (ja) |
| JP (1) | JPH0616360B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| JP3109750B2 (ja) * | 1991-06-27 | 2000-11-20 | 株式会社東芝 | 半導体記憶装置 |
| US6429665B1 (en) * | 1998-09-21 | 2002-08-06 | International Business Machines Corporation | Circuit for detecting an impedance change at a circuit input |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623337A (en) * | 1979-08-03 | 1981-03-05 | Honda Motor Co Ltd | Manufacture of outer wheel for uniform speed universal joint |
| JPS58215792A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59223997A (ja) * | 1984-03-05 | 1984-12-15 | Nec Corp | 記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2264287C2 (de) * | 1972-12-30 | 1975-02-27 | Deutsche Texaco Ag, 2000 Hamburg | Verfahren zur Herstellung und/oder Härtung von Polykondensationsharzen |
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
| GB2070372B (en) * | 1980-01-31 | 1983-09-28 | Tokyo Shibaura Electric Co | Semiconductor memory device |
| JPS5713079A (en) * | 1980-06-23 | 1982-01-23 | Mitsubishi Electric Corp | Sliding door device for elevator |
| US4592028A (en) * | 1982-06-09 | 1986-05-27 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device |
-
1985
- 1985-08-02 JP JP17086885A patent/JPH0616360B2/ja not_active Expired - Lifetime
-
1986
- 1986-07-29 US US06/890,482 patent/US4761769A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623337A (en) * | 1979-08-03 | 1981-03-05 | Honda Motor Co Ltd | Manufacture of outer wheel for uniform speed universal joint |
| JPS58215792A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPS59223997A (ja) * | 1984-03-05 | 1984-12-15 | Nec Corp | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4761769A (en) | 1988-08-02 |
| JPH0616360B2 (ja) | 1994-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |