JPS58215792A

JPS58215792A - 半導体記憶装置

Info

Publication number: JPS58215792A
Application number: JP57097825A
Authority: JP
Inventors: Koji Shinoda; 篠田　孝司; Kikuo Sakai; 酒井　菊雄; Shinko Ogata; 尾方　真弘; Yoshiaki Onishi; 良明大西; Hiroshi Kawamoto; 洋川本
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1982-06-09
Filing date: 1982-06-09
Publication date: 1983-12-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ＭＯ８ＦＥＩＴ（絶縁ゲート型亀界効果ト
ランジスタ）で構成された半導体配憶装置に関し、特に
ＲＯＭ　（リード　オンリー　メモリ）を対象とする。

本醜発明省に、スタティク型回路の扱い易さと、ダイナ
ミック型回路のもつ低消費電力性を兼ね漏えた糾規ｆ（
ＲＯＭ’ｉ考えた。

この発明の目的に、低消費電力に図りつつ、外部からの
取り扱い？簡便にしｆＣ＃規な牛導体配儂装置ｔｋ提供
することにある。

この発明の他の目的Ｑゴ、以下の説明及び図面から明ら
かになるであろう。

以下、この発明紮実施例とともに詳細に説明する。

第１Ａ図には、この発明？マスク型ＲＯＭに適用した場
合の一実施例を示すブロック図が示されている。

同図では、特に制限されないが、約１メガビツトのメモ
リセルｔそれぞれ５１２列（ロウ）Ｘ２Ｏ３行（カラム
）＝３１１２９６ビツトの記憎谷ｔｋ持つメモリアレイ
（Ｍ−ＡＲＹ、ないしＭ−ＡＲＹ４）に分けで配置した
マスク型ＲＯＭの回路ｍ成因ｒ示している。この図にお
ける主要なブロックは、実際の幾何学的配置に合せて描
かれている。凍た、谷ブロックは、そｎぞれ公知の半導
体果ｌ禎回路技術によって１個の半導体基板上に形成さ
れたＭＯＳＦＥＴにより構成されている。

各メモリアレイＭ−ＡＲＹ、ないしＭ−ＡＲＹ４は、ダ
イナミック型回路により構成され、読出し基準電圧を形
成するためのダミーアレイを含んでｂる。

外部からのアドレス信号ＡｏないしＡｔ５ｔ”受けるア
ドレスバッファＡＤＢＩ−ｊ：、スタティック型回路に
より構成され、一方において、アドレスデコーダに伝え
る内部相補アドレス信号ａＱ　　、πないしａｓｓ　＋
　ＩＬｔｓ　’ＦＣ形成する。なお、特に制限されない
が外部からのチップ選択信号ＯＥにより、上記アドレス
信号Ａｏないしａｌｌｌの受は付けが行なわれる。

上記相補アドレス信号ａＱ、ａｌ）ないしａＨ！１ｒ■
のうち、アドレス信号ａ０　、ττないしａ、。

ｉがＸデコーダＤ　ＯＲ１、ＤＯＲｘに伝えられる。

′また、残りのアドレス信号ａ１０１τ青ないしａｚｔ
　、ａｌｌｌがＹ１コーダＹ、ＤＯＲ，Ｙ、ＤＯＲに伝
えられる。

特に制限されないが、上記アドレスデコーダＸＤＯＲ，
ないしＹ、　Ｄ　ＯＲは、スタティック型回路により構
成嘔れている。

上記メモリアレイＭ−ＡＲＹ、なＩｎｌ、Ｍ−ＡＲＹ４
のロウ系アドレス選択線（ワード＃）には、上記アドレ
ス信号ａ６．＆６ないしＳＬｅ＋ａｓ′ｆ！：受けるＸ
アドレスデコーダ（兼ワード線ドライバ）ＸＤＯＲ，、
ＸＤＯＲ，で形成された２”　＝　１０２４通りのワー
ド線選択信号が印加される。このうち、ＸＤＯＲ，で形
成される５１２通りのワード線選択信号は、左側のメモ
リアレイＭ−ＡＲＹ、　、　Ｍ−ＡＲＹ、における５１
２本のワード線ＩＦ、〜ｗｓｔ＋にそれぞれ印加される
。−力、ＸＤＯＲ，で形成される残ｖ５１２通りのワー
ド線選択信号は、右側のメモリアレイＭ−ＡＲＹｓ　、
　Ｍ−ＡＲＹ、における５１２本のワード＋＠Ｗｓ目〜
Ｗｌ＠＊りにそれぞれ印加される。

ｔ　７’Ｃ、上ｄｔ　Ｘ　Ｄ　ＯＲＩ、　Ｘ　Ｄ　ＯＲ
１ｉ’ｊ、最上位ビットのアドレス信号ａｌｌａ＠に基
づいて、上記左１１１１のメモリアレイＭ−ＡＲＹ星、
Ｍ−ＡＲＹｌのメモリセル全遺ぶときには、右側のダず
−アレイを遍ひ、逆に右側のメモリアレイＭ−ＡＲＹｓ
　、　Ｍ−ＡＲＩｍ、（Ｄ　Ｊ　モリセルを泗ぶときに
は、左側のダば−アレイを選ぶダミーワード線選択信号
も形成する。

ＹＩデコーダＹ、ＤＯＲは、残りのアドレス信号のうち
５ビツトのアドレス信号ａｌｏｒａｌｔｌ　ないしａｚ
　、ａｔ〒に受けて、３２通りのデコード出力信号全形
成する。上述のように各メモリアレイＭ−ＡＲＹ、ない
しＭ−ＡＲＹ、は、そｊ、ぞれ６０８行あることより、
１つのデコード出力信号によって同時に１９本の行が選
択されるように、カラムスイッチＯＷＩないしｏｗ４２
制御する。これにより、カラムスイッチＯＷＬ、　ＯＷ
ｎ　ｎ、左側のメモリアレイＭ−ＡＲＹ、　、　Ｍ−Ａ
ＲＹ、における合１ｉ３８個のメモリセル（又はダだ一
セル）からの信号全仏え、カラムスイッチＯＷｓ＋　Ｏ
Ｗ４１’Ｊ　、右側のメモリ７Ｌ／イＭ−ＡＲＹ、　、
　Ｍ−Ａ、ＲＹ４における合ａ十３８個のダミーセル（
又はメモリセル）からの伯号紮伝える。

上記カラムスイッチＯＷｉないしＯＷ４からの信号上受
けるセンスアンプＳＡは、合計３８個のダイナミック型
差動増幅回路によｐ＊成されている。

上記ワード巌選択により、例えば左側のメモリアレイか
ら情報の続出し全行なう時には、上記差動増幅回路は、
右側のメモリアレイのダミーセルからの続出基準電圧と
、左側のメモリアレイのメモリセルからの信号を受け、
その信号が％　１　ｈか′ＯＮかの利足を行なう。

上記ダイナミック型のＲＯＭアレイ及びセンスアンプの
動作に必要なりロック、例えば、プリチャージ、ディス
チャージのためのタイばング信号等を形成するために、
上記アドレスバッファＡＤＨからのアドレス信号？受け
るエツジトリガと、タイミング発生回路とが設けられて
いる。上記エツジトリガは、上記アドレス４ｆｔ号ａ６
ないしａＩ４及びチップ選択信号ＯＥのいずれかのレベ
ル変化を検出して、１つのトリガパルス全形成する。タ
イミング発生回路ｒユ、上記トリガパルスを受けて、メ
モリアレイ及びセンスアンプＳＡの読出し動作に必要な
各棟タイミング信号を形成する。同図では、そのうち、
メモリアレイ及びセンスアンプのプリチャージ及びディ
スチャージを制御するタイミング信号φｐａと、ワード
ｍ選択タイミング全規定するタイミング信号φよ及びセ
ンスアンプＢｋの活性化タイミングを規定するタイミン
グ信号φＰＡＩが代表として示されている。

上記１つのＸデコード出力（ワード森選択）信号と１つ
のＹデコード出力（カラム選択）信号とにより指定さ７
″した３８個のメモリセルから読み出さｆｉた情報は、
上記センスアンプＳＡ１通して同時に誤ｔり訂正回路（
以下、１１００回路と称する）に入力ζｒｔ、ここで誤
ま９訂正が行なわれる。これらの３８ビツトの読出し情
報のうち、３２ビツトの情報がデータ信号とされ、残９
６ビツトの情報が冗長（パリティ）信号とされてｂる。

上記のＲＯＭは、特に制限されないが、１文字が３２Ｘ
３２ドツトで構成される漢字パターン発生回路として用
ｒｒＯｎる。したがって、上記Ｒ０ＭＫ、ｒｉ、１０２
４文字全記憶させることができる。

上記囲００回路は、特に制限されないが、スタティック
型回路により構成式れでいる。したがって、特に制限さ
れないが、上記センスアンプ日Ａには、上記ダイナミッ
ク型差動回路の出カイ１号を受け、スタティックな出力
信号を形成するメインアンプを兼ねたラッチ回路が設け
られている。

上記］ｒ！００回路によって誤まり訂正された３２ビツ
トのデータ信号は、マルチプレクサによって８ビツトず
つ４回にわたって出力バッフ１に伝えられ、全ビットが
出力される。このような時分割動作のために、残りのア
ドレス信号ａｔｉｔ　＋　ａｔｅの２ビツトが用いられ
る。すなわち、上記アドレス信号ａｌＩＩｌ　ａｔｉ及
びａｔｅ　＋　ａＩ’ｉｆ”受けるＹ！デコーダＹ、Ｄ
ＯＲによって、４通りの制御信号を形成して、これらの
アドレス信号の変化に従ってマルチプレクサから４回に
分けて８ビツトづつ並列に出力させることができる。

上記出カバソファは、スタティック型回路により構成さ
れ、特に制限されないが、高出力インピーダンス状態を
含む３状態出力機能を持っている。

以下、上記主要な各回路ブロックｔより具体的な実施例
とともに詳細に説明する。

第１Ｂ図には、上記エツジトリガと、タイばング発生回
路の一実施例奮示すブロック図が示されている。

土台己アドレスバッファＡＤＢからのアドレス信号ａ（
ＨないしａＬ４は、遅延回路Ｄｅｌａ７（１ないしＤｅ
ｌａ７目に人力され、その出力に遅延信号ａ　ｏ／ない
しａ目′が形成さｎる。そして、上記遅延回路Ｄｅｌａ
７６ないしＤｅｌａ７１４の入力信号ａＱないしａ目と
、その遅延出力信号　、Ｉないしａ　ｌ　４’　とは、
それぞれ排他的論理和回路ｆｆＸｏないしＥＸ１４に入
力される。上記排他的論理和回路Ｅｌｘ、な込しＥｌｘ
ｔ　４の出力ｆ−１、ＯＲ回路に伝えられ、ここでエツ
ジトリガ／’　Ａ／　Ｘφａｐｄが形成される。

上記排他的論理和回路Ｆｌ！Ｘｏは、第ｔＣ図に示すよ
うに、アドレス信号ａ（１か変化したときに、その入力
信号ａＱ　ｎ　ａ・′　において、遅延時間に両者のレ
ベル不一致が生じるので、その出力に遅延時間に見合っ
たパルス幅のパルスを形成する。したかって、上記ＯＲ
回路からは、上記アドレス信号ａ６ないし８口のうち、
いずれかが変化したときに、エツジトリガパルスφユ、
ｅＬが出力されることになる。

＋−ｉ上記アドレス信号Ａ６　％Ａ目のいずれかが、いつ変化
しても上記エツジトリガパルスφａｐｄが形成されるよ
うにするために、言い換えるならばアドレス信号Ａｏ　
％Ａ目が非同期的に変化しても、上記エツジトリガパル
スφａｐｄが形成されるようにするために、上記アドレ
スバッファ回路ＡＤＢは、スタティック型回路で構成き
れている。特に制限されないが、この実施例でに、Ｐチ
ャンネル型Ｍ０８ＦＩ！ＩＴとＮチャンネル型ＭＯ８７
ＦＩＴで構成された０ＭＯ８（相補型ＭＯ８）回路でア
ドレスバッファ回路が構成されている。０Ｍ０８回路で
構成されたスタティック型のアドレスバッファ回路の一
実施例を第１Ｂ図に示す。同図には、アドレス信ｉＡｏ
’ｔ−受けて、相補的なアドレス信号ａｏ　　、ａｏｋ
形成する部分のみが示されているが、他のアドレス１８
号に対しても同様な回路が設けられている。

なお、以下の説明では、１而を簡単にするために、回路
記号は、第２Ｂ因に示すような使い方をする。すなわち
、！ｉ　Ｚ　Ｂ図において、Ｐの添字を付した回路記号
かＰチャンネル型ＭＣ／８ＦＩＴを、Ｎの添字を付した
回路記号がＮチャンネル型ＭＯ１３Ｆ］！１Ｔｔｌ−１
−ｔｔ、テＸＥＩＪ’（１７付した回路記号が、高しき
い値電圧で、常にオフ状態となるＮチャンネル型ＭＯ８
ＦｆｆｉＴ全それぞれ示している。例えば、第１Ｊｌｌ
ｉ図において、ＱｔｏｓはＰチャンネル型ＭＯ８Ｆ’Ｂ
Ｔｔ−示してお’）、Ｑｔｏｓ　ｔ！Ｎチャンネル型Ｍ
Ｏ８Ｆｌ！ＩＴを示している。

従って、アドレス信号Ａｏに対するアドレスバッフ１回
路は、Ｐチャンネル型ＭＯ８ＦＩ！！ＴＱ、、。

ないしＱｔｏｙとＮチャンネル型ＭＯ８ＦＦｉＴＱｔｏ
ｓないし９口６によって構成されている。

また、上記アドレスバッファ回路と同様に上記排他的論
理和回路及び上記ＯＲ回路も、スタテイ。

ツク型回路で構成されている。

特に制限されないか上記ＯＲ回路は、第１Ｆ図に示され
ているよりな０Ｍ０１３回路によって構成されている。

すなわち、ＭＯ８ＰＥＩＴＱローないしＱ＋寓ｓによっ
てスタティック型のＯＲ回路か構成式れている。

第１Ｂ図に示されて込るタイミング発生回路は、スタテ
ィック型回路によって構成式れた２つのパルス幅伸長回
路と、内部タイミング信号発生回路とからな９、上記エ
ツジトリガパルスφ１，１葡受けて、このＲＯＭ全動作
させるのに必要な各檀タイｉング信号全形成する。同図
においては、説明ｔ−簡単にするために、ＲＯＭを動作
させるのに主要なタイミング信号のみが示されている。

また、再ＩＤ図に上記主要なタイミング信号のうち、タ
イミング信号φＸ８１φ１°。８．φ工、φア。、φＰ
ＡＩ’φＦ□、φｔａ’φ８及びφ。の波形が示されて
いる。同図においては、図面を簡単にするために、プリ
チャージ信号φア。及びタイミング信号φ８は、省略さ
れているが、これらのタイミング信号φア。。

φＳ框、上記タイミング信号φア。、φ８がそれぞれ位
相反転された信号である。

上記２つのパルス幅伸長回路のうち、一方のパルス幅伸
長回路は、プリチャージパルスチア。と、それに対して
位相反転されたタイミング信号φ１゜及び、上記内部タ
イミング信号発生回路から、上パルス幅伸長回路によっ
て上記エツジトリガパルスφａｐｄのパルス幅が伸長さ
れた信号であって、ある所定のパルス幅に調整されてい
る。また上６ｄタイミング信号φｐｏは、上記基準信号
φＰＯ８の立下りに同期して、立下る信号である。従っ
て、上記プリチャージ信号φＰｏハ、上記基準信号φＰ
ＯＢの立下りに同期して立上ることになる。上述したメ
モリアレイのデータ線のプリチャージ及びセンスアンプ
のプリチャージは、上記プリチャージ信号φア。がロウ
レベルのときに行なわれる。従って、プリチャージの時
間は、上記エツジトリガパルスト回路との組合せにより
実現できるものである。

他方のパルス幅伸長回路は、ワード線選択タイミング信
号φ工と、上記基準信号φア。８と同様に、内部タイミ
ング信号発生回路から上述した各糧タイｉング信号七発
生させるために必要な基準信号φ　を形成する。この基
準信号φ１８は、上記基Ｂ単信号φＰｏｓと同様に、上記エツジトリガパルスφ１
，４のパルス幅全伸長させて形成された信号であって、
そのパルス幅は、ワード緩全メモリセルの選択レベルに
立上けるのに要する時間に調整される。

内部タイミングイぎ号発生回路は、上述した２つの基準
信号φア。８とφＸ８とｔ受けて、第１Ｄ図に示すタイ
ミング信号φ　、φ　　、φ　　、φ８　　　　　ＰＡ
Ｉ　　　　　Ｐム鵞　　　　ｔａ及びφＦ１□等勿形成
する。これらのタイミング信号は、以下の説明において
使われるので、これらのタイミング信号の働きは、後の
説明で明確になる。

このように、ＲＯＭ金動作石せるのに重要なタイミング
信号を別々のパルス幅伸長回路で形成するようにしたこ
とにより、重要なタイミング信号の設定を別々に行なう
ことができ、設計が容易になるとともに以下に述べるよ
うな利点がある。

すなわち、別々のパルス幅伸長回路からプリチャージＭ
間全規定している基準４ｄ号φｐｏｓと、ワード線ｔメ
モリセルの選択レベルにするために必要な時間音規定し
ている基準信号φｘ８とが内部タイミング信号発生回路
に供給されるため、この２つの基準信号ケもとに読み出
しタイミングを決めれば、訴動作することなく、常に正
確な読み出しを行なうことができる。つまり、上記２つ
の基準信号のうち、立ち下りの遅い方の基準信号にもと
すいて、読み出し動作に必要なタイきング信号、例えば
、センスアンプを活性化させるタイミング信号φＰＡｌ
の発生タイミングを決めるようにすれは、タイミング信
号φＰＡＬが、発生される時点には、プリチャージが終
わっておシ、シかもワード線は、メモリセルの選択レベ
ルまで立ち上っていることになる。従って、この時点で
、センスアンプを動作させれば、所望のメモリセルから
正確な情報音読み出すことかできる。しかも、どちらの
基準信号が遅く立ち下がったかは、比較的簡単な論理回
路により検出することができる。

特に制限されないが、この実施例においては、消費電力
を少なくするために、センスアンプを活性化させるため
のタイミング信号φＰＡＩに同期したタイミング信号φ
。により、プリチャージ信号φア。の立ち下が９が制御
されるようになっている。

すなわち、メモリセルからの情報の増ＩＩ＠が終わった
時点で、データ線及びセンスアンプ等へのプリチャージ
か始まるようにされている。例えば、センスアンプでメ
モリセルからの情報全増幅し７を後、プリチャージしな
いておくと、選択されなかったメモリセルが結合された
データ線の浮遊容量の電荷が時間の経過ととも処リーク
されてしまう。この放電されてしまったデータ線の浮遊
界ｉｔを再びプリチャージするには、比較的大きな電力
を要する。そのため、この実施例においては、上述した
ようにセンスアンプでメモリセルの情報を増幅した後、
すぐにデータ線の浮遊容量（寄生容量）をプリチャージ
するようにしている。

また、佐で詳しく説明するが、この実施例においては、
ｆｔ０Ｍの低消費′電力化に図るために、メモリセルの
情ｔＩ＆がデータ線に伝達されｆｃ後、ワード鞠のレベ
ルがメモリセルの非選択レベルになるようにされている
。具体的には、第１ＢＩ￥ＩＫ示されているように、ワ
ード線選択タイはング信号φ□が、センスアンプを活性
化するための信号φＰＡＩによって制御されるゲート回
路を介して出力されるようにされている。このようにす
ることにより、センスアンプが動作し始めると、全ての
ワード線のレベルがメモリセルの非選択レベルにされる
。

第２Ａ図１１ｃは、上記メモリアレイ及びセンスアンプ
の具体的一実施例の回路図が示されている。

特に制限嘔れないが、この実施例は、第２Ａ図に示すよ
うに、各回路が０３Ｍ０８回路で構成逼れている。

第２ＡＩＮには、例えばメモリアレイＭ−ＡＲＹ、。

Ｍ−ＡＲＹ４のように、センスアンプの右側に配置さ７
′ｔたメモリアレイの具体的回路図か示されている。し
たがって１縦方向にＷＳｔ宜ないしＷＩＯＩｍの５１２
本のワード線が形成され、上目己のメモリアレイＭ−Ａ
ＲＹ、　、　Ｍ−ＡＲＹ、に共通に用いられる。

一方、ブラックボックスで示された左側のメモリアレイ
に対しては、同様にＷ、ないしＷｌｌｌｌ　の５１２本
のワード線が形成されてｂる。

また、同図において、メモリアレイには、横方向に接地
線Ｇと、データ１１１８１ＤＬが交互に配置筋れている
。特に制限されないか、第１番目には接地ＨＧｏが形成
さ九、第２番目にはデータ線ＤＬ。

が形成されている。以下、同様に接地＃Ｇｔ、データ＋
ｔＭ　Ｄ　Ｌ　ｔのように接地線とデータ線が交互に配
置されている。

上記ワード線とデータ線の交差部分にそれぞれ記憶用Ｍ
Ｏ８ＰＥＴ　ＭＯ−Ｍ、等が形成される。

すなわち、上記記憶用ＭＵ　Ｓ　ＦｆｆｉＴは、ｎチャ
ンネル型とδれ、そのゲートが対応するワード線に接続
され、そのドレインが対応するデータ線に接続され、そ
のソースが対応する接地線に接続嘔ｒｔている。したが
って、端部の接地１Ｇｏｋ除き、例えば、１つのデータ
線ＤＬｏ及び接地線ＧｉＫは、同一のワードｍ　Ｗ　ｓ
　１　！に対してそれぞれ異なる記憶用ＭＯＩＩＩＩＦ
ＥＴＭＯ、Ｍ、及びＭ、、Ｍ、のドレイン及びソースか
共通に接続式れている。特に制限されないが、これらの
接地線、データ線は、記憶用ＭＯＥＩＦＥＴのソース及
びドレインを構成する半導体領域と一体的に形成場れた
半導体領域ケ利用することによって、萬集積度アレイを
実現している。

上記データ＃ＤＩＪ、ないしＤＬγの８本が１組とされ
、カラムスイッチｖ１−構成するｐチャンネルＭＯＥＩ
ＦＭＩＴＳ、なＬｎ　Ｌ、　８０會通して共通化され、
センスアンプ８Ａ、の一方の入力端子［接続される。

上記カラムスイッチは、４本のデータ線を選択するＭＯ
８７Ｅ］ＴＳ、ないしａｌｌと、それぞれについて２本
のデータ［−選択するＭＯ８ＦＪｌｌＴ８゜ないしＳｌ
との直列回路で構成され、例えばＭＯ８ＦＢＴＳ、とＢ
ｏｔ−オンさせるとデータｉＤＬ。

が選ばれる。このように１カラムスイツチは、カラムア
ドレスのデコード機能七持っている。

また、谷接地線及びデータ線には、第１Ｂ図及び第１Ｄ
図で述べたプリチャージ信号φア。ケ受ける代表として
示されたｐチャンネルＭＯ８７ｆｌＴｐ。ないしＰ８が
電源電圧Ｖ。０との間に設けられる。そして、代表とし
て示されている各接地線ＧｏないしＧ４にはそれぞれ接
地電位との間に、ディスチャージ用ｎチャンネルＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｄ、。

ないしＤ４か設けられる。これらのＭ　ＯＥＩ　Ｆ　Ｋ
　’Ｉ’Ｄ０ないしＤ４等のゲートには、カラムアドレ
スに従つ７ｔ　ｌ／８の選択信号φ８ｏないしφ８．が
上記置ｌＤ図に示したタイミング信号φ８に同期して印
加される。すなわち、タイミング信号φ８が）・イレベ
ルのときに、１７８の選択信号Ｓ０な込しＳｌ鉢が各ディスチャージ用ＮチャンネルＭＯＳ　Ｌ’ＥＩ
Ｔに印加される。これにより、それぞれのプリチャージ
／ディスチャージ群ＰＤ８１の内のそれぞれのディスチ
ャージ用ＭＯ８ＦＷ！ＴＤｎの内から１つのディスチャ
ージ用ＭＯ８ＦＢＩＴが選ばれ、オン状態にされ、他の
ディスチャージ用ＭＯ８Ｆ］！ＩＴはオフ状態のｔまに
される。

今、データ線ＤＩ＋ｏｔ選択して、ＭＯ８ＦＫＴＤ。

２オンさせて接地線Ｇｏ　ｋ選ぶと、記憶用ＭＯ８Ｆ　
Ｊｌｌｌ　Ｔ　Ｍｏの行か選ばれる。上記ＭＯ８１＋’
ｌ！ＩＴＤ６に換えＤｌ葡オン嘔せると、データ線Ｄ　
ｌ、。

には、記憶用ＭＯ８ＦＦｉＴＭｌの行が選ばれる。

また、上記データ線ＤＬと対応する接地線との間には、
ダミーセルを構成する２つのＭＯ８Ｆ’ｌ！ＩＴが直列
形態に設けられる。

すなワチ、データ線ＤＬ６について見ると、接地７ｍ　
Ｇ　ｏに対してダミー　Ｍ０８ＦＥＴＤＯｏ、、ＤＯ，
。

が、接地線Ｇ息に対してダミーＭＯ８１？’ＥＴＤＣ！
Ｏ３゜ＤＯｏ４がそれぞｎ設けられている。また、高し
きい値魁圧のＭＯ８Ｆ］１ｆｆＴが、そｎぞれのダｊ−
ＭＯ８ＦＥＴに対して並列に設けられている。

これにより、ワード線に接続されるＭＯ８ＰＩＩＩＩＴ
の数と、ダミーワード線に接続さｎるＭ０８Ｆｌ！ｆＴ
との総数葡等しくすることができる。このようにするこ
とにより、ワード線とダミーワード線との負荷Ｍ＊に同
じくし、その選択レベルへの立ち上りを等しくしている
。

上記ダば−セル全構成する直列形態のＭＯＳ、Ｆｆｆｉ
　Ｔ　ＤＯｏ、　、　Ｄｏｏ！等は、それぞれ記憶用Ｍ
Ｏ８ＦＥＴと同一サイズのＭＯ８Ｆ’１ｌｌｉＴで構成
されるとともに、選択されたときにオン状態になるよう
に形成さｎている。したがって、選択されたダば−ＭＯ
Ｓ　Ｆ　ＩＩＩＩＴの合成コンダクタンスは、上記選択
されたときにオン状態となる記憶用ＭＯＥ］ＦｆｆｉＴ
のコンダクタンスのほぼ１／２となる。

こｎに対して、選択される記憶用ＭＯ８ＦＢＴにオフ状
態になるような情報が書き込まれているときには、ダミ
ーＭ　Ｏ，Ｓ　Ｆ　ＥＩ　Ｔの合成コンダクタンスが、
上記選択された記憶用ＭＯ８Ｆ］１１Ｔのそれよりも大
きな値になる。

なお、ディスチャージＭＯ８ＦＪｌ！ＩＴＤ０ないしＤ
４等ニ、選択され゛ないデータ線のディスチャージ勿禁
止して、無駄な消費電流か発生することを防止している
。これらのＭ０８ＦＥＴＤ、ないしＤ４寺に、それかオ
ン状態のときのコンダクタンスがオン状態の記憶用ＭＯ
８ＦＥＴのそれに比べて十分大きくなるように、そのサ
イズが設定さｔＬる。

このタメ、データ線のディスチャージ時定数にほぼ、ａ
己憧用ＭＯ８ＦＦｌｔＴと、ダｉ−ＭＯ８ｙｗＴとのコ
ンダクタンスに従って決定される。

また、ダε−セルを構成する上記ＭＯ８ＦＦ！Ｔの通常
の動作状ｌυでソースとされる共通電極と電源醒圧Ｖ。

０との間に、ｐチャンネルＭＯ８ＦｌｎＴＱ、Ｓが設け
られる。上記ＭＯ８ＦＥＴＱｓ　　＋Ｑｓのゲートｖｃ
ハ、センスアンプ全活性化するためのタイミング信号φ
ＰＡＩが共通に印加されている。

上記センスアンプ日Ａ、の肉入出力端子間にはプリチャ
ージレベル′に等しくするためのｐチャンネルＭＯ８Ｆ
Ｆｉ’１ｌＱｙが設けられ、上記プリチャージ信号φ２
゜がそのゲートに印加されている。

上記センスアンプ８Ａ、の増幅出力信号に、上記タイミ
ング信号φｐ□によって制＠逼れるｎチャンネル伝送ゲ
ートＭＯ８ＦＥＴＱ、ＩＩ　、Ｑ、会を通して、メイン
アンプＭＡｏの入出力端子に伝えられる。

このメインアンプＭＡｏの一対の入出力端子には、ｐチ
ャンネルＭ　０８　Ｆ　ＥＩ　Ｔ　Ｑ　ｔｎ　＋　Ｑ　
ｉｉ　で構成されたプリチャージＭＯ８ＦＦｌｉＴと、
両者のプリチャージレベル？等しくする上記同様なｐチ
ャンネルＭ０８７ＦＩＴＱｔｓか設けられている。これ
らのＭＯ８ＦＥＴＱｔｏないしＱｉｓのゲートには、上
述したタイミング（ｅｆ号φ８が印加葛れている。

このメインアンプＭＡｏも上記センスアンプＳＡ。

と同様なＭＯ８ＦＩＴＱ１．な’／’　シＱｔ　ｓ　　
Ｋ　ｊり構成され、一方の出力信号、すなわち、ノード
ＮＢ０からの出力信号がｐチャンネルＭＯ８ＦｆｆＴＱ
＋ｓとｎチャンネルＭＯ８ＦＩ！ｆＴＱ、、、で構成さ
れたインバータ全通して、出刃信号ＢＬＯ′ｔ−形成す
る。このインバータの接地側に設けらｇ７’（ｎチャン
ネルＭＯ８ＦＦＩＴＱ、ｌのゲートと上記差動回路の活
性化？制御するＭＯ８ＦＫＴＱｔｓのゲー）４Ｃは、上
記したタイミング信号φｔ１が印加されている。このタ
イミング信号φｔａかノ・イレベルの期間、上記差動回
路に、センスアンプから送られて＠た信号全増幅して、
ラッチする。すなわち、スタティックな出力信号ＢＬｏ
がメインアンプＭＡ、から出力される。

なお、上Ｈ己メインアンプにおいて、ｐチャンネルＭＯ
８ｔ兄ＴＱ１７は、前述したセンスアンプにおけるＭＯ
８Ｆ］１ｉｌＴＱ、−と同様の働＠ｔする。すなわち、
メインアンプ等へのプリチャージを行なっているとき、
タイｉング信号φ、Ｕロウレベルチャンネルが形成され
る頭載へイオン打込み全行なうか、行なわなりかによつ
工性なわれる。例えば、記憶用ＭＯ８Ｆ］ＩｉＴのチャ
ンネル型に対して逆導電型の不純物イオンを打込むか、
又は打込まないかによって、記憶用ＭＯ８ＦＢＴに２値
信号の１１＃又は＊ｏｌ會書き込むこメができる。この
場合、イオン打込みによって、記憶用ＭＯ１１１ＦＫＴ
のしきい値電圧が＾〈なった状態が、２値信号の１１１
に対応し、イオン打込みｔせずに１記憶用ＭＯ８ＦＥＴ
のしきい値電圧が低い値に保持されている状態が２値信
号の％□ｌに対応している。

読み出し動作は、記憶用ＭＯ８ＦＥＴが選択されたとき
、そのゲート・ソース間に印加される電圧によって、七
の記憶用ＭＯ８ＦＦｆＴがオンするか、又はオフするか
音検出することにより行なわｔＬる。画す換えるならば
、選択された記憶用Ｍ０８ＦＦＩＴのコンダクタンスか
、大きいか、小さいかｔ検出することによｐ導み出し動
作が行なわれる。この大小の検出を行なうための基準か
、上記ダミーセルによって形成される。

上記８本のデータ線に関連して設けられたメモリセル群
ＭＯ，、ダミーセル群Ｄｏｏ　、カラムスイッチＯＷｏ
及びプリチャージ／デイスチャージスインスアンプＳＡ
ｏ及びメインアンプＭＡｏに対応している。したかって
、各メそリアレイＭ−ＡＲＭ。

ないしＭ−ＡＲＹ４には、上記１９組のアレイと１９個
のセンスアンプ及びメインアンプか設けられることにな
る。

センスアンプＢ　Ａｏ　ｔｒｓ、ハ；上記左右のメモリ
アレイの対応するデータ線からの読出し信号？受けるダ
イナミック型差動増幅回路により構成される。

ｐチャンネルＭｏｓＦｍＴＱｔ　　（Ｑｓ　　）とｎチ
ャンネルＭＯ日ＦＩＩＩＴＱ、ｍ　（ＧＬ４　　）で構
成された２つの０Ｍ０Ｓインバータによってラッチ回路
が構成さｎ、その接地電位側にパワースイッチとしての
ｎチャンネルＭ０８ＦｉｌＴＱｇｋｉＲけることにより
、り・イナミツク型１０回路とされる。また、このセン
スアンプ側から上記データ線へのプリチャージを助ける
ため、上記ＭＯ８ＦＪｌｌ！Ｔ１１．　　、Ｑ。

は、記憶用ＭＯ８ＦＦｉＴと同時に形成することができ
るため、製造工程が増えることは無い。しかも、同時に
形成することによシ、例えば製造条件のバラツキ等によ
って、記憶用ＭＯ日Ｆ五Ｔの特性、例えばコンダクタン
スに変化が生じた場合、上記ダミーＭｏ５ｙｉＴにも同
様な特性の変化か生じる。このため、製造条件のバラツ
キ等に影響されることなく、ダミーＭＯＥＩＦｉｌｌＴ
の合成コンダクタンス金選択によりオンする記憶用ＭＯ
８７ＦｉＴのコンダクタンスの＃′！はｌ／２にできる
。従って歩貿りの商いメモリを製造することができる。

次に、ダミーセルの選択方法について述べる。

ダε−セルの選択には、前述したように、ロウ系アドレ
ス信号の最上位アドレス信号Ａ９と、前記選択４６号φ
８゜ないしφｇ、　ｋ形成するときに使われたカラムア
ドレス信号のうち最下位のアドレス信号ＡＬ・が使われ
る。すなわち、最上位アドレス信号Ａ９は、左右いずれ
のメモリアレイからダミーセルを選択するかを決めるの
に使われる。そして、最下位アドレス信号Ａ１・は、デ
ータ線に対して、上側のダミーセルを選択するか、上記
データ線に対して、下側のダミーセルを選択するか會決
めるために使われる。なお、この最下位アドレスイば号
Ａ１・け、上記適訳信号φ８゜〜φ８．において、デー
タ線に対して、上側の接地−に結合６れたディスチャー
ジ用ＭＯ８ＦＥＩＴｔ−オン状態にするか、上記データ
＃に対して、下側の接地線に結合されたディスチャージ
用ＭＯ８ＦＭＩＴｔ−オン状態にするか會決めているア
ドレス信号である。

実際には、上記２つのアドレス信号とワード線選択タイ
ミング信号φＸとをデコードすることにより、４棟類の
ダミーワード線駆動信号φ。。。

φ１．φａｏ　ｌφ、１を形成する。そして、例えば、
右側のメモリアレイからメモリセルの悄￥１１センスア
ンプに取り出す際には、左側のメモリアレイから対応す
るダミーセルを上ｉ己躯動信号によってｊび、基準電圧
を上記センスアンプに供給するようにする。

なお、記憶用ＭＯ８ＦＰＵＴへの情報の書き込みは、特
に制限されないが、記憶用ＭＯＥＩＦＥＩＴのとされる
。このため、このとｌｉＭＯｇＦ’１ｌｌＴＱ４ｙがオ
ン状態となシ、このＭＯ８ＦＭ丁からもメインアンプ等
へのプリチャージが行なわれるようになｐ１プリチャー
ジの高速化が図れる。

また、このメインアンプへのプリチャージのとき、上記
タイミング信号φｔａはロウレベルとされる。このため
、上記１（Ｏ８ＦＥＩＴＱＩＩはオフ状態となる。また
、プリチャージにより、ノードＮＢ。

もハイレベルとなるため、ＭＯ８ＦＩＴＱ、ｌ・もオフ
状態となる。このため、メインアンプがプリチャージさ
れる前に、インバータから出力されてｈた出力信号ＢＬ
・のレベルが、この出力信号ラインの浮遊容Ｊｌ（寄生
容量）及びＭＯ８Ｆ’Ｎ’ＴＱ龜・。

Ｑｓ・の浮遊容量（寄生容量）に保持さｎることになる
。従って、メインアンプがプリチャージ１れているとき
も、インバータからは、プリチャージされる前の出力信
号か出力されることになる。

上記各メインアンプから出力された続出し出力信号ＢＬ
ｎは、それぞｆＬ第２Ｃ図に示されているようなインバ
ータエＶに供給さｎ、上記出カイぎ号ＢＬｎに対して位
相反転された信号Ｄ　、Ｉ　と、上記出力信号ＢＬｎに
対応した１百号Ｄｎ′　とＫさｉｔて、次段のＥ００回
路圧供給される。なお、このイン（バータエＶとしては、例えば、第１会図に示されている
ような０Ｍ０８回路によってＷＩｔ成されたスタティッ
ク型のインバータが使われる。

第３図には、Ｘデコーダの一実施例の具体的回路図が示
されている。

この実施例では、１本のワードｌｌＡ七選択するために
、３段階に分けて、その選択信号か形成される。このよ
うに３段階に分けたのは、まず第１に。

ＩＯチップ内で無駄な空白部分が生じないようにもすることに【る。つ′ｔυ、多数のＭ０８ＦＢＴから構
成さ几ることによって比較的大きな面稍會有するＨＡＮ
Ｄゲートの横方向の配列間隔（ピッチ）ヲ、メモリアレ
イのワード線配列ピッチ知合せることにある。また、第
２には、１つのアドレス信号線の有する負＃ｔ−軽くし
て、そのスイッチングスピードを向上させることにある
。

したがって、上位アドレス４Ｎ号＆４．７丁なｈし１９
石七受けるｐチャンネルＭＯ８ＦＦＩＴＱｍｏないしＱ
ｓａ　及びｎチャンネルＭ０８ＦＩＴＱ％ＩＱ、３．なりし部子（とにより、８本分のワード線速２
゛択イキ号を形成する。そして、中位２ビツトのアドレ
ス信号＆４．１ＬＨで形成されたｌ／４選択デコード信
号ＩＬＩＩないしａｔｔ　　と、上記デコード出力音イ
ンバータエＶ、で反転した信号を受けるｐチャンネルＭ
Ｏ８ＰＦＩＴＱ、４１　＋Ｑ４ｓ及びｎチャンネＡ／Ｍ
Ｏ日Ｆ　ＦＩ　Ｔ　Ｑ＆４４　＋　Ｑ４１　とＫより、
４本分のワード線選択信号全形成する。この４本分のワ
ード線選択タイは、インバータ形態のｐチャンネルＭＯ
８ＦＢ！ＴＱ＊ｓとｎチャンネルＭ　Ｏ８Ｆ　ＦＩ　Ｔ
Ｑ４？からなるワード線駆動回路のゲート入力にそれぞ
れ印加される。

マタ、下位２ビツトのアドレス信号ａ６＋ａｌと、ワー
ド線選択タイミング信号φ工とで、ワード線選択タイミ
ングに同期して形成される４つのワード線選択タイミン
グ（ＰＩ号φ　　ないしφＷｌｌＯＯか、上記駆動回路のｐチャンネルＭＯ８Ｆ］ＩＩＴＱ４
ａ＊のドレインに伝えられる。

したがって、アドレス信号ａ６ないしａ書がすべて１０
′のとき、＠ｂ換えれば８６ないしａ−がすべて１１′
のときに、ワード線選択タイミング信号φ、に同期して
、ワード線Ｗｅ　’ｄ−７１イレペルに立ち上らせるこ
とかできる。

また、各ワード線には、特に制限されないか、ドライバ
ーに対して反対側に非選択のワード線の電位を回路の接
地電位にするためのＮチャンネル型ＭＯ８ＦＥｌｉＴが
接続され、各ＭＯ日Ｆ凡Ｔのゲートには、それた対応す
る駆動回路に供給されるワード線選択タイきング信号φ
ｗ１ｊ（１＝０．１゜ｊ＝０　、１　）に対して位相反
転された信号が供給される。例えば、駆動回路ＤＶ、が
結合されたワード線Ｗ・には、タイミング信号φｗｏｏ
に対して位相反転式れた信号φＷ＠Ｏが七のゲートに印
加されるＭ０８ＦＪｌｌＴＱ、、、、か結合される。こ
のようにｖ’／３することによ襲、非選択のワード線、例えに、駈；の電
位に、Ｍ０８７ＥＩＴＱ４．及びＱ＋ｉｖｓによって接
地電位にされるため、ワード線の多菖選択を防止するこ
とができる。なお、Ｉイｉング信号’ｗｌｊに７ナシて
位相反転された信号は、例えば、タイピング信号φｗｉ
ｊｋインバータにより位相反転させれば簡単に得られる
。

第４図には、カラムスイッチを選択するＹ、デコーダの
一実施例の回路図が示されている。

この実施例のデコーダは、第２Ａ図に示したカラムスイ
ッチＯＷｏのＭＯ８Ｆ　ＦＩ　Ｔ　８．ないしｓｌｌを
選択するデコード信号ｙ０゜ないしｙＩ、を形成する。

並列形態とされたｐチャンネルＭＯ８ＦＦｉＴＱ６１？
　ＱＩＩｔと、直列形態とされたｎチャンネルＭ０８　
Ｆ　Ｅ　Ｔ　Ｑｓｓ　＝　　Ｑａ４とにより、２人力の
ＮＡＮＤゲートが構成され、例えば上記デコード信号ｙ
０゜を形成する場合には、アドレス信号８１１　ｔ　　
ａ　Ｉｓがその入力に印加される。上記並列形態のＭＯ
８ＦＥＴＱ□ｐ　Ｑｓｔに対−て直列にｐチャンネルＭ
Ｏ８ＦＥＴＱｓｏが設けられ、上記直列形態とされたＭ
　０８　Ｆ　Ｂ　Ｔ　Ｑｎｓ　ｔ　Ｑ８４に対して並列
にｎチ’ｒ７ネルＭＯ８ＦＢＴＱｓｔが設けられ、これ
らのＭＯ８ＦＦｉＴＱｓ。ｇ　Ｑａｔのゲートには、第
１Ｄ図に示したタイミング信号φＰｃが印加されている
。

上記論理ゲートの出力は、インバータＩＶ、。

ＩＶ、を通して上記デコード信号ｙ０゜とされる。

上記カラムスイｙ　チＯＷｏ　（７）ＭＯ８Ｆ　Ｅ　Ｔ
　８゜ないしＳ、を選択するデコード信号Ｖａｔ’Ｉ、
についても、１ビツトのＹアドレス信号と上記タイミン
グ信号φｐｃとにより上記同様なデコーダによって形成
される。

したがりて、Ｙアドレス信号に無関係に、プリチャージ
期間には、上記タイミング信号φＰｃがハイレベルとな
っ１、そのデコード出力をすべてロウレベルにする。こ
れにより、ｐチャンネルＭＯ８ＦＢＴで構成されたカラ
ムスイッチは、すべてオンするものとなる。したがって
、第２Ａ図において、データ線ＤＬへのプリチャージは
、上記プリチャージＭＯ８ＦＦｌｉＴＰ６ないしＰｌ等
のオンによるプリチャージとともに、このプリチャージ
動作によりオンするセンスアンプ５Ａ６ｆ）ｎｆヤンネ
ルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑａ　＊　Ｑａのオンととも
に、ｐチャンネルＭＯ８ＦＥＴＱｓのオンにより、セン
スアンプ側からもデータ線ＤＬへのプリチャージを行な
わせることによって、プリチャージ期間の短縮化を図る
ことができる。

第５図には、第１Ａ図におけるＥＯＣ回路クー実施例の
概略図が示されている。

論理演算回路は、上記ＲＯＭからの３８ビツトの読出し
信号り。’、Ｄ０’ないしＤｓ４　＊　Ｄ　ｓｔ’を受
け、所定の組み合せの排他的論理和により、誤りビット
を指定するシンドローム８．ないし８．を形成する。例
えば、第６図に示すような検査−ｖ　）　ＩＪフックス
基づいて上記排他的論理和の組み合せが決定されるとと
もに、書込みデータＷのパリティビットＢＰ０ないしＢ
Ｐ、が決定される。

例えば、上記書込データＷのデータピッ）Ｂ。

ないし１３ｓｔに同図に示すように′１＃とゝＯＮを書
き込む場合、そのパリティピッ）ＢＰ、は、上記検査マ
トリックスのシンドロームＳ０に着目し、その行におい
て′ＩＮの立りているビットに対応した上記書込データ
間で排他的論理和をとり、この排他的論理和が１０′に
なるように、パリティピッ）ＢＰｏＯ値が決められる。

上記データでは、データビットＢ。ないしＢ４　ｊ　Ｂ
１４ないしＢ２１及びＢ□ないしＢ、。の関で排他的論
理和かとられる。

この場合、この排他的論理和は％１Ｎとなるため、パリ
ティピッ）ＢＰ、は′１′とされて、上記データビット
とこのパリティビットとの排他的論理和か％　０１とな
るようにされる。

以下、同様にシンドローム８１ないしＳＩの行につい℃
同様に排他的論理和が′０′になるように、パリティピ
ッ）ＢＰ、ないしＢＰ、が決定される。

このデータの例では、上述のようにし【決定されたパリ
ティピッ）ＢＰｏないしＢＰ、は、同図に示すように全
１１１“どなる。

シンドロームＳ０ないしＳ、を求める論理式は、次式（
１）ないしく６）のようになる。

５ｏ＝Ｂｏ■Ｂ、ΦＢ！■Ｂ　ｓ　’Ｂ　Ｂ　４　＠　
Ｂ　１４　＠　Ｂ＋５ｅｉ３　Ｂ　ｔｏ　（８３Ｂ　＋
ｙ　（ｆ３　Ｂ　＋ａ■ＢＨＩ■１３ｔｏΦＢ□’ａ　
Ｂ　ｔｓ　＠　Ｂ　ｔｏ■Ｂ　Ｐ　Ｉ、・”’　（１）
８、＝Ｂ、■Ｂｇｅ９Ｂｓ■ＢｙＣＤＢｓ■Ｂ　１４　
ｅｆ３　Ｂ＋ｓ■Ｂ　１８　’Ｂ　Ｂ　＋？■Ｂ　ｔｔ
　ｍ　Ｂ　ｔｓ■Ｂ、４■ｎｕｓ■１３ｓｏ■ＢＰＩ　
　　　　　　　　　・・・・・・（２）ｓｔ−１３ｔΦ
Ｂ　ｎ　’ＥＥ）　Ｂ　ｅ■ＢＩｏ■Ｂｌｌ■Ｂ１４■
Ｂ。

ΦＢｌｌ■Ｂ□■ＢｔｌｌのＢ１６■Ｂ　１？　ｅｆ３
　Ｂ　ｔａ■１３ｓｏΦＢ□■ＢＰ、　　　　　　　　
・・・・・・（３）８、＝Ｂ、■Ｂ、■Ｂ、■Ｂ　ｓｔ
　ｅＢ　Ｂ　ｔｓΦＢ１１１■ＢＩＳｅｉ３　Ｂ　！０
■Ｂ　ｖｓ　ｅ７３　Ｂ　ｔｔ　＄　Ｂ　１４　ｅｒ３
　Ｂ　ｔｓ　ｅｆ）　Ｂ　！？ΦＢＰ、　　　　　　　
　　　　　　　　　・・・・・・（４）８４＝Ｂ、■Ｂ
、■Ｂ、。ｅＢ　ｔｍ　＠　Ｂ　１ｇΦＢ□の１３ｔｏ
■ＢＩＩｌΦＢｏ■Ｂｔ６■ＢＩＯｅＢ８１■ＢＰ、　
　　　　　　　　　　　　　　　・・・・・・（５）８
、＝Ｂ、ΦＢ、■１３ｔｔ■Ｂ　ｔａ　ｅｆ３　Ｂ　ｓ
ｖ■１Ｂｔｓｅｒａ　Ｂ　ｔ４ｅｉ３　Ｂ　ｔｓ　’ａ
　Ｂ　ｔｖ　＠　Ｂ　ｔｓのＢ　ｕ　ｍ　Ｂ　ｓ。

■ＢｓＩ■ＢＰ、　　　　　　　　　　　　・・・・・
・（６）なお、これらの論理式において、■印は排他的
論理和を示している。

第１Ａ図に示した実施例のマスク型ＲＯＭでは。

上記データビットＢ０ないしＢ、１ｍと上記パリティビ
ットＢＰ、ＦないしＢＰ、とからなる３８ビツトが、ア
ドレス信号Ａ。ないしＡ１４からなる１組のアドレス信
号によって選択される３８個の記憶用ＭＯ８ＦＥＴに書
き込まれる。すなわち、１つのＸデコード信号と２つの
Ｙデコード信号とにより選択される３８個の記憶用ＭＯ
８ＦＥＴ（メモリセル）に上記３８ビツトがそれぞれ書
き込まれる。

例えば、左側メモリアレイを構成する各群に対して、上
記３８ビツトのうちの１ビツトづつが割当られて、書き
込まれる。特に制限されないが、メモリアレイＭ−ＡＲ
Ｙ、には、上記データのうちデータビットＢ０ないし１
３＋ｓが書き込まれ、メモリアレイＭ−ＡＲＹ、には、
データビットＢ１．ないしＢｓ１及びパリティピッ）Ｂ
Ｐ、ないしＢＰ。

が書き込まれる。

このようにし℃、第６図に示すような書込みデータＷを
メモリアレイ内に書込んだ後、上記書込みデータｗｆ７
Ｉ：Ｅｏｏ回路に読み出した時、そのデータが、例えば
同図に示すような読み出しデータ凡のように誤まったデ
ータになっていた場合、すなわち、書込んだときのデー
タＷが読み出し時には、その第７桁目のビットＢ、が′
０′から１１′に変化していた場合、Ｂ００回路内の論
理演算回路は、このデータＲにもとづいて、上記式（１
）ないしく６）に従いシンドロームＳｏないしＳＩＩを
論理演算スる。このシンドロームＳ０ないしＳ、を求め
る演算過程において、上記第７桁目のビットＢ。

が取り込まれるのは、シンドロームＳ、と８４を求める
論理演算である。上述したように第７桁目のビットＢ、
が′０′から′１′に変化しているため、上記シンドロ
ームＳ１　とＳ、は、それぞれ′１“どなる。この他の
シンドローム８゜、８．。

Ｓ、及びＳ、に関しては、それを求める演算過程におい
壬取り込まれるビットに誤まりがないため、このシンド
ロームＳＯｔ　　Ｊ　ｔ　　Ｓｍ及びＳ、は、それぞれ
′θ′となる。

このため、論理演算回路から出力されるシンドロームＳ
、ないし８゜のビットパターンは、′０１００１０’と
なる。このビットパターンは、第６図に示した検査マト
リクスにおいて、第７桁目のビットＤ、を指示するシン
ドロームＳ、ないしＳＯのビットパターンと一致する。

すなわち、上記検査マトリクスにおいて、ビットＤ、の
列を見ると。

シンドロームＳ、ないし８゜のパターンは、′０１ｏｏ
ｉｏ　’となつ℃おり、上記論理演算回路から出力され
だシンドロームＳ、ないしＳｏのビットパターンと一致
し工いる。但し、この場合、検査マトリクスにおいて、
空白の欄は′Ｏ′とされる。

つまり、上記論理演算回路から出力されるシンドローム
Ｓ、ないしＳ００ピツトパターンは、そこに供給されて
いるデータに含まれている誤りのあるデータビットの桁
を示している。

上記論理演算回路から出力されたシンドロームと、イン
バータで反転されたシンドロームＳｏないし８．は、誤
り桁数に変換するデコーダＤＯＲに入力される。

デコーダＤＯＲは、アンドゲートＧｏないしＧ、１で構
成され、それぞれの出力が′１′の場合の情報ビットＢ
、ないしＢ８．とは、それぞれ排他的論理和回路Ｅ　Ｘ
　ＯＲｏないしＢ　Ｘ　ＯＲａｔに入力され、上記１ル
テプレクサへ伝える出力データＤ０ないしＤ□を形成す
る。上述のように第７桁目に誤りがあると、アンドゲー
トＧ、の出力が′１′となるため、上記′１′と誤まっ
て読出された第７桁目の信号は、Ｆ！ＸＯＲ，によりて
′ＩＮから′Ｏ′に反転されて正しい情報に訂正される
。

なお、この実施例の８００回路では、１ビツトのエラー
を訂正することはできるが、２ビツト以上のエラーを訂
正することはできない。例えば２ビツトのエラーを訂正
することのできるよ５な８００回路においては、その構
成′が複雑となり、素子数も増加する。またこの場合に
は、パリティビット（冗長ピッ））を大幅に増やさなけ
ればならない。

第７図には、前記エツジトリガ又は上記論理演算回路及
び誤り訂正に用いられた排他的論理和回路の具体的一実
施例回路が示されている。

この実施例では、ｐチャンネルＭＯ８ＦＢＴＱＰ１ない
しＱＰ４及びｎチー？ンネルＭＯ８ＦＢＴＱｎ１ないし
Ｑｎ４で構成されている。上記ＭＯＢＦＢＴＱ、＊　Ｑ
ｐｚ及びＭＯ８Ｆ１ｉ！ＴＱｎ、＋Ｑ、。

が直列形態とされ、上記ＭＯ８ＦＩｉ）ＴＱ□ｔＱ、４
及びＭＯ８ＦＩｉ）ＴＱ、、ＩＱｎ４が直列形態とされ
℃いる。

上記ＭＯ８ＦＥＴＱ、、仁Ｑ□の接続点及びＭ０８ＦＥ
ＴＱ、４とＱｎ、の接続点が共通接続され出力ＯＵＴを
形成する。上記ＭＯ８ＦＦｌｉＴＱｎ１゜Ｑｎ２のゲー
トには、それぞれ入力信号ａ、　ｂが印加され、上記Ｍ
Ｏ８Ｆ］１ｌＴＱｎ３．Ｑｎ４のゲートには、それぞれ
入力信号ａ、　　ｂが印加され【いる。

また、上記ＭＯ８ＦＥＴＱ、□、Ｑ、４のゲートには、
それぞれ入力信号ａ、ｂが印加され、上記ＭＯ８ＦＢＩ
ＴＱ□、Ｑ２．のゲートには、それぞれ入力信号す、ａ
が印加されている。

今、入力信号ａ、　　ｂが共にハイレベル（′Ｉ′）の
とぎには、ＭＯ８ＦＥＴＱｎ１．Ｑｎｌがオンして、出
力ＯＵＴをローレベル（％　ｏ　ｌ　＞にする。逆Ｋ、
入力信号ａ、　　ｂが共にハイレベルのときには、ＭＯ
８ＦＢＴＱｎ、Ｑｎ、がオンして出力ＯＵＴを同様にロ
ーレベルにする。

そして、入力信号ａ（又はｉ）がローレベルで入力信号
ｂ（又はｂ）が四−レベルのときには、ＭＯ８ＦＢＴＱ
□（又はＱ、１　）とＭＯ８ＦＥＴＱＰ４（又はＱ、２
）がオンして、出力ＯＵＴをノ・イレベルにする。この
ように、入力信号ａ、ｂのレベルが一致したときには出
力ＯＵ、Ｔをローレベルにし、不一致のときには出力Ｏ
ＵＴなノ・イレベルにするから排他的論理和動作を行な
う。

この実施例回路は、素子数が８個と少なく、かつ電源電
圧Ｖｃｃと接地電位間で直流電流が流れないから極めて
低消費電力になるという利点を有する。

上記８００回路内の論理演算回路においては、シンドリ
ーム８ｏないしＳ、を形成するために、その内部で前記
論理式（１）ないしく６）に示すような論理演算が行な
われている。すなわち、多数の排他的論理和動作が論理
演算回路内で行なわれている。

このため、この排他的論理和動作を行なう論理回路とし
て、第７図に示すような排他的論理和回路を用いること
により、比較的少ない素子数で上記論理演算回路を構成
することができるようになるとともに、この論理演算回
路での消費電力を比較的小さくすることができる。

また、前記第２Ａ図において、右側のメモリアレイに情
報を書込む際、左側のメモリアレイに対して反転した情
報を書込むようにすれば、センスアンプ及びメインアン
プからの読み出しデータは、左、右いずれの読出しにお
いても常に正相出力ＢＬｎ（Ｄｎ′）とすることができ
る。

第８図には、上記メモリアレイの選択された一対のデー
タ線のそれぞれの電位ＶＤ及び■ゎが、時間とともに変
化するようすを示している。

同図において、破線は、ダミーセルが結合されたデータ
線の電位変化を示している。また、一点鎖線は、記憶用
Ｍ０８ＦＢＩＴに情報′θ′が書込まれているときのデ
ータ線の電位変化を示し、二点鎖線は、上記記憶用ＭＯ
８ＦＥＴに情報′１Ｎが書込まれているときのデータ線
の電位変化を示して〜）る。

センスアンプは、この一対のデータ線間の電圧差を増幅
し王、メインアンプに伝える。

この場合、前述したように、接地線が選ばれないデータ
線におい工は、上述のようなディスチャージが行なわれ
ないから、プリチャージレベルが保持されたｔまとなり
、無効消費電流が生じるのを防止することができる。

第９図には、出力マルチプレクサ及び出力バッファの一
実施例の具体的回路が示されている。

Ｅ００回路からの出力信号Ｄ０ないしＤ□は、次のよう
なマルチプレクサによ−）′Ｃ１８ビットずつが出力バ
ッファに伝えられる。

代表とし工水されたデータＤ０について説明すると、こ
のデータＤ６はインバータＩＶ、を通して、ｐチャンネ
ルＭＯ８ＦＦ）ＴＱ、、とｎチャンネルＭＯ８ＦＢＴＱ
、、のゲートに伝えられる。上記ＭＯ８ＦＦｉＴＱｌｌ
ｓとＱｏのドレイン出力は、それぞれｐチャンネルＭＯ
８ＦＥＴＱｓｅとｎチャンネルＭ　０８　Ｆ　Ｅ　Ｔ　
Ｑ　ｓｙを通して、出力線に接続される。

タイミング信号φ。。ないしφ□は、特に制限されない
が、第１１ＱＩ図に示すようなアドレスバッファとＹ！
デコーダとによりて形成される。アドレスバッファは、
２つの単位バッファＡＤ、。

ＡＤ、からなり、それぞれの単位バッファは、同じ構成
とされるので、同図には、単位バッファＡＤ、のみにつ
いてだけ具体的回路が示されている。単位バッファＡＤ
、は、スタティク型回路で構成されている。すなわち、
ＭＯ８ＦＩｉｉＴＱｔｓａないしｑ＋ｅｓによって単位
バッファＡＤ、は構成されている。、Ｙ、デコーダも４
つの単位デコーダＹＵ、〜ＹＵ、からなり、それぞれが
同じ構成にされている。このため同図では、単位デコー
ダＹＵ、のみが示されている。単位デコーダＹＵ。

は、ＭＯ８ＦＢＴＱ、、、ないしＱｔｓ。により工構成
されており、前記第３図で示したＸデコーダと異なり、
特別なタイミング信号を必要としない回路構成とされて
いる。このため、上記Ｙ、デコーダは、アドレスバッフ
ァから供給されるアドレス信号だけで上記タイミング信
号φ。０ないしφ１．を形成することができる。

上記Ｙ、デコーダは、アドレス信号ａｔｓｔ１ｍｓｍｓ
　　ａｓｓｓｉ６を受けて、１／４選択信号を形成する
。

らばタイミング信号φ。。がハイレベルとなる。この信
号φ。０は、ｗ、９図におい”Ｃ％　１１チャンネルＭ
０８ＦＦｉＴＱｅｙと、４７／（−Ｉ　Ｉ　Ｖｓ　ヲ通
Ｌ　”ｃ反転されてｐチャンネルＭ　Ｏ８Ｆ　Ｆｉ　Ｔ
　Ｑ　ｓｓのゲートに印加される＠したがって、タイミング信号φ。。がハイレベルのとき
、これらのＭＯ８Ｆ：ＥＴＱｓｓ＊　Ｑｌ？が共にオン
するので、上記データＤ０が出力線に伝えられ、上記タ
イミング信号φ。。がロウレベルのとき上記ＭＯ８Ｆ　
Ｂ　ＴＱｓｓ、Ｑ□が共にオフするので上記データＤ、
に無関係にハイインピーダンスとなる。

データＤ０からり、ｔでの８ビツトの信号を受ける８個
の上記同様な回路が１組とされ、上記タイミング信号φ
。。によりて制御される。

、そして、残りのデータ信号についても、データＤ、　
〜Ｄ、ｓ、Ｄ、、〜Ｄ、、及びＤｔ４〜Ｄ３．のように
、８ビツトづつが上記同様な回路で構成され、残りのタ
イきング信号φＯ１ないしφ１．によつ℃制御さットＤ
０．Ｄ、、Ｄ、、、Ｄ、、のように８ビツトおきのデー
タ間で共通化される。したがって、出力線の総数は８本
とされる。

出力バッファは、上記出力線に応じて設けられた８個の
出力回路からなり、その一つが代表として示され曵いる
。

この出力バッファは、ＭＯ８ＦＥＴＱｓ。ないし゛　Ｑ
ｏ、で構成された２組の２人力ＮＡＮＤゲートと、４つ
のインバータＩＶ、ないしＩＶ、と、ｎチャンネルＭ　
ＯＳ　Ｆ　Ｆ）　Ｔ　Ｑｅｙ　＊　Ｑｅａで構成された
プッシュプル出力回路とで構成される。

すなわち、上記マルチプレクサの出力線からの信号を受
けるインバータＩＶａの出力信号は、Ｍｏ　８　Ｆ　Ｅ
Ｔ　ＱＳＧないしＱａｔで構成されたＮＡＮ　Ｄゲート
の一方の入力に印加される。また、上記インバータＩＶ
、の出力信号を受けるインバータＩＶ、の出力信号は、
ＭＯ８ＦＦＳＴＱａａないしＱｓｓで構成されたＮＡＮ
Ｄゲートの一方の入力に印加される。そして、これら２
組のＮＡＮＤゲートの他方の入力には５イミング信号φ
Ｈ８が印加さ柑ている。上記２つのＮＡＮＤゲートの出
力信号はそれぞれインバータＩＶ８．ＩＶ。を通して出
力Ｍ　Ｏ８Ｆ　Ｅ　Ｔ　Ｑｅｙ　＊　Ｑｅａのゲートに
伝えられる。

上記タイミング信号φ□は、例えば、前述した基準信号
φＰＣＩＩＩφ工、およびチップ選択信号ＯＥによりて
形成され、チップが非選択の期間と、アドレス信号Ａ。

−Ａ１４が変化したことにより、新らたなデータがメイ
ンアンプからＥＯＯ回路に出力されたことによって、８
００回路の出力信号が不定になったとき、上記タイきン
グ信号φ□はロウレベルにされる。このタイミング信号
φ。がロウレベルにされることによって、８００回路か
らの読み出しデータとは、無関係に、出力ＭＯ８ＦＥＴ
Ｑｅｙ＝　Ｑｅｓがオフ状態にされる。このため、外部
出力端子Ｄｎ　（ｎ＝０〜７）はハイインピーダンスと
なる。これにより、この実施例の半導体記憶装置を共通
データバス方式のシステムに接続させることができると
ともに、不定なデータが出力されるのを防止することが
できる。

次に、この実施例の動作を、第１Ｄ図に示した波形図に
従って簡単に説明する。

まず、所望のメモリセルから情報を読み出すために、ア
ドレス信号Ａ。ないしＡ１４が変化させられる。すると
、エツジトリガから、エツジトリガパルスφａｐｄが発
生される。

一方のパルス幅伸長回路は、このエツジトリガパルスφ
ａｐｄを受けて、データ線等のプリチャージ時間を規定
する基準信号φｐｃｓ＋を形成する。また他方のパルス
幅伸長回路は、このエツジトリガパルスφａｐｄの立下
りに心答して、ワード線選択タイミング信号φ８と、ワ
ード線をメモリセルの選択レベルまで立ち上げるのに要
する時間に対応したパルス幅を有する基準信号φｘｓを
形成する。

ワード線選択タイミング信号φ８が立ち上がることによ
り、所望のメモリセルが結合されたワード線及びそれに
対応したダミーワード線の電位が上昇し始める。

アドレス信号が変化し王から、予じめ決められた時間だ
け経過すると、すなわち、データ線及びセンスアンプ等
のプリチャージに要する時間だけ経過すると、基準信号
φｐｃｓが立ち下る。これに応答して、内部タイミング
信号発生回路は、タイミング信号φ８を立ち上げるとと
もに、タイきング信号φい。を立ち下げる。タイミング
信号φ、。が立ち下がることにより、データ線およびセ
ンスアンプ等のプリチャージが終了する。これに対し℃
、メインアンプは、タイミング信号φ８が立ち上がるた
め、プリチャージされ始める。

また、タイミング信号発生回路は、タイミング信号φ、
のハイレベルへの立ち上がりに続いて、タイミング信号
φｌａをロウレベルに立ち下げる。

これにより、今まで活性化されていた、メインアンプ及
びその後段のインバータが不活性状態となり、メインア
ンプのラッチが解除される。

このため、メインアンプのノードＮＢ□は、前に出力し
ていた状態からプリチャージレベルに変化する。

また、このタイ２ング信号φ８が立ち上がるため、所望
のメモリセルが結合された接地線のディスチャージ用Ｍ
Ｏ８ＦＩｌｉｌ！Ｔと、この所望のメモリセルに対応し
たダミーセルが結合された接地線のディスチャージ用Ｍ
Ｏ８ＦＥＴがオン状態になる。

さらにこのとき、タイきング信号φ、。が立ち下がるた
め、プリチャージのために、全てのデータ線をセンスア
ンプに結合させ工いたカラムスイッチが、所望のメモリ
セルが結合されたデータ線と、それに対応したダミーセ
ルが結合されたデータ線のみをセンスアンプに結合させ
るように動作する。

このため、所望のメモリセルに記憶されていた情報がデ
ータ線の電位変化として、センスアンプの一方の入出力
端子に伝わり、このセンスアンプの他方の入出力端子に
、ダミーセルからの基準電圧が伝わるようになる。すな
わち、所望のメモリセルが結合されたデータ線ＤＬｎの
電位は、同図に示されているように、そのメモリセルに
記憶されている情報に従って、変化する。

次に、上記基準信号φに、が立ち下がる。このときには
、所望のメモリセルが結合されたワード線の電位が、メ
モリセルの選択レベルになっている。

この基準信号φ工、の立ち下がりに応答して、内部タイ
きング信号発生回路は、タイきング信号φ。

を立ち下げる。これにより、メインアンプへのプリチャ
ージが終了する。

内部タイミング信号発生回路は、このタイミング信号φ
、の立ち下がりに同期して、センスアンプを活性化する
ためのタイミング信号φＰＡＩを立ち上げる。これによ
り、センスアンプが、上記メモリセルが結合されたデー
タ線と、上記ダミーセルが結合されたデータ線との間の
電位差を増幅し始める。

また、内部タイミング信号発生回路は、このタイミング
信号φＰＡＩの立ち上がりに同期して、ワード線選択！
号φ８を立ち下げる。すなわち、ワード線を非選択レベ
ルにして、低消費電力化を図る。

上記のように、センスアンプが動作し始めることにより
、所望のメモリセルが結合されたデータ線ＤＬｎの電位
は、同図に示すように、それに記憶されている情報に従
って、大きく変化する。

センスアンプによって、上記１対のデータ線間の電位差
が、ある程度増幅されると、内部タイミング信号発生回
路は、タイミング信号φＰ１を立ち上げる。これにより
、センスアンプの出力信号がメインアンプに伝達される
。

このタイミング信号φＰ’ＡＩの立ち上がりに続いて、
内部タイミング信号発生回路は、タイミング信号φｌｓ
を再びハイレベルに立ち上げる。このタイ２ング信号φ
ｉｓの立ち上がりにより、メインアンプ及びインバータ
が活性化され、センスアンプから送られてきた上記出力
信号を増幅するとともにラッチし工、これを８００回路
に伝える。従って、メインアンプのノードＮＢｎのレベ
ルは、プリチャージレベルから、所望のメモリセルの情
報に従ったレベルに変化する。インバータは、その出力
ノードの寄生容量に保持していたデータから新らたなデ
ータを出力するように変化する。

またＥＣＣ回路は、インバータが古いデータから新たら
しいデータを出力するまでに要した時間と、Ｆ１００回
路自体の遅れ時間とにより、主に決まるある時間の間、
不定のデータを出力した後、ＥＯＯ回路によって正確に
訂正された新しいデータを出力するようになる。

とのＦ１００回路が、不定のデータを出力している間、
タイミング信号φ。は、ロウレベルとされる。これによ
り、外部出力端子は、この間、フローティング状態とな
っている。その後、新しいデータが外部出力端子から出
力されるようになる。

また、内部タイミング信号発生回路は、上記タイミング
信号φＰＡＩをロウレベルに立ち下げた後、再びタイき
ング信号φ、Ｃをハイレベルに立ち上げて、再びデータ
線、センスアンプ等のプリチャージを始めさせる。

なお、メインアンプが、不活性状態にされ１から、再び
タイミング信号φｌａによって活性化されるまでの間は
、メインアンプの後段の上記インバータによって前のデ
ータが保持されているため、Ｆ１００回路の出力信号Ｄ
ｎおよび外部出力端子からの出力信号ＤＯｎは、前のデ
ータとなり℃いる。

また、タイミング信号φ、のロウレベルの立ち下げは、
基準信号φＰＣＩ又は、基準信号φ。のいずれか、立ち
下がりの遅い方によって規定される。

これは、前にも述べたように、読み出し動作を確実に行
なうためである。

次に、アドレス信号と、外部出力端子からの出力データ
ＤＯｎ　（ｎ−Ｏ〜７）との関係について述べる。第１
１図には、アドレス信号Ａ０〜Ａ、。

と、出力データＤＯｎとの関係が示され工いる。

アドレス信号Ａ０〜人、４のいずれか１つのアドレス信
号が変化すると、前述したよ５）Ｃ，３２ビツトのデー
タがＢ００回路から出力されるようになる。特に制限さ
れないが、この実施例においては、この３２ビツトのデ
ータを４つの組み分けて時分割的に外部出力端子から取
り出すことができるようになっている。すなわち、アド
レス信号ＡＩ！とＡ１８の組み合わせにより、４つの組
みのいずれを取り出すかを決めることができるようにな
り℃いる。

第４１図に示されているように、アドレス信号Ａ　１＠
　Ｉ　Ａ　１６の組み合わせを■の状態にすると、外部
出力端子からはＤＯ（■）で示されている８ビツトのデ
ータを取り出すことができる。これに続いてアドレス信
号Ａ　Ｈｙ　Ａ　１＠の組み合わせを■の状態にすると
、短時間の間に、この状態に従ったＤｏ（■）で示され
ている８ビツトのデータを取り出すことができる。以下
、同様にして、短時間で、ＤＯ（■）で示されている８
ビツトのデータおよびＤＯ（■）で示されている８ビツ
トのデータを取り出すことができる。

このように短時間で、Ｄｏ（■）のデータ、ＤＯ（■）
のデータ及びＤＯ（■）のデータを取り出すことができ
る理由は、すでに、データＤＯ（■）を取り出すときに
、ＤＯ（■）ないしＤＯ（■）のデータがＢＯＯ回路の
出力ノードオで達しているからである。

この実施例におい又は、上述のように、メモリアレイ及
びセンスアンプがダイナミック型回路とされ、他の回路
はスタティック型回路とされている。そして、ダイナミ
ック型回路の動作に必要な内部タイミング信号は、アド
レス信号の変化を検出して、言い換えるならば、ＲＯＭ
の読出アクセス開始のタイミングに従りて内部ですべ℃
形成するものである。したがり工、読出し動作において
、外部から供給する信号は、スタティック型１（、ＯＭ
のそれと同じくすることができるので、極めて取り扱い
が便利なものとなる。

一方、内部の主要な回路、すなわちメモリアレイとセン
スアンプは、ダイナミック型回路とされているので、低
消費電力及び高集積化を図ることができる。そして、そ
の読出し動作は、メモリアレイの選択動作に必要な時間
を利用してプリチャージを行なうことができ、センスア
ンプとして高感度の差動回路を用い１いるので、極めて
高速に読み出すことができる。

また、この実施例においては、ワード線は、読み出し動
作のためにメモリセルの選択レベルにされた後、再び非
選択レベルにされる。これにより低消費電力化を図って
いる。すなわち、ワード線を読み出し動作のためにメモ
リセルの選択レベルにした後、再び非選択レベルにしな
いと、次に述べるような理由により、大きな無効消費電
流が流れてしまう。

例えば、第２Ａ図におい℃、記憶用ＭＯ８ＰＥＴ（メモ
リセル）ＭｏないしＭｅ　Ｉｒｃ情報１０′が書き込ま
れていた場合において、例えば、記憶用ＭＯ８ＦＢＴＭ
、を選択するために、ワード線ＷＩＩＩ！　ヲ選択レベ
ル（ハイレベル）にし、かつ接地線Ｇ０をロウレベルに
すると、データ線ＤＬ。

の有する浮遊容量（寄生容量）に蓄えられ℃いた電荷が
、上記記憶用Ｍ０８ＦＢＴＭＯを介し℃放電される。こ
れに伴って、データ線ＤＬｏの電位は次第に低下するこ
とになる。ところで、データ線及び接地線は、全て予じ
めプリチャージされているため、上記選択されたメモリ
セルが結合されたデータ線ＤＬｏ及び接地線Ｇ０を除く
、全てのデータ線及び接地線は、このとき、プリチャー
ジレヘル（ハイレベル）に保持されている。このため、
記憶用ＭＯ８ＦＢＩＴＭ、につぃてみると、データ線Ｄ
Ｌｏに結合された電極がソースとして働き、接地線虜に
結合された電極がドレインとし工働くようになる。従っ
て、データ線ＤＬ、の電位が次第に低下していって、ワ
ード線Ｗ□、の電位に対して記憶用Ｍ０８ＦＢＴＭ、の
しきい値電圧よりも低下すると、この記憶用Ｍ０８ＦＥ
ＴＭ１もオン状態となる。この結果、接地線Ｇ、の有す
る浮遊容量（寄生容量）に蓄えられていた電荷も記憶用
ＭＯ８ＦＢＴＭ、、Ｍ、を介して放電されることになる
。このために、接地線Ｇ１のレベルは、次第に低下する
ことになる。このため、記憶用ＭＯ８ＦＢＴＭ、につぃ
ても同様に、上記接地線Ｇ１側の電極がソースとして働
き、データ線ＤＬ、側の電極がドレインとして働くよう
になる。

従って、ワード線Ｗ、、！のレベルに対して、上記記憶
用Ｍ０８ＦＥＴＭ、のしきい値電圧以下に上記接地線Ｇ
、のレベルが低下すると、この記憶用ＭＯ８ＰＥＴＭ！
もオン状態となり、データ線ＤＬ１に蓄えられていた電
荷がＭＯ８ＦＢＴＭ、。

Ｍ、およびＭ！を介して放電されることになり、上記デ
ータ線ＤＬ、の電位は次第に低下することになる。以下
、“上記記憶用Ｍ０８ＦＥＩＴＭ、、Ｍ。

と同様のことが、記憶用ＭＯ８ＦＩＩＴＭ、ないしＭ６
に生じ、接地線Ｇ、、Ｇ、及びデータ線ＤＬ、。

ＤＬ、のそれぞれの浮遊容量（寄生容量）に蓄えられ工
いた電荷が放電されてしまう。すなわち、データ線ＤＬ
、ないしＤＬ、及び接地線Ｇ、ないしＧｓの浮遊容量（
寄生容量）に予じめプリチャージした電荷も放電されて
しｔ５゜つまり、比較的大きな無効消費電流が流れてし
まう。また、次の読み出し動作の際には、これら放電さ
れた浮遊容量（寄生容量）を再びプリチャージしなけれ
ばならない。従って消費電力が大きくなってしまう。

そこで、この実施例においては、ワード線のレベルをメ
モリセルの選択レベルにして、選択されたメモリセルの
情報をデータ線に取り出した後、再びワード線を非選択
レベルにするようＫした。

このようにすることにより、前に述べたオン状態となる
記憶用ＭＯ８ＦＥＴの数を少なくすることができ、大き
な無効電流が流れるのを防止することができる。例えば
、記憶用ＭＯ８ＦＥＴＭ、について考えてみると、ワー
ド線Ｗ６１．を選択レベルにして、記憶用ＭＯ８ＦＢＴ
Ｍ、がオン状態となり、データ線ＤＬ０の電位が次第に
低下していクエ、ワード線のレベルに対して記憶用ＭＯ
８ＦＢＴＭ、のしきい値電圧よりも低下するのであるが
、このデータ線ＤＬ、の電位が、ワード線のレベルに対
し工、記憶用ＭＯ８ＦＥＴＭ、のしきい値電圧よりも低
下する前にワード線のレベルを非選択レベルにする。こ
うすると、記憶用ＭＯ８ＦＥＴＭ、はオン状態とならず
、大きな無効電流が流れるのを防止できる。ここでは、
記憶用ＭＯ８ＦＥＴＭ、がオン状態とならないようにワ
ード線を非選択レベルにすることについて説明したが、
選択されたメモリセルからデータ線に大きな振幅の情報
を取り出すためには、記憶用ＭＯ８ＦＢＩＴように、ワ
ード線を非選択レベルにするのがよい。

例えば、ワード線を選択レベルにした後、記憶用ＭＯ８
ＦＥＴＭ、がオン状態となる前にワード線を非選択レベ
ルにするようにすれば、ＭＯ８ＦＥＴＭ、はオン状態と
なり、接地線Ｇ、の電位は次第に低下するが、この接地
線Ｇ１の電位が、ワード線のレベルに対して、記憶用Ｍ
０８ＦＥＴＭ。

のしきい値電圧以下になるまでには、接地線Ｇ１の寄生
容量に蓄積された電荷を放電しなければならず、相当の
時間がかかる。このため、その間にデータ線ＤＬｏの電
位は、大きく低下するため、選択された記憶用Ｍ０８Ｆ
ＥＴＭ０の内容に従った大き在レベルをデータ線ＤＬ、
に取り出すことができる。

具体的には、第１Ｂ図に示されているように、センスア
ンプを活性化するためのタイミング信号φ、Ａ□により
て、タイミング発生回路からワード線選択タイミング信
号φ８を出力するかしないかを制御することによりワー
ド線を選択レベルにしわち、この実施例においては、セ
ンスアンプを動作させたら全てのワード線を非選択レベ
ルにするようにしている。

また、ダミーアレイは、常時オフとなる、言い換えれば
、情報′Ｉ′が書込まれている記憶用ＭＯ８ＦＥＴと同
時に形成されるＸ印を付したＭＯＳＦＥＴが設けられる
ことによって、ダミーワード線とワード線に接続される
Ｍ０８ＦＢＴの総数を同じくしている。このようにする
ことにより、ダミーワード線に結合される浮遊容量（寄
生容量）とワード線に結合されるそれとを等しくするこ
とができるため、ダミーセルのワード線と、メモリセル
のワード線の立ち上りタイミングを等しくすることがで
きる。特にメモリアレイのディスチャージに対してワー
ド線選択タイミングが遅れた場合でも、上記メモリセル
とダミーセルのゲート電圧が等しくなり、そのコンダク
タンス比に従った□ 読出し電圧が得られるので、誤読出しが生じない。

このようなメモリセルとダミーセルの構成は、通常のス
タティック型ＲＯＭ又はダイナミック型Ｒ０Ｍにも利用
することができるものである。また、ダミーワード線と
ワード線とに結合されるＭＯＳＦＥＴの数を等しくすれ
ばよいのであるから、上となるような構成のＭＯＳＦＥ
Ｔであれば、何んであってもよい。

また、上記８００回路を内蔵した場合には、その誤まり
訂正機能により、半導体装置の製品歩留りを大幅に向上
させることができる。

この場合において、同時に読出す記憶用ＭＯ８ＦＥＴを
前述のようにセンスアンプに対応したブロックに分けで
あるので、半導体基板上においてこれらの記憶用ＭＯ８
ＦＥＴは分散されることになる。したがって、半導体基
板上において集中的に発生する欠陥メモリセルがあって
も、これらは読出し時に分散され℃読出されるので、上
記ｌビット訂正能力のＥＯＯ回路によっても確実にその
訂正を行なうことができる。

また、スタティック型回路は、０Ｍ０８回路で構成され
ているので、その消費電力を小さくすることができる。

この発明は、前記実施例に限定されない。

外部からの入力信号を受けるアドレスバッファと、外部
−＼の出力信号を形成する出力バッファとは、スタティ
ック型回路とされ、他はすべてダイナミック型回路とし
てもよい。ただ、アドレスデコーダをスタティック型回
路とした場合には、直ちにアドレス選択動作に移行し、
この間を利用しエメモリアレイのプリチャージが行なえ
るという利点がある。

また、ＢＯＯ回路は省略するものとしてもよい。

さらに、この発明は前記横型マスクＲＯＭの他、縦型の
マスクＲＯＭ、プログラマブルＲＯＭ（ＦｉＰＩ（ＯＭ
、Ｆ）ＡＲＯＭ）等に広く利用できる。したがって、Ｒ
ＯＭアレイ、センスアンプ、アドレスデコーダ及びタイ
ミング発生回路等は、それぞれのメモリ構成に応じ１種
々変形できるものである。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例を示すブロック図、第１Ｂ図は、そのエツジトリガ及びタイミング発生回路
の一実施例を示すブロック図、第１０図は、エツジトリ
ガの動作を説明するための夕・イミング図、第１Ｄ図は、エツジトリガ及びタイミング発生回路の動
作を説明するための波形図、ｇｌＥ図は、アドレスバッファ回路の一実施例を示す回
路図、第１Ｆ図は、論理和回路の一実施例を示す回路図、第１Ｇ図は、インバータ回路の一実施例を示す回路図、第２Ａ図は、メモリアレイ及びセンスアンプの具体的一
実施例を示す回路図、第２Ｂ図は、ＭＯＳＦＥＴの回路記号を示した図、第２０図は、インバータ回路の一実施例を示す論理記号
図、第３図は、Ｘデコーダの一実施例を示す回路図、第４図
は、Ｙ、デコーダの一実施例を示す回路図、第５図は、８００回路の一実施例を示す概略図、第６図
は、その一実施例を示す検査−ｖ　）　ＩＪソックス１
込／読出しデータのビットパターン図、第７図は、排他
的論理和回路の一実施例を示す回路図。第８図は、読出し動作を説明するためのタイミング図、第９図は、マルチプレクサ及び出力バッファの一実施例
を示す回路図、第１０図は、Ｙ宏デコーダ及びアドレスバッファ回路の
一実施例を示す回路図、第１１図は、時分割的に出力データを取り出すことを説
明するためのタイミング図である。第１Ａ図第１８図１第２Ｂ図　　　第２ｃ図 α−！５８５− 第　　４　図第１頁の続き０発　明　者　用本洋小平市上水本町１４５０番地株式会社日立製作所デバイス開発センタ内 ■出　願　人　日立マイクロコンピュータエンジニアリ
ング株式会社小平市上水本町１４７９番地

Claims

【特許請求の範囲】１、外部からのアドレス信号を受けるスタティック型の
アドレスバッファと、ダイナミック型のＲＯＭアレイ及
びその読出回路と、上記アドレスバッファを通したアド
レス信号を受け、そのいずれか１つの変化音検出するア
ドレス変化検出回路と、このアドレス変化検出信号？！
−受けて、上記ダイナミック型のＲＯＭアレイ及び読出
回路の動作に必要なりロック信号を形成するタイピング
発生回路とを含むこと全特徴とする半導体６已装置縦。２５．上記ＲＯＭアレイのメモリセル選択゛信号全形成
スるアドレスデコーダは、スタティック型回路で構成さ
れるものであること全特徴とする特許請求の範囲第１項
ｄｄ載の半導体記憶装置。ｊ０吋Ｆ！−Ｆ−氷の範囲第１又は第２項記載の半導体
６已憎装置１ｉは、０ＭＯ８回路で構成さｎるものであ
ることｔ％値とする半導体記憶装置。４、上記ＲＯＭアレイは、行又鉱列方向に配置式ｆｔ、
ｆｃ配線のうち、１つおきの配線がデータ線とされ、ワ
ードｆＭを共通と１．て互いに隣接して設けられｆｃ配
惰用ＭＯ８Ｆ’Ｊ！ＩＴのドレインが上記データ線に共
通接続逼れ、残り１つおきの配線が接地線とさｎ、ワー
ド＃全共通として万いに１４憎して設けらｎｆＣ配憧用
ＭＯ８ＦＥＴのソースが上記接地線に共通接続され、十
ｄｄデータ線及び接地線には竹又は列選択アドレスデコ
ード信号を受けるメモリセル選択用ＭＯ８ＦＥＴが設け
られるものであることを特徴とする特許請求の範囲第型
、第２゜又に第３ＪＡ記載の半導体記憶装置。５、上記ＲＯＭプレイのワード線ハ、センスアンプの動
作信号によって形成きれるタイミング信号によりリセッ
トされるものであること全特徴とする特許請求の範囲第
４項記載の半導体記憶装置。６、上１１ｒ：、　読出回路におけるセンスアンプに、
その人出力Ｋｍか互いに父ＭＭＩＶ！ｉｉ！されたｎチ
ャンネル差動ＭＯ８Ｆ’ｆｉＴＱ３　　、Ｑａ　と、こ
ｎらのＭＯ８Ｆ　Ｆ！　Ｔ　Ｑ３　　＊　Ｑａ　と相桶
回ｗＩ？１″構成スルｐ　ｆ’ｒ　ｙネルＭＯ日Ｆ’Ｅ
！ＴＱ、１　　、Ｑａと、上記差１１ＪＭＯ８Ｆ　Ｂ　
Ｔ　Ｑ３　　＋　Ｑ４の共通化嘔れた電極と接地電位と
の間に設けらｎたｎチャンネルＭＯ８ＦＩＩｉＴＱ６と
１．Ｊ：、配差動ＭＯＥＩＦＦｉＴＱｓ　　、Ｑ４の共
通化さ！また電極と電源電圧Ｖ。０との間に設けられた
ｐチャンネルＭＯ８ＦＢＴＱｓとから成り、上記ＭＯ８
ＦＥＴＱ、、Ｑ、＠のゲートには、センスアンプの活性
化タイミングパルスが印加されるものであること全特徴
とする特許請求の範囲第１．第２、第３．第４又は第５
項記載の半導体記憶装置。