DE3320673A1 - Halbleiterspeicher - Google Patents

Description

Die Erfindung betrifft einen Halbleiterspeicher, insbesondere einen Festspeicher, der nachstehend auch als ROM bezeichnet ist. Bei der jüngsten Entwicklung auf dem Gebiet der Halbleitertechnik und Halbleiteranwendungstechnik besteht ein ständig wachsendes Bedürfnis nach Halbleiterspeichern mit großer Kapazität, um einen ROM mit großer Kapazität zu schaffen, müssen verschiedene Probleme ge-, löst werden.

Bei einem ROM mit großer Kapazität ist beispielsweise eine große Anzahl von Speicherzellen mit jeder der Datenleitungen verbunden. Infolgedessen ist die Datenleitung in ungünstiger Weise mit Stör- oder Streukapazitäten gekoppelt, die relativ große Werte haben. Beim ROM wird beispielsweise der Inhalt von in einer ausgewählten Speicherzelle gespeicherten Daten danach beurteilt, ob, nachdem die mit der Datenleitung gekoppelten Stör- und Streukapazitäten vorher geladen worden sind, die gewählte Speicherzelle die elektrische Ladung an ihre Kapazität entlädt. Genauer gesagt, die Daten in der gewählten Speicherzelle werden danach beurteilt, ob, nachdem äas Potential der Datenleitung auf einen vorgegebenen Wert angestiegen ist, die gewählte Speicherzelle dafür sorgt, daß das Datenleitungspotential niedriger ist als ein vorgegebener Wert. Da ein ROM mit großer Kapazität Datenleitungen besitzt, die in ungünstiger Weise mit Störoder Streukapazitäten gekopptelt sind, die relativ große Werte haben, benötigt die gewählte Speicherzelle eine vergleichsweise längere Zeit, um dafür zu sorgen, daß das

Datenleitungspotential niedriger wird als ein vorgegebener Wert. Infolgedessen erfordert das ROM mit einer großen Kapazität in nachteiliger Weise eine relativ lange Zeit, um Daten aus einer gewünschten Speicherzelle auszulesen.

Außerdem haben bei einem ROM mit großer Kapazität die mit den Datenleitungen gekoppelten Stör- oder Streukapazitäten große Werte. Somit ist eine erhebliche lange Zeit erforderlich von dem Zeitpunkt an, wenn das vorherige Laden der Kapazitäten begonnen wird, bis das Datenleitungspotential auf einen vorgegebenen Wert gebracht ist. Infolgedessen erfordert der ROM mit großer Kapazität eine relativ lange Zeit von einer Datenausgabeoperation zur nächsten Datenausgabeoperation.

Es ist wünschenswert, daß der Leistungsverbrauch oder die Leistungsaufnahme des ROM aus verschiedenen Gesichtspunkten heraus klein ist. Außerdem wird jeder Defekt'bei Speicherzellen zu einem ernsthaften Problem, insbesondere t»ei einem ROM mit großer Kapazität.

Bislang war eine Schaltung bekannt,die aus der Informationstheorie stammt, bei der Datenfehler dadurch korrigiert werden, daß man einen Fehlerkorrekturcode verwendet, wo- · bei eine derartige Schaltung nachstehend auch als "ECC-Schaltung" bezeichnet wird. ;

Bislang hat man versucht, das Produktionsergebnis von Halbleiterspeichern dadurch zu verbessern, daß man eine 3Q ECC-Schaltung in einen Halbleiterspeicher auf einem Chip eingebaut hat, um auf diese Weise eine fehlerhafte Speicherzelle auszubessern.

Aufgabe der Erfindung ist es, einen Halbleiterspeicher zu gg schaffen, der für Hochg^eschwindigkeitsbetrieb geeignet ist. Weiteres Ziel der Erfindung ist es, einen Halbleiterspeicher mit geringer Leistungsaufnahme anzugeben. Desweiteren ist mit der Erfindung angestrebt, einen Halb-

leiterspeicher mit verbesserter Produktionsausbeute zu schaffen. Desweiteren ist mit der Erfindung angestrebt, einen Halbleiterspeicher anzugeben, der geringe Neigung zu Fehlfunktionen hat und leicht zu handhaben ist.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausführungsbeispielen sowie unter Bezugnahme auf die beiliegende Zeichnung näher erläutert. Die Zeichnung zeigt in

Fig. 1 ein Blockschaltbild eines ROM gemäß

einer bevorzugten Ausführungsform der Erfindung;

Fig. 2A und 2B Schaltungsdiagramme aus der Praxis der

Schaltungsblöcke M-ARY1 bis M-ARY4, D-ARY1 bis D-ARY4, CW1 bis CW4 sowie des Abtastverstärkers SA, die in Fig. dargestellt sind;

Fig. 3 SchaltungsSymbole, die bei einem Mosfet

verwendet werden;

Fig. 4 ein Logiksymboldiagramm eines Beispiels

einer Inverterschaltung;

Fig. 5 ein Schaltbild eines Beispiels eines

25 ; X-Decoders;

Fig. 6 ein Wellenformdiagramm zur Erläuterung

der Operationen der Schaltung gemäß Fig. 2A und 2B;

Fig. 7 ein Schaltbild eines Beispiels eines

30 Y-Decoders Y-DCR1;

Fig. 8 ein Schaltbild eines Beispiels eines

Antivalenzgliedes;

Fig. 9 eine schematische Darstellung eines

Beispiels einer Fehlerkorrekturcode- · oder ECC-Schaltung;

Fig. 10 ein Schaltbild eines Beispiels eines

Multiplexers MPX und eines Ausgangspuffers DOH;

10	Fig.	15
	Fig.	16
	Fig.	17
15

Fig. 11 ein Blockschaltbild eines Beispiels

eines Adressenübergangsdetektors ATD und eines Steuersignalgenerators CSG;

Fig. 12 ein Schaltbild eines Beispiels eines

■ Adressenpuffers ADB;

Fig. 13 ein Wellenformdiagramm "zur Erläuterung

der Wirkungsweise des Adressenübergangsdetektors ATD;

Fig. 14 ein Schaltbild eines Beispiels einer

OR-Schaltung;

ein Schaltbild eines Beispiels einer Inverterschaltung;

ein Schaltbild eines' Y-Decoders Y-DCR2 und eines Adressenpuffers ADB; ein Zeitdiagramm zur Erläuterung, wie :- Daten in einem' Zeitteilungsmodus heraus

genommen werden; und in

Fig. 18 . ein Wellenformdiagramm zur Erläuterung

des Betriebes des Adressenübergangs-

detektors ATD und des Steuersignal

generators CSG, sowie des ROM gemäß Fig. 1.

Die Erfindung wird nachstehend im einzelnen unter Bezug- · nähme auf bevorzugte Ausführungsformen erläutert. Fig. zeigt ein Blockschaltbild eines Beispiels eines Masken--ROM, auf den die Erfindung Anwendung findet. Obwohl nicht speziell darauf beschränkt, hat der Masken-ROM gemäß Fig. 1 vier Speicheranordnungen M-ARY1 bis M-ARY4 und hat eine Speicherkapazität von etwa 1 Megabit insgesamt. Jede der Speicheranordnungen M-ARY1 bis M-ARY4 hat Speicherzellen, die in 512 Zeilen und 608 Spalten angeordnet sind. Dementsprechend hat jede der Speicheranordnungen M-ARY1 bis M-ARY4 eine Speicherkapazität von 311.296 Bits.

35

Die Schaltungsblocks gemäß Pig. " sind auf einen eir.zig---Halbleitersubstrat durc: o.-~---.r:;'-°.nde bekannte ^r-- zur Herstellung von int.;·-!.· ■*··.*. ν "air 1 eit -rsr·¹- -- -"-

3325673

gebildet. Außerdem ist die Anordnung der wesentlichen
Schaltungsblöcke in Fig. 1 so gezeichnet, daß sie praktisch der tatsächlichen Anordnung auf einem Halbleitersubstrat entspricht.
5

Jede der Speicheranordnungen M-ARY1 bis M-ARY4 besteht
aus einer dynamischen Schaltung und besitzt eine Blind-'zellenanordnung zur Bildung einer Referenz:spannung im
Auslesebetrieb. Ein Adressenpuffer ADB zum Empfang

von externen Adressensignalen AO bis Al 6, die von außen geliefert werden, besteht aus einer statischen Schaltung und ist so ausgelegt, daß er interne Adressensignale
aO, äÖ~ bis a16, a16 bildet, wobei jedes Paar von internen Adressensignalen von wahren und falschen Pegeln gebildet wird. Der Adressenpuffer ADB ist so ausgelegt, daß sein Betrieb von einem Chipwählsignal CE gesteuert wird, das von außen geliefert wird, obwohl er nicht speziell darauf beschränkt ist.

Bei den oben erwähnten internen Adressensignalen aO, aO bis a16, a16 werden die internen Adressensignale aO, aO bis a9, ä~9 an die X-Decoder X-DCR1 und X-DCR2 übertragen. Andererseits werden die internen Adressensignale a1O, a1O bis a13, a13 und a15, a15 bis a16, a16 zu Y-Decodern X-DCR1 und X-DCR2 übertragen. Jeder der Adressendecoder X-DCR1

X-DCR2, Y-DCR1 und Y-DCR2 besteht aus einer statischen Schaltung, obwohl sie nicht speziell darauf beschränkt
sind.

An die Zeilenadressen-Wählleitungen (Wortleitungen) in
den Speicheranordnungen M-ARY1 bis M-ARY4 werden 2
(=1 024) Arten von Wortleitungs-Wählsignalen angelegt,
welche in den X-Decodern, die auch als Wortleitungstreiber dienen, X-DCR1 und X-DCR2 gebildet wex'den, welche die

internen Adressensignale aO, "äö bis a9, älT erhciten. Bei diesen Signalen v/erden 512 Arten von Wortleitungs-Wählsignalen, die in dem X-Decoder X-DCR1 gebildet verden, an

- - copy "*

512 Wortleitungen WO bis W511 in den Speicheranordnungen M-ARY1 und M-ARY2 auf der linken Seite angelegt. Andererseits werden die anderen 512 Arten von Wortleitungs-Wählsignalen, die im X-Decoder X-DCR2 gebildet werden, an

B die Wortleitungen W512 bis W1.023 in den Speicheranordnungen M-ARY3 und M-ARY4 auf der rechten Seite angelegt.

Entsprechend den internen Adressensignalen a9, a9, welche die Bits höchster Ordnung sind, bilden die X-Decoder X-DCR1 und X-DCR2 Blindwortleitungs-Wählsignale zum Wählen von Blindzellen aus den Blindanordnungen D-ARY3 und D-ARY4 auf der rechten Seite, wenn Speicherzellen aus den Speicheranordnungen M-ARY1 und M-ARY2 auf der linken Seite gewählt werden, und bilden Blindwortleitungs-Wählsignale zum Wählen von Blindzellen aus Blindanordnungen D-ARY1 und D-ARY2 auf der linken Seite, wenn andererseits Speicherzellen aus den Speicheranordnungen M-ARY3 und M-ARY4 auf der rechten Seite gewählt werden.

Der Y-Decoder Y-DRC1 erhält die internen 4-Bit-Adressen signale a10, a1O bis a13, a13 und bildet 16 Arten von decodierten Signalen. Jede der Speicheranordnungen M-ARY1 bis M-ARY4 hat 608 Spalten, wie oben erwähnt. Infolgedessen werden die Spaltenschalter CW1 und CW4 von den decodierten Signalen gesteuert, die im Adressendecoder Y-DCR1 gebildet werden, so daß 38 Spalten in Abhängigkeit von einem decodierten Signal gleichzeitig auf jeder Speicheranordnung gewählt werden. Somit geben die Spaltenschalter CW1 und CW2 Ausgangssignale, die aus einer Gesamtheit von 76 Speicherzellen (oder Blindzellen) in den Speicheranordnungen M-ARY1 und M-ARY2 auf der linken Seite geliefert werden, während die Spaltenschalter CW3 und CW4 Ausgangssignale geben, die von einer Gesamtheit von 76 Blindzellen (oder Speicherzellen) in den Speicheranordnungen M-ARY3 und

35 M-ARY4 auf der rechten Seite geliefert werden.

Ein Abtastverstärker SA, der die Signale von den Spaltenschaltern CWT bis CW4 erhält, wird von einer Gesamtheit

von 76 dynamischen Differenzverstärkerschaltungen gebildet. Die 76 dynamischen Differenzverstärkerschaltungen unterteilen sich in 38 Sätze, die jeweils aus zwei dynamischen Differenzverstärkerschaltungen bestehen. Die jeweiligen Ausgangssignale der beiden dynamischen Differenzverstärkerschaltungen jedes Satzes werden zusaramengeschaltet durch entsprechende Übertragungs-Feldeffekttransistoren mit isolierter Steuerelektrode, die nachstehend als Mosfet bezeichnet sind, und einer in Fig. 1 nicht dargestellten Schaltung zugeführt, die praktisch eine Zwischenspeicherschaltung mit·einer Datenhaltefunktion ist. Eine der Differenzverstärkerschaltungen, welche einen Satz bildet, und der entsprechende Ubertragungs-Mosfet sind so ausgelegt, daß ihre Operationen vom interen Adressensignal a14 beispielsweise gesteuert werden, während die Operationen der anderen Differenzverstärkerschaltung und des entsprechenden Ubertragungs-Mosfet von dem internen Adressensignal al 4 gesteuert werden. Dementsprechend arbeitet beim Auslesevorgang des ROM eine der beiden Differenzverstärkerschaltungen, die durch die internen Adressensignale a14, a14 bestimmt sind, in der Weise, daß ihr Ausgangssignal der in Fig. 1 nicht dargestellten Schaltung zugeführt wird, die praktisch eine Zwischenspeicherschaltung ist. Infolgedessen werden beim Auslesebetrieb des ROM 38 Ausgangssignale vom Abtastverstärker SA geliefert.

In dem Falle, wo 76 Speicherzellen von den Speicheranordnungen M-ARY1 und M-ARY2 auf der linken Seite in Abhängigkeit von dem Wortleitungs-Wählsignal gewählt werden, das vom X-Decoder X-DCR1 geliefert wird, und 76 Blindzellen aus den Blindzellenanordungen D-ARY3 und D-ARY4 auf der rechten Seite in Abhängigkeit vom BXindwortieitungs-Wählsignal gewählt werden, das vom X-Decoder X-DCR2 geliefert wird, erhalten beispielsweise die jeweiligen dynamischen Differenzverstärkerschaltungen Signale, die von den gewählten Speicherzellen geliefert werden, und Signale, die von den Blindzellen geliefert werden, welche entsprechend diesen Speicherzellen über die Spaltenschalten CWI bis CW4

COPY *

gewählt werden. Bei diesen 76 dynamischen Differenzverstärkerschaltungen arbeiten 38 dynamische Differenzverstärkerschaltungen, die durch die interenen Adressensignale al 4, ä14 gewählt werden. Genauer gesagt, jede der 38 Differenzverstärkerschaltungen verstärkt die Potentialdifferenz zwischen dem Signal, das von der entsprechenden Speicherzelle geliefert wird, und dem Signal, das von der •ihr entsprechenden Blindzelle geliefert wird. Mit anderen Worten, jede der 38 Differenzverstärkerschaltungen vergleicht das Potential des Signals, das von der entsprechenden gewählten Speicherzelle geliefert wird, und die Referenzspannung des Signals, das von der Blindzelle geliefert wird, welche der Speicherzelle- entspricht, um auf diese Weise festzustellen, ob die in der Speicherzelle gespeicherten Daten als Binärsignal den Wert "1" oder "O" haben.

Die im Abtastverstärker SA abgetasteten 38-Bitdaten werden an die ECC-Schaltung über die in Fig. 1 nicht dargestellte Schaltung übertragen, die praktisch eine Zwischenspeicherschaltung ist. Wie nachstehend unter Bezugnahme auf Fig. 2A und 2B näher erläutert, wird diese Zwischenspeicherschaltung von 38 Zwischenspeicherschaltungseinheiten gebildet. Außerdem besteht jede Zwischenspeicher-, Schaltungseinheit aus einem Hauptverstärker und einem Inverter -und hat praktisch eine Zwischenspeicherfunktion. 32-Bit-Daten in den ausgelesenen 38-Bit-Daten werden als Datensignale definiert, und die anderen 6-Bit-Daten werden als Paritätsprüfungsbits bezeichnet. Die ECC-Schaltung korrigiert Fehlerdaten und gibt die korrigierten Ausgangssignale in dem Falle ab, wo die gelieferten 38-Bit-Daten irgendwelche Fehler haben, d. h. Daten, die sich von den eingeschrieben unterscheiden werden der ECC-Schaltung zugeführt.

Die Fehlerkorrekturcode- oder ECC-Schaltung besteht aus einer statischen Schaltung, obwohl sie nicht speziell darauf beschränkt'ist. Damit ein statisches Ausganqssignal

1 von der ECC-Schaltung geliefert werden kann, ist die

Zwischenspeicherschaltung in der oben beschriebenen Weise vorgesehen, welche so ausgelegt ist, daß sie das Ausgangssignal von jeder dynamischen Differenzverstärkerschaltung erhält und ein statisches Ausgangssignal bildet und außerdem als Hauptverstärker dient.

Die 32-Bit-Daten-Signale, die bei einem möglichen Fehler von der ECC-Schaltung korrigiert werden, werden zu einem Ausgangspuffer DOB übertragen, und zwar über einen Multiplexer MPX mit 8 Bits mal 8 Bits in 4 Stufen. Für einen solchen Zeitteilungsbetrieb werden externe Adressensignale Al5, A16 verwendet. Genauer gesagt, die auf der Basis der jeweiligen externen Adressensignale A15 und A16 gebildeten internen Adressensignale a15, a15 und a16, al 6 werden dem Y-Decoder Y-DCR2 zugeführt. Der Y-Decoder Y-DCR2 decodiert die zugeführten internen Adressensignale, um vier Arten von Steuersignalen zu bilden. Der Multiplexer MPX wird'durch die vier Arten von Steuersignalen gesteuert.

Somit ist es einfach durch richtige Bestimmung des Pegels der jeweiligen externen Adressensignale Al5 und A16 möglich, die gewünschten 8 Bits aus den 32-Bit-Datensignalen zu wählen, die von der ECC-Schaltung geliefert werden und diese parallel auszugeben. Außerdem ist es durch richtiges' Ändern der externen Adressensignale A15 und A16 auch möglich;, sämtliche 32-Bit-Datensignale, 8 Bit mal 8 Bit in vier Stufen auszugeben.

Der Ausgangspuffer DOB besteht aus einer statischen Schaltung und hat eine Tristate-Ausgangsfunktion einschließlich eines hohen Ausgangsimpedanzzustandes, obwohl nicht speziell darauf beschränkt.

Ein Adressenübergangsdetektor ATD zura Empfang ¹¹On Adressen-Signalen, die vom Adressenpuffer ADB geliefert werden, und ein Steuersignalgenerator CSG sind vorgesehen, um Steuersignale zu bilden, die für den Betrieb der jeweiligen dynamischen Speicheranordnung«:-. M-ARY1 bin M-ARY4 , den

Abstastverstärker SA und dgl. erforderlich sind, z. B. ein Zeitsteuerungsignal zum vorherigen Aufladen und ein Zeitsteuerungssignal zum Entladen. Obwohl nicht speziell darauf beschränkt, ist der Adressenübergangsdetektor ATD so ausgelegt, daß er die Änderung des Pegels von einem der internen Adressensignale aO bis a14 und dem Chipwählsignal CE abtastet und dann einen Triggerimpuls bildet. Der Steuersignalgenerator CSG ist so ausgelegt, daß er den Triggerimpuls erhält und verschiedene Signale bildet, die für den Auslesebetrieb der jeweiligen Speicheranordnungen und den Abtastverstärker erforderlich sind. In Fig. 1 sind folgende Signale mit der nachstehenden Bedeutung angegeben: ein Zeitsteuerungssignal 0PC zur Steuerung des vorherigen Aufladens und Entladens der Speicheranordnungen und des Abtastverstärkers; ein Zeitsteuerungssignal 0X zur Regulierung der Wortleitungs-Wählzeitsteuerung; und ein Zeitsteuerungssignal 0PA1 zur Regulierung der Aktivierungszeitsteuerung für den Abtastverstärker SA.

20 Obwohl nicht speziell darauf beschränkt, wird der ROM

gemäß Fig. 1 als Schaltung zur Erzeugung von chinesischen Zeichenmustern verwendet, bei denen ein Zeichenmuster aus 32 χ 32 Bits besteht. Dementsprechend ist der ROM in der Lage, bis zu 1 024 Zeichenmuster zu speichern.

Wesentliche Schaltungsblöcke des ROM werden nachstehend im einzelnen anhand von praktischen Beispielen näher erläutert. Bei der nachstehenden Beschreibung werden Schaltungssymbole in der Zeichnung verwendet, die im einzelnen in Fig. 3 angegeben sind, um die Zeichnung zu vereinfachen. Genauer gesagt, bezeichnet in Fig. 3 ein Schaltungssymbol mit dem Buchstaben P einen P-Kanal-Anreichungs-Mosfet; ein Schaltungssymbol mit dem Buchstaben N bezeichnet einen N-Kanal Anreicherungs-Mosfet; und ein Schaltungssymbol mit dem Zeichen X bezeichnet einen N-Kanal Anreicherungs-Mosfet, der so ausgelegt ist, daß er eine so hohe Schwellwertspannung besitzt, daß er zu jeder Zeit im AUS-Zustand ist.

Die Fig. 2A und 2B zeigen praktische Schaltungen der jeweiligen Speicheranordnungen M-ARY1 bis M-ARY4 und des Abtastverstärkers SA. Obwohl nicht speziell darauf beschränkt, ist jede Schaltung aus komplementären MOS- oder CMOS-Schaltungen aufgebaut, die aus einem P-Kanal Mosfet und einem N-Kanal Mosfet aufgebaut sind, wie es in der Zeichnung dargestellt ist. Die Fig. 2A und 2B zeigen praktische Schaltungen der Speicheranordnungen, die auf der rechten Seite des Abtastverstärkers SA in Fig. 1 angeordnet sind, beispielsweise die Speicheranordnungen M-ARY3 und M-ARY4. Dementsprechend sind 512 Wortleitungen d. h. die Wortleitungen W512 bis W1O23 von oben nach unten ausgebildet, wie es in der Zeichnung dargestellt ist. Diese Wortleitungen werden für die Speicheranordnungen

15 M-ARY3 und M-ARY4 gemeinsam verwendet.

In der Zeichnung sind die Speicheranordnungen M-ARY1 und M-ARY2 mit Blöcken dargestellt, die praktisch den gleichen Aufbau haben, wie die Speicheranordnungen M-ARY3 und M-ARY4. Dementsprechend sind in gleicher Weise, wie bei den Speicheranordnungen M-ARY3 und M-ARY4 eine Anzahl von 512 Wortleitungen, d. h. die Wortleitungen WO bis W511 bei den Speicheranordnungen M-ARY1 und M-ARY2 auf der linken Seite ausgebildet, wie es mit Blöcken angedeutet ist.

Außerdem haben, wie in der Zeichnung dargestellt, die Speicheranordnungen und die Blindanordnungen Erdleitungen G und Datenleitungen DL, die abwechselnd von rechts nach links angeordnet sind, wie es die Figur zeigt. Obwohl nicht speziell darauf beschränkt, ist eine Erdleitung GO als erste Leitung ausgebildet und eine Datenleitung DLO als zweite Leitung vorgesehen. Dann sind in gleicher Weise die Erdleitungen und Datenleitungen abwechselnd angeordnet: eine Erdleitung G1 ist unmittelbar benachbart zur Datenleitung DLO angeordnet, und eine Datenleitung DLI ist unmittelbar benachbart zur Erdleitung G1 vorgesehen. Speichermosfets (Speicherzellen) MO bis M6 und dgl. sind an den jeweiligen Kreuzungen zwischen den Wortleitungen

-32-1 und den Datenleitungen ausgebildet.

Genauer gesagt, jeder Speicher-Mosfet ist eine N-Kanal-Anordnung und mit seiner Gateelektrode an die entsprechende Wortleitung und mit seiner Drainelektrode an die entsprechende Datenleitung angeschlossen. Außerdem ist seine Sourceelektrode an die entsprechende Erdleitung angeschlossen. Dementsprechend sind, mit Ausnahme der Erdleitung GO an einem Ende, beispielsweise an eine Datenleitung DLO die Drainelektroden der verschiedenen Speicher mosfets MO und M1, an dieselbe Wortleitung W512, zusammen angeschlossen, während an die Erdleitung G1 die Sourceelektroden der verschiedenen Speicher-Mosfets M1 und M2, an derselben Wortleitung W512,angeschlossen sind. Obwohl nicht speziell darauf beschränkt, sind diese Erdleitungen und Datenleitungen aus Halbleiterbereichen aufgebaut, die integral mit den Halbleiterbereichen ausgebildet sind, welche die Sourceelektroden und Drainelektroden der jeweiligen Speicher-Mosfets bilden. Somit wird es nicht erforderlich, speziell Kontaktbereiche für elektrische Verbindungen zu bilden, beispielsweise für die jeweiligen Datenleitungen und Drainelektroden der Speicher-Mosfets. Dementsprechend ist es möglich, den Integrationsgrad der Speicheranordnung zu erhöhen. Bei jedem dieser Speicher-

25 Mosfets ist die Schwellwertspannung so vorgegeben, daß sie der Information "1ⁿ oder ⁿ0" entspricht.

Wie in der Zeichnung dargestellt, sind acht Datenleitungen an einen Eingangs/Ausgangs-Anschluß einer einzigen dyna-

30 mischen Differenzverstärkerschaltung über eine Vielzahl

von Schalt-Mosfets angeschlossen. Somit kann davon ausgegangen werden, daß eine einzige Speicheranordnungseinheit aus einer Vielzahl von Speicherzellen, die an die acht Datenleitungen angeschlossen sind, einer Vielzahl von Vorladungs-Mosfets, die nachstehend näher beschrieben sind und in Relation zu den acht Datenleitungen vorgesehen sind, und einer Vielzahl von Entladungs-Mosfets aufgebaut ist. Es kann auch davon ausgegangen werden, daß

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entsprechend der Speicheranordnungseinheit eine einzige Einheit einer Blindzellenanordnung aus einer Vielzahl von Blindzellen aufgebaut ist, die an die acht Datenleitungen angeschlossen sind. Außerdem ist davon auszugehen, daß eine Spaltenschaltereinheit aus einer Vielzahl von Schalt-Mosfets aufgebaut ist, die zwischen den acht Datenleitungen und der dynamischen Differenzverstärkerschaltung angeordnet sind.

Jede Datenleitung wird abwechselnd verwendet von den Speicherzellen, die bei der Darstellung in der Zeichnung an der oberen Seite ausgebildet sind, und den Speicherzellen, die an der unteren Seite ausgebildet sind. Dementsprechend hat eine einzelne Speicheranordnung 304 Datenleitungen. Infolgedessen wird eine einzelne Speicheranordnung von 38 Speicheranordnungseinheiten und 38 Blindzellenanordnungseinheiten gebildet. Dementsprechend ist ein einzelner Spaltenschalter aus 38 Spaltenschaltereinheiten aufgebaut. Somit werden die Speicheranordnungen M-ARY1 bis M-ARY4 von 152 Speicheranordnungseinheiten und 152 Blindzellenanordnungseinheiten gebildet. Die Spaltenschalter CW1 und CW4 bestehen aus 152 Spaltenschaltereinheiten.

Die Speicheranordnungseinheiten haben im wesentlichen den gleichen Aufbau, auch die Blindzellenanordnungseinheiten haben im wesentlichen den gleichen Aufbau, und außerdem haben die Spaltenschaltereinheiten im wesentlichen den gleichen Aufbau.

Jede dynamische Differenzverstärkerschaltung ist, wie in der Zeichnung dargestellt, zwischen einer Spaltenschaltereinheit CWCO, einer Blindzellenanordnungseinheit DSO und einer Speicheranordmangseinheit MSO auf der einen Seite und einer Spaltenschaltereinheit CWCO _c einer Blindzellenanordnungseinheit DSO und einer Speicheranordnungseinheit MSO, die ersteren Schaltern und Anordnungen entsprechen, auf der anderen Seite angeordnet. Da in der oben

beschriebenen Weise 76 dynamische Diffferenzverstärkerschaltungen vorgesehen sind, sind in der beschriebenen Weise jeweils 76 Sätze vorhanden.

Zur Vereinfachung der Zeichnung zeigt die Figur nur 38 Sätze in den 76 Sätzen: nämlich 38 dynamische Differenzverstärkerschaltungen, deren Betrieb durch das interne Adressensignal a14 gesteuert wird; 76 Spaltenschaltereinheiten, CWCO bis CWC37 und CWCO bis CWC37, die an die Eingangs/Ausgangs-Anschlüsse der dynamischen Differenzverstärkerschaltungen angeschlossen sind; 76 Speicheranordnungseinheiten MSO bis MS37 und MSO bis MS37; und 76 Blindzellenanordnungseinheiten DS1 bis DS37 und DSO bis DS37.

In der Figur bezeichnen die Bezugszeichen PDO bis PD37 und PDO bis PD37 Vorladungs- bzw. Entladungsschaltungen. Jede Vorladungs- bzw. Entladungsschaltung ist aus einer Vielzahl von Vorladungs-Mosfets und einer Vielzahl von Entladungs-Mosfets aufgebaut, die in Relation zu den acht Datenleitungen vorgesehen sind.

Die acht Datenleitungen DLO bis DL7 werden zusammengeschaltet über P-Kanal Mosfets SO bis S11, welche eine Spaltenschaltereinheit bilden und an den einen Eingangsanschluß der Abtastverstärkereinheit SAO angeschlossen sind. Die Spaltenschaltereinheit ist aus einer Reihenschaltung aufgebaut, die aus den Mosfets S8 bis S11 zum Wählen von vier Datenleitungen und den Mosfets SO bis S7 zum Wählen von zwei Datenleitungen für jeden aufgebaut sind. Mit anderen Worten, die Spaltenschaltereinheit besteht aus einer Vielzahl von baumartigen Schaltungen. Wenn beispielsweise die Mosfets S8 und SO eingeschaltet werden, dann wird die Datenleitung DLO gewählt. Somit

35 . haben die Spaltenschalter die Funktion der Decodierung von Spaltenadressen. Auf diese Weise ist es möglich, die Anzahl von erforderlichen Verdrahtungen zu verringern, um den Adressenpuffer ADB und den Adressendecodierer

Y-DCRl zu verbinden, so daß der Chip für die integrierte Schaltung kleiner ausgebildet werden kann.

Jede der Erdleitungen und der Datenleitungen ist mit einem Vorladungs-Mosfet versehen, um das Vorladungssignal 0PG zu erhalten, das vom Steuersignalgenerator CSG geliefert wird, um die daran angeschlossenen Stör- und Streukapazitäten bzw. parasitären Kapazitäten vorher zu laden. Genauer gesagt, sind, wie in der Figur für die Vorladungs-Mosfets dargestellt, die Vorladungs-P-Kanal Mosfets PO bis P8, welche das Vorladungssignal 0PC erhalten, zwischen den entsprechenden Erd- und Datenleitungen und der Versorgungsspannung VCC angeordnet-.

Außerdem ist ein Entladungs-Mosfet zwischen jeder Erdleitung und dem Erdpotentialpunkt der Schaltung vorgesehen. Genauer gesagt, die Entladungs-N-Kanal Mosfets DO bis D4 sind zwischen den Erdleitungen GO bis G4, die repräsentativ dargestellt sind, und dem jeweiligen Erdpotential angeordnet. An die Gateelektroden der jeweiligen Entladungs-Mosfets DO bis D4 und dgl. werden 1/8 Wählsignale 0SO bis 0S7, welche durch Decodieren der Spaltenacressensignale gebildet werden, jeweils synchron mit dem Zeitsteuerungssignal 0S angelegt.

Das Zeitsteuerungssignal 0S wird im Steuersignalgenerator CSG gemäß Fig. 1 gebildet. Die Vielzahl von Vorladungs-Mosfets und die Vielzahl von Entladungs-Mosfets bilden die oben angegebene Vorladungs- und Entladungs-Schaltung

30 PDSO.

Wenn das Zeitsteuerungssignal 0S aus dem Zustand mit niedrigem Pegel in den Zustand mit hohem Pegel gebracht wird, werden die 1/8 Wählsignale SO bis S7 an die entsprechenden Entladungs-N-Kanal Mosfets angelegt. Zu diesem Zeitpunkt wird von den acht Wählsignalen SO bis S7 beispielsweise nur ein Wählsignal, das dem Spaltenadressensignal entspricht, auf hohen Pegel gebracht, und

1. die anderen sieben Wählsignale werden auf niedrigen Pegel gebracht. '<

Infolgedessen wird ein Entladungs-Mosfet von den Entladungs-Mosfets DO bis D8 in jeder der Vorladungs- und Entladungs-Schaltungen PDO bis PD37 und PDO bis PD37 gewählt und eingeschaltet. Zu diesem Zeitpunkt werden die anderen Entladungs-Mosfets so beaufschlagt, daß sie ausgeschaltet bleiben.
10

Nachstehend folgt eine Beschreibung des Speicherzellen-Wählbetriebes. Beispielsweise wird die Wahl der Speicherzelle M1'nachstehend beschrieben.

Nachdem jede der Daten- und Erdleitungen vorgeladen

worden ist, sorgt das vom Y-Decoder Y-DCRI gelieferte Ausgangssignal dafür, daß die Mosfets SO und S8 einschalten und die anderen Mosfets S1, S3, S5, S7 und S9 bis S11 abschalten. Andererseits bewirkt das Wählsignal S1, daß

der Entladungs-Mosfet D1 einschaltet und die anderen Entladungs-Mosfets abschalten. Infolgedessen sind ein Eingangs-Knotenpunkt der Abtastverstärkereinheit SAO und der Datenleitung DLO elektrisch miteinander verbunden. Außerdem wird die in den Stör- und Streukapazitäten, die an die Erdleitung G1 angeschlossen sind, gespeicherte

elektrische Ladung über den Entladungs-Mosfet D1 entladen. Somit wird die Erdleitung G1 gewählt, und ihr Potential wird auf das Erdpotential der Schaltung gebracht.

Bei dem ROM gemäß der vorliegenden Ausführungsform wird

ei,ne Datenleitung, z. B. die Datenleitung DL1 , abwechselnd von den Speicherzellen, die auf ihrer oberen Seite angeordnet sind, und den Speicherzellen," die auf ihrer unteren Seite angeordnet sind, verwendet.

•In dem Falle, wo eine der .Speicherzellen, die auf der unteren Seite der Datenleitung DLO ausgebildet ist, d. h. eine der Speicherzellen, die zwischen der Datenleitung DLO und der Erdleitung-G1 angeordnet ist, gewählt wird,.wird

der Entladungs-Mosfet D1 von dem Wählsignal 0S1 eingeschaltet und die Erdleitung G1 ist gewählt. Somit wird die Vielzahl von Speicherzellen, die zwischen der Datenleitung DLO und der Erdleitung GI angeordnet ist, wählbar gemacht. Wenn die gewünschte Wortleitung W512 vom Ausgangssignal von dem X-Decoder X-CR2 auf einen Wählpegel gebracht wird, z. B. den hohen Pegel, wird die Speicherzelle M1 aus der Vielzahl von Speicherzellen auf der unteren Seite der Datenleitung DLO gewählt. Das Potential der Datenleitung DLO ändert sich in Abhängigkeit von den in der gewählten Speicherzelle MI gespeicherten Daten. Somit wird ein Signal in Abhängigkeit von den in der gewählten Speicherzelle M1 gespeicherten Daten an einen Eingangs/Ausgangs-Anschluß des Abtastverstärkers SAO über-

15 tragen.

In dem Falle, wo eine der Speicherzellen, die auf der oberen Seite der Datenleitung DLO ausgebildet sind, d. h. eine der zwischen der Datenleitung DLO und der Erdleitung GO ausgebildeten Speicherzellen, z. B. die Speicherzelle MO, gewählt wird, wird der Entladungs-Mosfet D1 vom Wählsignal jzSSO eingeschaltet, und die Erdleitung GO wird gewählt, so daß die Speicherzelle MO in gleicher Weise wie oben beschrieben, gewählt werden kann.

Beim ROM gemäß der beschriebenen Ausführungsform sind zwei Mosfets, welche eine Blindzelle bilden, in Reihenschaltung zwischen jeder Datenleitung und der entsprechenden Erdleitung vorgesehen. Genauer gesagt, im Hinblick auf die Datenleitung DLO sind die Mosfets DC01 und DC02, welche eine Blindzelle bilden, zwischen der Datenleitung DLO und einer entsprechenden Erdleitung GO angeordnet, und die Mosfets DC03 und DC04, welche eine Blindzelle bilden, sind zwischen der Datenleitung DLO und der ent-

35 sprechenden anderen Erdleitung G1 angeordnet.

Die Reihenschaltung^-Mosfets, welche eine Blindzelle bilden, z. B. die Mosfets DCOI und DC02, sind Mosfets mit

der gleichen Größe wie die Speicher-Mosfets und werden gleichzeitig mit den Speicher-Mosfets hergestellt, die eine niedrige Schwellwertspannung haben. Außerdem haben diese Mosfets den gleichen Aufbau. 5

Nachstehend folgt eine Beschreibung des Blindzellen-Wählbetriebes. Bei der Wahl einer Blindzelle werden die folgenden Signale verwendet: das Adressensignal höchster Ordnung A9 der externen Zeilenadressensignale und das Signal niedrigster Ordnung A10 der Spaltenadressensignale, die zur Bildung der Wählsignale jiSO bis 0S7 in der oben beschriebenen Weise verwendet werden. Genauer gesagt, das externe Adressensignal höchster Ordnung A9 wird verwendet, um zu bestimmen, ob eine Blindzelle aus den Blindzellenanordnungen auf der rechten Seite oder

der linken Seite gewählt werden soll. Das externe Adressensignal niedrigster Ordnung A10 wird verwendet, um zu bestimmen, ob eine Blindzelle aus den Blindzellenanordnungen gewählt werden soll, die auf der oberen Seite oder unteren

20 Seite einer Datenleitung ausgebildet sind. Das externe Adressensignal niedrigster Ordnung A10 für die Wählsignale ?5S0 bis 0S7 ist ein Adressensignal, um zu bestimmen, ob die Entladungs-Mosfets, die an die Erdleitung auf der oberen Seite einer Datenleitung angeschlossen sind,

25 eingeschaltet werden sollen oder ob die Entladungs-Mosfets, die an die Erdleitung auf der unteren Seite der Datenleitung angeschlossen sind, eingeschaltet werden sollen.

In der Praxis sind die oben erwähnten beiden Adressensignale und das Wortleitungs-Wählzeitsteuerungssignal

0X so ausgelegt, daß sie vier Arten von Blindwortleitungs-TreiberSignalen 0aO, 0a1, tfaO und Φβ. 1 bilden.

Nachstehend folgt eine Beschreibung des Wählbetriebes einer Blindzelle, die von den Mosfets DCO3 und DCO4 gebildet wird.

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332υο/3

-39-

Jede der Daten- und Erdleitungen wird in gleicher Weise wie beim oben beschriebenen Speicherzellen-Wählbetrieb vorher geladen. Die Mosfets SO und S8 werden vom Ausgangesignal vom Y-Decoder Y-DCR1 eingeschaltet, und der EntIadungs-Mosfet D1 wird vom Wählsignal 0S1 eingeschaltet, um die Erdleitung G1 zu wählen. Somit wird die Datenleitung DLO elektrisch mit dem Eingangsanschluß der Abtastverstärkereinheit SAO verbunden, und das Potential der Erdleitung G1 wird auf Erdpotential der Schaltung gebracht. Wenn das Wählsignal 0a 1 auf einen Wählpegel gebracht wird, z. B. den hohen Pegel, um die oben erwähnte Blindzelle zu wählen, werden die Mosfets DC03 und DC04 eingeschaltet.

Wie oben beschrieben, ist jeder Mosfet, der eine Blindzelle bildet, ein Mosfet, der die gleiche Größe wie die Speicher-Mosfets hat und gleichzeitig mit den Speicher-Mosfets hergestellt wird, welche eine niedrige Schwellwertspannung haben; außerdem hat er den gleichen Aufbau wie diese Mosfets. Somit ist der Leitwert einer gemessenen Blindzelle, wenn sie gewählt wird, d. h. der kombinierte Leitwert der Mosfets DC03 und DC04 im eingeschalteten Zustand, ein Wert, der im wesentlichen der halbe Leitwert eines Speicher-Mosfet ist, der so ausgelegt ist, daß er eine niedrige gemessene Schwellwertspannung hat, wenn er gewählt ist. Ein Speicher-Mosfet, der so ausgelegt ist, daß er eine hohe Schwellwertspannung hat, bleibt im wesentlichen im Zustand AUS, ob er gewählt wird oder nicht. Dementsprechend ist der Leitwert der Blindzelle größer als der Leitwert des Speicher-Mosfet, der ausgelegt ist, daß er eine hohe gemessene Schwellwertspannung hat, wenn er gewählt ist. Mit anderen Worten, der Leitwert der Blindzelle ist ein Zwischenwert zwischen dem Leitwert des Speicher-Mosfet mit geringer Schwellwertspannung und dem Leitwert eines Speicher-Mosfet mit hoher Schwellwert-

35 spannung.

Die elektrische Ladung, die in den Stör- und Streukapazitäten der Datenleitung durch das vorherige Laden gespei-

chert ist, wird in Abhängigkeit von dem Leitwert der gewählten Blindzelle entladen. Mit anderen Worten, das Potential der Datenleitung DL1 nimmt allmählich in Abhängigkeit vom Leitwert der Blindzelle ab.

Dementsprechend ist das gemessene Potential einer Datenleitung, wenn eine daran angeschlossene Blindzelle gewählt wird, ein Zwischenwert zwischen dem gemessenen Potential einer Datenleitung, wenn ein daran angeschlossener Speicher-Mosfet mit niedriger Schwellwertspannung gewählt wird, und dem gemessenen Potential der Datenleitung, wenn ein daran angeschlossener Speicher-Mosfet mit hoher Schwellwertspannung gewählt wird.

Wenn beim Auslesebetrieb eine Speicherzelle beispielsweise aus der Speicheranordnungseinheit MSO auf der rechten Seite der Abtastverstärkereinheit SAO gewählt wird, wird die Blindzelle, die der oben erwähnten Speicherzelle entspricht, aus der Blindzellenanordnungseinheit DSO auf der linken Seite der Abtastverstärkereinheit SAO gewählt. Wenn beispielsweise die Speicherzelle M1 aus der Speicheranordnungseinheit MSO gewählt wird, wird eine Blindzelle, die an die Datenleitung DLO angeschlossen ist, welche der Datenleitung DLO entspricht, in der Blindzellenanordnungseinheit DSO auf der linken Seite der Abtastverstärkereinheit SAO gewählt. Genauer gesagt, in der Blindzellenanordnungseinheit DSO auf der linken Seite der Abtastverstärkereinheit SAO wird eine Blindzelle gewählt, die zwischen der Datenleitung DLO und der Erdleitung angeordnet ist, welche mit den Entladungs-Mosfets verbunden ist, die in Abhängigkeit von dem Wählsignal 0SO einschaltbar sind.

Das Potential der Datenleitung DLO geht auf einen Wert entsprechend den Daten, die in der gewählten Speicherzelle gespeichert sind, und wird an einen Eingangsanschluß der Abtastverstärkereinheit SAO übertragen. Andererseits geht das Potential der Datenleitung DLO auf einen Wert in Ab-

hängigkeit vom Leitwert der gewählten Speicherzelle, £ .".-vom Referenzpotential, und wird an den anderen Eingangsanschluß der Abtastverstärkereinheit SAO übertragen.

Bei dem ROM gemäß der vorliegenden Ausführungsforin ist eine Kompensationsschaltung für jede Blindwortleitung vorgesehen, um eine Fehlfunktion zu verhindern. Obwohl nicht speziell darauf beschränkt, besteht bei dieser Ausführunosform die Kompensationsschaltung aus zwei Mosfets, die so ausgelegt sind, daß sie eine hohe Schwellwertspannung haben. Genauer gesagt, zwei Mosfets sind in Reihenschaltung zwischen einer Datenleitung und der entsprechenden Erdleitung angeordnet, und die Gateelektrode jedes Mosfet ist an die entsprechende Blindwortleitung angeschlossen.

In bezug auf die Datenleitung DLO sind die Mosfets DDO1 und DDO2, die eine hohe Schwellwertspannung haben und eine Kompensationsschaltung bilden, in Reihe zwischen die Datenleitung DLO und eine entsprechende Erdleitung GO geschaltet, und die Mosfets DD03 und DD04, die eine hohe Schwellwertspannung haben und eine Kompensationsschaltung bilden, sind in Reihe zwischen die Datenleitung DLO und die andere entsprechendeErdleitung G1 geschaltet.

Die anderen Datenleitungen und die Datenleitungen auf der linken Seite des Abtastverstärkers SAO sind in gleicher Weise mit entsprechenden Kompensationsschaltungen versehen. Jeder der Mosfets, die eine Kompensationsschaltung bilden, ist so ausgelegt, daß er eine hohe Schwellwertspannung in der oben erwähnten Weise besitzt, so daß der Mosfet nicht eingeschaltet wird, auch wenn ein Wählsignal an die Blindwortleitung angelegt wird, die mit seiner Gateelektrode verbunden ist. Die Mosfets, die die jeweilige Kompensationsschaltung bilden, werden gleichzeitig mit den Speicher-Mosfets hergestellt. 35

Wie in der Zeichnung dargestellt, sind die Blindzellen, die auf der oberen Seite einer Datenleitung angeordnet sind, mit der Blindwortleitung verbunden, mit der die auf

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der unteren Seite der Datenleitung angeordnetem Kompensationsschaltungen verbunden sind, während die Blindzellen, die auf der unteren Seite einer Datenleitung angeordnet sind, mit der Blindwortleitung verbunden sind, an welche die auf der oberen Seite der Datenleitung angeordneten Kompensationsschaltungen angeschlossen sind.

Genauer gesagt, in bezug auf die Datenleitung DLO sind die Gateelektroden der entsprechenden Mosfets DC01 und DC02, welche eine Blindzelle bilden, an die entsprechenden Blindwortleitungen DW11 bzw. DW12 angeschlossen, und die Gateelektroden der entsprechenden Mosfets DD03 und DD04, welche eine Kompensationsschaltung bilden, sind ebenfalls an ihre entsprechenden Blindwortleitungen DW11

.15 und DW12 angeschlossen. In gleicher Weise sind die Gateelektroden der entsprechenden Mosfets DC03 und DC04, welche eine Blindzelle bilden, und die der Mosfets DD01 und DD02, welche eine Kompensationsschaltung bilden, an ' ihre entsprechenden Blindwortleitungen DW21 und DW22

20 angeschlossen.

Somit ist ein Mosfet zwischen einer Datenleitung und der entsprechenden Erdleitung an eine Blindwortleitung in gleicher Weise angeschlossen wie eine Wortleitung. Dem-

25 entsprechend ist die Gesamtanzahl von Mosfets, die an

eine Wortleitung angeschlossen ist, gleich der Anzahl von Mosfets, die an eine Blindwortleitung angeschlossen sind. Diese Mosfets werden gleichzeitig hergestellt. Somit haben diese Mosfets Gate-Isolierschichten, die untereinander gleiche Filindicke, dielektrische Konstanten etc. haben. Außerdem haben diese Mosfets im wesentlichen das gleiche Ausmaß der Überlappung zwischen jeder Gateelektrode und dem entsprechenden Sourcebereich sowie zwischen jeder Gateelektrode und dem entsprechenden Drainbereich. Infolge-

35* dessen haben diese Mosfets im wesentlichen den gleichen Wert hinsichtlich der Mosfet-Kapazität, welche die Kapazität zwischen jeder Gateelektrode und dem entsprechenden Sourcebereich, die Kapazität zwischen jeder Gate- - .· "

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elektrode und dem entsprechenden Drainbereich sowie die anderen Kapazitäten umfaßt. Somit ermöglicht es das Ausgleichen der Gesamtzahl von angeschlossenen Mosfets, daß der Wert der an eine Blindwortleitung angeschlossenen Kapazitäten und der an eine Wortleitung angeschlossenen Kapazitäten im wesentlichen gleich groß ist- Genauer gesagt, es ist möglich, den Wert der Kapazität einer Blindwortleitung, die von den Kapazitäten der entsprechenden, daran angeschlossenen Mosfets gebildet wird, und den Wert der Kapazität einer Wortleitung, die von · den Kapazitäten der entsprechenden, in gleicher Weise daran angeschlossenen Kapazitäten gebildet wird, im wesentlichen gleich groß sind. Mit anderen Worten, es ist möglich, den Wert der Kapazität einer Blindwortleitung, die eine Ladekapazität im Hinblick auf den X-Decoder (Treiber) sein soll, und den der Kapazität einer Wortleitung, die eine Ladekapazität im Hinblick auf den X-Decoder (Treiber) sein soll, im wesentlichen gleich zu machen. Beim Anlegen eines Ausgangssignals an eine Wortleitung, legt der X-Decoder ein Ausgangssignal an die entsprechende Blindwortleitung im wesentlichen gleichzeitig an.

. Dementsprechend ist es möglich, die Änderung des Pot'en-' tials einer Wortleitung, wenn es auf den Wählpegel in Abhängigkeit vom Ausgangssignal vom X-Decoder ansteigt, und die Änderung des Potentials der entsprechenden Blindwortleitung, wenn es auf den Wählpegel in Abhängigkeit vom Ausgangssignal vom X-Decoder ansteigt, im wesentliehen gleich zu machen. Genauer gesagt, es ist möglich, die Spannung,die an die Gateelektrode des zu wählenden Speicher-Mosfets angelegt wird, und die Spannung, die an die Gateelektrode des Mosfets der zu wählenden Blindzelle angelegt wird, jederzeit im wesentlichen gleich zu machen. Infolgedessen wird 'der Leitwert der gewählten Blindzelle in konstanter Weise ein Zwischenwert zwischen dem Leitwert des gewählten Speicher-Mosfets mit niederiger Schwellwertspannung u~\a dom Leitwert d?s oewählten Sn«"?icner-Mcs£ -it

mit hoher Schwellwertspannung. Mit anderen Worten, beim Auslesebetrieb des ROM wird_ das gemessene Potential einer

• Datenleitung, wenn eine daran angeschlossene Blindzelle

gewählt wird, niemals niedriger sein als das gemessene

° Potential einer Datenleitung, wenn ein daran angeschlossener Speicher-Mosfet mit niedriger Schwellwertspannung gewählt wird, oder höher als das gemessene Potential einer Datenleitung, wenn ein daran angeschlossener Speicher-Mosf et mit hoher Schwellwertspannung gewählt wird. Dementis sprechend ist es möglich, eine Fehlfunktion zu verhindern.

Die oben beschriebenen Entladungs-Mosfets DO bis D4 und dgl. verhindern die Erzeugung eines in· vergeudeter Weise verbrauchten Stromes, indem sie die Entladung der Kapazitäten der entsprechenden, nicht gewählten Daten- und Erdleitungen verhindern. Die Größe der jeweiligen Mosfets DO bis D4 und dgl. ist so eingestellt, daß der gemessene Leitwert des Mosfet, wenn er eingeschaltet ist, in ausreichender Weise größer ist als der eines gemessenen

^ 20 Speicher-Mosfet, wenn er eingeschaltet ist. Damit ist die Zeitkonstante beim Entladen der elektrischen Ladung, die in den an eine Datenleitung angeschlossenen Stör- oder Streukapazitäten gespeichert ist, praktisch durch die Kapazitäten und den gemessenen Leitwert eines Speicher-Mosfet bestimmt, wenn er im gewählten Zustand ist, oder praktisch durch die Kapazitäten und den gemessenen Leitwert einer Blindzelle, wenn sie im gewählten Zustand ist, d. h. den kombinierten Leitwert der in Reihe geschalteten beiden Mosfets.

30 ' ■ -

Die Mosfets, welche jede Blindzelle bilden, werden gleichzeitig mit den Speicher-Mosfets hergestellt. Somit wird das Herstellungsverfahren für den ROM keine zusätzlichen Verfahrensschritte mit sich bringen. Wenn irgendeine Änderung von Eigenschaften, z. B. des Leitwertes der Speicher-Mosfets auftreten sollte, etwa durch Schwankungen bei den Herstellungsbedingungen und dgl., werden außerdem aufgrund der gleichzeitigen Herstellung die

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Mosfets, welche die Blindzellen bilden, die gleichen Änderungen bei ihren Eigenschaften haben. Somit ist es möglich, den Leitwert jeder Blindzelle im wesentlichen halb so groß wie den Leitwert eines Speicher-Mcsfet mit niedriger Schwellwertspannung zu machen, der eingeschaltet wird, wenn er gewählt ist, unabhängig von Schwankungen bei den Herstellungsbedingungen oder dgl. Dementsprechend ist es möglich/ einen Speicher mit hoher Produktionsausbeute herzustellen.

Das Einschreiben von Daten in jeden Speicher-Mosfet wird vorgenommen durch Implantieren von Verunreinigungsionen in einen Bereich zur Bildung des P^anals des Speicher-Mosf et, obwohl die Anordnung nicht speziell hierauf beschränkt ist. Genauer gesagt, die Schwellwertspannung eines Speicher-Mosfet wird durch die Verunreinigungsioneninplantation bestimmt. Beispielsweise werden in einen ■ Bereich zur Bildung des Kanals eines Speicher-Mosfet, der eine hohe Schwellwertspannung haben soll, Verunreinigungsionen vom entgegengesetzten Leitfähigkeitstyp wie für den Kanal implaniert. Der Bereich zur Bildung des Kanals eines Speicher-Mosfet, bei dem eine niedrige Schwellwertspannung erforderlich ist, wird nicht der Ionenimplantation zur Verschiebung der Schwellwertspannung unterworfen. Infolgedessen ist es möglich, ein Binärsignal "1" oder "0" in einen Speicher-Mosfet einzuschreiben. Obwohl nicht speziell darauf beschränkt, wird in diesem Falle die Schwellwertspannung eines Speicher-Mosf et, die durch die Ionenimplantation bestimmt wird, so getroffen, daß sie dem Binärsignal "1" entspricht, während die niedrige Schwellwertspannung eines Speicher-Mosfet,'der nicht der Ionenimplantation ausgesetzt wird, so eingestellt wird, daß sie dem Binärsignal "O" entspricht.

Der Auslesevorgang wird vorgenommen, indem man abtastet, ob ein gewählter Spsicher-Mosfet oraktisch durch die Spannung eingeschaltet ccer ausgeschaltet v/i ri, die zwx-

sehen seine Gate- und Sourceelektrode angelegt wird. Mit anderen Worten, der Auslesevorgang entspricht der Abtastung, ob der Leitwert des gewählten Speicher-Mosfet groß oder klein ist. Die Referenz oder der Bezug,

5 der für die Abtastung der Größe des Leitwertes verwendet wird, ist durch die Blindzelle gegeben.

EinBeispiel eines Verfahrens zur Herstellung von Mosfets, die bei dem ROM gemäß der vorliegenden Ausführungsform IQ verwendet werden, wird nachstehend näher erläutert.

Eine Gate-Isolierschicht "wird auf einem Halbleitersubstrat oder einem Muldenbereich ausgebildet und darauf eine polykristalline Siliciumschicht hergestellt. Dann

^ 5 wird die polykristalline Siliciumschicht geätzt, um eine Gateelektrode zu bilden. Während die polykristalline Siliciumschicht, welche die Gateelektrode bildet, als Maske verwendet wird, werden eine Sourcebereich und ein Drainbereich auf dem Halbleitersubstrat oder dem Mulden-

2Q bereich ausgebildet. Genauer gesagt, die Source- und

Drainbereiche werden in einer selbstausfluchtenden Weise hergestellt, wobei als Maske die polykristalline Siliciumschicht verwendet wird, welche die Gateelektrode bildet.

Eine Wärmebehandlung wird durchgeführt, um eine isolierende Zwischenschicht oder dgl. auszubilden. Die Wärmebehandlung ruft in unerwünschter Weise eine Diffusion der Source- und Drainbereiche hervor, die auf dem Halbleitersubstrat oder dem Muldenbereich ausgebildet sind.

oQ Dadurch werden die Gateelektrode und der Sourcebereich

sowie die Gateelektrode und der Drainbereich in unerwünschter Weise miteinander überlappt. Infolgedessen hat der Mosfet Kapazitäten, wie z. B. die zwischen der Gateelektrode und dem Sourcebereich gebildete Kapazität und

g₅ die zwischen der Gateelektrode und dem Drainbereich gebildete Kapazität.

Die Speicher-Mosfets, die die Blindzellen bildenden

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3 ό l O b / „·

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Mosfets und die Mosfets, welche die Kompensationsschaltungen bilden, werden gleichzeitig mit einem Herstellungsverfahren der oben beschriebenen Art hergestellt. Falls erforderlich, wird außerdem der Kanal bildende Bereich des Mosfet einer Ionenimplantation unterworfen, um die Schwellwertspannung in der oben beschriebenen Weise zu verschieben.

Die Abtastverstärkereinheit SAO besteht aus einer einzigen dynamischen Differenzverstärkerschaltung, die ein Signal, das von der Speicheranordnungseinheit MSO oder MSO geliefert wird, und ein Referenzsignal erhält, das von der Blindzellenanordnungseinheit DSO oder DSO geliefert wird.

Die dynamische Differenzverstärkerschaltung wird von P-Kanal Mosfets Q1 und Q2 sowie N-Kanal Mosfets Q3, Q4 und Q6 gebildet. Genauer gesagt, eine Zwischenspeicherschaltung wird von zwei CMOS-Invertern gebildet, die jeweils aus dem P-Kanal Mosfet Q1 (Q2) und dem N-Kanal Mosfet Q3 {Q4) aufgebaut sind; der N-Kanal Mosfet Q6 als Versorgungsschalter ist zwischen den Sourceelektroden der Mosfets Q3 und Q4 auf der einen Seite und dem Erdpotentialpunkt der Schaltung auf der anderen Seite angeordnet, um eine dynamische Schaltung zu bilden. Wie nachstehend im einzelnen erläutert, wird zum vorherigen Aufladen in einer kurzen Zeitspanne der an eine Datenleitung angeschlossene Stör- oder Streukapazitäten das vorherige Aufladen einer Datenleitung ebenfalls von der Seite der Abtastverstärkereinheit durchgeführt. Zu diesem Zweck ist die Abtast-ver-Stärkereinheit mit dem P-Kanal Mosfet Q5 ausgerüstet. Genauer gesagt, der P-Kanal Mosfet Q5 ist zwischen den Elektroden der entsprechenden Mosfets Q3 und Q4, welche als Sourceelektroden im üblichen Betriebszustand dienen, einerseits und der Versorgungsspannung VCC andererseits angeordnet. Ein Zeitsteuerungssignal, das auf der Basis des Zeitsteuerungssignal 0PA1 zur Steuerung des Betriebes des Abtastverstärkers gebildet wird, und das interne Adressensignal a14 werden an die Gateelektroden der

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jeweiligen Mosfets Q5 und Q6 angelegt. Obwohl nicht speziell darauf beschränkt, wird das Signal, das als Zeitsteuerungssignal angelegt wird, durch UND-Verknüpfung des Zeitsteuefungssignal 0PA1 und des internen Adressen-

B signals a14 gebildet.

Das Ausgangssignal von der Abtastverstärkereinheit SAO wird an den Ausgangs-Eingangs-Anschluß des Hauptverstärkers in der Zwischenspeicherschaltungseinheit MAO

über die Ubertragungs-N-Kanal Mosfets Q8 und Q9 übertragen. Ein Zeitsteuerungssignal auf der Basis eines Zeitsteuerungssignal {z5PA2 und das interne Adressensignal al 4 werden an die Gateelektroden der jeweiligen Ubertragungs-Mosfets Q8 und Q9 angelegt. Obwohl nicht speziell darauf be-

15 schränkt, wird ein Zeitsteurungssignal, das durch UND-

Verknüpfung des Zeitsteuerungssignals jz$PA2 und des internen Adressensignals a14 gebildet wird, an die Gateelektroden der jeweiligen· Obertragungs-Mosfets Q8 und Q9 angelegt.

Eine nicht dargestellte Abtastverstärkereinheit wird mit einem Zeitsteuerungssignal auf der Basis des Zeitsteuerungssignals 5z$PA1 und des internen Adressensignals a14 versorgt, und das Ausgangssignal von diesem wird zum Eingangs-Ausgangs -Anschluß des Hauptverstärkers in der Zwischenspeicherschaltungseinheit MAO über ein Paar von nicht dargestellten Ubertragungs-Mosfets übertragen. Das Zeitsteuerungssignal auf der Basis des Zeitsteuerungssignals

und des internen Adressensignals a14 wird an die Gateelektroden des Paares von Ubertragungs-Mosfets angelegt.

Somit wird bei' den beiden Abtastverstärkereinheiten nur die Abtastverstärkereinheit, die vom externen Adressensignal A14 gewählt wird, mit dem Zeitsteuerungssignal 0PA1 versorgt, um den Abtastverstärker zu aktivieren. ' Außerdem wird nur das Ausgangssignal dieser gewählten Abtastverstärkereinheit an den Hauptverstärker über die Ubertragungs-Mosfets übertragen, die vom Zeitsteuerungs-.

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y -49-

- 1 signal jz$PA2 gesteuert sind. Genauer gesagt, bei den beiden Abtastverstärkereinheiten arbeitet nur die Abtastverstärkereinheit, die vom externen Adressensignal A14 gewählt wird, und das Ausgangssignal von dieser wird dein Hauptverstärker zugeführt. Somit sind bei den 76 Abtastverstärkereinheiten nur 38 Abtastverstärkereinheiten beim Auslesevorgang in Betrieb. Dementsprechend sind nur 38 Zwischenspeicherschaltungseinheiten vorgesehen, die jeweils einen Hauptverstärker besitzen.

Zur Vereinfachung der Zeichnung und Erleichterung der Beschreibung wird angenommen, daß jede Abtastverstärkereinheit mitdem Zeitsteuerungssignal pPA1 versorgt wird, während die Übertragungs-Mosfets, die zwischen der Abtast-Verstärkereinheit und dem Hauptverstärker angeordnet sind, mit dem Zeitsteuerungssignal ?SPA2 versorgt werden. Mit anderen Worten, in der Zeichnung ist ein imaginärer oder gedachter Zustand dargestellt, wo die Abtastverstärkereinheit und die Ubertragungs-Mosfets vom externen Adressensignal Al 4 gewählt worden sind. Außerdem wird die nachstehende Beschreibung mit der Annahme fortgesetzt, daß dieser imaginäre oder gedachte Zustand aufrechterhalten wird.

Fig. 6 zeigt die zeitlichen Änderungen der Potentiale VD und VD des Paares von Datenleitungen DLO und DLO, die von der Speicheranordnungseinheit MSO und der Blindzellenanordnungseinheit DSO gewählt werden, welche in Fig. 2A und 2B dargestellt sind. In Fig. 6 zeigt eine gestrichelte Linie die Änderung des Potentials der Datenleitung DLO, die an die Blindzellen angeschlossen ist. Andererseits zeigt eine einfach strichpunktierte Linie D"L" die Änderung des Potentials der Datenleitung DLO, wenn Daten "O" in einen Speicher-Mosfet eingeschrieben werden, während aire zweifach strichpunktierte Linie D"H" die Änderung des Potentials der Datenleitung DLO angibt, wenn Daten "1" in einen Speicher-Mosfet eingeschrieben werden.

Jeder Speicher-Mosfet hat einen solchen Leitwert, der entsprechend den darin gespeicherten Daten ,^bestimmt ist, wie es oben erläutert worden ist. Somit wird begonnen, die elektrische Ladung, die vorher in der Datenleitung DLO geladen worden ist, entsprechend den in einem Speicher-Mosfet gespeicherten Daten 2u entladen, wenn dieser gewählt wird.

Eine gleichzeitig mit der Wahl des entsprechenden Speicher-Mosfet gewählte Blindzelle hat, wie oben beschrieben, einen Zwischenleitwert zwischen dem Leitwert eines Speicher-Mosfet, der Daten "1" speichert, und dem eines Speicher-Mosfet, der Daten "0" speichert. Somit wird begonnen, die elektrische Ladung auf der Datenleitung DLO, die vorher aufgeladen worden ist, entsprechend dem Leitwert einer Zelle zu entladen, wenn diese gewählt wird.

Dementsprechend ändern sich die Potentiale der jeweiligen 20 Datenleitungen DLO und DLO, wie es in Fig. 6 der Zeichnung dargestellt ist. Die Abtastyerstärkereinheit SAO verstärkt die Spannungsdifferenz zwischen dem Paar von Datenleitungen und überträgt die verstärkte Spannungsdifferenz an den Hauptverstärker in der Zwischenspeicherschaltungseinheit 25 MAO.

Wie in Fig. 2A und 2B dargestellt, ist ein P-Kanal Mosfet Q7 zum Kurzschließen zwischen einem Paar von Eingangs-Ausgangs-Anschlüssen der Abtastverstärkereinheit 30 vorgesehen. Der Kurzschluß-Mosfet Q7 wird im Zustand EIN gehalten, während die Datenleitung vorher geladen wird,

und zwar durch, das Zeitsteuerungssignal 0PC. Wie nachstehend im einzelnen unter Bezugnahme auf Fig. 7 erläutert, werden die die jeweilige Spaltenschaltereinheit bildenden 35 Mosfets alle im Zustand EIN während der Vorladungsperiode .gehalten, und zwar durch Ausgangssignale y0, y1 und yOO bis y11, die vom Y-Decoder Y-DCR2 geliefert werden. Dementsprechend werden folgende Datenleitungen elektrisch

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miteinander verbunden: eine Datenleitung, welche den einen Eingangs/Ausgangs-Anschluß der Abtastverstärker-

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einheit und die Spaltenschaltereinheit CWCO, d. h. eine geineinsame Datenleitung, verbindet; eine gemeinsame Datenleitung, welche den anderen Eingangs/Ausgangs-Anschluß der Abtastverstärkereinheit und die Soaltenschaltereinheit CWCO verbindet; jede der Datenleitungen₍, die in der Speicheranordnungseinheit MSO und der Blindzellenanordnungseinheit CSO gebildet sind; und jede der Datenleitungen, die in der Speicheranordnungseinheit MSO und der Blindzellenanordnungseinheit DSO gebildet sind. Somit können die vorher aufgeladenen Potentiale der entsprechenden Daten- und gemeinsamen Datenleitungen im wesentlichen gleich gemacht werden. Infolgedessen ist es möglich, die Arbeitsgeschwindigkeit des ROM zu verbessern.

In dem Falle, wo die Datenleitung DLO/ die auf der rechten Seite der Abtastverstärkereinheit SAO ausgebildet ist, und die Datenleitung DLO, die auf der linken Seite ausgebildet ist, durch die vorherige Aufladung unterschiedliche Potentiale untereinander erhalten, wenn beispielsweise das Potential der Datenleitung DLO höher gemacht wird als das der Datenleitung DLO durch die vorherige Aufladung, wird der Auslesebetrieb des ROM in der folgenden Weise verzögert.

Beispielsweise wird in dem Falle, wo ein Speicher-Mosfet gewählt wird, der Daten "1" speichert und dessen Drainelektrode an die Datenleitung DLO angeschlossen ist, das Potential der Datenleitung DLO von einem höheren Wert abnehmen als das Potential der Datenleitung DLO. Infolgedessen ist eine relativ lange Zeitspanne erforderlich, bis das Potential der Datenleitung DLO Λliedrigeχ· wird als das Potential in der Datenleitung DLO, welche an die gewählten Biindzellen angeschlossen ist. Um dementsprechend Daten aus einem Speicher-Mosfet genau auszulesen, ist es erforderlich, eine relativ lan·::ο "eitspanne

von dem Zeitpunkt an anzusetzen, wo der Speicher-Mosfet und die entsprechende Blindzelle gewählt werden, bis die entsprechende Abtastverstärkereinheit betätigt wird. Infolgedessen wird die Betriebsgeschwindigkeit des ROM verzögert bzw. langsamer.

Das Vorsehen der Kurzschluß-Mosfets, wie im Falle der vorliegenden Ausführungsform, ermöglicht es jedoch, die Potentiale des vorher aufgeladenen Paares von Datenleitungen DLO und DLO im wesentlichen gleich zu machen. Wenn infolgedessen ein Speicher-Mosfet und die entsprechende Blindzelle gewählt werden, ändern sich das Potential der Datenleitung DLO und das Potential" der Datenleitung DLO im wesentlichen vom gleichen Wert aus. Genauer gesagt, von dem Zeitpunkt an, wo die Wahl erfolgt, bekommt das Potential der Datenleitung DLO einen höheren oder niedrigeren Wert als das Potential der Datenleitung DLO in Abhängigkeit von den in dem Speicher-Mosfet gespeicherten Daten. Dementsprechend ist es möglich, die Daten auch dann genau auszulesen, wenn die Abtastverstärkereinheit in einer kurzen Zeitspanne betätigt wird, nachdem die Wahl des Speicher-Mosfet und der entsprechenden Blindzelle erfolgt sind. Infolgedessen ist es möglich, die

Arbeitsgeschwindigkeit des ROM zu verbessern. 25

Die Abtastverstärkereinheit SAO hat eine relativ hohe Empfindlichkeit, da sie von einer Differenzverstärkerschaltung gebildet wird. Wenn dementsprechend die Abtastverstärkereinheit betätigt wird, wenn die Potentialdifferenz zwischen den Datenleitungen DLO und DLO relativ klein ist, ist die Abtastverstärkereinheit in der Lage, die Potentialdifferenz ohne jegliche Fehlfunktion zu verstärken. Mit anderen Worten, es ist möglich, die Abtastverstärkereinheit in einer relativ kurzen Zeitspanne nach

35 der Wahl der Speicherzelle und der entprechenden Blindzelle zu betätigen, so daß der Auslesebetrieb des ROM eine höhere Geschwindigkeit erhalten kann.

Der folgende Vorteil ergibt sich im Falle der vorliege den Ausführungsform dadurch, daß jede Abtastverstärkereinheit von einer Differenzverstärkerschaltung gebildet und so angeordnet wird, daß dann, wenn z. B. Wortleitungen in den Speicheranordnungen M-ARY3 und M-ARY4 auf der rechten Seite der Anordnung gemäß Fig. 1 gewählt werden, die entsprechenden Blindwortleitungen in öen Blindanordnungen D-ARY1 und D-ARY2 auf der rechten Seite gleichzeitig gewählt werden.

Wenn nämlich das Potential einer Wortleitung sich vom Nicht-Wählpegel auf den Wählpegel ändert, wird die Potentialdifferenz in unerwünschter Weise auf die eine Datenleitung über die ungünstige Kapazitätskopplung zwischen der Wortleitung und der einen Datenleitung übertragen.

Somit wird das Potential der einen Datenleitung in unerwünschter Weise geändert. Im wesentlich gleichzeitig mit der Wahl der Wortleitung wird jedoch die entsprechende Blindwortleitung gewählt. Infolgedessen wird die Potentialänderung der Blindwortleitung, d. h. die Potentialänderung vom Nicht-Wählpegel zum Wählpegel, auch auf die andere Datenleitung über die ungünstige Kapazitätskopplung zwischen der Blindwortleitung und der anderen Datenleitung übertragen. Dementsprechend wird das Potential der anderen Datenleitung auch in unerwünschter Weise geändert. Die Potentialänderung der einen Datenleitung und die der anderen Datenleitung haben die gleiche Phase. Da die Abtastverstärkereinheit zur Verstärkung der Potentialdifferenz zwischen dem Paar von Datenieitungen im wesentlichen voa einer Differenzverstärkerschaltung gebildet wird, wird die unerwünschte Potentialänderung bei jedem des Paares von Datenleitungen kaum verstärkt. Dementsprechend ist ~s möglich, einen ROM zu erhalten, der kaum einer Fehlfunktion unterliegt.

Indem man die Kompensationsschaltungen vorsieht, die in Fig. 2A und 2B dargestellt sind, ist es möglich, einen Halbleiterspeicher zu erhalten, der weniger mögliche Fehlfunktionen hat.

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Genauer gesagt, die zwischen der einen Datenleitung und der Wortleitung gebildete Kapazität wird praktisch von der Kapazität gebildet, die zwischen dem Drainbereich und der Gateelektrode des Speicher-Mosfet auf der oberen Seite der Datenleitung und die zwischen dem Drainbereich und der Gateelektrode des Speicher-Mosfet auf der unteren Seite der Datenleitung gebildet werden. Andererseits wird die Kapazität, die zwischen der anderen Datenleitung und der Blindwortleitung besteht, praktisch von der

IQ Kapazität gebildet, die zwischen der Gateelektrode und dem Drainbereich von jedem der beiden an diese Datenleitung angeschlossenen Mosfets gebildet wird, d. h. von dem einen Mosfet in der Blindzelle und von' dem einen Mosfet in der Kompensationsschaltung. Da diese Mosfets so ausgebildet sind, daß sie im wesentlichen gleiche Dimensionen untereinander haben, haben die Kapazitäten, die zwischen den Gateelektroden und den Drainbereichen dieser Mosfets gebildet werden, jeweils· im wesentlichen gleiche Werte untereinander. Da außerdem diese Mosfets gleichzeitig

2o hergestellt werden, haben sie Gate-Drain-Kapazitäten

(Kapazitäten, die zwischen den jeweiligen Gateelektroden und Drainbereichen gebildet werden), die im wesentlichen untereinander gleich sind, unabhängig von Schwankungen der Herstellungsbedingungen. Infolgedessen kann der Wert der Kapazität, die zwischen der einen Datenleitung und der Wortleitung ausgebildet wird, und der Wert der Kapazität, die zwischen der anderen Datenleitung und der Blindwortleitung ausgebildet wird, im wesentlichen gleich groß gemacht werden, unabhängig von Schwankungen der

eg Herstellungsbedingungen. Somit können die Potentialänderung der einen Datenleitung, die durch eine Änderung des Potentials der Wortleitung hervorgerufen wird, und die Potentialänderung der Blindwortleitung im wesentlichen gleich gemacht werden. Da diese Potentialänderungen des Paares

ge von Datenleitungen die gleiche Phase haben, werden diese Änderungen praktisch nicht von der Differenzverstärkerschaltung verstärkt, welche die Abtastverstärkereinheit bildet. Dementsprechend ist es möglich, einen Halbleiter-

Speicher mit weniger möglichen Fehlfunktionen zu erhalten.

Bei der Abtastverstärkereinheit ist die Differenzverstärkerschaltung so verdrahtet oder angeschlossen, daß sie

eine Zwischenspeicherschaltung bildet. Somit ist es möglich die Potentialdifferenz zwischen den Datenleitungen auf lein vorgegebenes-Potential in einer relativ kurzen Zeitspanne zu verstärken, so daß der Auslesebetrieb des ROM 2Q mit höherer Geschwindigkeit erfolgen kann. Da außerdem die Zwischenspeicherschaltung bei dieser Ausführungsform von einer CMOS-Schaltung gebildet wird, können die Potentiale eines Paares von Datenleitungenauf die Versorgungsspannung bzw. das Schaltungserdpotential verstärkt werden-

15 ·

Zwischen einem Paar von Eingangs/Ausgangs-Anschlüssen des Hauptverstärkers bei der oben beschriebenen Zwischenspeicherschaltungseinheit MAO sind Vorladungs-Mosfets vorgesehen, welche von P-Kanal-Mosfets Q10 und QI1 gebildet

2Q werden, zusammen mit einem Kurzschluß P-Kanal-Mosfet Q12 zum Ausgleichen der Voraufladungspegel dieser Mosfets. Dieser Kurzschluß-Mosfet Ql2 hat im wesentlichen die gleiche Funktion wie der oben beschriebene Kurzschluß-Mosfet Q7. Ein Zeitsteuerungssignal ^s" wird an die Gateelektroden der jeweiligen Mosfets Q10 bis Q12 angelegt.

Der.Hauptverstärker wird von einer dynamischen Differenzverstärkerschaltung in gleicher Weise gebildet wie die Abtastverstärkereinheit SAO. Genauer gesagt, der Hauptverstärker wird von einer Zwischenspeicherschaltung gebildet, die zwei CMOS-Inverter, jeweils bestehend aus einem P-Kanal-Mosfet Ql 3 (QI 4} unö einem N-Kanal-34osfet Q115 (Q116), und einen N-Kanal-Mosfet Ql18 als Versorgungsschalter aufweist..

Das Ausgangssignal von der Hauptver'Stärkereinheit, d. h.

das Ausgangssignal, das von einem Knotenpunkt l\'3O abgenommen wird, wird an einen Inverter anqeilecTt. clsr von

P-Kanal-Mosfet Q19 und N-Kanal-Mosfets Q20 und Q21 gebildet wird und praktisch als Tristate-Schaltung oder Schaltung mit drei Zuständen arbeitet. Von dem Inverter wird ein Ausgangssignal BLO abgegriffen. Ein Zeitsteuerungs signal 01a wird an die Gateelektrode des N-Kanal-Mosfet Q21, der im Inverter vorgesehen ist, und an die Gateelektrode des Mosfet Q10 angelegt, um den Betrieb der oben beschriebenen Differenzschaltung zu steuern. Während der Periode, wo das Zeitsteuerungssignal 01a hoch ist, verstärkt die Differenzschaltung das Signal, das von der Abtastverstärkereinheit SAO übertragen wird, und speichert dies inzwischen. Somit wird ein statisches Ausgangssignal BLO von der Zwischenspeicherschaltungseinheit MAO geliefert, welche von den Invertern und dem

15 Hauptverstärker gebildet wird.

Obwohl nicht speziell darauf beschränkt, ist der Hauptverstärker mit einem P-Kanal-Mosfet Q17 versehen, der die gleiche Funktion wie der Mosfet Q5 bei der oben beschriebenen Abtastverstärkereinheit hat. Genauer gesagt, wenn der Eingangs/Ausgangs-Anschluß des Hauptverstärkers oder dgl. vorher aufgeladen wird, wird das Zeitsteuerungs signal {£s auf niedrigem Pegel gehalten. Infolgedessen ist der Mosfet Q17 eingeschaltet und das vorherige Aufladen

25 des Hauptverstärkersund dgl. wird ebenfalls vom Mosfet

Q17 vorgenommen, so daß die Geschwindigkeit beim vorherigen Aufladen größer werden kann.

Während der Hauptverstärker und dgl. vorher aufgeladen 30 werden, wird außerdem das Zeitsteuerungssignal 01a auf

niedrigem Pegel gehalten« Da außerdem der Knotenpunkt NBO durch die vorherige Aufladung einen hohen Pegel erhält, wird der Mosfet Q19 ebenfalls abgeschaltet. Infolgedessen wird der Pegel des Ausgangssignals BLO, der vom Inverter vor dem vorherigen Aufladen des Hauptverstärkers geliefert wird, von der Stör- oder Streukapazität, die an die Leitung zur übertragung des AusgangssignalsBLO angeschlossen ist, und der Stör- oder Streukapazität der Mosfets Q19 und Q20 gehalten. Dementsprechend wird auch dann, wenn der

Hauptverstärker vorher aufgeladen wird, das gleiche Ausgangssignal geliefert wie dann, wenn die vorherige Aufladung vom Inverter geliefert wird.

Die Ausgangssignale BLO bis BL37, die von den Zwischenspeicherschaltungseinheiten MAO bis MA37 geliefert werden, werden den Invertern IV zugeführt, der beispielsweise in Fig. 4 dargestellt ist, um Signale DO¹ bis D31' und PO bis P5~ zu bilden, die durch Invertieren der Phase der Ausgangssignale BLO bis BL37 entstehen, und um Signale DO¹ bis D31' und PO bis P5 zu bilden, die den Ausgangssignalen BLO bis BL37 entsprechen. Diese Signale werden der Fehlerkorrekturcode-Schaltung ECC in der folgenden Stufe zugeführt, wie es nachstehend näher erläutert ist.

Es darf darauf hingewiesen werden, daß jeder der Inverter IV ein statischer CMOS-Inverter ist, der aus einem P-Kanal-Mcsfet und einem N-Kanal Mosfet aufgebaut ist, wie es beispielsweise in Fig. 15 dargestellt ist, obwohl die Anordnung nicht speziell hierauf beschränkt ist.

Fig. 5 zeigt eine praktische Schaltung des X-Decoders X-DCR1, der in Fig. 1 dargestellt ist. Der X-Decoder X-DCR1 besteht aus einer Vielzahl von Decodereinheiten. Fig. 5 zeigt die Schaltung von einem aus der Vielzahl von derartigen Decodereinheiten. Bei der vorliegenden Ausführungsform wird ein Wählsignal zinn Wählen einer Wortleitung praktisch in drei Stufen gebildet. Genauer gesagt, Adresser<eigi«.ala w-rcler^ in drei Stufen decodierer»

Die internen Adressensignale a4 bis a9 und ä~4 bis aS werden von einer Deeoderschaltung dekodiert, die aus ei.-ar Vielzahl von NAND-Schaltungen gebildet wird. Die Zeichnung zeigt die Schaltung von einer aus der Vielzahl von NAND-Schaltungen. Genauer gesagt, eine CMOS-NAND-Schaltung wird von P-Kanal Mosfets Q30 bis Q35 und :*Jf-Kanal Mosfets Q36 bis- Q41 gebildet. Die NAND-Schaltung wird mit den internen Adressensignalen a4 bis a9 versorgt, wie es in Fig. 5 dargestellt ist.

BAD ORIGINAL

t - * ·■

-58-

Die internen Adressensignale a2, Ü2 und a3, a3~ werden der Decoderschaltung zugeführt, die praktisch aus vier AND-Schaltungen mit zwei Eingängen besteht, obwohl sie nicht speziell darauf beschränkt ist. In dieser Decoderschaltung werden die internen Adressensignale decodiert, um decodierte Signale aOO bis a11 zu bilden. Wenn beispielsweise jedes der internen Adressensignale a2 und a3 eine "1" ist, liefert die Decoderschaltung das decodierte Signal aOO mit hohem Pegel ("1") und die decodierten Signale aO1 bis al 1 mit niedrigem Pegel ("0").

Eine NAND-Schaltung mit zwei Eingängen besteht aus P-Kanal Mosfets Q42, Q43 und N-Kanal Mosfets Q44, Q45. Der eine Eingangsanschluß dieser NAND-Schaltung wird mit dem Ausgangssignal der CMOS-NAND-Schaltung mit invertierter Phase vom Inverter IV1 versorgt, während der andere Eingangsanschluß mit dem decodierten Signal aOO versorgt wird. Diese NAND-Schaltung bildet Wählsignale für vier Wortleitungen. Diese Wählsignale werden an die Gateelektroden

20 von vier Wortleitung-Treiberschaltungen DVO bis DV3 jeweils angelegt, welche jeweils einen P-Kanal Mosfet Q46 und einen N-Kanal Mosfet Q47 besitzen, die in Inverterschaltung verbunden sind.

25 Die internen Adressensignale aO, aO und al, al werden

einer Decoderschaltung zugeführt, die praktisch aus einer Vielzahl von AND-Schaltungen besteht, obwohl sie nicht speziell darauf beschränkt ist. Die Decoderschaltung wird weiterhin mit dem Wortleitungswähl-Zeitsteuerungssignal 0X versorgt. In der Decoderschaltung werden die internen Adressensignale aO, aO und al, äT decodiert, und die durch das Decodieren gebildeten Signale werden als Wortleitungs-Wählsignale f5W00 bis #W11 synchron mit dem Wortleitungswähl-Zeitsteuerungssignal φΧ geliefert. Wenn beispielsweise beide internen Adressensignale aO und al auf hohen Pegel gebracht sind ("1")_f liefert die Decoderschaltung ein Wortleitungswähl-Zeitsteuerungssignal ^WOO mit hohem Pegel synchron mit dem Wortleitungswähl-Zeitsteuerungs-

signal 0Χ. Zu diesem Zeitpunkt werden die Wortleitungswähl-Zeitsteuerungssignale 0WO1, 0W1O und 0W11 auf niedrigem Pegel gehalten.

Die vier Arten von Wortleitungs-Wähl-Zeitsteuerungssignalen 0WOO bis 0W11, die synchron mit dem Wortleitungswähl-Zeitsteuerungssignal 0X gebildet werden, werden an die Drainelektroden der P-Kanal Mosfets Q46 der jeweiligen Treiberschaltungen DVO bis DV3 übertragen.

Wenn beispielsweise sämtliche internen Adressensignale a0 bis a9 auf niedrigen Pegel ("0") gebracht werden, mit anderen Worten, wenn sämtliche internen Adressensignale aO bis ei9~ auf hohen Pegel ("1") gebracht werden, wird dadurch der Mosfet Q46 in der Treiberschaltung DVO eingeschaltet, und synchron mit dem Wähl-Zeitsteuerungssignal 0X wird das Wortleitungswähl-Zeitsteuerungssignal 0WOO mit hohem Pegel über den Mosfet Q46 auf die Wortleitung WO übertragen. Infolgedessen steigt das Potential der Wortleitung WO auf hohen Pegel an, der der Speicherzellenwählpegel ist.

Obwohl nicht speziell darauf beschränkt, ist jede Wortleitung an einen N-Kanal Mosfet angeschlossen, um das Potential der nicht-gewählten Wortleitungen auf Schaltungs-Erdpotential auf der gegenüberliegenden Seite zur entsprechenden Wortleitungs-Treiberschaltung zu halten. Die Gateelektroden der Mosfetewerden mit Signalen versorgt, die durch Phasenumkehr der Wortleitungswähl-

QQ Zeitsteuerungssignale 0WOO bis ?5W11 gebildet werden, welche den ihnen entr.prec'mudsr! !.iortleitiiugp."Treiberschaltungen entsprechen. Beispielsweise ist die Wortleitung WO, die an die Treiberschaltung DVO angeschlossen ist, mit einem Mosfet Q170 verbunden, dessen Gateelektrode

gg mit einem Signal 0WOO versorgt wird ^ das durch Phasenumkehr des Zeitsteuerungssignals ^WOO gebildet wird. Somit wird das Potential auf einer nicht gewählten Wortleitung z. B. auf der Wortleitung W3, über die Mosfats QAB und

Q173 auf Erdpotential gebracht. Dementsprechend ist es möglich, die Wahl irgendeiner nicht-gewünschten Wortleitung zu verhindern, wie z. B. eine Mehrfachwahl von Wortleitungen, so daß mögliche Fehlfunktionen reduziert werden können. Es ist möglich, ohne weiteres Zeitsteuerungssignale 0WOO bis 0W11 zu bilden, beispielsweise durch Phasenumkehr der Zeitsteuerungssignale 0WOO bis 0W11 mit entsprechenden Invertern.

Die folgenden Vorteile ergeben sich durch eine derartige Anordnung, daß die internen Adressensignale in einer Vielzahl von Stufen decodiert werden, wie im Falle des X-Decoders bei der beschriebenen Ausführungsform.

Erstens ist es möglich, die Herstellung von jeglichen verschwendeten Leerbereichen auf dem IC-Chip zu verhindern, so daß der IC-Chip kompakter ausgebildet werden kann. Die Decoderschaltung kann beispielsweise aus einer Vielzahl von AND-Schaltungen aufgebaut sein. Wenn versucht wird,

20 eine Vielzahl von internen Adressensignalen mit einer einzigen AND-Schaltung zu decodieren, so besteht die AND-Schaltung unvermeidlicherweise aus einer Vielzahl von Mosfets, was in nachteiliger Weise eine relativ große Fläche erfordert. Infolgedessen ist es schwierig,

das Rastermaß der seitlichen Anordnung der AND-Schaltungen so zu machen, daß es mit dem Rastermaß der Wortleitungsanordnung in den Speicheranordnungen Koinzidenz hat.

Um die von den AND-Schaltungen gelieferten Wählsignale an die entsprechenden Wortleitungen zu liefern, ist es erforderlich, beispielsweise das Rastermaß der Wortleitungsanordnung zu verbreitern. In einem solchen Falle wird der Abstand zwischen benachbarten Wortleitungen größer, was dazu führt, daß verschwendete Leerbereiche gg auf dem IC-Chip gebildet werden. Andererseits werden im X-Decoder gemäß der vorliegenden Ausführungsform die internen Adressensignale durch Kombinationen einer Vielzahl von kleinen Decoderschaltungen decodiert. Da eine kleine Decoderschaltung aus weniger Mosfets aufgebaut werden kann,

kann die Decoderschaltung ohne weiteres so ausgebildet werden, daß sie mit dem Abstand zwischen benachbarten Wortleitungen zusammenpaßt. Dementsprechend ist es möglich, verschwendete Leerbereiche im IC-Chip zu verringern,

Zweitens ist es möglich/ die Last auf der einen internen Adressensignalleitung zu erleichtern, so daß die Potential änderung der internen Adressensignale schneller erfolgen kann. Dies deswegen, weil die Decoderschaltung weniger IQ Mosfets erfordert, um das eine interne Adressensignal zu erhalten, so daß die an den Draht zur Übertragung des internen Adressensignal angeschlossene Last verringert wird.

5 Fig. 7 zeigen einen Teil der Schaltung des Y-Decoders Y-DCR1 gemäß Fig. 1. In der Zeichnung ist die eine Decoder einheit in der Decoderschaltung dargestellt, welche die decodierten Signale yOO bis y11 bildet, die den Mosfets S8 bis S11 zugeführt werden, welche den Spaltenschalter gemäß Fig. 2A und 2B bilden. Genauer gesagt, die Decoderschaltung zur Bildung der decodierten Signale yOO bis y11 wird aus vier Decodereinheiten gebildet, obwohl sie nicht speziell darauf beschränkt ist. Obwohl die Fig. 7 nur die Decodereinheit zur Erzeugung des decodierten Signals yOO zeigt, sind die anderen drei Decodereinheiten praktisch in gleicher Weise wie die dargestellte Decodereinheit aufgebaut.

Die Decodereinheit besteht aus Mosfets Q50 bis Q54 and Invertern IV2 und IV3, die nachstehend näher erläutert sind. Ein NAND-Gatter mit zwei Eingängen wird von parallel geschalteten P-Kanal Mossfets QS1 unü Q52 und in Reihe geschalteten N-Kanal Mosfets Q53 und Q54 gebildet. Wenn das decodiarte Signal yOO beispielsweise gebildet wird, werden die inter-nen Adressensignale al2 und ai"3 an das NAND-Gatter angelegt. Der P-Kanal Mesfet Q50 ist in Reihe zu den parallel geschalteter= Mosfets Q51 und Q52 an-geordnet, während der K-Kansl Mesfet ß52

1 parallel zu den in Reihe geschalteten Mosfets Q53 und Q54 angeordnet ist. Das Zeitsteuerungssignal ?5PC wird an die Gateelektroden der jeweiligen Mosfets Q50 und Q52 angelegt.

Das Ausgangssignal von diesem Logikgatter passiert die Inverter IV2 und IV3, um das decodierte Signal yOO zu bilden.

10 Die decodierten Signale yO und y1, die den Mosfets SO

bis S7 zugeführt werden sollen, welche den Spaltenschalter in Fig. 2A und 2B bilden, werden ebenfalls von zwei Decodereinheiten gebildet, die in gleicher Weise aufgebaut sind, wie die Decodereinheit gemäß Fig. 7. Genauer gesagt, jede Decodereinheit erhält ein internes Adressensignal mit einem Bit und das Zeitsteuerungssignal 0PC und bildet die decodierten Signale yO und y1.

Das Zeitsteuerungssignal joPC wird auf hohem Pegel während der Periode der vorherigen Aufladung gehalten, wenn das Vorladungssignal φΈΌ auf niedrigem Pegel gehalten wird, um die Datenleitungen vorher aufzuladen.

Infolgedessen werden die decodierten Signale yO, y1 und Y⁰⁰ bi^s Υ"! 1 ^all^{e au}f niedrigen Pegel gebracht. Dementsprechend sind die P-Kanal Mosfets SO bis S11, die den Spaltenschalter bilden, alle eingeschaltet. Infolgedessen werden während der Zeitspanne der vorherigen Aufladung die Stör- oder Streukapazitäten der Datenleitungen und QQ die Stör- oder Streukapazitäten, die an die gemeinsamen Datenleitungen angeschlossen sind, von den Vorladungs-Mosfets P1, P3, P5 und P7 vorher aufgeladen, welche von dem Vorladungs-Signal 0PC mit niedrigem Pegel eingeschaltet sind; außerdem werden die oben erwähnten Kapazitäten von der Seite der Abtastverstärkereinheit über die Mosfets, welche die Spaltenschaltereinheit bilden, vorher aufgeladen.

Genauer gesagt, wird, wie in Fig. 18 dargestellt, das Zeitsteuerungssignal 0PA1 während der vorherigen Aufladungsperiode auf niedrigem Pegel gehalten. Dadurch wird der Mosfet Q5 in der Abtastverstärkereinheit SAO eingeschaltet, so daß die Versorgungsspannung VCC an die eine der Elektroden der N-Kanal Mosfet Q3 und Q4 angelegt wird. Die Potentiale der Datenleitungen werden an die Gateelektroden der entsprechenden N-Kanal Mosfets Q3 und Q4 über die P-Kanal Mosfets angelegt, welche die Spaltenschaltereinheit bilden, die von den decodierten Signalen yO, y1 und yOO und y11 eingeschaltet werden. Da die Potentiale der gemeinsamen Datenleitungen durch die vorherige Aufladung der Datenleitungen und der gemeinsamen Datenleitungen angehoben -werden, was durch die Vorladungs-Mosfets erfolgt, werden die N-Kanal-Mosfets Q3 und Q4 eingeschaltet. Infolgedessen werden die .Stör- und Streukapazitäten der Datenleitungen vorher über den Mosfet Q5, den N-Kanal Mosfet Q3 (Q4) und die Mosfets, welche die Spaltenschaltereinheit bilden, aufgeladen. Genauer gesagt, die an die gemeinsamen Datenleitungen und die Datenleifungen gekoppelten Kapazitäten werden vorher von den Vorladungselementen von beiden Enden jeder Datenleitung geladen. Durch eine derartige vorherige Aufladung der Datenleitungen durch die Vorladungs-Mosfets und die Abtastverstärkereinheit ist es möglich, die Datenleitungspotentiale .innerhalb einer kurzen Zeitspanne auf einen gewünschten Wert anzuhebend so daß der Betrieb des ROM mit höherer Geschwindigkeit erfolgen kann.

3Q Fig. 9 zeigt eine schematische Darstellung eines Beispiels einer Fehlerkorrekturcode-Schaltung ECC gemäß Fig. 1. Eine Logikschaltung ELG erhält die 3ö-Bit-Signale DO¹, DÖ~^r bi3 D3-1' , D31 ' und PO, PÖ bis P5, P5, die von den Speicheranordnungen geliefert werden, und bildet Syndrome 50 bis ?5

g₅ zur Anzeige von Fehlerbits durch Exklusiv-OR-Glieder oder Antivalenzglieder vorgegebener Kombinationen.

copy¹

Bei den 38-Bit-Daten, die in die Speicheranordnungen eingeschrieben werden, werden die 6-Bit-Paritätsprüfungs-Bits PO bis P5 mit ihren entsprechenden Werten vorher entsprechend den 32-Bit-Datensignalen und einer geeigneten Prüfmatrix festgelegt. Die nachstehende Tabelle 1 zeigt ein
Beispiel der Prüfmatrix.

Tabelle 1: Prüfmatrix

.3 Q 5

\. Bit SyndronNs^	I iiformat ions-Bits	Do	Dl	D2	D3	D4	D5	D6	D7	D8	D9	Dio-	Dll	D12	D13	D14	D15	D16	D17
S0	r-i														r-i	1	1	1
Sl	1					1	1	1	1						r-i	rH	1	1
S2		1				1				1	1	1			1
S3			1				1			1			1	• ι		1
S4				1				1			1		1				1
					1				1			1		.1				1

	D19	D20	D21	D22	D23	D24	D25	D26	D27	D28	D29	D30	D31	Paritäts-Bits	Pl	P2	P3	P4	P5
»18	1	1	1							1	1			P0
1				1	1	1	1					1		r-i	1
	1			t-i	1			1	rH	1		1	1			1
1		1	1	1		1		r-i	1								1
1	1	1			1		1	1			1		1					1
			1			1	rH		1	1	1	1	1						1 ,a

CTi Cn I

CO CO

ro

In Tabelle 1 ist eine Markierung 1 bei jedem der zu prüfenden Bits hinzugesetzt.

Die nachstehende Tabelle 2 zeigt ein praktisches Beispiel für die in die Speicheranordnungen einzuschreibenden Daten W. Es darf darauf hingewiesen werden, daß in der Tabelle die Datensignale mit den Symbolen BO bis B31 bezeichnet sind, während die ·Paritätssignale mit den Symbolen BPO bis BP5 bezeichnet sind.
10

Tabelle 2; Einschreibedaten W

BO B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 Bl 3 11111000000 0 0 0

B1	4	B1	5	B1	6	B1	7	B1	8	B1	9	B20	B2	1	B22	B23	B24	B25
1		1		1		1		1		1		1	1		0	0	0	0

B26 B27 B28 B29 B30 B31 BPO BP1 BP2 BP3 BP.4 BP5. 001100111 111

Der Wert jedes Paritätsbits wird bestimmt durch Prüfen der in Tabelle 1 angegebenen Bits bei den einzuschreibenden 32-Bit-Datensignalen. Das zu erhaltende Paritätsbit hat einen solchen Wert, daß der kombinierte Antivalenzwert der geprüften Bitsignale und das zu erhaltende Paritätsbit den Wert "0" ergeben. Mit anderen Worten, jedes Paritätsbit wird so gesetzt, daß der kombinierte-Antivalenzwert der jeweiligen Bits, die gemäß der Tabelle 1 geprüft sind,

35 eine "O" ergeben wird.

Beispielsweise wird das Paritätsbit P30 in Tabelle 2 folgendermaßen festgesetzt. Zum Festsetzen des Paritäts-

-67-

bits BPO werden nämlich die Datenbits BO bis B4, BI4 b:.r B21 und B28 und B29 bei den 32-Bit-Datenbits BO bis B31 gemäß der ersten Zeile (Syndrom SO) in Tabelle 1 geprüft. Der Antivalenzwert dieser geprüften Datenbits ist "1".

Daher wird das Paritätsbit BPO entsprechend mit "1" festgesetzt. Genauer gesagt, das Paritätsbit BPO wird so festgesetzt, daß der Antivalenzwert der geprüften Datenbits und des Paritätsbits BPO den Wert "0" ergeben.

Dann werden in gleicher Weise die Daten auf der Basis der zweiten bis fünften Zeile (Syndrome S1 bis S5) in Tabelle geprüft, und die Paritätsbits BP1 bis BP5 werden so bestimmt, daß ihr Antivalenzwert in bezug auf jedes'Paritätsbit "0" sein wird.

In dem Falle, wo jedes der -32-Bit-Datenbits so festgesetzt wird, daß es einen Wert gemäß Tabelle 2 hat, werden sämtliche Paritätsbits BPO bis BP5 den Wert "1" haben, wie es in der Tabelle angegeben ist.

Wie sich aus der Tabelle 1 und der damit zusammenhängenden, vorstehenden Beschreibung ergibt, gelten die folgenden Logikgleichungen (3) bis (8) für die Berechnung der Syndrome SO bis S5:

©^B17©^Bl8©³19©^B2O0^B21©^B2.<£>

21

^B29©^Bpo

^Sl - ^B0©^B5©^B6©^B7©3₈©^B14©^B

©^B

₈©^B14©^B15©^B16

©^B17© ^B2
©^BP1 (4)

^Bl © ^B5 © ^B9 0 ^B10 © ^Bll © ^B14 0 ^B18 ©^B19©^B22©^B23©^B26©^B27©^B28 ©^B30©^B31©^BP2 ⁽⁵⁾

^B2 © ^B6 © ^B9 0 ^B12 © ^B13 © ^B15 0 ^B18 © ^B20 © ^B21© ^B22 © ^B24 © ^B26 © ^B27

0BP₃ ... (6)

^B3 © ^B7 © ^B10 © ^B12 © ^B16 © ^B19 © ^B20 S ^B23 © ^B25 © ^B26 ® ^B29 © ^B31 © ^BP4

(7)

^B4©^B8©^B11©^B13©^B17©^B21©^B24 © ^B25 © ^B27 © ^B28 © ^B29 © ^B30 © ^B31

®BP₅ (8)

Es darf darauf hingewiesen werden, daß in diesen Logik-, gleichungen das Symbol @ eine Antivalenzverknüpfung bezeichnet.

Die Logikschalung ELG gemäß Fig. 9 besteht aus nicht dargestellten Logikschaltungen zur Bildung der Syndrome SO bis S5, welche den obigen Logikgleichungen (3) bis (8) genügen. Es darf darauf hingewiesen werden,daß es möglich ist, die Reihenfolge der Kombination der Antivalenzglieder einer Vielzahl von Bits miteinander beliebig zu wählen. Dementsprechend können die Antivalenzverknüpfungen von beispielsweise den 4 Bits BO bis B3 in der Weise erhalten werden, daß ein Ausgangssignal BO (+) B1 von einem ersten Antivalenzglied gebildet wird und ein Ausgangssignal BO ^) B3 von einem zweiten Antivalenzglied gebildet wird und dann die beiden gebildeten Ausgangssignale einem dritten Antivalenzglied zugeführt werden. Wie sich aus dem Vergleich der beiden Logikgleichungen und der Formeln (3) bis (8) ergibt, tritt die Antivalenzverknüpfung der Bits B14 bis BI7 in den Formeln (3) und (4) in gleicher Weise

auf. Die Antivalenzverknüpfung der Bits B18 und B19 tritt in den Formeln (3) und (5) in gleicher Weise auf. Dementsprechend können zur Reduzierung der Anzahl von Logikschaltungen, welche die Logikschaltung ELG bilden, die gemäß den Formeln oder Logikgleichungen in gleicher Weise auftretenden Antivalenzverknüpfungen mit entsprechenden wechselseitigen Schaltungen realisiert werden.

Die Fehler, die früher in den Speicher-MosfetS/Schalt-Mosfets und den zu wählenden Signalleitungen hervorgerufen wurden, und die praktischen Fehler, die im Schaltungsbetrieb durch eine unerwünschte Änderung der Schaltungsbetriebsbedingungen verursacht wurden, führen zu Fehlern bei den ausgelesenen Daten, die der Fehlerkorrekturcodeschaltung ECC zugeführt werden.

Es wird nun angenommen, daß die Speicherzellen, in welche die Einschreibedaten W gemäß Fig. 2 eingeschrieben sein sollen, gewählt werden und daß die ausgelesenen Daten R zu diesem Zeitpunkt fehlerhaft sind, wie es beispielsweise in der nachstehenden Tabelle 3 dargestellt ist. Genauer gesagt, es wird angenommen, daß das siebente Bit B7 der ausgelesenen Daten R sich vom Wert "0" auf den Wert "1" geändert hat.

Tabelle 3: Ausgelesene Daten R

BO B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 T 1111000000 0 0 0

B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 1 1 11 1 1 1 10000

B26 B27 B28 B29 B30 B31 BPO BP1 BP2 BP3 BP4 BP5 001100111111

Wenn die ausgelesenen Daten R geliefert werden, führt die Logikschaltung ELG in der Fehlerkorrekturcodeschaltung ECC Logikoperationen bei den Syndromen SO bis S5 entsprechend den Logikgleichungen (3) bis (8) durch. Bei dem Prozess zur Berechnung der Syndrome SO bis S5 wird dassiebente Bit B7 in den Logikoperationen zur Berechnung der Syndrom SI und S4 verwendet, wie sich aus Tabelle 1 ergibt. Aufgrund der Tatsache, daß das siebente Bit B7 sich vom Wert "0" auf "1" geändert hat, wird jedes der Syndrome Si und S4 den Wert "1" erhalten. Die Bits sind nicht fehlerhaft, welche in die Rechenprozesse zur Berechnung der anderen Syndrome SO, S2, S3 und S5 einbezogen werden. Somit wird jedes der Syndrome SO, S2, S3 und S5 den Wert "0" haben.

15 Genauer gesagt, wenn die ausgelesenen Daten R gemäß

Tabelle 3 geliefert werden, wird das Bitmuster der Syndrome S5 bis SO, die von der Logikschaltung ELG geliefert werden, die Konfiguration "010010" haben. Dieses Bitmuster zeigt Koinzidenz mit dem Bitmuster der Syndrome S5 bis SO, welche das siebente Bit D7 in der Prüfmatrix gemäß Tabelle 1 angeben. Genauer gesagt, in der Prüfmatrix hat das Muster der Syndrome S5 bis SO in der Reihe des Bi'ts D7 die Konfiguration "010010", was Koinzidenz mit dem Bitmuster der Syndrome S5 bis SO hat, die von der Logikschaltung ge-

25 liefert werden. Es darf darauf hingewiesen werden, daß jede leere Stelle in der Prüfmatrix als "0" angesehen wird.

Wie sich aus Tabelle 1 ergibt, wird eine Vielzahl von Prüfbits für die jeweiligen 38-Bit-Signale angesetzt. Die für ein Signal festgesetzten Prüfbits haben ein Muster, das nur diesem Signal entspricht. Aufgrund der Tatsache, daß die Prüfmatrix in der in Tabelle 1 dargestellten Weise angeordnet ist, entsprechen die Bitmuster, die von den Syndromen S5 bis SO gebildet werden, welche von der Logikschaltung ELG gemäß Fig. 9 geliefert werden, den Positionen der Fehlerdatenbits in den jeweiligen ausgelesenen Daten R.

^:..^:-~^:"33206

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Die Syndrome SO bis S5, die von der Logikschaltung ELG geliefert werden, werden dem Decoder DCR direkt und über Inverter zugeführt. Der Decoder DCR liefert ein decodiertes Signal, das repräsentativ für die Fehlerstelle ist durch Decodierung der Syndrome SO bis S5. Obwohl nicht speziell darauf beschränkt, ist der Decoder DCR aus AND-Gattern GO bis G31 aufgebaut, die so ausgelegt sind, daß sie den jeweiligen 32-Bit-Datensignalen entsprechen. Die AND-Gatter GO bis G31 sind mit ihren jeweiligen Eingangen so bestimmt, daß sie Bitmuster abtasten, die voneinander verschieden sind. Jedes AND-Gatter liefert ein Signal mit ^M0"-Pegel, wenn das Datenbit, das ihm entspricht, nicht fehlerhaft ist, liefert jedoch ein Signal mit "1"-Pegel, wenn das Datenbit fehlerhaft ist. Wie sich aus der dargestellten Verbindung und der Prüfmatrix gemäß Tabelle 1 ergibt, wird beispielsweise das AND-Gatter GO ein Signal mit "1" Pegel liefern, wenn das Signal der ersten Stelle (des ersten Bit) in den 32-Bit-Datensignalen fehlerhaft ist, wird jedoch ein Signal mit "0" Pegel liefern, wenn das Signal nicht fehlerhaft ist.

Die Ausgangssignale des Decoders DCR, d. h. die Ausgangssignale der entsprechenden AND-Gatter GO bis G31 und die Datenbits BO bis B31 der ausgelesenen Daten R werden jeweils Exklusiv-OR-Schaltungen oder Antivalenzgliedern EORO bis E0R31 zugeführt. Die Antivalenzglieder EORO bis EOR31 bilden korrigierte Ausgangsdaten DO bis D31, die dem Multiplexer MPX gemäß Fig. 1 zuzuführen sind. Wenn beispielsweise das siebente Datensignal einen Fehler hat, wie es in Tabelle 3 dargestellt ist, wird das Ausgangssignal des AND-Gatters G6 demensprechend zu einer "1", so daß das siebente Signal, das fehlerhaft als "1" ausgelesen worden ist, durch das Antivalenzglied E0R7 aus der "1" in eine "0" invertiert wird. Genauer gesagt, der Wert des Datensignals D6 wird auf den richtiger' Wert revidiert.

Es darf darauf hingewiesen werden, daß die Fehlerkorrekturcode-Schaltung ECC entsprechend der vorliegenden Ausführungs form in der Lage ist, den Fehler für ein Bit zu korrigieren, aber nicht in der Lage ist, den Fehler über zwei oder mehr Bits zu korrigieren. Um eine Fehlerkorrekturcode-Schaltung zu erhalten, die in der Lage ist, den Fehler über zwei Bits zu korrigieren, ist ein komplizierter Aufbau erforderlich, und die Anzahl der benötigten Bauelemente steigt an. Außerdem ist es in einem solchen Falle möglich", die Anzahl von Paritätsbits (redundanten Bits) stark zu erhöhen.

Fig. 8 zeigt ein praktisches Beispiel eines Antivalenzgliedes, wie sie in der Logikschaltung ELG vorgesehen sind und für die Fehlerkorrektur verwendet werden.

Das Antivalenzglied ist aus P-Kanal Mosfets QP1 bis QP4 und N-Kanal Mosfets Qn1 bis Qn4 aufgebaut. Die Mosfets QP1, QP2 und die Mosfets Qn1, Qn2 sind in Reihe geschaltet.

20 In gleicher Weise sind die Mosfets QP3, QP4 und die Mosfets Qn3, Qn4 in Reihe geschaltet. Der Verbindungspunkt zwischen den Mosfets QP2 und Qn1 und der Verbindungspunkt zwischen den Mosfets QP4 und Qn3 sind gegenseitig verbunden, um ein Ausgangssignal OUT zu bilden.

Eingangssignale a und b werden an die Gateelektroden der jeweiligen Mosfets Qn1 und Qn2 angelegt, während Eingangssignale a und b an die Gateelektroden der jeweiligen Mosfets Qn3 und Qn4 angelegt werden.

Außerdem werden die Eingangssignale a und b an die Gateelektroden der jeweiligen Mosfets QP1 und QP4 angelegt, während die Eingangssignale b und a an die Gateelektroden der jeweiligen Mosfets QP2 und QP3 angelegt werden.

Wenn beide Eingangssignale a und b auf hohem Pegel ("1") sind, werden die Mosfets Qn1, Qn2 eingeschaltet und sorgen dafür, daß das Ausgangssignal OUT auf niedrigem Pegel ("0") ist. Wenn andererseits die beiden Eingangssignale

w· L U ν ι -73-

a und b auf hohem Pegel sind, werden die Mosfets Qn3 und Qn4 eingeschaltet und sorgen in gleicher Weise dafür, daß das Ausgangssignal OUT auf niedrigem Pegel ist.

Wenn das Eingangssignal a (oder ä") auf niedrigem Pegel ist, und das Eingangssignal b (oderb) auf niedrigem Pegel ist, werden der Mosfet QP3 (oder QP1) und der Mosfet QP4 (oder QP2) eingeschaltet und sorgen dafür, daß das Ausgangssignal OUT auf hohem Pegel ist. Wenn somit die Pegel der Eingangssignale a und b Koinzidenz miteinander haben, geht das Ausgangssignal OUT auf niedrigen Pegel. Wenn andererseits diese Signale keine Koinzidenz miteinander haben, geht das Ausgangssignal OUT auf - hohen Pegel.

Das dargestellte Antivalenzglied hat den Vorteil einer extrem kleinen Leistungsaufnahme, da die Schaltung nur acht Bau-el /anente besitzt und kein Gleichstrom fließt zwischen der Versorgungsspannung VCC und dem Erdpotential.

In der Logikschaltung ELG in der Fehlerkorrekturschaltung ECC werden die Logikoperationen oder Logikverknüpfungen, die in den obigen Logikgleichungen (3) bis (8) angegeben sind, in der oben beschriebenen Weise zur Bildung der Syndrome SO bis S 5 durchgeführt. Genauer gesagt, eine Vielzahl von Antivalenzverknüpfungen oder -operationen wird in der Logikschaltung durchgeführt.

Durch Verwendung von Antivalenzgliedern von der Bauart, wie sie in Fig. 8 als logische Schaltung zum Aufbau von der Logikschaltung ELG dargestellt ist, wird es möglich, die Schaltung ir.it silier relativ kieinea Anzahl von Bauelementen aufzubauen; außerdem ist es möglich, den Leistungsverbrauch oder die Leistungsaufnahme vergleichsweise klein zu machen.

Bei der vorliegenden Ausführungsform werden in die Speicher-Mosfets, welche die Speicheranordnungen M-ARY3 und M-ARY4 bilden, durch Invertieren der darin zn spei-

., chernden Binärsignale gebildete Binärsignale eingeschrieben, um die Anzahl von Bauelementen zu reduzieren, die zum Aufbau der Fehlerkorrekturcode-Schaltung ECC erforderlich sind und um die Leistungsaufnahme der Fehlerkorrekturcode-Schaltung ECC herabzusetzen. Genauer gesagt, um beispielsweise ein Binärsignal "1" im Speicher-Mosfet MO in der Speicheranordnung M-ARY3 zu speichern, wird das Binärsignal "0", das durch Invertieren des Binärsignals "1" gebildet wird, in den Mosfet MO eingeschrieben· Somit werden, unabhängig davon, welche Speicher-Mosfets in den Speicheranordnungen M-ARY1 bis M-ARY4 gewählt werden, Signale mit Pegeln, die denen der in den Speicher-Mosfets gespeicherten BinärSignalen entsprechen, stets von den entsprechenden Zwischenspeicherschaltungseinheiten geliefert. Genauer gesagt, die Signale, die von der jeweiligen Zwischenspeicherschaltungseinheit geliefert werden, sind zu jeder Zeit Ausgangssignale Dn¹ positiver Phase, während die Signale, die von den Invertern invertiert sind, zu jeder Zeit Ausgangssignale Dn¹ negativer Phase sind. Dementsprechend ist es einfach durch Vorsehen von Invertern möglich, die Signale von der jeweiligen Zwischenspeicherschaltungseinheit den Antivalenzgliedern inöbr Logikschaltung ELG zuzuführen, so daß die Logikschaltung weiter vereinfacht werden kann.

Fig. 10 zeigt eine praktische Ausführungsform einer Schaltung für den Multiplexer MPX und den Ausgangspuffer DOB. Die Ausgangsdaten DO bis D31 von der Fehlerkorrekturcode-Schaltung ECC werden an die Ausgangspuffer DOB

30 8 Bit für 8 Bit vom Multiplexer MPX übertragen, wie es nachstehend erläutert ist.

Der Multiplexer MPX besteht praktisch aus 32 Tristate-Schaltungen oder Schaltungen mit drei Zuständen. Dann werden 8 Tristate-Schaltungen zur Bildung eines Satzes • kombiniert. Dementsprechend werden die 32 Tristate-Schaltungen in vier Sätze unterteilt. In Fig. 10 der Zeichnung ist nur die Tristate-Schaltung, die das Signal

DO von den Ausgangsdatensignalen DO bis D31 erhält, im einzelnen dargestellt. Die anderen 31'· Tristate-Schaltungen haben im wesentlichen den gleichen Aufbau wie die gezeigte Schaltung.

Das Datensignal DO passiert einen Inverter IV4 und wird an die jeweiligen Gateelektroden eines P-Kanal Mosfet Q55 und eines N-Kanal Mosfet Q58 übertragen. Die Drainelektroden der jeweiligen Mosfets Q55 und Q58 sind an einen Ausgangsknotenpunkt Olo über einen P-Kanal Mosfet Q56 bzw. einen N-Kanal Mosfet Q57 angeschlossen.

Zeitsteuerungssignale jz500 bis 011 werden von einem Adressen puffer und dem Y-Decoder Y-DCR2 gebildet, die in Fig. 16 dargestellt sind, obwohl sie nicht speziell darauf beschränkt sind. Der Adressenpuffer besteht aus zwei Puffereinheiten AD1 und AD2. Da die Puffereinheiten den gleichen Aufbau haben, ist nur die Schaltung von einer Puffereinheit AD1 im einzelnen in Fig. 16 dargestellt.

Die Puffereinheit AD1 wird von einer Statischen Schaltung gebildet. Genauer gesagt, die Puffereinheit AD1 wird von Mosfets Q136 bis Q163 gebildet. Der Y-Deocoder Y-DCR2 . ist aus vier Decodereinheiten YU1 bis YU4 . aufgebaut. Die Decodereinheiten haben den gleichen Aufbau. Somit ist nur die Deccdereinheit YU1 in Fig. 16 dargestellt. Die Decodereinheit YU1 wird von Mosfets Q164 bis Q169 ge- ' bildet¹und hat einen Schaltungsaufbau, der kein spezielles Wählzeitsteuerungssignal erfordert, im Unterschied zu dem X-Decoder gemäß Fig. 5. Infolgedessen ist der Y-Decoder Y-DCR2 in der Lage, die Zeitsteuerungssignale 0OObis 011 zu bilden, indem er nur die internen' Adressensignale verwendet, die vom Adressenpuffer geliefert werden.

Der Y-Decoder Y-DR2 erhält die incernen Adressensignale a15, a15 und al 6, al 6 und bildet vier Arten von Wählsignalen durch Decodierung dieser Signale. Wenn beispielsweise die internen Adressensignal al 5 und al 6 auf niedrigem Pegel ("0") sind, wird das Zeits-ceuerungssxgnal 000 auf hohen Pegel 7«t"a''ht, 0.?.? Zo\ tstexieruTV-f^nicrsa ]. 000

COPY BAD ORIGINAL

-76-

wird der Gateelektrode des N-Kanal Mosfet Q57 in Fig. 10 zugeführt. Außerdem wird das- Zeitsteuerungssignal $00 von einem Inverter IV5 invertiert und der Gateelektrode des P-Kanal Mosfet Q56 zugeführt.

Wenn dementsprechend das Zeitsteuerungssignal 000 auf hohem Pegel ist, werden beide Mosfet Q56 und Q57 eingeschaltet. Somit wird das Datensignal DO an den Ausgangspuffer übertragen. Wenn das Zeitsteuerungssignal $00 auf niedrigem Pegel ist, werden beide Mosfets Q56 und Q57 abgeschaltet, so daß der Ausgangsknotenpunkt 01o unabhängig vom Datensignal DO eine hohe Impedanz besitzt.

Acht Tristäte-Schaltungen, die in gleicher Weise aufge-

baut sind wie die oben angegebenen Tristate-Schaltungen und die 8-Bit-Datensignale DO bis D7 erhalten, sind zur Bildung eines Satzes kombiniert und werden vom Zeitsteuerungssignal $00 gesteuert. Die anderen Datensignale werden ebenfalls aufgeteilt, so daß 8 Bits den jeweiligen Satz bilden, nämlich die Datensignal D8 bis D15; D16 bis D23; und D24 bis D31. Dann werden die einen Satz bildenden 8-Bit-Datensignale den entsprechenden Tristate-Schaltungen zugeführt. Diese Tristate-Schaltungen werden von den anderen Zeitsteuerungssignal $01 bis $11 gesteuert. Außerdem sind die Ausgangsknotenpunkte der vier Tristate-Schaltungen für Daten zusammengeschaltet, die acht Bits voneinander getrennt sind, wie z. B. die Bits DO, D8, DI6 und D24, die einander entsprechen. Dementsprechend hat die gesamte Zahl von Ausgangsleitungen vom Multiplexer

30 MPX den Wert acht.

Der Ausgangspuffer DOB ist aus acht Ausgangsschaltungen aufgebaut, die so angeordnet sind, daß sie den Ausgangsleitungen entsprechen. Nur eine der Ausgangsschaltungen ist in der Fig. 10 dargestellt. Die Ausgangsschaltung besitzt zwei NAND-Gatter mit zwei Eingängen, die von Mosfets Q59 bis Q66 gebildet werden, vier Inverter IV6 bis IV9 und eine Gegentakt-Ausgangsschaltung, die von N-Kanal

-77-1 Mosfets Q67 und Q68 gebildet wird.

Genauer gesagt, das Ausgangssignal des Inverters IV6, der die Ausgangssignale vom Multiplexer MPX über die Ausgangsleitungen erhält, wird an den einen Eingang des NAND-Gatters angelegt, das von den Mosfets Q59 bis Q62 gebildet wird. Andererseits wird das Ausgangssignal des Invertes IV7, der das Ausgangssignal vom Inverter IV6 erhält, an den einen Eingang des NAND-Gatters angelegt, das von den Mosfets Q63 bis Q66 gebildet wird. Außerdem wird ein Zeitsteuerungssignal 0HZ an den jeweils anderen Eingang dieser beiden NAND-Gatter angelegt. Die Ausgangssignale von diesen beiden NAND-Gattern werden an die Gateelektroden der Ausgangs-Mosfets Q67 und Q68 über die Inverter IV8 bzw.

15 IV9 übertragen.

Das Zeitsteuerungssignal 0HZ wird beispeilsweise auf der Basis von Referenzsignalen 0PCS und 0XS, die nachstehend unter Bezugnahme auf Fig. 11 näher erläutert sind, und vom Chipwählsignal CE gebildet. Das Zeitsteuerungssignal 0HZ ist auf niedrigem Pegel gehalten während der Periode, wenn der Chip im nicht-gewählten Zustand ist, und der Periode, wenn die Ausgangssignale von der Fehlerkorrekturcode-Schaltung ECC unbestimmt sind, aufgrund der Tatsache, daß neue Datensignale von den Zwischenspeicherschaltungen an die Fehlerkorrekturcode-Schaltung ECC geliefert werden. Wenn das Zeitsteuerungssignal 0HZ auf niedrigem Pegel ist, werden beide Mosfets Q67 und Q68 abgeschaltet, unabhängig von den Ausgangsdaten von der Schaltung ECC. Infolgedessen erhält der externe Ausgangsanschluß Dn (n = O bis 7) eine hohe Impedanz. Somit ist es möglich, den Halbleiterspeicher entsprechend der Ausführungsform mit jedem System vom gemeinsamen Datenbustyp zu verbinden sowie zu verhindern, daß unbestimmte Daten geliefert werden.

Fig. 11 zeigt detaillierte Blockschaltbilder des Adressenübergangsdetektors und des Steuersxgnalgenerators, die in Fig. 1 gezeigt sind. Die internen Adressensignale aO bis

-7 β-a14, die im Adressenpuffer ADB gebildet werden, werden Verzögerungsschaltungen DLCO bis DLC14 zugeführt. Die Verzögerungsschaltungen DLCO bis DLC14 bilden Verzögerungssignale aO¹ bis a14', die gegenüber den internen Adressen-Signalen aO bis a14 verzögert sind. Die internen Adressensignale aO bis a14 und die Verzögerungssignale aO* bis a14' werden den jeweiligen Antivalenzgliedern EXO bis EX14 zugeführt. Jedes der Ausgangssignale der Antivalenzglieder EXO bis EX14 wird einer OR-Gatterschaltung OR zugeführt. Diese OR-Gatterschaltung OR bildet einen Triggerimpuls jriapd.

Wenn sich beispielsweise das interne Adressensignal aO ändert, wie es in Fig. 13 gezeigt ist,-haben die Pegel der jeweiligen Eingangssignale aO und aO¹, die dem Antivalenzglied EXO zugeführt werden, keine Koinzidenz miteinander während der Verzögerung der Verzögerungschaltung DLCO. Infolgedessen bildet das Antivalenzglied DXO einen Impuls mit einer Impulsbreite, die der Verzögerung entspricht. Dieser Impuls wird als Triggerimpuls szSapd über die OR-Gatterschaltung OR geliefert. Dementsprechend bildet der Adressenübergangsdetektor ATD den Triggerimpuls 0apd, wenn sich irgendeines der internen Adressensignale aO bis a14 ändert.

Obwohl nicht speziell darauf beschränkt, ist der Adressenpuffer ADB aus einer statischen Schaltung aufgebaut, um es > dem Adressenübergangsdetektor ATD zu ermöglichen, den Triggerimpuls $5apd auch dann zu bilden, wenn die externen Adressensignale AO bis A14 sich asynchron ändern. Obwohl nicht speziell darauf beschränkt, ist bei dieser Ausführungsform der Adressenpuffer als CMOS-Schaltung aufgebaut, die aus P-Kanal Mosfets und N-Kanal Mosfets besteht. Fig. 12 zeigt ein Beispiel des statischen Adressenpuffers, der als CMOS-Schaltung aufgebaut ist. Obwohl Fig. 12 nur die

3g Adressenpuffereinheit zeigt, welche das externe Adressensignal AO erhält und die zueinander komplementären Adressensignale aO und aO bildet, sind praktisch die gleichen Adressenpuffereinheiten im Hinblick auf die

-79-1 anderen Adressensignale vorgesehen.

Die Adressenpuffereinheit im Hinblick auf das externe Adressensignal AO besteht aus den P-Kanal Mosfets Q100 bis Q107 und den N-Kanal MosfetsQ108 bis Q115. Genauer gesagt, die Adressenpuffereinheit besteht aus einer NOR-Gatterschaltung mit zwei Eingängen und sechs Invertern. Die NOR-Gatterschaltung mit zwei Eingängen wird mit dem externen Adressensignal AO und dem Chipwählsignal CE versorgt. Das interne Adressensignal aO, das von dem Inverter geliefert wird, der aus dem P-Kanal Mosfet Q104 und dem N-Kanal Mosfet Q112 besteht, und das interne Adressensignal aO, das von dem Inverter geliefert wird, der aus dem P-Kanal Mosfet Q107 und dem N-Kanal Mosfet Q115 besteht, werden an die X-Decoder X-DCR1 bzw. X-DCR2 übertragen. Andererseits wird das interne Adressensignal aO, das von dem Inverter geliefert wird, der aus dem P-Kanal Mosfet Q102 und dem N-Kanal Mosfet Q110 besteht, an den Adressenübergangsdetektor ATD übertragen.

In gleicher Weise wie beim Adressenpuffer sind die Antivalenzglieder in der Adressenübergangsschaltung aus entsprechenden statischen Schaltungen aufgebaut. Beispielsweise wird eine Antivalenzgliedschaltung gemäß Fig. 8 für

25 die jeweiligen Antivalenzglieder verwendet.

Obwohl nicht speziell darauf beschränkt, wird die OR-Gatterschaltung OR ν,οη einer solchen CMOS-Schaltung gebildet, wie sie in Fig. 14 gezeigt ist. Genauer gesagt, die OR-Gatterschaltung OR besteht aus Mosfets Q116 bis Q129. Die OR-Gatterschaltung OR besteht aus zwei NOR-Gatter schaltungen und einer NAND-Gatterschaltung. Die eine NOR-Gatterschaltung besteht aus den P-Kanal Mosfets Q116 bis Q118 und den N-Kanal Mosfets Q119 bis Q121, die andere NOR-Gatterschaltung besteht aus den P-Kanal-Mosfets Q127 und Q128 und den N-Kanal Mosfets Q126 und Q129,und die NAND-Gatterschaltung besteht aus den P-Kanal Mosfets

-80-•1 Q122, QI25 und den N-Kanal Mosfets Q123, Q124.

Jedes der Ausgangssignale der jeweiligen Antivalenzglieder EXO bis EXI4 Vird den NOR-Gatterschaltungen zugeführt, und die Ausgangssignale von den beiden NOR-Gatterschaltungen werden der NAND-Gatterschaltung zugeführt, von dem der Triggerimpuls 0apd abgegeriffen wird.

Der in Fig. 11 dargestellte-Steuersignalgenerator besitzt zwei Impulsbreiten-Streckschaltungen, die jeweils aus einer statischen Schaltung bestehen, und einen internen Steuersignal-Generator, obwohl nicht speziell darauf beschränkt. Der Steuersignalgenerator CSG erhält den Triggerimpuls 0apd und bildet verschiedene Zeitsteuerungssignale, die für den Betrieb des ROM erforderlich sind. In Fig. 11 der Zeichnung sind nur wesentliche Zeitsteuerungssignale dargestellt, d. h. die verschiedenen oben erwähnten Zeitsteuerungssignale, um die Beschreibung zu vereinfachen. Fig. 18 zeigt Wellenformen der Zeit-Steuerungssignale jzSxS, 0PCS, 0X, 0PC, 0PA1 , 0PA2, 01a, 0S und 0HZ der wesentlichen Zeitsteuerungssignale. Das Vorladungssignal 0PC und das Zeitsteuerungssignal sind in Fig. 18 weggelassen, aber diese Signale 0PC und j5s~ sind Signale, die durch Phasenumkehr der Zeitsteuerungssignale 0PC bzw. 0S gebildet werden.

Bei den beiden Impulsbreiten-Streckschaltungen PWS1 und PWS2 gemäß Fig. 11 bildet die eine Impulsbreiten-Streckschaltung PWS 1 das Vorladungssignal 0PC, das Zeitsteuerungs· signal 0PC, das durch Phasenumkehr von ersterem gebildet wird, und das Referenzsignal 0PCS, das zur Erzeugung der oben erwähnten verschiedenen Signale vom internen Steuersignalgenerator erforderlich ist. Das Referenzsignal 0PCS ist ein Signal, das durch Strecken der Impulsbreite des Triggerimpulses 0apd von der Impulsbreiten-Streckschaltung PWS1 gebildet und so eingestellt wird, daß es eine vorgegebene Impulsbreite hat. Außerdem ist das Zeitsteuerungssignal 0PC ein Signal, das synchron mit dem

Anstieg des Referenzsignales 0PCS abfällt. Infolgedessen steigt das Vorladungssignal 0PC synchron mit dem Abfall des Referenzsignales 0PCS an. Das vorherige Aufladen der Kapazitäten der Datenleitungen, die in den Speicheranordnungen ausgebildet sind, und das vorherige Aufladen des Abtastverstärkers werden durchgeführt, wenn das Vorladungssignal 0PC auf niedrigem Pegel ist. Dementsprechend ist die Zeit für das vorherige Aufladen in Abhängigkeit vom Referenzsignal 0PCS beschränkt, das durch Strecken der Impulsbreite des Triggerimpulses 0apd gebildet wird. Der Impulsbreiten-Streckvorgang in der Impulsbreiten-Streckschaltung kann beispielsweise durch die Kombination von Verzögerungsschaltungen und Logikgatterschaltungen realisiert werden.

Die andere Impulsbreiten-Streckschaltung PWS2 bildet das Wortleitungswähl-Zeitsteuerungssignal 0X und das Referenzsignal 0XS, das erforderlich ist, um die oben erwähnten verschiedenen Zeitsteuerungssignale vom internen Steuersignalgenerator zu erzeugen, ähnlich wie das Referenzsignal 0PCS. Das Referenzsignal 0XS ist in ähnlicher Weise wie das Referenzsignal 0PCS ein Signal, das durch Strecken der Impulsbreite des Triggerimpulses 0apd gebildet wird und eine Impulsbreite besitzt, die auf die erforderliche Zeit eingestellt ist, um den Pegel der Wortleitungen auf den Wählpegel der Speicherzellen anzuheben.

Der interne Steuersignalgenerator erhält die oben angegebenen beiden Referenzsignale 0PCS und 0XS und bildet die Zeitsteuerungssignale 0S, 0PA1 , 0PA2, 01a und 0HS, die in Fig.. 18 dargestellt <=i\nö, - -

Durch eine derartige Bildung der für den Betrieb des ROM wesentlichen Zeitsteuerungssignale in den jeweiligen Impulsbreiten-Streckschaltungen ist es möglich, die wesentliehen Zeitsteuerungssignale getrennt voneinander einzustellen, so daß ihre Ausbildung erleichtert wird und außerdem die folgenden Vorteil? orziait werden . ·

. copy

Da nämlich das Referenzsignal ^PCS zur Regulierung der Voraufladungsperiode für die Datenleitungenund dgl. und das Referenzsignal ^XS zur Regulierung der erforderlichen Zeit, um den Pegel der Wortleitungen auf Wählpegel der Speicherzellen zu bringen, dem internen Steuersignalgenerator von den jeweiligen Impulsbreiten-Streckschaltungen geliefert werden, wenn die Auslese-Zeitsteuerung auf der Basis dieser beiden Arten von Referenzsignalen bestimmt wird, dann ist es möglich, einen ROM zu erhalten,

10 der in der Lage ist, einen genauen Datenauslesebetrieb

durchzuführen. Genauer gesagt, die. beiden Impulsbreiten-Streckschaltungen PWS1 und PWS2 werden gleichzeitig hergestellt. Wenn daher die Eigenschaften der Impulsbreiten-Streckschaltung PWS1 sich aufgrund von Schwankungen der Herstellungsbedingungen ändern sollten, werden sich auch die Eigenschaften der Impulsbreiten-Streckschaltung PWS2 ebenfalls in gleicher Weise ändern. Wenn beispielsweise die Impulsbreite des Referenzsignals i$PCS aufgrund von Schwankungen der Herstellungsbedingungen größer werden

20 sollte, wird auch die Impulsbreite des Referenzsignals

jzSXS in gleicher Weise größer werden. Die Relation zwischen den beiden Arten von Referenzsignalen, beispielsweise der Zusammenhang, daß das Referenzsignal $XS ansteigt, nachdem eine vorgegebene. Zeit nach dem Abfall des

25 Referenzsignals jzüPCS verstrichen ist, wird unabhängig

von den Schwankungen von Herstellungsbedingungen aufrecht erhalten. Infolgedessen besteht keine Möglichkeit, daß beispielsweise das Zeitsteuerungssignal ^S, das in Abhängigkeit vom Abfall des Referenzsignals j^PCS ansteigt und in Abhängigkeit vom Abfall des Referenzsignals ^XS abfällt, aufgrund von Schwankungen der_:-_rHerstellungsbedingungen nicht erzeugt wird_:. Mit anderen Worten, es ist möglich, einen ROM zu erhalten, der kaum-durch Schwankungen der Herstellungsbedingungen beeinträchtigt wird.

Obwohl nicht speziell darauf beschränkt, wird bei dieser Ausfuhrungsform der Abfall des Vprauf-ladungss-ignals 0PC gesteuert vom Zeitsteuerungssignal, φη, da_s mit dein Zeit-

UO-V¹O" OO 332067

Steuerungssignal 0PA1 zur Aktivierung des Abtastverstärkers synchronisiert ist, um die Leistungsaufnahme zu reduzieren. Somit ist die Anordnung so getroffen, daß die vorherige Aufladung der Datenleitungen, der Abtastverstärkereinheit und dgl. zu einem Zeitpunkt begonnen wird, wenn die Signale von den Speicherzellen von den jeweiligen Abtastverstärkereinheit verstärkt werden. Wenn beispielsweise die vorherige Aufladung nicht durchgeführt wird, nachdem die Signale von den Speicherzellen von den entsprechenden Abtastverstärkereinheiten verstärkt werden, wird die elektrische Ladung in den Stör- und Streukapazitäten der Datenleitungen, die an nicht gewählte Speicherzellen angeschlossen sind, mit der Zeit abfließen. Eine vergleichsweise große Energie ist erforderlich, um die einmal entladenen Kapazitäten der Datenleitungen wieder vorher aufzuladen. Somit werden bei der vorliegenden Ausführungsform die Stör- und Streukapazitäten der Datenleitungen vorher aufgeladen, unmittelbar nachdem die Signale von den Speicherzellen von den entsprechenden Abtastverstärkereinheiten verstärkt worden

20 sind, wie es oben erläutert ist.

Vor dem Beginn dieser Operation der vorherigen Aufladung wird das in der jeweiligen Abtastverstärkereinheit verstärkte Signal über die Mosfets Q8 und Q9 an den Hauptverstärker in der jeweiligen Zwischenspeicherschaltungseinheit übertragen. Genauer gesagt, da die übertragungs-Mosfets Q8 und Q9 während der Periode eingeschaltet gehalten werden, wenn das Zeitsteuerungssignal jiPA2 auf hohem Pegel gehalten wird, wird das von der Abtastver-Stärkereinheit verstärkte Signal über die übertragungs-Mosfets Q8 und Q9 an den Hauptverstärker übertragen. Wenn die vorherige Aufladung der Datenleitungen und dgl. begonnen wird, wird das Zeitsteuerungssignal 0PA2 auf niedrigen Pegel gebracht. Infolgedessen werden die Mosfets Q8 und Q9 abgeschaltet, so daß das Paar von Eingangs/ Ausgangs-Anschlüssen der Abtastverstärkereinheit und der Eingangs/Ausgangs-Anschluß des Hauptverstärkers elektrisch voneinander getrennt werden. Dementsprechend besteht keine

1 Möglichkeit, daß der Eingangs/Ausgangs-Anschluß des

Hauptverstärkers durch die oben beschriebene, vorherige Aufladung der Datenleitungen und dgl. vorher geladen wird.
5

Wie nachstehend im einzelnen erläutert, wird bei der beschriebenen Ausführungsform der Pegel der Wortleitungen auf Nicht-Wählpegel der Speicherzellen gebracht, nachdem die Daten in den Speicherzellen auf die Datenieitungen übertragen sind, um die Leistungsaufnahme des ROM zu reduzieren. Genauer gesagt, die Anordnung ist so getroffen, daß in der in Fig. 11 gezeigten Weise das Wortleitungswähl-Zeitsteuerungssignal φΧ geliefert wird, und zwar über eine AND-Gatterschaltung, die vom Signal 0PA1

15 zur Aktivierung des Abtastverstärkers gesteuert wird. Wenn somit der Abtastverstärker zu arbeiten beginnt, wird der Pegel von sämtlichen Wortleitungen auf den Nicht-Wählpegel der Speicherzellen gebracht.

20 Der Betrieb der Ausführungsform wird nachstehend unter

Bezugnahme die Wellenformen gemäß Fig. 18 näher erläutert. Zunächst einmal werden die externen Adressensignale AO bis A14 geändert, um Daten aus den gewünschten Speicherzellen auszulesen. Daraufhin wird der Trigger impuls ?5apd

25 vom Adressenübergangsdetektor ATD erzeugt.

Eine Impulsbreiten-Streckschaltung PWS1 erhält den Triggerimpuls 0apd und bildet das Referenzsignal #PCS eur Regulierung der Voraufladungszeit der Datenleitungen und dgl.

Andererseits bildet die andere Impulsbreiten-Streckschaltung PWS2 in Abhängigkeit vom Abfall des Triggerimpulses 0apd das Wortleitungswähl-Zeitsteuerungssignal φΧ und das Referenzsignal φΧΞ mit einer Impulsbreite, die der erforderlichen Zeit entspricht, um den Pegel der Wortleitungen auf den Wählpegel der Speicherzellen anzuheben. Des Anstieg des Wortleitungswähl-Zeitsteuerungssignals φΧ bewirkt, daß die Potentiale der Wortleitungen, die an die gewünschten Speicherzellen angeschlossen sind, und die

-JO'¹J¹'''-Ο'.'.'· 33206

der entsprechenden Blindwortleitungen anzusteigen beginnen.

Wenn eine vorgegebene Zeit nach der Änderung der Adressensignale verstrichen ist, d. h. wenn die Zeit verstrichen ist, die erforderlich ist, um die Stör- und Streukapazitäten der Datenleitungen, des Abtastverstärkers und dgl. vorher aufzuladen, fällt das Referenzsignal 0PCS ab. In Abhängigkeit davon läßt der interne Steuersignalgenerator ein Zeitsteuerungssignal 0S ansteigen sowie ein Zeit-Steuerungssignal 0PC abfallen. Der Abfall des Zeitsteurungssignals 0PC beendet die vorherige Aufladung der Datenleitung, des Abtastverstärkers und dgl. Andererseits wird mit dem vorherigen Aufladen des Hauptverstärkers in Abhängigkeit vom Anstieg des Zeitsteuerungssignals 0S

15 begonnen.

Außerdem läßt der interne Steuersignalgenerator das Zeitsteuerungssignal 01a auf niedrigen Pegel abfallen, was im Anschluß an den Anstieg des Zextsteuerungssignal 0S auf hohen Pegel erfolgt. Somit werden der Hauptverstärker und der Inverter in der nachfolgenden Stufe, die vorher aktiviert worden sind, inaktiv gemacht. Infolgedessen ändert sich das Potential am Knotenpunkt NBn des Hauptverstärkers von dem bislang gelieferten Wert auf den Vorladungspegel (die Versorgungsspannung VCC).

Außerdem werden in Abhängigkeit vom Anstieg des Zeitcteuerungssignals 0S die Entladungs-Mosfets der Erdleitungen, die an die gewünschten Speicherzellen angeschlossen sind,und die Entladungs-Mosfets der Erdleitungen. die an die Blindzellen angeschlossen sind, welche den gewünschten Speicherzellen entsprechen, eingeschaltet. Außerdem fällt das Zextsteuerungssignal 0PC zu diesem Zeitpunkt ab. Infolgedessen arbeiten die Mosfets, welche die Spaltenschalter bilden, die·? all-ώ Datenleitungen mit dem Abtastverstärker verbunden haben, um die Datenleitungen vorher aufzuladen, in der Weise, daß sie luit dem Abtastverstärker nur die Datenleitungen verbinden, die an

die gewünschten Speicherzellen angeschlossen sind, sowie die Datenleitungen, welche an die Blindzellen angeschlossen sind, die den gewünschten Speicherzellen entsprechen. Dementsprechend werden die in einer gewünschten Speicherzelle gespeicherten Daten an den einen Eingangs/Ausgangs-Anschluß der entsprechenden Abtastverstärkereinheit übertragen, und zwar als Änderung des Potentials der Datenleitung, und die Referenzspannung von der entsprechenden Blindzelle wird an den anderen Eingangs/Ausgangs-Anschluß der Abtastverstärkereinheit übertragen. Genauer gesagt, das Potential der Datenleitung DLn, die an die eine gewünschte Speicherzelle angeschlossen ist, ändert sich, wie es mit einer gestrichelten Linie oder einer ausgezogenen Linie in der Zeichnung dargestellt ist, in Abhän-

15 gigkeit von den den in der Speicherzelle gespeicherten Daten.

Als nächstes fällt das Referenzsignal jzSXS ab. Zu diesem Zeitpunkt sind die Potentiale der Wortleitungen, die an die gewünschten Speicherzellen angeschlossen sind, bis zu einem gewissen Grad angestiegen. In Abhängigkeit vom Abfallen des Referenzsignales jiXS läßt der interne Steuersignalgenerator das Zeitsteuerungssignal jzSS abfallen. Dies beendet den Betrieb der vorherigen Aufladung

25 für den Hauptverstärker.

Synchron mit dem Abfall des Zeitsteuerungssignal 0S läßt der interne Steuersignalgenerator der Zeitsteuerungssignal (OPA1 zur Aktivierung des Abtastverstärkers an-

go steigen. Somit beginnt der Abtastverstärker, die Potentialdifferenz zu verstärken, die zwischen jeder der Datenleitungen, die an die oben erwähnten Speicherzellen angeschlossen sind_/ und der einen entsprechenden Datenleitung der Datenleitungen existiert, die an die oben erwähnten

gc Blindzellen angeschlossen sind.

Außerdem läßt der interne Steuersignalgenerator das Wortleitungswähl-Steuersignal jziX synchron mit dem Anstieg des

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Zeitsteuerungssignals 0PA1 abfallen. Mit anderen Worten, die Wortleitungen werden auf Nicht-Wählpegel gebracht. Dadurch kann die Leistungsaufnahme des ROM kleiner gemacht werden, wie nachstehend erläutert ist.

Wenn der Abtastverstärker in der oben beschriebenen Weise zu arbeiten beginnt, ändert sich das Potential der Datenleitung DLn, die an eine gewünschte Speicherzelle angeschlossen ist, stark in Abhängigkeit von den darin gespeicherten Daten, wie es in der Zeichnung dargestellt ist.

Wenn die Potentialdifferenz zwischen dem oben erwähnten Paar von Datenleitungen durch den Abtastverstärker in bestimmtem Maße verstärkt wird, läßt der interne Steuersignalgenerator das Zeitsteuerungssignal 0PA2 ansteigen. Dadurch wird das Ausgangssignal vom Abtastverstärker zum Hauptverstärker übertragen.

Im Anschluß an den Anstieg des Zeitsteuerungssignal 0PA2 läßt der interne Zeitsteuerungssignalgenerator das Zeitsteuerungssignal 01a wieder auf hohen Pegel ansteigen. In Abhängigkeit vom Anstieg des Zeitsteuerungssignals 01a werden der Hauptverstärker und der Inverter aktiviert, und das vom Abtastverstärker übertragene Ausgangssignal wird verstärkt sowie zwischengespeichert und dann zur Fehlerkorrekturcode-Schaltung ECC übertragen. Genauer gesagt, der Pegel am Knotenpunkt NBn des Hauptverstärkers ändert sich vom Voraufladungspegel auf den Pegel, der den aus einer gewünschten Speicherzelle ausgelesenen Daten entspricht. Infolgedessen stoppt der Inverter die Lieferung der alten Daten, die in den Stör- und Streukapasitäten gahalten sind, v;;.iche ar» s^iaeii iiUisg^i^s.OiO'cäiipuiik'c angeschlossen sind, und beginnt, neue Daten zu liefern. Außerdem beginnt die Pehlerkorrektureocie-Schaltung BCC, neue Daten zu liefern, nachdem sie unbestimmte Daten während einer bestimmten Zeit geliefert hat, die durch die Zeit bestimmt ist, die für den Inverter erforderlich ist, um seinen Ausgangsinhalt von den alten Daten auf die neuen

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zu ändern, und durch die Verzögerung der ECC-Schaltung selbst. Das Zeitsteuerungssignal 0HZ wird auf niedrigem Pegel während der Zeit gehalten, wenn die ECC-Schaltung unbestimmte Daten liefert. Infolgedessen befinden sich die externen Ausgangsanschlüsse DOO bis D07 während dieser Periode in einem Schwebezustand. Danach werden neue Daten von den externen Ausgangsanschlüssen geliefert.

Außerdem läßt der interne Steuersignalgenerator das Zeitsteuerungssignal 0PC wieder auf hohen Pegel ansteigen, nachdem das Zeitsteuerungssignal 0PA1 auf niedrigen Pegel abgefallen ist. Dadurch wird der Betrieb des vorherigen Aufladens für die Datenleitungen, den Abtastverstärker und dgl. wieder aufgenommen.

Es darf darauf hingewiesen werden, daß, weil frühere

Daten vom Inverter in der Stufe gehalten werden, die dem Hauptverstärker folgt, während der Zeit, wo der Hauptverstärker inaktiviert wird, bis er vom Zeitsteuerungssignal 01a wieder aktiviert wird, die Ausgangssignale Dn von der ECC-Schaltung und die Ausgangssignale DOn von den entsprechenden externen Ausgangsanschlüssen die früheren Daten sind.

25 Nachstehend folgt eine Beschreibung des Zusammenhanges

zwischen den externen Adressensignalen und den Ausgangsdaten DOn (n = 0 bis 7) von den externen Ausgangsanschlüssen. Fig. 17 zeigt den Zusammenhang zwischen den externen Adressensignalen AO bis Al 6 und den Ausgangsdaten DOn.

Wenn eines der externen Adressensignale AO bis A14 sich

ändert, werden die 32-Bit-Daten von der ECC-Schaltung in der oben beschriebenen Weise geliefert. Bei der vorliegenden Ausführungsform können die 32-Bit-Daten von den gc externen Ausgangsanschlüssen in vier Sätzen im Zeitunter-■ teilungs- oder Zeitmultiplexbetrieb abgegriffen werden, obwohl die Anordnung nicht speziell darauf beschränkt ist. Genauer gesagt, es ist möglich, zu bestimmen, welcher eine

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Satz von den vier Sätzen genommen werden soll, und entsprechend der Kombination der externen Adressensignale Al 5 und A16.

Im folgenden wird auf Fig. 17 Bezug genommen: Wenn die externen Adressensignale A15 und Al 6 wie bei (T) kombiniert werden, dann werden 8-Bit-Daten, die mit DO((T)) bezeichnet sind, von den externen AusgangsanSchlussen geliefert. Wenn die externen Adressensignale A15 und A16 wie bei (2) anschließend kombiniert werden, dann werden 8-Bit-Daten gemäß DO( (2)) in einer kurzen Zeitspanne geliefert. Danach werden in gleicher Weise 8-Bit-Daten gemäß DO ( (T) ) und 8-Bit-Daten gemäß DO ((D) anschließend in einer kurzen Zeitspanne geliefert.

Der Grund, warum die Daten DO ( (?)) die Daten DO ( (5) ) und die Daten DO( (T)) in einer kurzen Zeitperiode geliefert werden, ist der, daß die Daten DO((2)) bis DO( (?)) bereits die Ausgangsknotenpunkte der Fehlerkorrekturcode-Schaltung ECC zu dem Zeitpunkt erreicht haben, wo die Daten DO((T)) geliefert werden.

Bei der vorliegenden Ausführungsform werden, wie oben angegeben, die Speicherzellenanordnungen, die Blindzellenanordnungen, der Abtastverstärker und die Zwischenspeicher schaltung jeweils von dynamischen Schaltungen gebildet, während die anderen Schaltungen jeweils von statischen Schaltungen gebildet werden» Die internen Zeit steuerung signale, die für den Betrieb der dynamischen Schaltungen erforderlich sind, werden alle im Inneren des ROM durch Abtastung der Änderungen der £dressensignale gebildet,

des Auslese-Zugriffsbetriebes des ROM. Dementsprechend können die Signale, 6Xe bete An ;I_;;' ^betrieb vo.cs au San geliefert werden, im wesentlichen zu der? gleichen Signalen wie bei einem statischen ROM gemacht werden, so äaä die Handhabung des ROM extrem leicht und einfach wird.

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Andererseits bestehen die wesentlichen internen Schaltungen, d. h. die Speicherzellenanordnungen, die Blindzellenanordnungen und der Abtastverstärker jeweils aus dynamischen Schaltungen. Somit ist es möglich, die Leistungsaufnähme kleiner und die Integrationsdichte höher zu machen. Beim Auslesebetrieb werden die dynamischen Schaltungen vorher aufgeladen, indem man die"Zeit verwendet, die für den Speicherzellen-Wählbetrieb erforderlich ist. Außerdem wird als Abtastverstärker eine hochempfindliche Differenzverstärkerschaltung verwendet. Somit ist es möglich, den Inhalt der Speicherzellen mit extrem hoher Geschwindigkeit auszulesen.

Außerdem werden bei der beschriebenen Ausführungsform die Wortleitungen wieder auf den Nicht-Wählpegel gebracht, nachdem sie für einen Auslesevorgang auf den Wählpegel der Speicherzellen gebracht worden sind. Dadurch kann die Leistungsaufnahme des ROM kleiner ausgelegt werden. Genauer gesagt, wenn die Wortleitungen nicht wieder auf den Nicht-Wählpegel gebracht werden, nachdem sie für einen Auslesevorgang auf den Wählpegel der Speicherzellen gebracht worden sind, fließt ein großer, in nichteffektiver Weise verbrauchter Strom in unerwünschter Weise, und zwar aus den folgenden Gründen.

In dem Falle beispielsweise, wo die Speicher-Mosfets (Speicherzellen) MO bis M6 gemäß Fig. 2A und 2B eingeschriebene Daten "0" haben, und wenn, um beispielsweise den Speicher-Mosfet MO zu wählen, die Wortleitung W512

30 auf den Wählpegel (hohen Pegel) und die Erdleitung GO

auf niedrigen Pegel gebracht werden, wird die in den Stör- und Streukapazitäten der Datenleitung DLO gespeicherte elektrische Ladung über den Speicher-Mosfet MO entladen. Dementsprechend nimmt das Potential der Datenleitung DLO allmählich ab. Dabei sind die Kapazitäten der Datenleitungen und diejenigen der Erdleitungen alle vorher aufgeladen worden. Somit werden sämtliche Daten- und Erdleitungen, mit Ausnahme der Datenleitung DLO, die an die gewählte

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-9 Τ

Ι Speichorzelle angeschlossen ist/ und der Erdleitung (^w .._ dieser Zeit auf Vorladungspegel (hohem Pegel) gehalten, Infolgedessen wird im Hinblick auf den Speicher-Mosfet MI dafür gesorgt, daß die an die Datenleitung DLO angeschios-' sene Elektrode als Sourceelektrode arbeitet und die an die Erdleitung G1 angschlossene Elektrode als Drainelektrode arbeitet. Wenn dementsprechend.das Potential der Datenleitung DLO allmählich absinkt, bis es niedriger wird als die Schwellwertspannung des Speicher-Mosfet M1 in bezug auf das Potential der Wortleitung W512, schaltet der Speicher-Mosfet M1 ebenfalls ein. Infolgedessen wird auch die elektrische Ladung, die in den Stör- und Streukapazitäten der Erdleitung G1 gespeichert ist, ebenfalls über die Speicher-Mosfets MO und M1 entladen. Somit nimmt der Pegel der Erdleitung G1 ebenfalls allmählich ab. In bezug auf den Speicher-Mosfet M2 wird in gleicher Weise dafür gesorgt, daß)seine Elektrode auf der Seite der Erdleitung G1 als Sourceelektrode arbeitet und seine auf der Seite der Datenleitung DL1 vorgesehene Elektrode als Drainelektrode arbeitet. Wenn dementsprechend der Pegel \ der Erdleitung G1 niedriger wird als die Schwellwertspannung des Speicher-Mosfet in bezug auf den Pegel der Wortleitung W512, schaltet der Speicher-Mosfet M2 ebenfalls ein. Infolgedessen wird die elektrische Ladung, die in den Kapazitäten der Datenleitung DL1 gespeichert ist, über die Mosfets MO, M1 und M2 entladen, und infolgedessen nimmt das Potential der Datenleitung DL1 ebenfalls allmählich ab. Dann unterliegen die Speicher-Mosfets M3 bis M6 dem gleichen Phänomen „wie die Speicher-Mosfets M1 gO ^un<3 ^M2, so daß die in den Stör- und Streukapazitäten der jeweiligen Erdleitungen G2, G3 und den Datenleitungen DL2 una DLo gespej.the_^JLc;i e ie κ L rieche π uäaungen xii uraerwüi.ächter Weise entladen werden. Genauer gesagt, auch die elektriücnc Ladung, ύλα verhör iii ^i-; ii'cöx·- und L-treukapazitäten der jeweiligen n£t.iT.."UiLnuQvn CLI his DL3 und die Erdleitungen Gi bis G3 geladen worden ist, wird in unerwünschter Weise ent Ic· ei en. Ir. fo Ig 3-d «ssen f.iicß·': in nachteiliger Weise ein relativ qrouer, in nicht -v. ,.iKc

BADORIGiNAL

.1 Weise verbrauchter Strom. Außerdem müssen beim anschließenden Auslesebetrieb diese Stör- und Streukapazitäten wieder vorher geladen werden. Dementsprechend wird die Leistungsaufnahme in ungünstiger Weise hoch.

Bei der vorliegenden Ausführungsform wird daher der Pegel der Wortleitungen wieder auf Nicht-Wählpegel gebracht, nachdem-der Pegel der Wortleitungen auf den Wählpegel gebracht worden und die in der gewählten Speicherzelle gespeicherten Daten auf die Datenleitung gegeben worden " sind. Somit ist es möglich/ die Anzahl der oben erwähnten Speicher-Mosfets zum Einschalten zu reduzieren, so daß das Fließen eines großen,ineffektiven Stromes verhindert werden kann. Wenn beispielsweise im Hinblick auf den Speicher-Mosfet M1 die Wortleitung W512 auf den Wählpegel gebracht und der Speicher-Mosfet MO eingeschaltet wird, nimmt das Potential der Datenleitung DLO allmählich ab. Wenn die Wortleitung W512 auf dem Wählpegel gehalten wird, wie er ist, wird das Potential der Datenleitung DLO niedriger werden als die Schwellwertspannung des Speicher-Mosf et in bezug auf den Pegel der Wortleitungen, was zu einem großen Leistungsverbrauch des ROM in der oben beschriebenen Weise führt. Somit wird der Pegel der Wortleitungen auf den Nicht-Wählpegel gebracht, bevor das

25 Potential der Datenleitung DLO niedriger wird als die

Schwellwertspannung des Speicher-Mosfet M1 in bezug auf den Pegel der Wortleitungen. Somit wird der Speicher-Mosfet M1 nicht einschalten, und es ist möglich, das Fließen eines großen, ineffektiven Stromes zu verhindern.

Die obige Beschreibung geht dahin, daß die Wortleitungen auf den Nicht-Wählpegel gebracht werden, um zu verhindern, daß die anderen Speicher-Mosfets als die gewählten Speicher-Mosf ets in unerwünschter Weise einschalten. Um zu ermöglichen, daß sich das Potential einer Datenleitung in Abhängigkeit von den in einem gewählten Speicher-Mosfet gespeicherten Daten stark ändert, ist es jedoch wünschenswert, die Wortleitung auf den Nicht-Wählpegel zu bringen, bevor

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einer der Speicher-Mosfets M2 bis M6 einschaltet. Wenn beispielsweise die Anordnung so getroffen ist, daß die Wortleitung W512 auf den Nicht-Wählpegel gebracht wird, nachdem \sie auf den Wählpegel gebracht worden ist, und bevor der Speicher-Mosfet M2 einschaltet, schaltet der Speicher-iMosfet M1 ein und das Potential der Erdleitung G1 nimmt allmählich ab.- Eine beträchtlich große Menge der elektrischen Ladung, die in den Kapazitäten der Erdleitung G1 gespeichert ist, muß jedoch entladen werden, bis das Potential der Erdleitung G1 niedriger wird als die Schwellwertspannung des Speicher-Mosfet M2 in bezug auf den Pegel der Wortleitung W512; somit dauert es eine vergleichsweise lange Zeitspanne. Während dieser Periode nimmt das Potential der Datenleitung DLO stark ab. Dementsprechend ist es möglich, von der Datenleitung DLO einen großen Pegel entsprechend den im gewählten Speicher-Mosfet MO gespeicherten Daten abzugreifen.

In der Praxis wird, wie in Fig. 11 dargestellt, das Wortleitungswähl-Zeitsteuerungssignal φΧ, das vom Steuersignalgenerator CSG geliefert wird, mit Hilfe des Zeitsteuerungssignals 0PA1 zur Aktivierung des Abtastverstärkers gesteuert. Dadurch werden die Wortleitungen auf den Wählpegel gebracht, und dann, nachdem eine vorgegebene Zeitspanne verstrichen ist, werden die Wortleitungen auf den Nicht-Wählpegel gebracht. Genauer gesagt, bei der vorliegenden Ausführungsform werden, wenn der Abtastverstärker betätigt wird, sämtliche Wortleitungen auf den Nicht-Wählpegel gebracht.

Obwohl nicht speziell darauf beschränkt, sind in den Blindzellenanordnungen die Kompensationsschaltungen zu jeder Zeit ausgeschaltet. Mit anderen Worten, die Kompensationsschaltungen bestehen aus denjenigen Mosfets, die mit der Markierung χ versehen und gleichzeitig mit den Speicher-Mosfets hergestellt .sind, in welche Binärsignale "1" eingeschrieben sind. Diese Mosfets gleichen die Gesamtzahl von Mosfets aus, die an die jeweilige Blindvrortleitung

angeschlossen sind und die an die jeweilige Wortleitung angeschlossen sind. Somit ist es möglich/ die Stör- und Streukapazitäten auszugleichen, die an die Blindwortleitung bzw. an die Wortleitung angeschlossen sind, so daß die Blindwortleitung und die Wortleitung mit gleichen Anstiegszeiten ausgelegt werden können. Somit werden beim Auslesebetrieb des ROM, auch wenn die Zeitsteuerung der Wahl der Wortleitungen und der Blindwortleitungen hinter der Entladung der Speicheranordnungen ist, die Gatespannungen der Speicherzelle und der Blindzelle untereinander gleich sein. Infolgedessen wird eine Spannung entsprechend dem Leitwertverhältnis zwischen der Speicherzelle und der Blindzelle zwischen beide Eingangsanschlüsse des Abtastverstärkers angelegt, so daß keine Fehlfunktion auftreten wird. Eine derartige Anordnung von Speicherzellen und Blindzellen kann für übliche statische ROMs oder dynamische ROMs verwendet werden.

Die Kompensationsschaltung kann aus einem Kondensator bestehen, da die Kompensationsschaltung nur erforderlich ist, um den Wert der Kapazitäten, die an die Blindwortleitung angeschlossen sind, und den der Kapazitäten, die an die Wortleitung angeschlossen sind, im wesentlichen gleich zu machen. Genauer gesagt, die Anordnung kann so getroffen sein, daß ein Kondensator an die Blindwortleitung angeschlossen ist, so daß der Wert der Kapazitäten, die an die Wortleitung angeschlossen sind, und der Wert der Kapazitäten, die an die Blindwortleitung angeschlossen sind, im wesentlichen untereinander gleich sind.

Es ist jedoch wünschenswert, die Kompensationsschaltung durch Mosfets auszubilden. Wenn nämlich der Wert der Kapazitäten eines Speicher-Mosfet sich aufgrund von Schwankungen der Herstellungsbedingungen ändern sollte,

ändert sich auch der Wert der Kapazitäten eines Mosfet, welcher die Kompensationsschaltung bildet. Daher ist es möglich, den Wert der Kapazitäten, die an die Blindwortleitung angeschlossen sind, und den Wert der Kapazitä-

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-95-

ten, die an die Wortleitung angeschlossen sind, im wesentlichen gleich zu machen, und zwar unabhängig von Schwär klagen der Herstellungsbedingungen. Genauer gesagt, wenn beispielsweise das Uberlappungsausmaß zwischen dem Souicebereich und der Gateelektrode einen Speicher-Mosfet unc das Uberlappungsausmaß zwischen seinem Drainbereich unc seiner Gateelektrode sich aufgrund von Schwankungen der Herstellungsbedingen ändern sollte, so wird sich, weil ein Mosfet, der die Kompensationsschaltung bildet, gleichzeitig mit dem Speicher-Mosfet hergestellt wird, auch in dem eine Kompensationsschaltung bildenden Mosfet das; Überlappungsausmaß zwischen dem Sourcebereich und der Gateelektrode und das Überlappungsausmaß zwischen dem Drainbereich und der Gateelektrode in gleicher Weise ändern wie beim Speicher-Mosfet aufgrund von Schwankungen der Herstellungsbedingungen. Dementsprechend ist es möglich, den Wert der Kapazitäten des Speicher-Mosfet und den Wert der Kapazitäten des die Kompensationsscha._- tung bildenden Mosfet im wesentlichen gleich zu machen, ^un(3 zwar unabhängig von Schwankungen der Herstellungsbedingungen. Somit ist es möglich, den Wert der an de Blindwortleitung angeschlossenen Kapazitäten und den Wert der an die Wortleitung angeschlossenen Kapazitäten im wesentlichen gleich zu machen, und zwar unabhängig von

25 Schwankungen der Herstellungsbedingungen.

Im Falle der Ausbildung der Kompensationsschaltung dur^h einen Mosfet kanr», da es nur erforderlich ist, die Anzahi von Mosfets, die an die Blindwortleitung bzw. die Wortleitung angeschlossen sind., gleich zu machen _t jeder Mosfet verwendet werden- "'-r^'irgepfit-^t.., daß der Mosfet eine solche Anordnung besitzt, daß seine Gateelektrode an die Blindwortleitung an-geschlossen ist und die Datsnleitung und die Erdleitung nicht-leitend gemacht sind, Beispielsweise kann die Anordnung no getroffen sein, daß die Kompensationsschaltung nicht mit der Datenleitung und der Erdleitung verbunden ist.

BAD ORIGINAL

1 In dem Falle, wo die Fehlerkorrekturcode-Schaltung ECC

in den ROM eingebaut ist, ist es möglich, die Produktionsausbeute des Halbleiterspeichers aufgrund der Fehlerkorrekturfunktion der ECC-Schaltung stark zu verbessern. . 5

In dem Falle, wo eine ECC-Schaltung in einen Ein-Chip-Halbleiterspeicher eingebaut ist, um jede fehlerhafte Speicherzelle auszubessern und dadurch die Produktionsausbeute zu verbessern, erfordert eine Fehlerkorrektur- code-Schaltung ECC,die eine Ein-Bit-Fehlerkorrektürfunktion hat, beispielsweise Vier-Bit-Paritätssignale für 8-Bit-Daten; 6-Bit-Paritätssignale für 32-Bit-Daten; und 8-Bit-Paritätssignale für 100-Bit-Daten. Wenn somit die Anzahl der Datenbits kleiner ist, ist der prozentuale Anteil der Anzahl von Paritätsbits im Hinblick auf die Gesamtzahl größer, so daß die praktische Speicherkapazität der Speicherzellenanordnungen abnimmt. Wenn andererseits die Anzahl von Datenbits vergrößert wird, ist es erforderlich, eine große Anzahl von externen Anschlüssen für die Datenausgangssignale vorzusehen. Somit ist es schwierig, die Fehlerkorrekturcode-Schaltung ECC in den Halbleiterspeicher einzubauen.

Der ROM gemäß der vorliegenden Ausführungsform ist so ausgelegt, daß Daten einer Vielzahl von Bits, die von der ECC-Schaltung geliefert werden, in zahlreichen Stufen über den Multiplexer MPX in der oben beschriebenen Weise abgegriffen werden. Somit ist es möglich, die Anzahl von Datenbits zu erhöhen und den prozentualen Anteil der Anzahl von erforderlichen Paritätsbits in

bezug auf das Ganze zu reduzieren, ohne die Anzahl von Ausgangsanschlüssen des IC-Chips zu vergrößern. Dementsprechend kann die praktische Speicherkapazität der Speicheranordnungen vergrößert werden.

Im allgemeinen sind bei monolithischen IC-Speichern großer Kapazität Fehler, die gleichzeitig bei einer Vielzahl von einander benachbarten Speicherzellen erzeugt werden, bei-

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spielsweise der unvermeidlichen Unvollkommenheit der IC-Herstellungstechnik zuzuschreiben. Ein Maskenfilm, der beispielsweise einen Photoresist zum selektiven Ätzen eines Isolierfilmes und eines Leitungsfilmes besitzt, wird nicht notwendigerweise ausgezeichnet verarbeitet, und zwar aufgrund der mangelnden Gleichmäßigkeit des Materials und schädlicher Wirkungen von nicht-vernachlässigbarem Staub oder dgl. Wenn das Muster des verarbeiteten Maskenfilmes solche Fehler haben sollte, wie z. B.

unerwünschte Ungleichmäßigkeiten und feine Löcher, so werden diese Fehler in ungünstiger Weise auf den Isolierfilm und den Leitungsfilm übertragen, die mit dem Maskenfilm bearbeitet werden sollen. Wenn irgendein Fehler im Maskenfilm vorliegen sollte, der für die Implantation von Verunreinigungsionen verwendet wird, werden die Verunreinigungsionen in einen unerwünschten Bereich auf der Halbleitersubstratfläche eingeleitet, oder die Verunreinigungsionen werden in einen gewünschten Bereich nicht eingeleitet. Das zu verwendende Halbleitersubstrat hat andererseits Fehler, wie z. B. Kristallfehler, welche Defekte der Eigenschaften der darauf auszubildenden Halbleiterelemente mit sich bringen.

Bei einem Speicher großer Kapazität werden die Halbleiterelemente und Verdrahtungsschichten mit kleinen Abmessungen ausgelegt, um eine höhere Dichte zu erzielen. Infolgedessen ist es so, daß eine Vielzahl von Schaltungselementen in einem defekten Bereich liegen können. Dementsprechend besteht die Neigung, daß eine Vielzahl von fehlerhaften Zellen konzentriert hergestellt wird. Beim Auslesebetrieb des ROM entsprechend der vorliegenden Ausführungsform wird jeder aus der Vielzahl von Speicher-Mosfets, aus denen gleichzeitig Daten abgegriffen werden, aus einer der Spe icher zellenanordnungseijühei ten gewählt, die der Abtastverstärkereinheit in der oben beschriebenen Weise entspricht. Genauer gesagt, eine Vielzahl von Bits, die der ECC-Schaltung zugeführt wird, wird aus den Speicher-Mosf ets abgegriffen, die in Positionen auf dem Halbleiter-

BAD ORIGINAL

■ I- substrat ausgebildet sind, die in Abständen voneinander verteilt sind. Die ausgelesenen Daten aus*einer Vielzahl von fehlerhaften Zellen, die konzentriert hergestellt sind, werden in eine Vielzahl von Datensätzen verteilt. Infolgedessen kann das Fehlerbit, das in einem Satz von Daten enthalten ist, auf die Größenordnung von 1 Bit maximal reduziert werden. Daher ist auch eine Fehlerkorrekturcode-Schaltung ECC mit geringer Fehlerkorrekturfähigkeit (Korrekturfähigkeit von 1 Bit) in der,. Lage, das Fehlerbit zu korrigieren. Dementsprechend ist es möglich, die.Produktionsausbeute des Halbleiterspeichers stark zu verbessern. ■

Wenn die Speicherzellenanordnungen, die Blindzellenanordnungen und der Abtastverstärker aus jeweiligen dynamischen Schaltungen bestehen, wie im Falle der vorliegenden Ausführungsform, können statische Auslesedaten- und Paritätssignale der ECC-Schaltung geliefert werden, indem man eine .praktische Zwischenspeicherschaltung vorsieht. Infolgedessen kann die Fehlerkorrekturcode-Schaltung ECC aus einer einfachen statischen Schaltung bestehen. Mit anderen Worten, es wird möglich, den Aufbau und den Betrieb der ECC-Schaltung zu.vereinfachen. -

Außerdem kann der Stromverbrauch reduziert·werden, indem man eine derartige praktische Zwischenspeicherschaltung vorsieht. Genauer gesagt, wenn keine Zwischenspeicherschaltung vorgesehen ist, werden die Änderungen der Abtastverstärker-Ausgangssignale, die durch den Vorladungsbetrieb hervorgerufen werden, in unerwünschter Weise der ECC-Schaltung zugeführt. Infolgedessen wird die ECC-Schaltung betätigt, wenn ihr Betrieb nicht erwünscht ist. Der unerwünschte Betrieb der ECC-Schaltung erhöht den Stromverbrauch. Das Vorsehen der Zwischenspeicher-

35 schaltung verhindert, daß die Änderungen der Ausgangs-

" signale des Abtastverstärkers, die durch den Voraufladungsbetrieb hervorgerufen werden, an die ECC-Schaltung übertragen werden. Genauer gesagt, während der Sc-:t, -^ die

ΛΠΡΥ

33206^

Speicheranordnung, der Abtastverstärker, der Hauptverstärker und dgl. vorher aufgeladen werden, werden die Ausgangsanschlüsse der ECC-Schaltung und des Hauptverstärkers*durch die Tristate-Schaltungen praktisch von-

. 5 einander getrennt. Daher wird die Potentialänderung am Ausgangsanschluß des Hauptverstärkers, die durch den Voraufladungsbetrieb hervorgerufen wird, nicht zur ECC-Schaltung übertragen. Dementsprechend ist es möglich, zu verhindern, daß die ECC-Schaltung in unerwünschter Weise betätigt wird. Somit ist es möglich, das Anwachsen des Stromverbrauches zu verhindern.

Da die statischen Schaltungen von entsprechenden CMOS-Schaltungen gebildet werden, kann die Leistungsaufnahme des ROM reduziert werden. Die oben beschriebene Ausführungsform der Erfindung ist nicht ausschließlich. Eine derartige Anordnung kann so verwendet werden, daß der Adressenpuffer zur Entgegennahme der externen Adressensignale, die von außen geliefert werden, und der Ausgangspuffer zur Bildung der Ausgangssignale, die nach außen geliefert werden, von entsprechenden statischen Schaltungen gebildet werden, während die anderen Schaltungen jeweils alle als dynamische Schaltungen ausgebildet werden. Es darf darauf hingewiesen werden, daß in dem Falle, wo auch die Adressendecoder aus jeweiligen statischen Schaltungen bestehen, der Adressenwählbetrieb eingeleitet wird, unmittelbar nachdem die externen Adressensicjnale angelegt werden. In diesem Falle bietet sich der Vorteil, daß die Speicheranordnungen, die Blindzellenanordnungen, der Abtastverstärker und dgl. vorher aufgeladen werden können, indem man die Seitspanne vom Anlegen der externen Adressensignale bis zur Wahl der Adressen verwendet.

Die Erfindung kann . in breitem *:-"n^ramj ^..ngesacic ysrdon für vertikale Masken-ROMs, programmierbare ROMs (elektrisch programmierbare ROMs) , elektrisch änderbare ROMs- usw. zusätzlich zu '-'en oben heschri<-./r,ur- _-:■ hör izcr.LaI ΐη MiGkan-E-.OMs

Es ist möglich, die Speicherzellenanordnungen, die Blindzellenanordnungen, die Abtastverstärkereinheiten, die Adressendecoder, den Steuersignalgenerator und dgl. in unterschiedlicher Weise abzuwandeln und zu modifizieren.

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15

25 30 35

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Claims (51)

1. Patentansprüche 15

   eine Vielzahl von Festwert-Speicherzellen (M-ARY1 -

   M-ARY4);

   eine Wählschaltung (CW1 - CW4) zum Wählen von einer

   ₂₀ der Speicherzellen;

   eine Blindzelle (D-ARY1 - D-ARY4) zur Bildung eines Referenzpotentials in Bezug auf die aus einer gewählten Speicherzelle ausgelesenen Daten; , eine dynamische Differenzverstärkerschaltung (SA), die ein Paar von Eingangsanschlüssen aufweist, an welche die aus einer gewählten Speicherzelle ausgelesenen Daten und das von der jeweiligen Blindzelle gebildete Referenzpotential angelegt werden und welche die Daten mit Bezug zum Referenzpotential verstärkt; und

   _cn eine Steuerschaltung (ATD, CSG) zur Steuerung des Be- ou

   triebes der dynamischen Differenzverstärkerschaltung (SA!
2. 2. Speicher nach Anspruch 1, gekennzeichnet durch eine erste Datenleitung, die an den einen Eingangsanschluß der dynamischen Differenzverstärkerschaitung angeschlossen ist und eine Vielzahl von angeschlossenen Festwert-Speicherzellen besitzt; eine zweite Datenleitung, die an den anderen Eingangsanschluß der dynamischen Differenzvcvrstarxerschaltunc;

   • M · *

   -2-

   angeschlossen ist und eine Vielzahl von angeschlossenen Festwertspeicher zellen besitzt; eine erste Blindzelle/ die betriebsfähig gemacht wird, wenn eine der an die erste Datenleitung angeschlossenen Speicherzellen durch die Wählschaltung gewählt wird, und das Referenzpotential bestimmt, das dem anderen Eingangsanschluß der dynamischen Differenzverstärkerschaltung zu diesem Zeitpunkt zu liefern ist; und ■ · ·.--..■■■:_■-.■■■··-··:- eine zweite Blindzelle, die betriebsfähig gemacht wird, wenn eine der an die zweite bäte'nleitung angeschlossenen Speicherzellen von der Wählschaltung gewählt wird, und das Referenzpotential bestimmt, das dem einen Eingangsanschluß der dynamischen Differenz-

   2g verstärkerschaltung zu diesem Zeitpunkt zu liefern ist.
3. 3. Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die dynamische Differenzverstärkerschaltung folgende Baugruppen aufweist: '-'■■-- ■' - - ■

   2Q einen ersten Mosfet vom ersten Leitfähigkeitstyp, an dessen Gateelektrode die erste Datenleitung angeschlossen ist; ..-/-■■ -·■■-- einen zweiten Mosfet vom ersten Leitfähigkeitstyp, an dessen Gateelektrode die zweite Datenleitung ange-

   2g schlossen ist; - ..■-·-..-

   einen Schalt-Mosfet, der zwischen ersten Elektroden der ersten und zweiten Mosfets einerseits und einem Potentialpunkt andererseits angeordnet ist und dessen EIN/AUS-Zustand von einem von der Steuerschaltung ge-

   ₃q lieferten Steuersignal gesteuert wird; und

   eine Ladeschaltung, die zwischen zweiten Elektroden der ersten und zweiten Mosfets einerseits und einem zweiten Potentialpunkt andererseits angeordnet ist.

   _g5
4. 4. Speicher nach Anspruch 3, dadurch gekennzeichnet, daß die Ladeschaltung aus einer aktiven Ladeschaltung besteht.
5. 5. Speicher nach Anspruch 4, dadurch gekennzeichnet, ua.:-. die aktive Ladeschaltung folgende Baugruppen aufweist: einen dritten Mosfet vom zweiten Leitfähigkeitstyp, dessen zweite Elektrode an die zweite Elektrode des ersten Mosfet vom ersten Leitfähigkeitstyp angeschlossen ist und dessen Gateelektrode an die Gateelektrcde des ersten Mosfet und die zweite Elektrode des zweiten Mosfet angeschlossen ist; und einen vierten Mosfet vom zweiten Leitfähigkeitstyp, dessen zweite Elektrode mit der zweiten Elektrode des zweiten Mosfet vom ersten Leitfähigkeitstyp angeschlossen ist, dessen Gateelektrode ah die Gateelektrode des zweiten Mosfet und die zweite Elektrode des ersten Mosfet angeschlossen ist und dessen erste Elektrode an die erste Elektrode des dritten Mosfet und den zweiten Potentialpunkt angeschlossen ist.
6. 6. Speicher nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der Speicherzellen aus einem Speicher-Halbleiterelement besteht, das einen ersten oder zweiten Leitwert entsprechend der darin gespeicherten Daten haben kann, wenn die Speicherzelle gewählt wird,
   daß jede der ersten und zweiten Blindzellen einen Leitwert zwischen den ersten und zweiten Leitwerten annehmen kann, wenn die Blindzelle betätigt wird, so daß die dynamische Differenzverstärkerschaltung mit einem Referenzpotential versorgt wird, welches durch den Leitwert von einer der betätigten Blindzellen und einem Signal bestimmt wird, dessen Pegel durch den Leitwert einer gewählten Speicherzelle bestimmt ist.
7. 7. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß die erste Blindzelle an die zweite Datenleitung und die zweite Blindzelle an die erste Datenleitung angeschlossen sind.

   -A-
8. 8. Speicher nach einem oder mehreren der Ansprüche T bis

   7, dadurch gekennzeichnet, daß jede der Speicherzellen aus einem Speicher-Mosfet besteht, der entsprechend den darin gespeicherten Daten eine hohe Schwellwert-Spannung oder eine niedrige Schwellwertspannung annehmen kann,

   und daß jede der ersten und zweiten Blindzellen zwei in Reihe geschaltete Mosfets aufweist, die jeweils eine niedrige Schwellwertspannung haben und im wesentliehen gleiche Größe und Eigenschaften wie die Speicher-Mosfets haben.
9. 9. Speicher nach einem oder mehreren der Ansprüche 1 bis

   8, gekennzeichnet durch Voraufladungselemente zum vorherigen Aufladen der ersten bzw. zweiten Datenleitungen.
10. 10. Speicher nach einem oder mehreren der Ansprüche 1 bis

    9, gekennzeichnet durch eine Voraufladungseinrichtung ^zum vorherigen Aufladen der jeweiligen ersten und

    zweiten Datenleitungen.
11. 11. Speicher nach Anspruch 10, dadurch gekennzeichnet, daß die Voraufladungseinrichtung ein erstes Vorauf-

    ladungselement, das an die Endseite der ersten Datenleitung entfernt von der dynamischen Differenzverstärkerschaltung angeschlossen ist, und ein zweites Voraufladungselement aufweist, das an die Endseite der zweiten Datenleitung entfernt von der dynamischen

    30 Differenzverstärkerschaltung angeschlossen ist.
12. 12. Speicher nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Voraufladungseinrichtung ein drittes Voraufladungselement aufweist, das an die

    ersten Elektroden der ersten und zweiten Mosfets angeschlossen ist.
13. 13. Speicher nach einem oder mehreren der Ansprüche 1 bis

    12, gekennzeichnet durch einen Kurzschluß-Mosfet zum elektrischen Verbinden der ersten und zweiten Datenleitungen beim Voraufladungsbetrieb.
14. 14. Speicher nach einem oder mehreren der Ansprüche 1 bis

    13, gekennzeichnet durch eine zweite dynamische Differenzverstärkerschaltung mit einem Paar von Eingangsanschlüssen, welche die von der dynamischen Differenzverstärkerschaltung gelieferten Ausgangssignale erhalten.
15. 15. Speicher nach Anspruch 14, dadurch' gekennzeichnet, daß die zweite dynamische Differenzverstärker-schaltung

    15 folgende Baugruppen aufweist:

    einen fünften Mosfet vom ersten Leitfähigkeitstyp, dessen Gateelektrode an den einen des Paares von Eingangsanschlüssen angeschlossen ist; einen sechsten Mosfet vom ersten Leitfähigkeitstyp, dessen Gateelektrode an den anderen des Paares von Eingangsanschlüssen angeschlossen ist; einen Schalt-Mosfet, der zwischen ersten Elektroden der fünften und sechsten Mosfets einerseits und einem ersten Potentialpunkt andererseits angeordnet ist und dessen EIN/AüS-Zustand von einem von der Steuerschaltung gelieferten Steuersignal gesteuer ist; und eine Ladeschaltung, die zwischen zweiten Elektroden der fünften und sechsten Mosfets einerseits und einem zweiten Potentialpunkt andererseits angeordnet ist.
16. 16. Speicher nach einem oder mehreren der Ansprüche 1 bis 15, gekennzeichnet durch

    eine Zwischenspeicherschaltung, welche ein im wesentlichen statisches Ausgangssignal beim Empfang von Ausgangssignalen bildet, welche von der dynamischen Differenzverstärkerschaltung geliefert werden; und eine statische Logikschaltung, die beim Empfang eines Ausgangssignals arbeitet, das von der Zwischenspeicherschaltung geliefert wird.
17. 17. Speicher nach Anspruch 16, dadurch gekennzeichnet, daß die Zwischenspeicherschaltung aus einer dritten dynamischen Differenzverstärkerschaltung mit einem Paar von Eingarigsanschlüssen zum Empfang von Ausgangssignalen, die von der dynamischen Differenzverstärkerschaltung geliefert werden, und einer Tristate-Schaltung besteht, welche mit einem Ausgangssignal versorgt wird, das von der dritten dynamischen Differenzverstärkerschaltung geliefert wird, so daß ein im wesentliehen statisches Ausgangssignal von der Tristate-Schaltung geliefert wird.
18. 18. Halbleiterspeicher, gekennzeichnet- durch eine erste Datenleitung;

    15 erste und zweite Erdleitungen, die der ersten Datenleitung entsprechen;

    eine Vielzahl von Speicherzellen, die zwischen der ersten Datenleitung und der ersten Erdleitung sowie zwischen der ersten Datenleitung und der zweiten Erd-

    20 leitung angeordnet sind;

    eine Vielzahl von ersten Wortleitungen, die jeweils mit einem Wählanschluß von einer der Speicherzellen, die zwischen der ersten Datenleitung und der ersten Erdleitung angeordnet sind, und einem Wählanschluß

    von einer der Speicherzellen ;verbunden sind, die zwischen der ersten Datenleitung und der zweiten Erdleitung angeordnet sind;
    eine zweite Datenleitung;
    dritte und vierte Erdleitungen, die der zweiten Daten-

    30 leitung entsprechen;

    eine Vielzahl von Speicherzellen, die zwischen der zweiten Datenleitung und der dritten Erdleitung sowie zwischen der zweiten Datenleitung und der vierten Erdleitung angeordnet sind;

    eine Vielzahl von zweiten Wortleitungen, die ^weils mit einem Wählanschluß von einer der Speicherzellen, die zwischen der zweiten Datenleitung und der dritten Erdleitung angeordnet sind, und mit einem Wählanschluß

    ■■copy]

    von einer der Speicherzellen verbunden sind, die zwischen der zweiten Datenleitung und der vierten Erdleitung angeordnet sind;

    erste, zweite, dritte und vierte Blindwortleitungen; eine erste Blindzelle, die zwischen der ersten Datenleitung und der ersten Erdleitung angeordnet ist und deren Wählanschluß" mit der ersten Blindwortleitung verbunden ist;
    eine zweite Blindzelle, die zwischen der ersten Datenleitung und der zweiten Erdleitung angeordnet ist und deren Wählanschluß mit der zweiten Blindwortleitung verbunden ist;

    eine dritte Blindzelle, die zwischen der zweiten Datenleitung und der dritten Erdleitung angeordnet ist und deren Wählanschluß mit der dritten Blindwortleitung verbunden ist;

    eine vierte Blindzelle, die zwischen der zweiten Datenleitung und der vierten Erdleitung angeordnet ist und deren Wählanschluß mit der vierten Blindwortleitung

    20 verbunden ist;

    dritte und vierte Kompensationsschaltungen, die an die dritte bzw. vierte Blindwortleitung angeschlossen sind, so daß eine Kapazität mit einem Wert, der im wesentlichen gleich dem Wert der an die erste Wortleitung angeschlossenen Kapazität ist, an jede der dritten und vierten Blindwortleitungen angeschlossen

    wird;

    erste und zweite Kompensationsschaltungen, die an die erste bzw. zweite Blindwortleitung angeschlossen sind, so daß eine Kapazität mit einem Wert, der im wesentlichen gleich dem Wert der "an die zweite Wortleitung angeschlossenen Kapazität ist, mit jeder der dritten und vierten Blindwortleitungen verbunden wird; eine Differenzverstärkerschaltung, die mit dem einen Eingangsanschluß an die erste Datenleitung und mit dem anderen Eingangsanschluß an die zweiten Datenleitung angeschlossen ist;
    und eine Wählschaltung mit Ausgangsanschlüssen, die

    / -δι an die ersten und zweiten Wortleitungen angeschlossen sind, und mit Ausgangsanschlüssen, die mit den ersten, zweiten, dritten und vierten Blindwortleitungen verbunden sind,

    so daß dann, wenn die Wählschaltung so arbeitet, daß das Potential von einer der ersten Wortleitungen auf das Wählpotential der Speicherzellen gebracht wird und das Potential der dritten oder vierte Blindwortleitung auf das Wählpotential der dritten oder vierten Blindzelle gebracht wird, die Änderung des Potentials am Wählanschluß der. zu wählenden dritten oder vierten Blindzelle im wesentlichen gleich der Änderung des Potentials am Wählanschluß einer zu wählenden Speicherzelle gemacht wird, und zwar durch die dritte oder

    15 vierte Kompensationsschaltung, und wenn die Wählschaltung in der Weise arbeitet, daß das Potential von einer der zweiten Wortleitungen auf das Wählpotential der Speicherzellen gebracht wird und das Potential der ersten oder zweiten Blindwortleitung

    auf das Wählpotential der ersten oder zweiten Blindzellen gebracht wird, die Änderung des Potentials am Wählanschluß der zu wählenden ersten oder zweiten Blindzelle im wesentlichen gleich der Änderung des Potentials am Wählanschluß einer zu wählenden Speicherzelle gemacht wird, und zwar durch die erste oder zweite Kompensationsschaltung.
19. 19. Speicher nach Anspruch 18, gekennzeichnet durch eine Vielzahl von Schalt-Mosfets, die zwischen den ersten,

    3Q zweiten, dritten und vierten Erdleitungen und dem jeweiligen Schaltungs-Erdpotentialpunkt angeordnet sind, so daß die Schalt-Mosfets, die zwischen den Erdleitungen, die mit der zu wählenden Speicherzelle bzw. Blindzelle verbunden sind, und dem jeweiligen Schaltuncrs-

    gg Erdpotentialpunkt angeordnet sind, von den von der Wählschaltung gelieferten Ausgangssignalen eingeschaltet werden. - -"

    — ΟΙ
20. 20. Speicher nach Anspruch 18 oder 19, gekennzeichnet durc Voraufladungselemente/ die an die ersten und zweiten Datenleitungen angeschlossen sind, um diese jeweils vorher aufzuladen.
    5
21. 21. Speicher nach einem oder mehreren der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß jede der ersten, zweiten, dritten und vierten Kompensationsschaltungen aus einer Kapazität besteht, die an die entsprechende

    10 Blindwortleitung angeschlossen ist.
22. 22. Speicher nach einem oder mehreren der Ansprüche 18 bis 20, dadurch gekennzeichnet, daß jede der ersten, zweiten, dritten und vierten Kompensationsschaltungen aus einem Mosfet besteht, dessen Gateelektrode an die entsprechendeBlindwortleitung angeschlossen ist.
23. 23. Speicher nach einem oder mehreren der Ansprüche 18

    bis 22,. dadurch gekennzeichnet, daß jeder der Speicher zellen aus einem Speicher-Mosfet besteht, der entsprechend den darin gespeicherten Daten eine hohe Schwellwertspannung oder eine niedrige Schwellwertspannung haben kann,

    und daß jede der ersten, zweiten, dritten und vierten Blindzellen aus zwei in Reihe geschalteten Mosfets besteht, die jeweils eine niedrige Schwellwertspannung haben und im wesentlichen gleiche Größe und Eigenschaften wie die Speicher-Mosfets besitzen.
24. 24. Speicher nach einem oder mehreren der Ansprüche 18 bis 23, dadurch gekennzeichnet, daß jede der ersten, zweiten, dritten und vierten Blindwortleitungen aus zwei Blindwortleitungen besteht, daß eine der beiden Blindwortleitungen, welche die erste Blindwortleitung bilden, an die Gateelektrode von einem der beiden Mosfets angeschlossen ist, welche die erste Blindzelle bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist,

    zweite Blindwortleitung bilden, an die'· Gateelektrode von einem der beiden Mosfets angeschlossen ist, welche die zweite Blindzelle bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist,

    daß eine der beiden Blindwortleitungen, welche die dritte Blindwortleitung bilden, an die Gateelektrode von einem der beiden Mosfets angeschlossen ist, welehe die dritte Blindzelle bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist,

    daß eine der beiden Blindwortleitungen, welche die vierte Blindwortleitung bilden, an die Gateelektrode von einem der beiden Mosfets angeschlossen ist, welche die vierte Blindzelle bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist.

    20
25. 25. Speicher nach einem oder mehreren der Ansprüche 18

    bis 24, dadurch gekennzeichnet, daß jede der ersten, zweiten, dritten und vierten Kompensationsschaltungen aus zwei Mosfets besteht,
    daß eine der beiden Blindwortleitungen, welche die erste Blindwortleitung bilden, an die Gateelektrode von einem der beiden Mosfets.angeschlossen ist, welche die erste Kompensationsschaltung bilden., während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist,

    30 daß eine der beiden Blindwortleitungen, welche die

    zweite Blindwortleitung bilden, -an die Gateelektrode von einem der beiden Mosfets angeschlossen ist, welche die zweite Kompensationsschaltung bilden, während die andere Blindwortleitung mit der Gateelektrode des

    35 anderen Mosfet verbunden ist,

    daß eine der beiden Blindwortleitungen, welche die dritte Blindwortleitung bilden, an die Gateelektrode von einem der beiden Mosfets angeschlossen ist, welche

    die dritte Kompensationsschaltung bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist,
    da,ß eine der beiden Blindwort leitungen, welche die vierte Blindwortleitung bilden, an die Gateelektrode

    von einem der beiden Mosfets angeschlossen ist, welche die vierte Kompensationsschaltung bilden, während die andere Blindwortleitung mit der Gateelektrode des anderen Mosfet verbunden ist. 10
26. 26. Speicher nach Anspruch 25, dadurch gekennzeichnet, daß jeder der beiden Mosfets, welche die jeweiligen ersten, zweiten, dritten und vierten Kompensationsschaltungen bilden, so ausgelegt ist, daß er im wesentlichen gleiche Größe und Eigenschaften wie die Speicher-Mosfets besitzt.
27. 27. Speicher nach Anspruch 25 oder 26, dadurch gekennzeichnet, daß jeder der beiden Mosfets, welche die jeweiligen ersten, zweiten, dritten und vierten Kompensationsschaltungen bilden, so ausgelegt ist, daß er im wesentlichen gleiche Größe und Eigenschaften wie die Speicher-Mosfets mit hoher Schwellwertspannung besitzt,

    daß die beiden Mosfets, welche die erste Kompensationsschaltung bilden, in Reihe zwischen die erste Datenlöitung und die zweite Erdleitung geschaltet sind, daß die beiden Mosfets, welche die zweite Kompensationsschaltung bilden/ in Reihe zwischen die erste Datenleitung und die erste Eidleitung geschaltet sind, daß die beiden Mosfets,/ welche die dritte^Kompensations· schaltung bilden, in Reihe zwischen die zweite Daten-—- leitung und die viertel Erdleitung»geschaltet sind, und daß die beiden Mosfets, welche^ die vlffhe Kompensationsschaltung bilden, in Reihe zwischen dVe zweite Datenleitung und die dritte Erdleitung geschaltet sind.

    „,._, 1 BAD ORIGINAL '"

    1
28. 28. Halbleiterspeicher, gekennzeichnet durch

    eine Speicherzellenanordnung mit folgenden Baugruppen: eine Vielzahl von Festwert-Speicherzellen, die in einer Matrix angeordnet sind und jeweils einen Wählanschluß, einen Ausgangsanschluß und einen Referenzanschluß haben,

    eine Vielzahl von Wortleitungen, die entsprechend an den jeweiligen Speicherzellenzeilen angeordnet sind und die jeweils mit dem Wählanschluß der Speicher-

    10 zellen verbunden sind;

    eine Vielzahl von Datenleitungen, die jeweils entsprechend an den Speicherzellenspalten einander benachbart angeordnet und mit den Ausgangsanschlüssen der Speicherzellen verbunden sind; und

    eine Vielzahl von Erdleitungen, die jeweils entsprechend an den Speicherzellenspalten einander benachbart angeordnet und mit den Referenzanschlüssen der Speicherzellen verbunden sind;
    eine gemeinsame Datenleitung;

    einen Spaltenschalter, der von einem Wählsignal gesteuert ist, um eine der zu wählenden Datenleitungen in der Speicherzellenanordnung mit der gemeinsamen Datenleitung zu verbinden;
    eine Verstärkerschaltung, die mit einem Eingangsan-

    25 schluß an die gemeinsame Datenleitung angeschlossen ist;

    eine Vielzahl von Schaltelementen, die zwischen den Erdleitungen und dem jeweiligen Schaltungserdpotentialpunkt angeordnet sind und jeweils einen Wählan-

    QQ schluß haben;

    eine Wählschaltung, die an die Wortleitungen und die Wählanschlüsse der Schaltelemente angeschlossen ist; und

    eine Steuerschaltung, die ein Steuersignal zur

    gg Steuerung des Betriebs der Wählschaltung bildet,

    so daß zum Wählen einer Speicherzelle aus der Speicherzellenanordnung eines der Schaltelemente, das mit dem Referenzanschluß der zu wählenden Speicherzelle ver-

    bunden ist, von der Wählschaltung leitend gemacht

    wird und wenn eine vorgegebene Zeit verstrichen ist_tnachdem das Potential der Wortleitung, die an den Wählanschluß der zu wählenden Speicherzelle angeschlossen ist, sich auf das Wählpotential der Speicherzellen zu ändern beginnt, die Steuerschaltung ein Steuersignal zur Steuerung der Wählschaltung bildet, um das Potential der Wortleitung auf das Nicht-Wählpotential der Speicherzellen zu bringen. 10
29. 29. Speicher nach Anspruch 28, gekennzeichnet durch eine Vielzahl von Voraufladungselementen zum vorherigen Aufladen der jeweiligen Datenleituhgen.
30. 30. Speicher nach Anspruch 28 oder 29, gekennzeichnet durch eine Blindzelle zur Bildung eines Referenzpotentials, wobei die Verstärkerschaltung aus einer Differenzverstärkerschaltung besteht, welche das von der Blindzelle gebildete Referenzpotential und ein Signal von einer gewählten Speicherzelle erhält.
31. 31. Speicher nach Anspruch 30, dadurch gekennzeichnet, daß die Differenzverstärkerschaltung aus einer dynamischen Differenzverstärkerschaltung besteht, die von einem von der Steuerschaltung gebildeten Steuersignal dynamisch betrieben wird,

    und daß die Steuerschaltung ein Steuersignal zur Steuerung der Wählschaltung bildet, um das Potential der Wortleitungen auf das Nicht-Wählpotential der Speicherzellen synchron mit der Bildung des Steuersignals zum dynamischen Betrieb der dynamischen Differenzverstärkerschaltung zu bringen.
32. 32. Halbleiterspeicher, gekennzeichnet durch

    eine Vielzahl von Speicherzellen zur Speicherung einer Vielzahl von Datensätzen, die jeweils Prüfbits haben; eine Wählschaltung, welche einige der Speicherzellen wählt, die in Abhängigkeit von einem Adressensignal

    in einen Satz zu bringen sind;

    Fehlerkorrekturcodeschaltungen, die mit einem Satz von Daten versorgt werden, die aus den gewählten Speicherzellen ausgelesen werden; eine Tristateschaltung, die eine Vielzahl von Ausgangsanschlüssen besitzt und mit den korrigierten Daten versorgt wird, die von den Fehlerkorrekturcodeschaltungen geliefert werden; und eine Steuerschaltung zur Bildung eines Steuersignals zur Steuerung der Tristateschaltung,

    wobei die Tristateschaltung ihre Ausgängsanschlüsse in Abhängigkeit von dem von der Steuerschaltung gelieferten Steuersignal während einer Periode in einen Schwimmzustand bringt, der im wesentlichen gleich der

    zeitlichen Periode ist, wenn ein Datensatz den

    Fehlerkorrekturcodeschaltungen zugeführt wird, bis die dem einen Satz von Daten entsprechenden Daten von der Fehlerkorrekturcodeschaltung geliefert werden.

    20
33. 33. Speicher nach Anspruch 32, gekennzeichnet durch einen Multiplexer, der zwischen den Fehlerkorrekturcodeschaltungen und der Tristateschaltung angeordnet ist, und durch eine Wählschaltung zur Steuerung des Betriebs des Multiplexers in Abhängigkeit von Adressen-

    Signalen, wobei der Multiplexer so ausgelegt ist,

    daß er die von den Fehlerkorrekturcodeschaltungen gelieferten Ausgangssignale entsprechend den Adressensignalen an die Tristateschaltung überträgt.
34. 34. Speicher nach Anspruch 32 oder 33, dadurch gekennzeichnet, daß jede der Speicherzellen als Festwert-Speicherzelle ausgebildet ist.
35. 35. Speicher nach Anspruch 29, gekennzeichnet durch Voraufladungselemente zum vorherigen Aufladen der jeweiligen Erdleitungen.
36. 36. Speicher nach Anspruch 28 oder 29, dadurch gekennzeichnet, daß jede der Speicherzellen aus einem Speicher-Halbleiterelement besteht, das eine erste oder zweite Leitfähigkeit entsprechend den darin gespeicherten Daten annehmen kann, wenn die Speicherzelle gewählt wird.
37. 37. Speicher nach Anspruch 36, dadurch gekennzeichnet, daß jede der Speicherzellen aus einem Speicher-Mosfet besteht, der entsprechend den darin gespeicherten Daten eine hohe Schwellwertspannung oder eine niedrige Schwellwertspannung haben kann.
38. 38. Speicher nach Anspruch 14 oder 15, gekennzeichnet durch eine Vielzahl von Voraufladungselementen zum vorherigen Aufladen des Paares von Eingangsanschlüssen der zweiten dynamischen Differenzverstärkerschaltung.
39. 39. Speicher nach Anspruch 38, gekennzeichnet durch

    einen Kurzschluß-Mosfet zum elektrischen Verbinden des Paares von Eingangsanschlüssen der zweiten dynamischen Differenzverstärkerschaltung beim Voraufladungsbetrieb.

    25
40. 40. Halbleiterspeicher, gekennzeichnet durch

    eine erste Speicherzellenanordnung, die folgende Baugruppen aufweist: eine Vielzahl von Festwert-Speicherzellen, die in einer Matrix angeordnet sind und jeweils einen Wählanschluß, einen Ausgangsanschluß und einen Referenzanschluß haben; eine Vielzahl von Wortleitungen, die entsprechend an den jeweiligen Speicherzellenzeilen angeordnet und jeweils mit den Wählanschlüssen von einigen der Speicherzellen verbunden sind; eine Vielzahl von Datenleitungen, die jeweils entsprechend den Speicherzellenspalten einander benachbart angeordnet und mit den Ausgangsanschlüssen von einigen der Speicherzellen verbunden sind; und eine Vielzahl von Erdleitungen, die jeweils

    1 entsprechend an den Speicherzellenspalten einander

    benachbart angeordnet und mit den Referenzanschlüssen von einigen der Speicherzellen verbunden sind; eine zweite Speicherzellenanordnung, die in gleicher Weise aufgebaut ist, wie die erste Speicherzellenanordnung;

    erste und zweite gemeinsamen Datenleitungen; einen ersten Spaltenschalter, der von Wählsignalen gesteuert ist, um eine der zu wählenden Datenleitungen in der ersten Speicherzellenanordnung mit der ersten gemeinsamen Datenleitung zu verbinden; einen zweiten Spaltenschalter, der von Wählsignalen gesteuert ist, welche den Wählsignalen entsprechen, um eine der zu wählenden Datenleitungen in der zweiten

    15 Speicherzellenanordnung anzuschließen;

    eine Differenzverstärkerschaltung mit einem Paar von Eingangsanschlüssen, von denen einer mit der ersten gemeinsamen Datenleitung verbunden ist, während der andere mit der zweiten gemeinsamen Datenleitung ver-

    20 bunden ist;

    eine Vielzahl von Schaltelementen, die entsprechende Wählanschlüsse haben und zwischen den Erdleitungen in den ersten und zweiten Speicherzellenanordnungen und dem jeweiligen Schaltungserdpotentialpunkt ange-

    25 ordnet sind;

    Blindzellen, die entsprechend den jeweiligen Datenleitungen in den ersten und zweiten Speicherzellenanordnungen angeordnet sind und jeweils einen Ausgang sanschluß, der mit der entsprechenden Datenlei-

    tung zu verbinden ist, einen Wählanschluß, der mit einem Betriebssteuersignal zu versorgen ist, und einen Referenzanschluß haben, der mit dem Schaltungserdpotential versorgt wird, und außerdem jeweils so ausgelegt sind, daß sie die entsprechende Datenleitung

    35 mit einem Referenzpotential versorgen, auf das die Differenzverstärkerschaltung Bezug nimmt, wenn die Blindzelle betriebsfähig gemacht wird; eine Wählschaltung mit Ausgangsanschlüssen, die mit

    den Wortleitungen in den ersten und zweiten Speiche·. Zellenanordnungen verbunden sind, mit Äusgangsanschlüssen, die mit den Wählanschlüssen der Schaltelemente verbunden sind, und mit Ausgangsanschlüssen, die mit den Wählanschlüssen der Blindzellen verbunden sind;

    und eine Steuerschaltung zur Bildung eines Steuersignals zur Steuerung der Wählschaltung, wobei dann, wenn eine der Speicherzellen in der ersten Speicherzellenanordnung gewählt wird, ein Referenzpotential, auf das die Differenzverstärkerschaltung Bezug nimmt, von einer der Blindzellen gebildet wird, die an die zweite Speicherzellenanordnung angeschlossen ist, und wenn eine der Speicherzellen in der zweiten Speicherzellenanordnung gewählt wird, ein Referenzpotential, auf das die Differenzverstärkerschaltung Bezug nimmt, von einer der Blindzellen gebildet wird, welche an die erste Speicherzellenanordnung angeschlossen ist.
41. 41. Speicher nach Anspruch 40, dadurch gekennzeichnet, daß zum Wählen von einer der Speicherzellen in den ersten oder zweiten Speicherzellenanordnung eines der Schaltelemente, das an den Referenzanschluß der zu wählenden Speicherzelle angeschlossen ist, von der Wählschaltung leitend gemacht wird, und wenn eine vorgegebene Zeit verstrichen ist, nachdem sich das Potential der Wortleitung, die an den Wählanschluß der zu wählenden Speicherzelle angeschlossen ist, sich auf Wählpotential der Speicherzellen zu ändern begonnen hat, die Steuerschaltung ein Steuersignal zur Steuerung der Wählschaltung bildet, um das Potential der Wortleitung auf Nicht-Wählpotential der Speicherzellen zu bringen.
42. 42. Speicher nach Anspruch 40 oder 41, dadurch gekennzeichnet, daß die Differenzverstärkerschaltung als dynamische Differenzverstärkerschaltung ausgebildet

    1 ist, die von einem von der Steuerschaltung gebildeten Steuersignal dynamisch betrieben wird, und daß die Steuerschaltung ein Steuersignal zur Steuerung der Wählschaltung bildet, um das Potential

    5 der Wortleitungen auf Nicht-Wählpotential der Speicherzellen synchron mit der Bildung des Steuersignals zum dynamischen Betreiben der dynamischen Differenzverstärkerschaltung zu bringen.
43. 43. Speicher nach einem oder mehreren der Ansprüche 40

    bis 42, dadurch gekennzeichnet, daß die Differenzverstärkerschaltung als dynamische Differenzschaltung ausgebildet ist, die von einem von-der Steuerschaltung gebildeten Steuersignal dynamisch betrieben wird.
44. 44. Speicher nach einem oder mehreren der Ansprüche 40

    bis 43, dadurch gekennzeichnet, daß jede der Speicherzellen aus einem Speicher-Halbleiterelement besteht, das eine erste oder zweite Leitfähigkeit in Abhängig-20 keit von den darin gespeicherten Daten haben kann, wenn die Speicherzelle gewählt wird.
45. 45. Speicher nach einem oder mehreren der Ansprüche 40 bis 44, gekennzeichnet durch eine Vielzahl von Voraufladungselementen zum vorherigen Aufladen der jeweiligen Datenleitungen in den ersten und zweiten Speicherzellenanordnungen.
46. 46. Speicher nach einem oder mehreren der Ansprüche 40 bis 45, gekennzeichnet durch eine Vielzahl von Voraufladungselementen zum vorherigen Aufladen der jeweiligen Erdleitungen in den ersten und zweiten Speicherzellenanordnungen.
47. 47. Speicher nach einem oder mehreren der Ansprüche 40

    bis 46, dadurch gekennzeichnet, daß jedes der Schaltelemente aus einem Mosfet besteht.

    3320573
48. 48. Speicher nach einem oder mehreren der Ansprüche 40 bis 47, dadurch gekennzeichnet, daß die dynamische Differenzverstärkerschaltung folgende Baugruppen aufweist: einen ersten Mosfet vom ersten Leitfähigkeitstyp, an dessen Gateelektrode die erste gemeinsame Datenleitung angeschlossen ist,

    einen zweiten Mosfet vom ersten Leitfähigkeitstyp, an dessen Gateelektrode die zweite gemeinsame Datenleitung angeschlossen ist,

    einen Schalt-Mosfet, der zwischen ersten Elektroden der ersten und zweiten Mosfets einerseits und einem ersten Potentialpunkt andererseits angeordnet ist und dessen EIN/AUS-Zustand von einem von der Steuerschaltung geliefertn Steuersignal gesteuert ist, und eine Ladeschaltung, die zwischen zweiten Elektroden der ersten und zweiten Mosfets einerseits und einem zweiten Potentialpunkt andererseits angeordnet ist.
49. 49. Speicher nach einem oder mehreren der Ansprüche 40 bis 48, dadurch gekennzeichnet, daß jeder der ersten und zweiten Spaltenschalter von baumartigen Schaltungen gebildet wird, die jeweils aus einer Vielzahl von Mosfets bestehen.
50. 50. Speicher nach Anspruch 49, dadurch gekennzeichnet, daß jede der baumartigen Schaltungen folgende Baugruppen aufweist:

    einen ersten Mosfet_f der eine Eingangs/Ausgangs-Elektrode besitzt, die an eine der Datenleitungen

    30 angeschlossen ist,

    einen zweiten Mosfet, der mit seiner einen Eingangs/ Ausgangs-Elektrode an eine andere der Datenleitungen in derselben Speicheranordnung wie die Datenleitung angeschlossen ist und der mit seiner anderen Eingangs/ Ausgangs-Elektrode an die ar.dere Eingangs/Ausgangs-Elektrode des ersten Mosfet angeschlossen ist, und einen dritten Mosfet, der in Reihe zwischen die andere Eingangs/Ausgangs-Elektrode des zweiten Mosfet und

    1 die gemeinsame Datenleitung, die der Speicherzellenanordnung entspricht, geschaltet ist,
    wobei die ersten und zweiten Mosfets so ausgelegt
    sind, daß sie von den Wählsignalen in komplementärer

    Weise einschaltbar bzw. ausschaltbar sind.
51. 51. Speicher nach Anspruch 17, dadurch gekennzeichnet, daß die dritte dynamische Differenzverstärkerschaltung folgende Baugruppen aufweist:

    einen siebenten Mosfet vom ersten Leitfähigkeitstyp, dessen Gateelektrode mit einem des Paares von Eingangsanschlüssen verbunden ist,

    einen achten Mosfet vom ersten Leitfähigkeitstyp, dessen Gateelektrode mit dem anderen des Paares von Eingangsanschlüssen verbunden ist, einen Schalt-Mosfet, der zwischen ersten Elektroden der siebenten und achten Mosfets einerseits und einem ersten Potentialpunkt andererseits angeordnet ist und dessen EIN/AüS-Zustand von einem von der Steuerschaltung gelieferten Steuersignal gesteuert ist, und

    eine Ladeschaltung, die zwischen zweiten Elektroden
    der siebenten und achten Mosfets einerseits und
    einem zweiten Potentialpunkt andererseits vorgesehen

    ist.