DE69521637T2

DE69521637T2 - Halbleiterspeicheranordnung, die in einer einzigen Speicherzelle Multibit-Daten speichern kann

Info

Publication number: DE69521637T2
Application number: DE69521637T
Authority: DE
Inventors: Hiroshi Iwahashi
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1994-02-02
Filing date: 1995-02-02
Publication date: 2002-05-08
Anticipated expiration: 2015-02-03
Also published as: US5793690A; EP0666598B1; JP3397427B2; DE69521637D1; US5953274A; EP0666598A2; US5969989A; JPH07221203A; EP0666598A3; US5650656A

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Programmieren von Daten mit mehreren Bits in eine Halbleiterspeichereinrichtung.
In einem herkömmlichen Nur-Lese-Speicher (ROM) wird eine Speicherzelle durch einen Transistor gebildet. Es gibt zwei Verfahren zum Speichern von Daten in jeder Speicherzelle. Bei einem ersten Verfahren werden Daten in der Speicherzelle durch Wählen von Hochpegel- oder Niederpegel- Schwellenspannungen (Vth) des Transistors als die Speicherzelle gespeichert. Bei einem zweiten Verfahren werden Daten in der Speicherzelle dadurch gespeichert, dass die Drain des Transistors als die Speicherzelle mit einer Spaltenleitung verbunden wird oder nicht.
Wenn Daten mit dem ersten Verfahren gespeichert wurden, können die Daten durch Anlegen eines vorgegebenen Potentials an eine Zeilenleitung, die mit dem Gate des Speicherzellentransistors verbunden ist, gelesen werden. In diesem Fall wird der Transistor mit der Hochpegel- Schwellenspannung ausgeschaltet und der Transistor mit der Niedrigpegel-Schwellenspannung wird eingeschaltet. Somit wird ein Datenwert "1" oder ein Datenwert "0" aus der Speicherzelle gelesen. Wenn Daten mit dem zweiten Verfahren gespeichert wurden, können die Daten in ähnlicher Weise durch Anlegen eines vorgegebenen Potentials an die Zeilenleitung ausgelesen werden.
Wenn ein vorgegebenes Potential an die Zeilenleitung angelegt wird, wird der Transistor leitend gemacht. Wenn die Drain des Transistors mit der Spaltenleitung verbunden ist, wird die Spaltenleitung durch diesen Speicherzellentransistor entladen. Wenn die Drain nicht mit der Spaltenleitung verbunden ist, dann wird die Spaltenleitung nicht entladen, sogar wenn der Speicherzellentransistor leitend gemacht wird. Somit weist die Spaltenleitung zwei Potentialpegel auf, d.h. einen entladenden Pegel und einen geladenen Pegel, und zwar in Abhängigkeit davon, ob die Drain des Speicherzellentransistors mit der Spaltenleitung verbunden ist. Dadurch wird ein Datenwert "1" oder ein Datenwert "0" ausgelesen.
Bei jedem Verfahren können jedoch Daten von nur einem Bit in Einer Speicherzelle gespeichert werden. Somit steigt in diesem Stand der Technik die Chipgröße unweigerlich an, um die Speicherkapazität zu erhöhen.
Um die Chipgröße zu verringern, ist eine Speicherzelle vorgeschlagen worden, in der Daten von zwei Bits gespeichert werden. Fig. 16 zeigt ein Beispiel dieses Typs von herkömmlicher Halbleiterspeichereinrichtung. Die Daten von zwei Bits werden in einer einzelnen Speicherzelle gespeichert.
In Fig. 16 bezeichnet ein Bezugszeichen 1 einen Spaltendecoder zum Decodieren von Spaltenadresssignalen a&sub0;, /a&sub0;, a&sub1;, /a&sub1;, ...; ein Bezugszeichen 2 bezeichnet Feldeffekttransistoren des Isolationsgatter-Typs (nachstehend als "MOS Transistoren" bezeichnet) für eine Spaltenauswahl, die von Decodierungsausgängen von dem Spaltendecoder 1 gesteuert werden; ein Bezugszeichen 3 bezeichnet Spaltenleitungen; ein Bezugszeichen 4 bezeichnet einen Zeilendecoder zum Decodieren von Zeilenadresssignalen A&sub1;, /A&sub1;, A&sub2;, /A&sub2;, ..., ausschließlich der Signale A&sub0; und /A&sub0; des niedrigsten Bits; ein Bezugszeichen 5 bezeichnet Zeilenleitungen; ein Bezugszeichen 6 bezeichnet MOS Transistoren, die Speicherzellen bilden, die selektiv von den Zeilenleitungen angesteuert werden; ein Bezugszeichen 7 bezeichnet einen NOS Lasttransistor zum Laden der Spaltenleitungen 3 und ein Symbol P bezeichnet einen gemeinsamen Knoten der MOS Transistoren 2. Die MOS Transistoren 2 und 6 sind N-Kanal Transistoren des Anreicherungstyps und der Transistor 7 ist ein N-Kanal Verarmungstyp oder ein P-Kanal Transistor des Verarmungstyps.
Wie in Fig. 17 gezeigt, wird zum Beispiel die Schwellenspannung Vth jedes Speicherzellentransistors 6 auf eine von vier Schwellenspannungen Vth1 bis Vth4 (Vth4 < Vth3 < Vth2 < Vth1) in Übereinstimmung mit Dateneinheiten D0 und D1 von zwei Bits, die gespeichert werden sollen, eingestellt.
Fig. 18 zeigt den Aufbau einer Schaltung zum Ausgeben von Daten, die in jeder Speicherzelle gespeichert sind, indem das Potential jeder Spaltenleitung 3 erfasst wird. In Fig. 18 ist ein Anschluss 11 mit dem gemeinsamen Knoten P des Spaltenwähltransistors 2 verbunden.
Eine Potentialerzeugungsschaltung 12 umfasst einen MOS Transistor 15 des Anreicherungstyps, ein MOS Transistor 16 des Anreicherungstyps und einen MOS Transistor 17 des Verarmungstyps. Die Schwellenspannung des Transistors 15 wird auf eine der voranstehend erwähnten vier Schwellwerte, d.h. Vth4 eingestellt. Eine Energieversorgungsspannung Vc wird konstant an das Gate des Transistors 15 angelegt und der Transistor 15 ist äquivalent zu dem gewählten Speicherzellentransistor 6 mit der Schwellenspannung Vth4. Der MOS Transistor 16 des Anreicherungstyps weist die gleichen Dimensionen wie der Spaltenwähl-MOS Transistor 2 auf und der Transistor 16 wird normalerweise in den Ein-Zustand eingestellt, wobei eine Spannung VC an sein Gate angelegt wird. Der MOS Transistor 17 des Verarmungstyps weist die gleichen Dimensionen wie der MOS Last-Transistor 7 auf. Die Potentialerzeugungsschaltung 12 erzeugt ein Potential V&sub1; gleich zu dem Potential des Knotens P zu der Zeit, zu der die Spaltenleitung 3 durch den Speicherzellentransistor 6 mit der Schwellenspannung Vth4 entladen worden ist.
Wie die Potentialerzeugungsschaltung 12 erzeugen Potentialerzeugungsschaltungen 13 und 14 Potentiale V&sub2; bzw. V&sub3;. Die Potentiale V&sub2; und V&sub3; sind gleich zu dem Potential der Spaltenleitung 3 zu der Zeit, zu der die Spaltenleitung durch den Speicherzellentransistor 6 mit der Schwellenspannung Vth3 bzw. Vth2 entladen worden ist. In der Potentialerzeugungsschaltung 13 ist der MOS Transistor 15 durch einen MOS Transistor 18 des Anreicherungstyps, der auf die Schwellenspannung Vth3 eingestellt ist, ersetzt. In der Potentialerzeugungsschaltung 14 ist ein MOS Transistor 19 des Anreicherungstyps, der auf die Schwellenspannung Vth2 eingestellt ist, eingesetzt. Die erzeugten Spannungen V&sub1; bis V&sub3; weisen die Beziehung V&sub1; < V&sub2; < V&sub3; auf.
Jede der Spannungsvergleichsschaltungen 20, 21 und 22 umfasst zwei MOS Transistoren 23 und 24 des Anreicherungstyps und MOS Transistoren 25 und 26 des Verarmungstyps. Die Spannungsvergleichsschaltung 20 vergleicht das Potential Vp an dem Knoten P, das an den Anschluss 11 angelegt wird, mit dem Ausgangspotential V&sub1; der Potentialerzeugungsschaltung 12. Wenn das Potential Vp gleich oder kleiner als V&sub1; ist, dann gibt die Potentialvergleichsschaltung 20 ein "1"-Pegel Signal a aus und wenn das Potential Vp höher als V&sub1; ist, gibt sie ein "0"-Pegel Signal a aus. Die Spannungsvergleichsschaltung 21 vergleicht das Potential Vp an dem Knoten P mit dem Ausgangspotential V&sub2; der Potentialerzeugungsschaltung 13. Wenn das Potential Vp gleich oder kleiner als V&sub2; ist, gibt die Potentialvergleichsschaltung 21 ein "1"-Pegelsignal b aus und wenn das Potential Vp höher als V&sub2; ist, dann gibt sie ein "0"-Pegel Signal b aus. Die Spannungsvergleichsschaltung 22 vergleicht das Potential Vp an dem Knoten P mit dem Ausgangspotential V&sub3; der Potentialerzeugungsschaltung 14. Wenn das Potential Vp gleich oder kleiner als V&sub3; ist, dann gibt die Potentialvergleichsschaltung 33 ein "1"-Pegel Signal c aus und wenn das Potential Vp höher als V&sub3; ist, dann gibt sie ein "0"-Pegel Signal c aus.
Die Bezugszeichen 27, 28 und 29 bezeichnen NOR Logikschaltungen und ein Bezugszeichen 30 bezeichnet eine Inverterschaltung 30. Das Ausgangssignal c der Spannungsvergleichsschaltung 22 und das Zeilenadressensignal A&sub0; des niedrigsten Bits werden an die NOR Logikschaltung 27 geliefert. Das Ausgangssignal b der Spannungsvergleichsschaltung 21 wird an die NOR Logikschaltung 28 über die Inverterschaltung 30 geführt und das Zeilenadressensignal /A&sub0; wird ebenfalls an die NOR Logikschaltung 28 geführt. Ausgangssignale von den NOR Logikschaltungen 27 und 28 sowie das Ausgangssignal a der Spannungsvergleichsschaltung 20 werden an die NOR Logikschaltung 29 geführt.
Eine Ausgangspufferschaltung (BC) 31 erfasst das Ausgangssignal von der NOR Logikschaltung 29 und gibt einen "1"-Pegel Datenwert oder einen "0"-Pegel Datenwert aus. Ein Chipwählsignal CS steuert eine Ausgabe von Daten von der Ausgangspufferschaltung 31.
Sämtliche Transistoren sind N-Kanal Transistoren wie diejenigen, die in Fig. 16 gezeigt sind.
Der Betrieb der Schaltung mit dem obigen Aufbau wird nun beschrieben. Wenn Zeilenadressensignale dem Zeilendecoder 4 eingegeben werden, dann wählt der Zeilendecoder 4 eine der Zeilenleitungen 5 und setzt diese auf einen "1" Pegel. Wenn Spaltenadressensignale dem Spaltendecoder 1 eingegeben werden, dann wählt der Spaltendecoder 1 einen der Spaltenwähltransistoren 2 und aktiviert diesen. Der Speicherzellentransistor 6, der an der Überschneidung der gewählten Spaltenleitung 3 und der Zeilenleitung 5 angeordnet ist, wird angesteuert, und diese Spaltenleitung 3 wird durch den Speicherzellentransistor 6 geladen oder entladen. Wenn die Schwellenspannung des Transistors 6 Vth4 ist, dann ist das Potential der Spaltenleitung 3 V&sub1; zu der Zeit, zu der die Spaltenleitung 3 entladen worden ist. Das Potential V&sub1; der Spaltenleitung 3 wird mit Spannungen V&sub1;, V&sub2; und V&sub3; in den Spannungsvergleichsschaltungen 20, 21 und 22 verglichen. Infolgedessen werden sämtliche Signale a, b und c auf einen "1" Pegel eingestellt. Da zu dieser Zeit das "1" Pegelsignal a der NOR Logikschaltung 29 eingegeben wird, ist der Ausgang der NOR Logikschaltung 29 ein "0" Pegel, und zwar unabhängig von den Ausgangssignalen der NOR Logikschaltungen 27 und 28. Wenn die Ausgangspufferschaltung 31 von dem Chipwählsignal CS aktiviert wird, dann wird das "0" Pegel Signal als ein Datenwert, der in dem gewählten Speicherzellentransistor 6 gespeichert ist, von der Ausgangspufferschaltung 31 ausgegeben. Mit anderen Worten, unabhängig davon, ob das Adressensignal A&sub0; auf einem "0" Pegel oder einem "1" Pegel ist, ist das Ausgangssignal der NOR Logikschaltung 29 auf einem "0" Pegel und ein "0" Pegelsignal wird von der Ausgangspufferschaltung 31 ausgegeben.
Somit werden Daten D0 und D1 (D0 = D1 = "0") von zwei Bits, wie in Fig. 17 gezeigt, von einer Speicherzelle ausgegeben.
Wenn die Schwellenspannung des Speicherzellentransistors 5, der sich an der Überschneidung der gewählten Spaltenleitung 3 und der Zeilenleitung 5 befindet, Vth3 ist, dann ist das Potential der Spaltenleitung 3 V&sub2; zu der Zeit, zu der die Spaltenleitung 3 von dem Speicherzellentransistor 6 entladen worden ist. In diesem Fall ist nur das Ausgangssignal a der Spannungsvergleichsschaltung 20 auf einem "0" Pegel und die Ausgangssignale b und c der anderen zwei Spannungsvergleichsschaltungen 21 und 22 sind auf einem "1" Hegel. Wenn das Zeilenadressensignal A&sub0; = "1" ist und das Zeilenadressensignal /A&sub0; = "0" ist, dann ist das Ausgangssignal der NOR Logikschaltung 28 ein "1" Pegel, da das Ausgangssignal der Inverterschaltung 30 ein "0" Pegel ist. Das Ausgangssignal der NOR Logikschaltung 29 ist ein "0" Pegel. Demzufolge wird das "0" Pegelsignal von der Ausgangspufferschaltung 31 ausgegeben.
Wenn andererseits das Zeilenadressensignal A&sub0; = "0" ist und das Zeilenadressensignal /A&sub0; = "1" ist, dann sind die Ausgangssignale beider NOR Logikschaltungen 27 und 28 ein "0" Pegel. Da das Signal a ebenfalls ein "0" Pegel ist, ist das Ausgangssignal der NOR Logikschaltung 29 ein "1" Pegel. Demzufolge wird das "1" Pegel Signal als eine Ausgangspufferschaltung 31 ausgegeben.
In diesem Fall werden Daten D0 und D1 (D0 = "0", D1 = "1") mit zwei Bits, wie in Fig. 17 gezeigt, von einer Speicherzelle in Übereinstimmung mit dem "1" Pegel und dem "0" Pegel des Adressensignals A&sub0; ausgegeben.
Wenn die Schwellenspannungen der Speicherzellentransistoren Vth2 und Vth1 sind, dann sind die Potentiale der Spaltenleitung 3 V&sub3; bzw. V&sub4; zu der Zeit, zu der die Ladung oder Entladung der Spaltenleitung abgeschlossen worden ist. Wenn das Potential der Spaltenleitung V&sub3; erreicht, dann sind die Ausgangssignale a und b beider Spannungsvergleichsschaltungen 20 und 21 ein "0" Pegel und das Ausgangssignal c der Spannungsvergleichsschaltung 22 ist ein "1" Pegel. In diesem Fall ist das Ausgangssignal der NOR Logikschaltung 29 ein "1" Pegel unabhängig davon, ob das Zeilenadressensignal A&sub0; = "1" und das Zeilenadressensignal A&sub0; = "0" ist oder das Zeilenadressensignal A&sub0; = "0" und das Zeilenadressensignal /A&sub0; = "1" ist, weil sämtliche Eingangssignale dieser NOR Logikschaltung 29 auf einem "0" Pegel sind. Somit werden Daten D0 und D1 (D0 = D1 = "1") mit zwei Bits, wie in Fig. 17 gezeigt, von einer Speicherzelle ausgegeben.
Wenn andererseits das Potential der Spaltenleitung 3 V&sub4; erreicht, dann werden Daten D0 und D1 (D0 = "1", D1 = "0") mit zwei Bits, wie in Fig. 17 gezeigt, von einer Speicherzelle ausgegeben. Insbesondere dann, wenn sämtliche Signale a, b und c ein "0" Pegel sind und wenn das Adressensignal A&sub0; = "1" ist und das Adressensignal /A&sub0; = "0" ist, ist der Ausgang der NOR Logikschaltung 27 ein "0" Pegel und der Ausgang der Inverterschaltung 30 ist ein "1" Pegel. Demzufolge ist der Ausgang der NOR Logikschaltung 28 ein "0" Pegel. Somit sind sämtliche Eingangssignale zu der NOR Logikschaltung 29 ein "0" Pegel und der Ausgang der NOR Logikschaltung 29 ist ein "1" Pegel.
Wenn ferner das Adressensignal A&sub0; = "0" und das Adressensignal /A&sub0; = "1" ist, werden sämtliche Eingänge zu der NOR Logikschaltung 27 ein "0" Pegel. Somit ist der Ausgang der NOR Logikschaltung 27 ein "1" Pegel. Da einer der Eingänge zu der NOR Logikschaltung 29 ein "1" Pegel ist, ist der Ausgang von der NOR Logikschaltung 29 ein "0" Pegel. Wenn demzufolge das Adressensignal A&sub0; = "1" ist dann wird das "1" Pegel Signal als der gespeicherte Datenwert der gewählten Speicherzelle von der Ausgangspufferschaltung 31 ausgegeben. Wenn das Adressensignal A&sub0; = "0" ist, wird das "0" Pegel Signal als der Datenwert von der Ausgangspufferschaltung 31 ausgegeben. Wenn, mit anderen Worten, das Spaltenleitungspotential V&sub4; ist, dann werden Daten D0 und D1 (D0 = "1", D1 = "0") mit zwei Bits, wie in Fig. 17 gezeigt, von einer Speicherzelle ausgegeben.
Mit der obigen Schaltung werden Daten mit zwei Bit von zwei Adressen in einer Speicherzelle gespeichert. Somit können doppelte Daten in der Speicherzelle ohne Erhöhung der Chipgröße gespeichert werden. Mit anderen Worten, die Chipgröße kann beträchtlich mit der gleichen Speicherkapazität verringert werden.
Bei der obigen Schaltung wird das Potential der Spaltenleitung 3 zur Zeit des Abschlusses eines Ladevorgangs oder Entladevorgangs durch Voreinstellen der Schwellenspannung des Speicherzellentransistors 6 auf eine von vier Schwellenspannungen bestimmt. Das Potential der Spaltenleitung 3 zur Zeit eines Abschlusses eines Ladevorgangs oder Entladevorgangs kann durch Bereitstellen von vier Arten von Kanalbreiten W1, W2, W3, W4 des Transistors 6, wie in Fig. 19 gezeigt, oder durch Bereitstellen von vier Arten von Kanallängen L, L2, L3, L4, wie in Fig. 20 gezeigt, anstelle der vier Arten von Schwellenspannungen Vth1, Vth2, Vth3 und Vth4 bestimmt werden. Wenn die Potentiale der Spaltenleitungen 3 durch die Kanalbreiten der Transistoren 6 bestimmt werden, wenn die Kanalbreitenbeziehung von W4 < W3 < W2 < W1 aufweisen, dann weisen die Potentiale der Spaltenleitungen 3 zur Zeit eines Abschlusses eines Ladevorgangs oder Entladevorgangs, d.h. die Potentiale Vp an dem Knoten P, die Beziehung von Vp1 < Vp2 < Vp3 < Vp4 auf. Die Potentiale Vp1 bis Vp4 sind gleich zu den Potentialen der Spaltenleitungen, die von den Transistoren mit Kanalbreiten W1 bis W4 jeweils geladen oder entladen sind. Wenn die Potentiale der Spaltenleitungen 3 durch die Kanallängen der Transistoren 6 bestimmt werden, wenn die Kanallängen die Beziehung von L1 < L2 < L3 < L4 aufweisen, dann weisen die Potentiale Vp zur Zeit eines Abschlusses eines Ladevorgangs oder Entladevorgangs die Beziehung Vp1 < Vp2 < Vp3 < Vp4 auf. Die Potentiale Vp1 bis Vp4 sind gleich zu den Potentialen der Spaltenleitungen, die von den Transistoren von Kanallängen L1 bis L4 jeweils geladen oder entladen werden. Wenn die Potential der Spaltenleitungen 3 durch die Kanalbreiten oder Kanallängen der Transistoren 6 eingestellt werden sollen, dann müssen die Kanalbreiten der Transistoren 15, 18 und 19 der Potentialerzeugungsschaltungen 12, 13 und 14 auf W1, W2 bzw. W3 eingestellt werden oder die Kanallängen davon müssen auf L1, L2 bzw. L3 eingestellt werden. In jedem Fall kann die Speichergröße verringert werden. Für den Fall einer Einstellung der Potentiale der Spaltenleitungen 3 zur Zeit eines Abschlusses eines Ladevorgangs und eines Entladevorgangs auf vier Pegel durch die Schwellenspannungen der Transistoren 6 kann die Speicherzellengröße auf ein Minimum verringert werden. Andererseits müssen zur Zeit einer Einstellung von vier Schwellenspannungen, d.h. zur Zeit eines Schreibvorgangs von Daten, wenigstens drei Herstellungsschritte zusätzlich bereitgestellt werden. Wenn jedoch der Datenwert der Speicherzelle durch Bereitstellen von vier Kanalbreiten oder vier Kanallängen der Transistoren 6 bestimmt wird, kann die Erhöhung der Anzahl von Herstellungsschritten verhindert werden.
Für den Fall einer Speicherung von Daten durch Verändern der Kanalbreite des Transistors nimmt die Anzahl von Herstellungsschritten nicht zu. Da jedoch der Schritt zum Einstellen der Kanalbreite bei der frühen Stufe der Herstellung ausgeführt wird, wird eine lange Zeitperiode der Herstellung von dem Empfang eines Auftrags eines Kunden bis zu der Lieferung eines fertiggestellten Produkts benötigt. Für den Fall einer Veränderung der Kanallänge wird ein Datenwert zur Zeit einer Bildung von Gatterelektroden gespeichert. Somit ist die Herstellungszeit kleiner als für den Fall einer Veränderung der Kanalbreite, aber ist größer als für den Fall der Speicherung eines Datenwerts durch Verändern der Schwellenspannung.
Insbesondere für den Fall einer Speicherung eines Datenwerts durch Verändern der Schwellenspannung werden Verunreinigungen zum Bestimmen der Schwellenspannung der Speicherzelle durch eine Ionenimplantation in den Kanalbereich durch die Gatterelektrode eingeführt, nachdem die Gateelektrode der Speicherzelle gebildet ist. Demzufolge wird die Zeit für die Herstellung kleiner als für den Fall einer Veränderung der Kanalbreite oder Kanallänge gemacht. Da jedoch Daten durch Verändern der Schwellenspannung gespeichert werden, müssen eine Vielzahl von Masken verwendet werden. Zusätzlich muss eine Ionenimplantation mit verschiedenen Dosierungen mit verschiedenen Masken gemäß der zu speichernden Daten ausgeführt werden und somit nimmt die Anzahl von Herstellungsschritten zu. Ein Verfahren zum Programmieren von Daten mit mehreren Bits in eine Speicherzelle durch eine Ionenimplantation ist aus der EP-A-0 448 141 bekannt.
Die Aufgabe der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Programmieren von Daten mit mehreren Bits in eine Halbleiterspeichereinrichtung, wobei eine Erhöhung der Herstellungsschritte verhindert werden kann, eine Zeitperiode für eine Lieferung verkleinert werden kann, Daten mit mehreren Bits in einer Speicherzelle gespeichert werden können, und gespeicherte Daten mit mehreren Bits exakt ausgelesen werden können.
Diese Aufgabe wird durch die vorliegende Erfindung wie in irgendeinem der beigefügten Ansprüche 1 bis 3 definiert, gelöst.
Insbesondere wird in der vorliegenden Erfindung ein Datenwert mit mehreren Bits in einer Speicherzelle durch Verändern eines Verunreinigungseinführungsgebiets eines Kanalbereichs, in dem Verunreinigungen durch eine Gateelektrode eingeführt werden, gemäß der zu speichernden Daten gespeichert. Der Verunreinigungseinführungsbereich ist zum Beispiel ein Bereich, der sich von einem Drainbereich zu einem Sourcebereich mit einer vorgegebenen Breite in der Kanalbreitenrichtung erstreckt, oder ein Bereich, der sich über die gesamte Kanalbreite und mit einer vorgegebenen Länge in der Kanallängenrichtung erstreckt. Das Verunreinigungseinführungsgebiet wird auf einen von vier Zuständen eingestellt, wodurch Binärdaten mit zwei Bit gespeichert werden.
Diese Erfindung lässt sich vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstehen. In den Zeichnungen zeigen:
Fig. 1A und 1B eine Speicherzelle zum Erläutern einer ersten Ausführungsform der vorliegenden Erfindung, wobei Fig. 1A eine Aufsicht ist und Fig. 1B eine Querschnittsansicht entlang einer Linie 1B-1B in Fig. 1A ist;
Fig. 2A und 2B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 1A und 1B gezeigt ist, wobei Fig. 2A eine Aufsicht ist und Fig. 2B eine Querschnittsansicht entlang einer Linie 2B-2B in Fig. 2A ist;
Fig. 3A und 3B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 1A und 1B gezeigt ist, wobei Fig. 3A eine Aufsicht ist und Fig. 3B eine Querschnittsansicht entlang einer Linie 3B-3B in Fig. 3A ist;
Fig. 4A und 4B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 1A und 1B gezeigt ist, wobei Fig. 4A eine Aufsicht ist und Fig. 4B eine Querschnittsansicht entlang der Linie 4B- 4B in Fig. 4A ist;
Fig. 5A und 5B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 1A und 1B gezeigt ist, wobei Fig. 5A eine Aufsicht ist und Fig. 5B eine Querschnittsansicht entlang der Linie 5B- 5B in Fig. 5A ist;
Fig. 6A und 6B eine Speicherzelle zum Erläutern einer zweiten Ausführungsform der vorliegenden Erfindung, wobei Fig. 6A eine Aufsicht ist und Fig. 6B eine Querschnittsansicht entlang der Linie 6B-6B in Fig. 6A ist;
Fig. 7A und 7B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 6A und 6B gezeigt ist, wobei Fig. 7A eine Aufsicht ist und Fig. 7B eine Querschnittsansicht entlang einer Linie 7B-7B in Fig. 7A ist;
Fig. 8A und 8B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 6A und 6B gezeigt ist, wobei Fig. 8A eine Aufsicht ist und Fig. 8B eine Querschnittsansicht entlang der Linie 8B- 8B in Fig. 8A ist;
Fig. 9A und 9B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 6A und 6B gezeigt ist, wobei Fig. 9A eine Aufsicht ist und Fig. 9B eine Querschnittsansicht entlang der Linie 9B- 9B in Fig. 9A ist;
Fig. 10A und 10B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 6A und 6B gezeigt ist, wobei Fig. 10A eine Aufsicht ist und Fig. 10B eine Querschnittsansicht entlang einer Linie 10B-10B in Fig. 10A ist;
Fig. 11A und 11B eine Speicherzelle zum Erläutern einer dritten Ausführungsform der vorliegenden Erfindung, wobei Fig. 11A eine Aufsicht ist und Fig. 11B eine Querschnittsansicht entlang der Linie 11B-11B in Fig. 11A ist;
Fig. 12A und 12B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 11A und 11B gezeigt ist, wobei Fig. 12A eine Aufsicht ist und Fig. 12B eine Querschnittsansicht entlang der Linie 12B-12B in Fig. 12A ist;
Fig. 13A und 13B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 11A und 11B gezeigt ist, wobei Fig. 13A eine Aufsicht ist und Fig. 13B eine Querschnittsansicht entlang der Linie 13B-13B in Fig. 13A ist;
Fig. 14A und 14B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 11A und 11B gezeigt ist, wobei Fig. 14A eine Aufsicht ist und Fig. 14B eine Querschnittsansicht entlang der Linie 14B-14B in Fig. 14A ist; und
Fig. 15A und 15B einen Schritt zum Schreiben von Daten in die Speicherzelle, die in den Fig. 11A und 11B gezeigt ist, wobei Fig. 15A eine Aufsicht ist und Fig. 15B eine Querschnittsansicht entlang der Linie 15B-15B in Fig. 15A ist;
Fig. 16 einen Teil einer Datenausleseschaltung, die auf eine herkömmliche Speicherzelle angewendet ist;
Fig. 17 einen Zusammenhang zwischen Daten, die in der herkömmlichen Speicherzelle gespeichert sind, und Schwellenspannungen;
Fig. 18 einen anderen Teil der Datenausleseschaltung wie in Fig. 16 gezeigt;
Fig. 19 eine Aufsicht, die ein Beispiel der herkömmlichen Speicherzelle zeigt; und
Fig. 20 eine Aufsicht, die ein anderes Beispiel der herkömmlichen Speicherzelle zeigt.
Bevorzugte Ausführungsform der vorliegenden Erfindung werden nun unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Fig. 1A und 1B zeigen eine Speicherzelle zum Erläutern einer ersten Ausführungsform der vorliegenden Erfindung und illustrieren ein Verfahren zum Schreiben von Daten in die Speicherzelle. In Fig. 1A bezeichnet ein Symbol G ein Gatter, eine Source und D eine Drain. Fig. 1B zeigt den Zustand der Speicherzelle vor der Dateneinschreibung. Feldisolationsfilme 52 und 53 sind in einem Oberflächenbereich eines Substrats 51 gebildet. Ein Gatterisolationsfilm 54 ist zwischen den Feldisolationsfilmen 52 und 53 gebildet. Das Gatter G ist auf den Feldisolationsfilmen 52 und 53 und dem Gatterisolationsfilm 54 gebildet. Verunreinigungen 55 werden in das Substrat 51 unter die Feldisolationsfilme 52 und 53 eingeführt. Verunreinigungen 56 werden in einen Kanalbereich CH innerhalb des Substrats 51 eingeführt, um eine vorgegebene Schwellenspannung einzustellen.
Wenn zum Beispiel die Speicherzelle durch einen N- Kanaltransistor gebildet ist, kann die Schwellenspannung der Speicherzelle bestimmt werden, indem eine Ionenimplantation verwendet wird, die in einem Kanalbereich eines N- Kanalperipherie-Anreicherungstransistors ausgeführt wird, um die Schwellenspannung dieses Peripherietransistors einzustellen. Nachdem die Gatterelektrode der Speicherzelle gebildet ist, werden in der vorliegenden Erfindung Verunreinigungen durch die Ionenimplantation in den Kanalbereich der Speicherzelle durch die Gatterelektrode davon eingeführt. Die wesentliche Kanalbreite wird durch die Einführung der Verunreinigungen verändert. Somit wird nur ein Herstellungsschritt zum Einführen von Verunreinigungen hinzugefügt und das Lieferungsdatum kann früher gemacht werden.
In der vorliegenden Erfindung werden Daten mit zwei Bits durch vier Zustände gespeichert, die in den Fig. 2A bis 5B gezeigt sind. Insbesondere werden Glasmasken mit unterschiedlichen Öffnungsgebieten verwendet, um den Ort und den Betrag der in den Kanalbereich der Speicherzelle Einzuführenden Verunreinigungen zu steuern.
In Fig. 2A bezeichnet ein Bezugszeichen 61 eine Maske. In der Maske 61 ist eine Schutzschicht 62 auf eine Schicht aufgezogen. Eine Öffnung 63 ist in einem Gebiet, an dem die Schutzschicht durch eine Glasmaske (nicht gezeigt)- beigelegt und entfernt ist. Die Öffnung 63 weist eine Fläche auf, die dem gesamten Kanalbereich CH entspricht. Unter Verwendung der Maske 61 werden Verunreinigungen in dem Kanalbereich CH eingeführt. Fig. 2B ist eine Querschnittsansicht entlang der Linie 2B-2B in Fig. 2A und zeigt den Zustand, bei dem Verunreinigungen 64 in den gesamten Kanalbereich CH eingeführt werden. Die Menge der eingeführten Verunreinigungen wird in geeigneter Weise gesteuert, um die Schwellenspannung der Speicherzelle so einzustellen, dass die Speicherzelle nicht eingeschaltet werden kann, wenn sie gewählt wird. Es kann erwogen werden, dass diese Speicherzelle eine Kanalbreite von Null aufweist, d.h. diese Speicherzelle weist keinen Kanal auf.
In Fig. 3A ist ein Teil des Kanalbereichs CH mit der Schutzschicht 62 beschichtet, so dass die Verunreinigungen nicht in den Teil des Kanalbereichs CH eingeführt werden können. In Fig. 4A ist auch ein Teil des Kanalbereichs CH mit der Schutzschicht 62 abgedeckt, so dass die Verunreinigungen nicht in den Teil des Kanalbereichs CH eingeführt werden können. Bei dem Aufbau der Fig. 4A ist jedoch die Breite des Kanalbereichs, die mit der Schutzschicht 62 abgedeckt ist, größer als in dem Aufbau, der in Fig. 3A gezeigt ist. Somit ist die wesentliche Kanalbreite in Fig. 4A größer als diejenige in Fig. 3A. Ein größerer Strom fließt durch die Speicherzelle, die in den Fig. 4A und 4B gezeigt ist, wenn sie gewählt wird, als durch die Speicherzelle, die in den Fig. 3A und 3B gezeigt ist.
In Fig. 5A ist die gesamte Oberfläche der Speicherzelle mit der Schutzschicht 62 abgedeckt, so dass die Verunreinigungen 64 nicht in den Kanalbereich CH der Speicherzelle eingeführt werden können. Somit bleibt die Schwellenspannung der Speicherzelle der Fig. 5A und 5B auf dem anfänglich eingestellten Wert und deshalb kann der größte Strom durch die Speicherzelle fließen, wenn sie gewählt wird. In dieser Ausführungsform weisen die wesentlichen Kanalbreiten die Beziehung von Fig. 2a < Fig. 3A < Fig. 4A < Fig. 5A auf.
Wie vorangehend im Zusammenhang mit dem Stand der Technik beschrieben worden ist, sollte es ausreichen, wenn elektrische Ströme mit vier verschiedenen Pegeln durch die gewählten Speicherzellen dieses Typs fließen. Demzufolge kann die Speicherzelle mit dem gesamten Kanalbereich mit den Verunreinigungen 64 dotiert, wie in Fig. 2A gezeigt, eingeschaltet bleiben, wenn sie gewählt wird. Wenn jedoch diese Speicherzelle so ausgelegt ist, dass sie ausgeschaltet wird, wenn sie gewählt wird, dann können die Unterschiede in dem Stromwert zwischen den anderen Speicherzellen erhöht werden. Somit können Spielräume in dem Stromwert in vorteilhafter Weise zur Zeit der Datenauslesung erhöht werden.
In der obigen Ausführungsform ist die Schwellenspannung der Speicherzelle kleiner in der frühen Herstellungsstufe. Nachdem die Gatterelektrode gebildet ist, wird die Schwellenspannung durch eine Ionenimplantation zur Zeit der Dateneinschreibung erhöht. Es ist jedoch möglich, die Schwellenspannung der Speicherzelle auf einen maximalen Wert in der frühen Stufe der Herstellung einzustellen. In diesem Fall wird der Schwellwert durch Einführen von Verunreinigungen, nachdem die Gateelektrode gebildet ist, verkleinert. Um die Schwellenspannung der Speicherzelle durch eine Ionenimplantation zu erhöhen, kann zum Beispiel Bor äls Verunreinigungen eingeführt werden. Um den Schwellwert der Speicherzelle zu verkleinern, können zum Beispiel Phosphor oder Arsen eingeführt werden.
Gemäß der obigen Ausführungsform werden Daten eingeschrieben, nachdem die Gatterelektrode gebildet ist. Somit kann die Speicherzelle bis zu der Stufe unmittelbar vor der Dateneinschreibung halbwegs fertiggestellt werden. Demzufolge kann die Zeitperiode von dem Empfang eines Auftrags eines Kunden bis zur Lieferung des fertiggestellten Produkts erhöht werden. Ferner werden Daten in die Speicherzelle nur durch Einführen von Verunreinigungen in den Kanalbereich mit der Verwendung einer einzelnen Glasmaske mit der Öffnung 63 einer verschiedenen Fläche geschrieben werden. Somit ist diese Ausführungsform dahingehend vorteilhaft, dass nur ein Herstellungsschritt hinzugefügt ist.
Fig. 6A und Fig. 6B zeigen eine Speicherzelle zum Erläutern einer zweiten Ausführungsform der Erfindung. Die strukturellen Elemente, die gemeinsam mit denjenigen in den Speicherzellen, die in den Fig. 1A bis 5B gezeigt sind, werden mit den gleichen Bezugszeichen bezeichnet. In der ersten Ausführungsform wird die wesentliche Kanalbreite des Transistors, der die Speicherzelle bildet, verändert. Im Gegensatz dazu wird in der zweiten Ausführungsform die Schwellenspannung verändert, um die wesentliche Kanallänge zu ändern.
In der zweiten Ausführungsform werden Daten mit zwei Bits in vier Zuständen gespeichert, die in den Fig. 6A bis 9B gezeigt sind. In Fig. 6A ist die Maske 61 mit einer Öffnung 63 mit einer Fläche, die dem gesamten Kanalbereich CH entspricht, versehen. Unter Verwendung der Maske 61 werden Verunreinigungen in den gesamten Kanalbereich CH durch das Gatter G eingeführt. Fig. 6B ist eine Querschnittsansicht Entlang der Linie 6B-6B in Fig. 6A. Verunreinigungen 64 werden in den gesamten Kanalbereich CH eingeführt. Für den Fall dieser Ausführungsform muss die Menge von Verunreinigungen so bestimmt werden, dass eine Schwellenspannung eingestellt wird, bei der die Speicherzelle dann, wenn sie gewählt ist, eingeschaltet wird.
In Fig. 7A ist ein Source-(S)-seitiger Abschnitt des Kanalbereichs mit der Schutzschicht 62 abgedeckt, wodurch verhindert wird, dass Verunreinigungen in den Source-(S)- seitigen Abschnitt des Kanalbereichs eingeführt werden. Wenn die Menge der Verunreinigungen 64 so bestimmt wird, dass die in Fig. 6A gezeigte Speicherzelle, wenn sie gewählt wird, nicht eingeschaltet wird, wird die Speicherzelle in dem Fall, der in den Fig. 7A und 7B gezeigt ist, ebenfalls nicht eingeschaltet. Demzufolge können Daten exakt ausgelesen werden.
In Fig. 8A ist ein Drain-(D)-seitiger Abschnitt des Kanalbereichs CH mit der Schutzschicht abgedeckt, wodurch verhindert wird, dass Verunreinigungen in den Drain-seitigen Abschnitt des Kanalbereichs eingeführt werden. Für den Fall der Fig. 7A ist der Source-seitige Abschnitt mit der Schutzschicht abgedeckt, um Verunreinigungen in den Drainseitigen Abschnitt einzuführen. Somit ist die Schwellenspannung für den Fall der Fig. 7A höher als diejenige in dem Fall der Fig. 8A, und zwar aufgrund eines Unterschieds in dem Körpereffekt des MOS Transistors. Demzufolge ist die wesentliche Kanallänge größer in Fig. 7A als in Fig. 8A. Deshalb fließt ein größerer Strom in der Speicherzelle, die in Fig. 8A gezeigt ist, als in der Speicherzelle, die in Fig. 7A gezeigt ist, wenn diese Zellen gewählt werden. Natürlich kann wie in der ersten Ausführungsform der Bereich mit der in Fig. 7A gezeigten Schutzschicht abgedeckt ist, in Richtung auf die Drain in Fig. 8A erweitert werden, wodurch die wesentliche Kanallänge geändert wird.
In Fig. 9A ist die gesamte Oberfläche der Speicherzelle mit der Schutzschicht 62 abgedeckt, wodurch verhindert wird, dass Verunreinigungen 64 in den Kanalbereich CH der Speicherzelle MC eingeführt werden. Somit bleibt die Schwellenspannung der Speicherzelle, die in den Fig. 9A und 9B gezeigt ist, auf einem anfänglich eingestellten Wert und der größte Strom kann durch die Speicherzelle fließen, die gewählt wird. Insbesondere weisen die Schwellenspannungen in dieser Ausführungsform die Beziehung Fig. 6A > Fig. 7A > Fig. 8A > Fig. 9A auf. Somit weisen die wesentlichen Kanallängen die Beziehung Fig. 6A > Fig. 7A > Fig. 8A > Fig. 9A auf.
Es ist wünschenswert, dass die Speicherzelle mit dem gesamten Kanalbereich CH mit den Verunreinigungen 64 dotiert, wie in Fig. 6B, ausgeschaltet wird, wenn sie gewählt wird. In diesem Fall kann die Differenz im Wert eines Stroms, der durch die anderen drei Arten von Speicherzellen fließt, erhöht werden und ein Datenauslesespielraum kann in vorteilhafter Weise erhöht werden. Demzufolge kann nur die Speicherzelle mit dem gesamten Kanalbereich dotiert mit Verunreinigungen so ausgelegt werden, dass sie ausgeschaltet wird, wenn sie gewählt wird, indem eine andere Glasmaske, wie in Fig. 10A und Fig. 10B gezeigt, zum Einführen der Verunreinigungen vorbereitet und verwendet wird.
In jedem Fall ist die Schwellenspannung der Speicherzelle in dar frühen Stufe in der Herstellung niedrig. Nachdem die Gatterelektrode gebildet ist, wird die Schwellenspannung durch eine Ionenimplantation zur Zeit einer Dateneinschreibung erhöht. Es ist jedoch möglich, die Schwellenspannung der Speicherzelle auf einen maximalen Wert in der frühen Stufe der Herstellung einzustellen. In diesem Fall wird der Schwellwert durch Einführen von Verunreinigungen, nachdem die Elektrode gebildet ist, verkleinert.
Gemäß der zweiten Ausführungsform können vier Schwellenspannungen unterschieden werden. Somit ist es möglich, zu erfassen, welche der vier Arten von Speicherzellen gewählt ist, indem eine Sourcespannung jeder Speicherzelle mit einer Drain, die mit einer Energieversorgung verbunden ist, gemessen wird. Da die Schwellenspannungen der Speicherzellen die Beziehung Fig. 6A > Fig. 7A > Fig. 8A > Fig. 9A aufweisen, weisen die Sourcespannung der Speicherzellen den Zusammenhang Fig. 6a < Fig. 7a < Fig. 8a < Fig. 9a auf.
Fig. 11A bis 15B zeigen eine Speicherzelle zum Erläutern einer dritten Ausführungsform der Erfindung. Die strukturellen Elemente, die mit denjenigen in den vorangehenden Speicherzellen gemeinsam sind, sind mit gleichen Bezugszeichen bezeichnet. Die Speicherzelle, die in der dritten Ausführungsform verwendet wird, umfasst zwei Transistoren, und die Schwellenspannungen der zwei Transistoren jeder Speicherzelle werden gemäß der Daten eingestellt.
In Fig. 11B umfasst ein Gatterisolationsfilm 54 einen ersten Bereich 54a und einen zweiten Bereich 54b in der Richtung der Kanalbreite. Die Dicke des ersten Bereichs 54a ist kleiner als diejenige des zweiten Bereichs 54b. Ein Gatter G ist auf dem Gatterisolationsfilm 54 gebildet. Demzufolge umfasst die Speicherzelle MC einen ersten Transistor T1 und einen zweiten Transistor T2 mit Gatterisolationsfilmen mit unterschiedlicher Dicke gemäß des ersten Bereichs 54a bzw. des zweiten Bereichs 54b.
In Fig. 12A wird die Maske 61 mit einer Öffnung 63, die eine Fläche aufweist, die dem gesamten Kanalbereich CH entspricht, verwendet, um Verunreinigungen in den gesamten Kanalbereich CH durch das Gatter G einzuführen. Fig. 12B ist eine Querschnittsansicht entlang der Linie 12B-12B in Fig. 12A. Verunreinigungen werden in den gesamten Kanalbereich CH eingeführt. Die Menge der Verunreinigungen wird so bestimmt, dass sowohl der erste Transistor T1 als auch der zweite Transistor T2 ausgeschaltet werden, wenn diese Speicherzelle gewählt wird.
In den Fig. 13A und 13B ist der Kanalbereich CH des zweiten Transistors T2 mit der Schutzschicht 62 abgedeckt, wodurch verhindert wird, dass Verunreinigungen 64 in den Kanalbereich CH des zweiten Transistors T2 eingeführt werden. Die Schwellenspannung des ersten Transistors T1, der mit den Verunreinigungen 64 dotiert ist, ist höher als diejenige des zweiten Transistors T2. Wenn die Speicherzelle MC gewählt ist, dann wird der erste Transistor T1 ausgeschaltet und der zweite Transistor T2 wird eingeschaltet.
In Fig. 14A ist der Kanalbereich CH des ersten Transistors T1 mit der Schutzschicht 62 abgedeckt, wodurch verhindert wird, dass Verunreinigungen 64 in den Kanalbereich des ersten Transistors T1 eingeführt werden. Somit ist die Schwellenspannung des zweiten Transistors T2, der mit den Verunreinigungen 64 dotiert ist, höher als diejenige des ersten Transistors T1. Wenn die Speicherzelle gewählt ist, dann wird der erste Transistor T1 eingeschaltet und der zweite Transistors T2 wird ausgeschaltet. Für den Fall des in Fig. 14B gezeigten Aufbaus ist die wesentliche Kanalbreite größer als diejenige in dem Aufbau, der in Fig. 13B gezeigt ist. Ein größerer Strom fließt durch die in Fig. 14B gezeigte Speicherzelle als durch die in Fig. 13B gezeigte Speicherzelle, wenn diese Zellen gewählt werden. Der Grund dafür besteht darin, dass der Gatterisolationsfilm des Transistors T1 kleiner als derjenige des Transistors T2 ist und deshalb die Schwellenspannung des Transistors T1 niedriger als diejenige des Transistors T2 ist, wenn die Menge von Verunreinigungen in dem Kanalbereich CH die gleiche ist. Wenn somit die Transistoren T1 und T2 in der Kanallänge und der Kanalbreite gleich sind, fließt ein größerer Strom durch die in Fig. 14B gezeigte Speicherzelle als durch die in Fig. 13B gezeigte Speicherzelle.
In Fig. 15A ist die gesamte Oberfläche der Speicherzelle mit der Schutzschicht 62 abgedeckt, um zu verhindern, dass Verunreinigungen 64 in die Kanalbereiche des ersten Transistors T1 und des zweiten Transistors T2 eingeführt werden. Da die Schwellenspannung der Speicherzelle auf einem anfänglich eingestellten Wert bleibt, werden sowohl der erste Transistor T1 als auch der zweite Transistor T2 eingeschaltet, wenn die Speicherzelle gewählt wird und der größte Strom kann durch die Speicherzelle fließen. Insbesondere weisen in dieser Ausführungsform die Strombeträge, die durch die gewählten Speicherzellen fließen, den Zusammenhang Fig. 12A < Fig. 13A < Fig. 14A < Fig. 15A auf.
Wie voranstehend beschrieben wurde, wird in der vorliegenden Erfindung das mit einer Verunreinigung dotierte Gebiet des Kanalbereichs gemäß des Datenwerts, der in der Speicherzelle gespeichert wird, verändert. Dadurch wird die wesentliche Kanalbreite oder Kanallänge der Speicherzelle verändert. Zusätzlich wird die Schwellenspannung der Speicherzelle durch Lidern des mit einer Verunreinigungen dotierten Gebiets des Kanalbereichs verändert. Demzufolge können Daten mit mehreren Bits in einer Speicherzelle gespeichert werden. Nachdem Gatterelektroden in einer Vielzahl von Speicherzellen gebildet sind, können zusätzlich Daten mit mehreren Bits in die Speicherzellen geschrieben werden, indem eine einzelne Glasmaske verwendet wird. Ohne wesentlich die Anzahl von Herstellungsschritten nach der Bildung der Gatterelektrode zu erhöhen, können deshalb fertiggestellte Produkte an die Benutzer in einer kurzen Zeitperiode ohne einen Anstieg der Kosten geliefert werden.

Claims

1. Verfahren zum Programmieren von Daten mit mehreren Bits in eine Halbleiterspeichereinrichtung mit einer Vielzahl von Speicherzellen, die jeweils einen MOS Transistor mit einem Drainbereich (D), einem Sourcebereich (S), einem Kanalbereich (CH) und einer Gatterelektrode (G) umfassen, indem Verunreinigungen durch ein spezifisches Öffnungsgebiet (63) in einer Maske (61) in den Kanalbereich (CH) durch eine Ionenimplantation eingeführt werden, wobei

das Gebiet in Abhängigkeit von dem Datenwert, der in der Speicherzelle gespeichert werden soll, verändert wird,

das Gebiet sich von dem Drainbereich (D) zu dem Sourcebereich (S) erstreckt und eine Breite in der Breitenrichtung des Kanalbereichs (CH) aufweist, und wobei

die Programmierung durch Ändern einer Größe des Gebiets durchgeführt wird, so dass das Gebiet eine von ersten bis vierten Größen annimmt, wobei die erste Größe derart ist, dass sich das Gebiet über die gesamte Breite des Kanalbereichs (CH) erstreckt, wobei die zweite Größe derart ist, dass das Gebiet eine erste Breite von einer Seite des Kanalbereichs aufweist, wobei die dritte Größe derart ist, dass das Verunreinigungs-Einführungsgebiet eine zweiten Breite von der Seite des Kanalbereichs kleiner als die erste Breite aufweist, und wobei die vierte Größe derart ist, dass die Verunreinigungen in den Kanalbereich (CH) nicht eingeführt werden, wobei jede der ersten bis vierten Größen zwei Bits von Binärdaten entspricht.

2. Verfahren zum Programmieren von Daten mit mehreren Bits in eine Halbleiterspeichereinrichtung mit einer Vielzahl von Speicherzellen, die jeweils einen MOS Transistor mit einem Drainbereich (D), einem Sourcebereich (S), einem Kanalbereich (CH) und einer Gatterelektrode (G) umfassen, indem Verunreinigungen durch ein spezifisches Öffnungsgebiet (63) in einer Maske (61) in den Kanalbereich (CH) durch eine Ionenimplantation eingeführt werden, wobei

das Gebiet eine Länge in der Längenrichtung des Kanalbereichs (CH) über der gesamten Breite des Kanalbereichs (CH) aufweist, und wobei

die Programmierung durch Verändern einer Größe des Gebiets durchgeführt wird, so dass das Gebiet eine von ersten bis vierten Größen annimmt, wobei die erste Größe derart ist, dass sich das Gebiet über den gesamten Kanalbereich (CH) erstreckt, wobei die zweite Größe derart ist, dass das Gebiet eine derartige Breite hat, um in Kontakt mit dem Drainbereich (D) und nicht in einem Kontakt mit dem Sourcebereich (S) zu sein, wobei die dritte Größe derart ist, dass das Gebiet eine derartige Breite aufweist, um mit dem Sourcebereich (S) in Kontakt und mit dem Drainbereich (D) nicht in Kontakt zu sein, und wobei die vierte Größe derart ist, dass die Verunreinigungen nicht in den Kanalbereich eingeführt werden, wobei jede der ersten bis vierten Größen zwei Bits von Binärdaten entspricht.

3. Verfahren zum Programmieren von Daten in eine Halbleiterspeichereinrichtung mit einer Vielzahl von Speicherzellen, die jeweils einen Transistor mit einem Drainbereich (D), einem Sourcebereich (S), einem Kanalbereich (CH), einer Gatterelektrode (G) und einem Gatterisolationsfilm (54) zwischen der Gatterelektrode (G) und dem Kanalbereich (CH) aufweisen, wobei der Gatterisolationsfilm erste und zweite Abschnitte (54a, 54b) aufweist, wobei der erste Abschnitt (54a) auf einem Teil des Kanalbereichs (CH) gebildet ist, wobei der erste Abschnitt eine Breite zwischen dem Drainbereich (D) und dem Sourcebereich (S) aufweist und eine erste Dicke aufweist, und wobei der zweite Abschnitt (54b) auf einem Teil des Kanalbereichs (CH) gebildet ist, wobei der zweite Abschnitt eine Breite zwischen dem Drainbereich (D) und den Sourcebereichen aufweist, und wobei der zweite Abschnitt eine zweite Dicke größer als die erste Dicke aufweist, indem Verunreinigungen durch ein spezifisches Öffnungsgebiet (63) in einer Maske (61) in den Kanalbereich durch eine Ionenimplantation eingeführt werden, wobei

die Programmierung durch Ändern einer Größe des Gebiets durchgeführt wird, so dass das Gebiet eine von ersten bis vierten Größen annimmt, wobei die erste Größe derart ist, dass die Verunreinigungen in den Kanalbereich (CH) unter die ersten und zweiten Abschnitte (54a, 54b) des Gatterisolationsfilms eingeführt werden, wobei die zweite Größe derart ist, dass die Verunreinigungen in den Kanalbereich (CH) unter den ersten Abschnitt (54a) des Gatterisolationsfilms eingeführt werden, wobei die dritte Größe derart ist, dass die Verunreinigungen in den Kanalbereich (CH) unter den zweiten Abschnitt (54b) des Gatterisolationsfilms eingeführt werden, und wobei die vierte Größe derart ist, dass die Verunreinigungen in den Kanalbereich (CH) unter den ersten und zweiten Abschnitten (54a, 54b) des Gatterisolationsfilms nicht eingeführt werden, wobei jede der ersten bis vierten Größen zwei Bits von Binärdaten entspricht.