JPH11283386A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11283386A
JPH11283386A JP8533198A JP8533198A JPH11283386A JP H11283386 A JPH11283386 A JP H11283386A JP 8533198 A JP8533198 A JP 8533198A JP 8533198 A JP8533198 A JP 8533198A JP H11283386 A JPH11283386 A JP H11283386A
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semiconductor memory
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JP8533198A
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Toshiaki Akioka
利明 秋岡
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NEC IC Microcomputer Systems Co Ltd
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【課題】 半導体記憶装置において、回路規模を小さく
してしかも高速読み出しを可能とする。 【解決手段】 この半導体装置はワード線及びデジット
線に接続され閾値電圧Ｖｔ０乃至Ｖｔ３に対応して２ビ
ットのデータを記憶するメモリセルＭ１を有する。ワー
ド線電圧Ｖ01，Ｖ12，Ｖ23と閾値電圧Ｖｔ０乃至Ｖｔ３
とはＶｔ０＜Ｖ01＜Ｖｔ１＜Ｖ12＜Ｖｔ２＜Ｖ23＜Ｖｔ
３の関係にあり、メモリセルには、例えば、Ｖ12、Ｖ0
1、Ｖ23の順にワード線電圧が加えられる。そして、ワ
ード線電圧とメモリセルの閾値電圧とを比較してハイレ
ベル又はロウレベルであるかを判定して判定値を得て判
定値をラッチデータとしてラッチし、ラッチデータを二
値変換して上位データと下位データを決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、高速読み出し可能な半導体記憶装置に関す
る。
【０００２】
【従来の技術】一般に、半導体記憶装置として、一つの
メモリトランジスタに少なくとも２ビットのディジタル
データを記録する所謂多値型半導体記憶装置が知られて
いる。この種の半導体記憶装置では、メモリトランジス
タの閾値レベルとデータ内容とが規定されており、記憶
データを読み出す際には、読み出し電圧を低い電圧から
順に制御して、下位データ及び上位データの順にデータ
が決定される。
【０００３】図４を参照して、従来の半導体記憶装置で
は、読み出し電圧Ｖo をＶ01[V] 、Ｖ12[V] 、Ｖ23[V]
の順に低い電圧から制御する。つまり、時間0[nsec] か
ら時間t1[nsec]では、読み出し電圧Ｖo をＶ01[V] と
し、時間t1[nsec]から時間t2[nsec]では、読み出し電圧
Ｖo をＶ12[V] とする。そして、時間t2[nsec]から時間
t3[nsec]では、読み出し電圧Ｖo をＶ23[V] とする。そ
の結果、下位データが決定されるのは、時間t2[nsec]以
降となり、また、上位データが決定されるのは、時間t3
[nsec]以降となる。従って、従来のデータ読み出しの際
には、下位データの確定に時間t2[nsec]を要し、要求さ
れるスペックを満たすことが難しい。つまり、上記の読
み出し手法では、読み出し電圧Ｖo をＶ01[V] 、Ｖ12
[V] 、Ｖ23[V] の順に低い電圧から制御している関係
上、下位データは、時間t2[nsec]以降にならないと一意
に決定されず、十分な読み出しスピードを得ることが難
しい。
【０００４】このような不具合を防止するため、従来、
図５に示す半導体記憶装置が知られている（以下従来技
術１という）。図示の半導体記憶装置では、１出力ビッ
トあたり、８個の読み出し回路を有している。各読み出
し回路には、センスアンプ２０乃至２７が備えられてお
り、さらに、各センスアンプ毎に、ワード線に各読み出
し電位（Ｖ01[V] 、Ｖ12[V] 、Ｖ23[V] ）を与えた際の
読み出し結果を保持する３個のラッチ回路３１乃至３
３、３個のラッチ回路３１乃至３３の出力を二値に変換
する二値変換回路３４、及び二値変換回路３４の出力を
保持する２個のラッチ回路３５及び３６が備えられ、各
センスアンプ毎のラッチ回路３５及び３６の出力は出力
バッファ３７に与えられる。
【０００５】これら読み出し回路はセンスアンプ２０〜
センスアンプ２３( Ａグループとする) 、センスアンプ
２４〜センスアンプ２７( Ｂグループとする) の二つの
グループに分けられ、Ａグループ及びＢグループにおい
て、交互に先読み読み出し動作とデータ出力動作を繰り
返す。例えば、Ａグループにおいてセンスアンプがセル
データの読み出し動作を行っている際には、Ｂグループ
では、二値変換後のラッチ回路の出力を順に出力バッフ
ァに送るように動作している。一方、Ａグループが二値
変換後のラッチ回路の出力を順に出力バッファに送って
いる場合には、Ｂグループがセルのデータをセンスアン
プにて読み出し動作を行う。
【０００６】一方、多値型の半導体記憶装置として、例
えば、特開平１０−１１９７９号公報に記載されたもの
が知られている（以下従来技術２という）。この半導体
記憶装置では、メモリトランジスタに記録された２進デ
ィジタルデータを判定するため、３レベル読み出しワー
ド線電圧ＶＲ１乃至ＶＲ３を設定して、データ読み出し
時に、２進ディジタルデータのＭＳＢ側ビットからＬＳ
Ｂ側ビットへと順次データ内容が判定されるように、Ｖ
Ｒ１乃至ＶＲ３の最適読み出しワード線電圧を逐次選択
的に切り替えてデータの読み出しを行っている。
【０００７】具体的には、上記の半導体記憶装置では、
例えば、読み出しワード線電圧ＶＲ２を設定して、ＶＲ
２による読み出し結果に応じて次の読み出しワード電圧
を決定するようにしている。
【０００８】
【発明が解決しようとする課題】上述のように、従来技
術１では、十分な読み出しスピードを得るため、前もっ
て読みだし動作を始める先読み処理が必要となり、この
ため、回路規模が大きくなり、その結果、チップサイズ
が増大するばかりでなく消費電力が増大してしまう。
【０００９】一方、従来技術２では、読み出しワード線
電圧ＶＲ２を設定して、ＶＲ２による読み出し結果に応
じて次の読み出しワード電圧を決定するようにしている
ため、不可避的に読み出し速度が低下してしまうという
問題点があり、しかも後述するようにノイズに弱いとい
う問題点もある。
【００１０】本発明の目的は回路規模が小さくしかも高
速読み出し可能な半導体記憶装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明によれば、ワード
線及びデジット線に接続され第１乃至第４の閾値電圧に
対応して２ビットのデータを記憶するメモリセルを有す
る半導体記憶装置において、第１乃至第３のワード線電
圧を選択的に前記メモリセルに与える印加手段を備えて
おり、前記第１乃至前記第４の閾電圧と前記第１乃至第
３のワード線電圧との関係が第１の閾値電圧＜第１のワ
ード線電圧＜第２の閾値電圧＜第２のワード線電圧＜第
３の閾値電圧＜第３のワード線電圧＜第４の閾値電圧の
関係にあり、前記印加手段はまず前記第２のワード線電
圧を前記メモリセルに与えるようにしたことを特徴とす
る半導体記憶装置が得られる。
【００１２】前記印加手段は、例えば、前記第２のワー
ド線電圧、前記第１のワード線電圧、及び前記第３のワ
ード線電圧の順にそれぞれ第１乃至第３の印加電圧とし
て前記メモリセルに印加する。また、前記印加手段は前
記第２のワード線電圧、前記第３のワード線電圧、及び
前記第１のワード線電圧の順にそれぞれ第１乃至第３の
印加電圧として前記メモリセルに印加するようにしても
よい。
【００１３】加えて、前記第１の印加電圧は第１の時間
まで印加され、前記第２の印加電圧は前記第１の時間か
ら第２の時間まで印加され、前記第３の印加電圧は前記
第２の時間から第３の時間まで印加されており、前記第
１乃至前記第３の時間においてそれぞれ前記ワード線の
電圧と前記メモリセルの閾値電圧とを比較してハイレベ
ル又はロウレベルであるかを判定して判定値を得て該判
定値をラッチデータとしてラッチする。そして、前記ラ
ッチデータを二値変換して上位データと下位データを決
定する。
【００１４】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
【００１５】図１を参照して、ここでは、半導体記憶装
置の一つである読み出し専用メモリ（ＲＯＭ）について
説明する。図示の半導体記憶装置は、アドレスバッファ
回路１、Ｘデコーダ回路２、Ｙデコーダ回路３、メモリ
セルアレイ部４、デジット線を選択するＹセレクタ回路
５、及びワード制御部１１を備えている。図１では一つ
の読み出し回路部のみが図示されているが、後述するよ
うに、４つの読み出し部を備えており、各読み出し回路
部にはセンスアンプ回路６、ラッチ回路７１乃至７３、
二値変換回路８、ラッチ回路９１及び９２が備えられて
おり、ラッチ回路９１及び９２は出力バッファ１０に接
続されている。
【００１６】メモリセルアレイ部４には、複数個のメモ
リセルがマトリクス状に配置されているが、ここでは、
説明の便宜上、選択されたメモリセル（選択メモリセ
ル）Ｍ１のみが示されている。選択メモリセルＭ１のゲ
ートは、ワード線Ｘ１に接続されており、ワード線Ｘ１
はワード制御部１１に接続されている。選択メモリセル
Ｍ１のドレインは、デジット線Ｙ１に接続されており、
このデジット線Ｙ１は、Ｙセレクタ回路５を介してセン
スアンプ回路６の入力端に接続されている。
【００１７】ラッチ回路７１乃至７３は、それぞれデー
タラッチ信号DL11,DL12,及びDL13に応じてラッチ動作を
行い、ラッチ回路７１乃至７３は二値変換回路８に接続
されている。二値変換回路８はラッチ回路９１及び９２
に接続されており、ラッチ回路９１及び９２は、それぞ
れデータラッチ信号DL21及びL22 に応じてラッチ動作を
行う。そして、これらラッチ回路９１及び９２の出力は
出力バッファ１０に与えられる。
【００１８】図２を参照して、半導体記憶装置は４個の
読み出し回路部１２乃至１５を備えている。つまり、１
出力ビット当たり４個のセンスアンプ６を備えており、
さらに、各読み出し回路部は、１個のセンスアンプ６あ
たりにワード線に各読み出し電位を与えた際の読み出し
結果を保持する３個のラッチ回路７１乃至７３、３個の
ラッチ回路７１乃至７３の出力を二値に変換する二値変
換回路８、二値変換回路８の出力を保持する２個のラッ
チ回路９１及び９２を有している。
【００１９】メモリセルＭ１は、２ビットのデータ、”
ＬＬ（００）”、”ＬＨ（０１）”、”ＨＬ（１
０）”、”ＨＨ（１１）”のうちの一つを記憶する、所
謂多値セルであり、この種の多値セルは、メモリトラン
ジスタの閾値電圧を４つ設定することにより実現でき
る。いま、メモリトランジスタの設定閾値電圧をＶｔ
０、Ｖｔ１、Ｖｔ２、Ｖｔ３とする。これら閾値電圧の
関係は、例えば、次のように設定されている。
【００２０】Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜Ｖｔ３ メモリセルＭ１からデータを読み出す際には、ワード制
御部１１はワード制御信号及びＸデコーダ回路２からの
出力に応じてワード線Ｘ１に読みだし電圧Ｖoを与え
る。読み出し電圧Ｖo には、Ｖｔ０とＶｔ１の中間の電
位Ｖ01、Ｖｔ１とＶｔ２の中間の電位Ｖ12、Ｖｔ２とＶ
ｔ３の中間の電位Ｖ23があるとすると、これら閾値電圧
及び読みだし電圧Ｖo との関係は次のようになる。
【００２１】 Ｖｔ０＜Ｖ01＜Ｖｔ１＜Ｖ12＜Ｖｔ２＜Ｖ23＜Ｖｔ３ 上述の４値の閾値電圧を有する多値セルのデータを上記
の読みだし電圧Ｖo で読み出す際の動作について、図３
も参照して説明する。
【００２２】図１及び図２に示す例では、例えば、読み
だし電圧Ｖo をＶ12、Ｖ01、及びＶ23の順に制御して、
データの読み出しを行う。
【００２３】まず、時間0[nsec] において、ワード制御
部１１は読み出し電圧Ｖo をＶ12[V] に設定する。そし
て、読み出し電圧Ｖo は、時間t1[ns]までＶ12[V] に保
持され、この保持期間においてセンスアンプ回路６が読
み出し動作を行い、ラッチ回路７１乃至７３に読み出し
データが保持される。ラッチ回路７１乃至７３にラッチ
されたデータは、直ちに二値変換回路８によって二値変
換されて、下位データとして出力される。そして、ラッ
チ回路９１にラッチされて、出力バッファ１０へ送られ
る。
【００２４】例えば、選択メモリセルＭ１の閾値がＶｔ
０又はＶｔ１の場合には、読み出し電圧Ｖ12[V] に対し
ては、Ｖｔ０＜Ｖ12[V] 又はＶｔ１＜Ｖ12[V] である。
従って、メモリセルＭ１はオンビットとなって、データ
L2が高レベル”Ｈ”となる。選択メモリセルＭ１の閾値
がＶｔ２又はＶｔ３の場合には、読み出し電圧Ｖ12[V]
に対しては、Ｖ12[V] ＜Ｖｔ２又はＶ12[V] ＜Ｖｔ３で
あるので、選択メモリセルＭ１はオフビットとなる。こ
の結果、データL2が低レベル”Ｌ”となる。
【００２５】データL2が”Ｈ”の場合には、二値変換後
の下位データは”Ｈ”となり、データL2が”Ｌ”の場合
には、二値変換後の下位データは”Ｌ”となる。このよ
うに、読み出し電圧Ｖo をＶ12[V] に制御して、読み出
し動作を行うと、時間t1[nsec]で下位データが決定され
ることになる。
【００２６】次に、時間t1[nsec]〜時間t2[ns]において
は、ワード制御部１１は、読み出し電圧をＶ01[V] に設
定して、この期間に、センスアンプ回路６によって読み
出し動作を行う。ここで、選択メモリセルＭ１の閾値が
Ｖｔ０の場合には、読み出し電圧Ｖ01[V] に対しては、
Ｖｔ０＜Ｖ01[V] であるので、選択メモリセルＭ１はオ
ンビットとなって、データL1が高レベル”Ｈ”となる。
選択メモリセルＭ１の閾値がＶｔ１、Ｖｔ２、又はＶｔ
３の場合には、読み出し電圧Ｖ01[V] に対して、Ｖ01
[V] ＜Ｖｔ１、Ｖ01[V] ＜Ｖｔ２、又はＶ01[V] ＜Ｖｔ
３であるので、選択メモリセルＭ１はオフビットとなっ
て、データL1が低レベル”Ｌ”となる。
【００２７】時間t2[ns]〜時間t3[ns]において、ワード
制御部１１は、読み出し電圧Ｖo をＶ23[V] に設定し
て、センスアンプ回路によって読み出し動作を行い、ラ
ッチ回路７１乃至７３に読み出しデータを保持する。
【００２８】ここで、選択メモリセルＭ１の閾値がＶｔ
０、Ｖｔ１、又はＶｔ２の場合には、読み出し電圧Ｖ01
[V] に対して、Ｖｔ０＜Ｖ23[V] 、Ｖｔ１＜Ｖ23[V] 、
Ｖｔ１＜Ｖ23[V] である。従って、選択メモリセルＭ１
はオンビットとなって、データL3が高レベル”Ｈ”とな
る。
【００２９】一方、選択メモリセルＭ１の閾値がＶｔ３
の場合には、読み出し電圧Ｖ23[V]に対して、Ｖ23[V]
＜Ｖｔ３であるので、選択メモリセルＭ１はオフビット
となって、データL3が低レベル”Ｌ”となる。
【００３０】時間t3[ns]においては、データL1、データ
L2、データL3がラッチされており、二値変換回路８にお
いて上位データが一意に決定され、データS2として出力
バッファ１０へと送られる。
【００３１】なお、上述の例では、読み出し電圧Ｖo を
Ｖ12、Ｖ01、及びＶ23の順に制御したが、読み出し電圧
Ｖo をＶ12、Ｖ23、及びＶ01の順に制御するようにして
も同様の効果が得られる。そして、図示の例では、下位
データの読み出し時間を(t2-t1)[nsec] 短縮することが
できる。
【００３２】
【発明の効果】以上説明したように、本発明では、予め
読み出し動作を始める先読み処理を行うことなく下位デ
ータを短時間に決定することができるから、チップサイ
ズを小さくして、消費電力の増加を抑えることができる
という効果があるばかりでなく、読み出し結果に応じて
次の読み出しワード電圧を決定することもないから、高
速にデータの読み出しができるという効果もある。さら
に、読み出しデータを一旦ラッチしているからノイズ等
の影響に強いという効果もある。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の一例を示す図で
ある。
【図２】本発明よる半導体記憶装置の読み出し部の一例
を示す図である。
【図３】図１に示す半導体記憶装置の読み出し動作を説
明するための図である。
【図４】従来の半導体記憶装置の読み出し動作の一例を
説明するための図である。
【図５】従来の半導体記憶装置の読み出し部の一例を示
す図である。
【符号の説明】
１ アドレスバッファ回路 ２ Ｘデコーダ回路 ３ Ｙデコーダ回路 ４ メモリセルアレイ部 ５ Ｙセレクタ回路 ６ センスアンプ回路 ７１乃至７３ ラッチ回路 ８ 二値変換回路 ９１，９２ ラッチ回路 １０ 出力バッファ １１ ワード制御部 Ｍ１ メモリセル Ｘ１ ワード線 Ｙ１ デジット線 Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３ 閾値電圧 Ｖ01，Ｖ12，Ｖ23 ワード線電圧
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年２月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明によれば、ワード
線及びデジット線に接続され第１乃至第４の閾値電圧に
対応して２ビットのデータを記憶するメモリセルを有す
る半導体記憶装置において、第１乃至第３のワード線電
圧を選択的に前記メモリセルに与える印加手段を備えて
おり、前記第１乃至前記第４の閾値電圧と前記第１乃至
前記第３のワード線電圧との関係が第１の閾値電圧＜第
１のワード線電圧＜第２の閾値電圧＜第２のワード線電
圧＜第３の閾値電圧＜第３のワード線電圧＜第４の閾値
電圧の関係にあり、前記メモリセルからデータを読み出
す際、前記印加手段はまず前記第２のワード線電圧を前
記メモリセルに与えて前記２ビットデータの一方のビッ
トを確定するようにしたことを特徴とする半導体記憶装
置が得られる。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ワード線及びデジット線に接続され第１
    乃至第４の閾値電圧に対応して２ビットのデータを記憶
    するメモリセルを有する半導体記憶装置において、第１
    乃至第３のワード線電圧を選択的に前記メモリセルに与
    える印加手段を備えており、前記第１乃至前記第４の閾
    電圧と前記第１乃至第３のワード線電圧との関係が第１
    の閾値電圧＜第１のワード線電圧＜第２の閾値電圧＜第
    ２のワード線電圧＜第３の閾値電圧＜第３のワード線電
    圧＜第４の閾値電圧の関係にあり、前記印加手段はまず
    前記第２のワード線電圧を前記メモリセルに与えるよう
    にしたことを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１に記載された半導体記憶装置に
    おいて、前記印加手段は前記第２のワード線電圧、前記
    第１のワード線電圧、及び前記第３のワード線電圧の順
    にそれぞれ第１乃至第３の印加電圧として前記メモリセ
    ルに印加するようにしたことを特徴とする半導体記憶装
    置。
  3. 【請求項３】 請求項１に記載された半導体記憶装置に
    おいて、前記印加手段は前記第２のワード線電圧、前記
    第３のワード線電圧、及び前記第１のワード線電圧の順
    にそれぞれ第１乃至第３の印加電圧として前記メモリセ
    ルに印加するようにしたことを特徴とする半導体記憶装
    置。
  4. 【請求項４】 請求項２又は３に記載された半導体記憶
    装置において、前記第１の印加電圧は第１の時間まで印
    加され、前記第２の印加電圧は前記第１の時間から第２
    の時間まで印加され、前記第３の印加電圧は前記第２の
    時間から第３の時間まで印加されており、前記デジット
    線に接続され前記メモリセルからデータを読み出す読み
    出し手段を有することを特徴とする半導体記憶装置。
  5. 【請求項５】 請求項４に記載された半導体記憶装置に
    おいて、前記読み出し手段は前記第１乃至前記第３の時
    間においてそれぞれ前記ワード線の電圧と前記メモリセ
    ルの閾値電圧とを比較してハイレベル又はロウレベルで
    あるかを判定して判定値を得て該判定値をラッチデータ
    としてラッチするようにしたことを特徴とする半導体記
    憶装置。
  6. 【請求項６】 請求項５に記載された半導体記憶装置に
    おいて、前記ラッチデータを二値変換して上位データと
    下位データを決定する二値変換手段が備えられているこ
    とを特徴とする半導体記憶装置。
JP8533198A 1998-03-31 1998-03-31 半導体記憶装置 Pending JPH11283386A (ja)

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