JP2647023B2 - 半導体記憶装置 - Google Patents
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
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- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＬＯＣ（リード・オン・チップ）組み立て技術を用
いた半導体記憶装置に関する。
特にＬＯＣ（リード・オン・チップ）組み立て技術を用
いた半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の進歩は目覚ましく、そ
の集積度は３年に４倍の割合で向上し続けている。この
集積度の向上とメモリ容量の増大に伴い、大サイズのチ
ツプをパツケージに組み立てるためのＬＯＣ（リード・
オン・チップ）組み立て技術が１６ＭビットＤＲＡＭの
世代以後、実用化されるようになってきた。これにより
比較的大きな面積を持つ半導体基板をも小さなパッケー
ジに搭載することが可能になった。
の集積度は３年に４倍の割合で向上し続けている。この
集積度の向上とメモリ容量の増大に伴い、大サイズのチ
ツプをパツケージに組み立てるためのＬＯＣ（リード・
オン・チップ）組み立て技術が１６ＭビットＤＲＡＭの
世代以後、実用化されるようになってきた。これにより
比較的大きな面積を持つ半導体基板をも小さなパッケー
ジに搭載することが可能になった。
【０００３】図３は、従来のＬＯＣ組み立て技術を用い
た場合のチップレイアウトの一例を示す図である。この
例では主要面が長方形の半導体基板に４つのメモリセル
アレイ装置１a、１b、１c、１d、データ入出力系回路お
よびパッド領域３、制御信号系回路およびパッド領域
４、アドレス系回路およびパッド領域５が搭載されてい
る。以下の記述において、前記長方形主要面の平行な一
対の辺から等距離にある直線を中央線と記し、中央線を
含み基板面に垂直な仮想平面を中央面とし、中央面に垂
直な方向を垂直方向と記す。また、半導体基板面の前記
平行な一対の辺に近い側を外側、中央線に近い側を内側
と記す。図３では、半導体基板の左右の短辺が走る方向
（図の上下の方向）が垂直方向であり、それらの短辺を
垂直２等分して左右に走る直線（不図示）が中央線であ
る。図３の例では、 メモリセルアレイ装置１aおよび１
cは一方の外側に配列され、メモリセルアレイ装置１b、
１dは他方の外側に配列されている。また、データ入出
力系回路およびパッド領域３および制御信号系回路およ
びパッド領域４はメモリセルアレイ装置１a、１bの内側
に、中央線に平行に配列され、アドレス系回路およびパ
ッド領域５はメモリセルアレイ装置１c、１dの内側に配
置されている。データバス２a、２bは、それぞれデータ
入出力系回路およびパッド領域３とメモリセルアレイ装
置１aとの間、およびデータ入出力系回路およびパッド
領域３とメモリセルアレイ装置１bとの間に中央線に平
行に配置されている。各メモリセルアレイ装置に対する
給電は、電源パッド６a、６b、６cおよび接地パッド
７a、７b、７cによって、メタル配線８を経由して行わ
れる。これらの電源パッド、接地パッドは電源パッド対
（６a、７a）、（６b、７b）、（６c、７c）を構成して
設置されている。
た場合のチップレイアウトの一例を示す図である。この
例では主要面が長方形の半導体基板に４つのメモリセル
アレイ装置１a、１b、１c、１d、データ入出力系回路お
よびパッド領域３、制御信号系回路およびパッド領域
４、アドレス系回路およびパッド領域５が搭載されてい
る。以下の記述において、前記長方形主要面の平行な一
対の辺から等距離にある直線を中央線と記し、中央線を
含み基板面に垂直な仮想平面を中央面とし、中央面に垂
直な方向を垂直方向と記す。また、半導体基板面の前記
平行な一対の辺に近い側を外側、中央線に近い側を内側
と記す。図３では、半導体基板の左右の短辺が走る方向
（図の上下の方向）が垂直方向であり、それらの短辺を
垂直２等分して左右に走る直線（不図示）が中央線であ
る。図３の例では、 メモリセルアレイ装置１aおよび１
cは一方の外側に配列され、メモリセルアレイ装置１b、
１dは他方の外側に配列されている。また、データ入出
力系回路およびパッド領域３および制御信号系回路およ
びパッド領域４はメモリセルアレイ装置１a、１bの内側
に、中央線に平行に配列され、アドレス系回路およびパ
ッド領域５はメモリセルアレイ装置１c、１dの内側に配
置されている。データバス２a、２bは、それぞれデータ
入出力系回路およびパッド領域３とメモリセルアレイ装
置１aとの間、およびデータ入出力系回路およびパッド
領域３とメモリセルアレイ装置１bとの間に中央線に平
行に配置されている。各メモリセルアレイ装置に対する
給電は、電源パッド６a、６b、６cおよび接地パッド
７a、７b、７cによって、メタル配線８を経由して行わ
れる。これらの電源パッド、接地パッドは電源パッド対
（６a、７a）、（６b、７b）、（６c、７c）を構成して
設置されている。
【０００４】それぞれのメモリセルアレイ装置は複数の
ワード線と複数のビット線の交点に配置されたメモリセ
ルアレイとメモリセルアレイからの微小差電位を増幅す
るためのセンスアンプと増幅された信号をデータバス２
a、２bに取り出すためのセレクターを含んでいる。デー
タ入出力系回路は外部回路との間の信号レベルの整合を
行うレベル変換機能や、外部回路との間の信号の伝送タ
イミングの整合を行う入出力バッファ機能を有するイン
タフェース回路である。アドレス系回路は外部回路から
入力されたアドレス信号をＣＭＯＳレベルに変換した後
ラッチし、メモリセルアレイの指定されたアドレスをア
クセスするための内部アドレス信号を生成する。制御信
号系回路は、データ入出力系回路に対して入出力制御
（外部書き込み・読み出し制御）を行い、およびアドレ
ス系回路に対して内部読み出し・書き込み制御（メモリ
セルアレイから内部バス上へのデータの読み出し・書き
込み制御）を行う。
ワード線と複数のビット線の交点に配置されたメモリセ
ルアレイとメモリセルアレイからの微小差電位を増幅す
るためのセンスアンプと増幅された信号をデータバス２
a、２bに取り出すためのセレクターを含んでいる。デー
タ入出力系回路は外部回路との間の信号レベルの整合を
行うレベル変換機能や、外部回路との間の信号の伝送タ
イミングの整合を行う入出力バッファ機能を有するイン
タフェース回路である。アドレス系回路は外部回路から
入力されたアドレス信号をＣＭＯＳレベルに変換した後
ラッチし、メモリセルアレイの指定されたアドレスをア
クセスするための内部アドレス信号を生成する。制御信
号系回路は、データ入出力系回路に対して入出力制御
（外部書き込み・読み出し制御）を行い、およびアドレ
ス系回路に対して内部読み出し・書き込み制御（メモリ
セルアレイから内部バス上へのデータの読み出し・書き
込み制御）を行う。
【０００５】各々のメモリセルアレイ装置１a〜１dから
読み出されたデータはデータバス２ a、２bを介しデータ
入出力系回路およびパッド領域３に伝達される。データ
入出力系回路は、制御信号系回路およぴパッド領域４で
生成された制御信号によって外部読み出し制御（外部回
路への出力制御）を受け、データ入出力系回路およびパ
ッド領域３内に設けられた出力パッドから外部回路に読
み出される。また、図より明らかなように半導体記憶装
置内部から外部ヘの出力もしくは半導体記憶装置外部か
ら内部ヘの入力を行うためのボンデイングパッドが全て
チツプ中央に配列されている。この従来例に示されてい
るレイアウトによれば、データの、半導体記憶装置外へ
の読み出しおよび半導体記憶装置外からの書き込みを制
御する制御系信号パッド（代表的な制御信号名としてＲ
ＡＳｂ、ＣＡＳｂ、ＷＥｂ、ＯＥｂがある）と制御信号
系回路がデータ入出力系回路の近傍に配置できるため半
導体記憶装置の動作速度を高速化できると言う利点があ
る。また、データバス２a、２bを半導体基板中央部に集
中配置できるため、メモリセルアレイからのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度をメモリセルアレイの場所依存なく等価にできる。
したがって、語構成が１ビットのメモリ、各メモリセル
アレイを独立したバンクとみなすようなマルチバンクの
シンクロナスＤＲＡＭに対しても展開が容易となる利点
がある。
読み出されたデータはデータバス２ a、２bを介しデータ
入出力系回路およびパッド領域３に伝達される。データ
入出力系回路は、制御信号系回路およぴパッド領域４で
生成された制御信号によって外部読み出し制御（外部回
路への出力制御）を受け、データ入出力系回路およびパ
ッド領域３内に設けられた出力パッドから外部回路に読
み出される。また、図より明らかなように半導体記憶装
置内部から外部ヘの出力もしくは半導体記憶装置外部か
ら内部ヘの入力を行うためのボンデイングパッドが全て
チツプ中央に配列されている。この従来例に示されてい
るレイアウトによれば、データの、半導体記憶装置外へ
の読み出しおよび半導体記憶装置外からの書き込みを制
御する制御系信号パッド（代表的な制御信号名としてＲ
ＡＳｂ、ＣＡＳｂ、ＷＥｂ、ＯＥｂがある）と制御信号
系回路がデータ入出力系回路の近傍に配置できるため半
導体記憶装置の動作速度を高速化できると言う利点があ
る。また、データバス２a、２bを半導体基板中央部に集
中配置できるため、メモリセルアレイからのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度をメモリセルアレイの場所依存なく等価にできる。
したがって、語構成が１ビットのメモリ、各メモリセル
アレイを独立したバンクとみなすようなマルチバンクの
シンクロナスＤＲＡＭに対しても展開が容易となる利点
がある。
【０００６】図４は図３に示されているレイアウトを持
つメモリデバイスについてＬＯＣ組み立て技術を用いて
組み立てを行った場合についての組み立て図一例を示す
図で、半導体基板の中央部に中央線に沿って配列されて
いるボンディングパッド群に、リードフレーム１０の各
ピン（電源ピン、接地ピン、データ入出力ピン、制御系
信号ピン、アドレス系信号ピン）がボンディングワイヤ
によって接続されている回路構成をリードフレーム側か
ら見た平面図である。６４ＭＤＲＡＭ以上の最先端メモ
リにおいては半導体基板面積が大きく（１８０ｍｍ2以
上）動作時の電源ノイズ、接地ノイズを抑制するため、
各メモリセルアレイヘの充分な給電が必要となる。その
ため、電源パッドおよび接地パッドは、図３に示されて
いるように、少なくとも３ヵ所以上に配置する必要があ
り、各パッドは、その近傍のメモリセルアレイ装置にメ
タル配線８を経由して給電を行っている。しかし現在主
流でありＪＥＤＥＣで標準化されている１６ＭＤＲＡ
Ｍ、６４ＭＤＲＡＭｘ１、ｘ４ のピン配置では、図４
に示されているように、電源ピン、接地ピンが各メモリ
セルアレイ装置の両端に１対づつしか用意されていな
い。従って、半導体基板中央部の電源パッド６b、接地
パッド７bに給電するため、リードフレーム１１a、１１
bを半導体基板両端に橋渡しさせボンデイングを行って
いた。
つメモリデバイスについてＬＯＣ組み立て技術を用いて
組み立てを行った場合についての組み立て図一例を示す
図で、半導体基板の中央部に中央線に沿って配列されて
いるボンディングパッド群に、リードフレーム１０の各
ピン（電源ピン、接地ピン、データ入出力ピン、制御系
信号ピン、アドレス系信号ピン）がボンディングワイヤ
によって接続されている回路構成をリードフレーム側か
ら見た平面図である。６４ＭＤＲＡＭ以上の最先端メモ
リにおいては半導体基板面積が大きく（１８０ｍｍ2以
上）動作時の電源ノイズ、接地ノイズを抑制するため、
各メモリセルアレイヘの充分な給電が必要となる。その
ため、電源パッドおよび接地パッドは、図３に示されて
いるように、少なくとも３ヵ所以上に配置する必要があ
り、各パッドは、その近傍のメモリセルアレイ装置にメ
タル配線８を経由して給電を行っている。しかし現在主
流でありＪＥＤＥＣで標準化されている１６ＭＤＲＡ
Ｍ、６４ＭＤＲＡＭｘ１、ｘ４ のピン配置では、図４
に示されているように、電源ピン、接地ピンが各メモリ
セルアレイ装置の両端に１対づつしか用意されていな
い。従って、半導体基板中央部の電源パッド６b、接地
パッド７bに給電するため、リードフレーム１１a、１１
bを半導体基板両端に橋渡しさせボンデイングを行って
いた。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、電源電位または接地電位のリードフレー
ム上をポンデイングワイヤが跨ぐことになる。図５はＬ
ＯＣ法によって構成された図３の半導体記憶装置の摸式
的な断面図である。図５に図示されていないメモリセル
アレイ装置、データ入出力系回路、制御信号系回路、ア
ドレス系回路等の能動素子はシリコン基板５１上に形成
され、これらの能動素子は、外部から侵入してくる水分
から防護するために窒化膜等のカバー膜によって被覆さ
れている。リードフレーム５６、５７は、ＬＯＣの手法
に従って、ポリイミドテープ等の接着テープによって固
定される。前記したように、メモリセルアレイ装置が、
その両端に一対の電源ピン、接地ピンしか備えていない
場合には、電源ピン間、接地ピン間を橋渡しするリード
フレームの部分は、必然的に他のマルチピン（データ入
出力ピン、制御系信号ピン、アドレス系信号ピン）より
も内側（ボンディングパッド５２側）に配置されること
になる。図５において、異電位リードフレーム５６は電
源電位の内部リードまたは接地電位の内部リードで、リ
ードフレーム５７は電源ピン、接地ピン以外のマルチピ
ンを表わす。したがって、ボンディングワイヤ５５は異
電位リードフレーム５６を跨いでリードフレーム５７と
ボンディングパッド５２を接続することになる。
記憶装置では、電源電位または接地電位のリードフレー
ム上をポンデイングワイヤが跨ぐことになる。図５はＬ
ＯＣ法によって構成された図３の半導体記憶装置の摸式
的な断面図である。図５に図示されていないメモリセル
アレイ装置、データ入出力系回路、制御信号系回路、ア
ドレス系回路等の能動素子はシリコン基板５１上に形成
され、これらの能動素子は、外部から侵入してくる水分
から防護するために窒化膜等のカバー膜によって被覆さ
れている。リードフレーム５６、５７は、ＬＯＣの手法
に従って、ポリイミドテープ等の接着テープによって固
定される。前記したように、メモリセルアレイ装置が、
その両端に一対の電源ピン、接地ピンしか備えていない
場合には、電源ピン間、接地ピン間を橋渡しするリード
フレームの部分は、必然的に他のマルチピン（データ入
出力ピン、制御系信号ピン、アドレス系信号ピン）より
も内側（ボンディングパッド５２側）に配置されること
になる。図５において、異電位リードフレーム５６は電
源電位の内部リードまたは接地電位の内部リードで、リ
ードフレーム５７は電源ピン、接地ピン以外のマルチピ
ンを表わす。したがって、ボンディングワイヤ５５は異
電位リードフレーム５６を跨いでリードフレーム５７と
ボンディングパッド５２を接続することになる。
【０００８】その結果、データ入出力ピン、制御系信号
ピン、アドレス系信号ピン（以下、入出力信号ピンと記
す）が電源電位または接地電位と短絡することをを防ぐ
ためにポンデイングワイヤ５５と異電位リードフレーム
５６との間に十分な距離が必要になる。一方、最近の傾
向として高密度実装に適した薄型バッケージが主流とな
ってきており、代表的なパッケージとしてＴＳＯＰパッ
ケージ（Ｔｈｉｎ Ｓｉｎｇｌｅ ０ｕｔｌｉｎｅ Ｐ
ａｃｋａｇｅ）がある。ＴＳＯＰの場合には、パッケー
ジ厚が１ｍｍ程度であり、シリコン基板厚が３５０〜４
００ミクロン程度、リードフレーム厚が１２５ミクロン
程度、パッケージ表面（両面）の樹脂厚が１００ミクロ
ン程度であることが必要である。そのため、従来のチツ
プをＴＳＯＰパツケージに搭載する場合には非常に厳格
なボンディング精度が要求される。その結果、組み立て
歩留りを低下させてしまうという間題点があった。
ピン、アドレス系信号ピン（以下、入出力信号ピンと記
す）が電源電位または接地電位と短絡することをを防ぐ
ためにポンデイングワイヤ５５と異電位リードフレーム
５６との間に十分な距離が必要になる。一方、最近の傾
向として高密度実装に適した薄型バッケージが主流とな
ってきており、代表的なパッケージとしてＴＳＯＰパッ
ケージ（Ｔｈｉｎ Ｓｉｎｇｌｅ ０ｕｔｌｉｎｅ Ｐ
ａｃｋａｇｅ）がある。ＴＳＯＰの場合には、パッケー
ジ厚が１ｍｍ程度であり、シリコン基板厚が３５０〜４
００ミクロン程度、リードフレーム厚が１２５ミクロン
程度、パッケージ表面（両面）の樹脂厚が１００ミクロ
ン程度であることが必要である。そのため、従来のチツ
プをＴＳＯＰパツケージに搭載する場合には非常に厳格
なボンディング精度が要求される。その結果、組み立て
歩留りを低下させてしまうという間題点があった。
【０００９】上記間題点を解決するため、図６に示され
ているようなレイアウトが提案されている。このレイア
ウトにおいては、データ入出力系回路およびパッド領域
３a、３b制御系信号パッド領域４a、４bアドレス系回路
およびパッド領域５a、５bが総て半導体基板の両側に配
置され、４つのメモリセルアレイ装置１a、１b、１ c、
１dおよび制御信号系回路４cが中央部に配置されてい
る。また、データバス２a、２bはメモリセルアレイ装置
とデータ入出力系回路およびパッド領域３、制御系信号
パッド領域４a、アドレス系回路およびパッド領域５と
の間に形成されている。図７は、半導体基板の両方の辺
に沿って配列されている入出力信号用ボンディングパッ
ド（データ入出力パッド、制御系信号パッド、アドレス
系信号パッド）に、リードフレーム１０の各入出力信号
用ピン（データ入出力ピン、制御系信号ピン、アドレス
系信号ピン）がボンディングワイヤによって接続されて
いる回路構成をリードフレーム側から見た平面図であ
る。このレイアウトによれば、図７から明らかなよう
に、ボンデイングワイヤがリードフレームをまたぐこと
がないため、ボンディングに対するマージンが増加す
る。しかし、図６のレイアウトにおいては、制御系信号
パッド４a，４bが半導体基板の両側に分離配置されるこ
とになるため、制御信号系回路を構成するために必要な
入力信号が分離されることになり（例えば、ＲＡＳｂ，
ＷＥｂ信号とＣＡＳｂ，ＯＥｂ信号の分断）、必然的
に、図６に示されているように、中央部に制御信号系回
路領域４cが配置されるレイアウトとなる。このため制
御系信号パッドから制御信号系回路までの信号伝達遅
延、制御信号系回路からデータ入出力系回路までの信号
伝達遅延が生じ、アクセス時間の劣化が生じる原因とな
る。また、データバス２a、２bが半導体基板の両側に配
置されるため、メモリセルアレイ装置からのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度がメモリセルアレイ装置の位置に依存するという傾
向が生じる。その結果、語構成が１ビットのメモリ、各
メモリセルアレイ装置を独立したバンクとみなすような
マルチバンクのシンクロナスＤＲＡＭに対して展開が困
難となるという問題がある。
ているようなレイアウトが提案されている。このレイア
ウトにおいては、データ入出力系回路およびパッド領域
３a、３b制御系信号パッド領域４a、４bアドレス系回路
およびパッド領域５a、５bが総て半導体基板の両側に配
置され、４つのメモリセルアレイ装置１a、１b、１ c、
１dおよび制御信号系回路４cが中央部に配置されてい
る。また、データバス２a、２bはメモリセルアレイ装置
とデータ入出力系回路およびパッド領域３、制御系信号
パッド領域４a、アドレス系回路およびパッド領域５と
の間に形成されている。図７は、半導体基板の両方の辺
に沿って配列されている入出力信号用ボンディングパッ
ド（データ入出力パッド、制御系信号パッド、アドレス
系信号パッド）に、リードフレーム１０の各入出力信号
用ピン（データ入出力ピン、制御系信号ピン、アドレス
系信号ピン）がボンディングワイヤによって接続されて
いる回路構成をリードフレーム側から見た平面図であ
る。このレイアウトによれば、図７から明らかなよう
に、ボンデイングワイヤがリードフレームをまたぐこと
がないため、ボンディングに対するマージンが増加す
る。しかし、図６のレイアウトにおいては、制御系信号
パッド４a，４bが半導体基板の両側に分離配置されるこ
とになるため、制御信号系回路を構成するために必要な
入力信号が分離されることになり（例えば、ＲＡＳｂ，
ＷＥｂ信号とＣＡＳｂ，ＯＥｂ信号の分断）、必然的
に、図６に示されているように、中央部に制御信号系回
路領域４cが配置されるレイアウトとなる。このため制
御系信号パッドから制御信号系回路までの信号伝達遅
延、制御信号系回路からデータ入出力系回路までの信号
伝達遅延が生じ、アクセス時間の劣化が生じる原因とな
る。また、データバス２a、２bが半導体基板の両側に配
置されるため、メモリセルアレイ装置からのデータ読み
出し（もしくはメモリセルアレイヘのデータ書き込み）
速度がメモリセルアレイ装置の位置に依存するという傾
向が生じる。その結果、語構成が１ビットのメモリ、各
メモリセルアレイ装置を独立したバンクとみなすような
マルチバンクのシンクロナスＤＲＡＭに対して展開が困
難となるという問題がある。
【００１０】本発明の目的は、従来の半導体記憶装置が
もつ前記の長所を維持しながら、ボンディングワイヤが
異電位内部リード上を跨ぐことを不要とする半導体記憶
装置を提供することにある。
もつ前記の長所を維持しながら、ボンディングワイヤが
異電位内部リード上を跨ぐことを不要とする半導体記憶
装置を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、複数のワード線と複
数のビット線との交点にメモリセルが配置されてなるメ
モリセルアレイをそれぞれ備えている少なくとも４つの
メモリセルアレイ装置と、メモリセルアレイに書き込む
データを外部回路から入力し、メモリセルアレイから読
み出されたデータを外部回路へ出力するためのボンディ
ングパッド群であるデータ入出力パッド群と、外部回路
からアドレス信号を入力するためのボンディングパッド
群であるアドレス系信号パッド群と、メモリセルアレイ
のアクセスの制御および前記データの入出力の制御のた
めの信号を外部回路との間で送受信するためのボンディ
ングパッド群である制御系信号パッド群が、少なくとも
１対のほぼ平行な対辺を有する半導体基板面上にリード
オンチップ構成で搭載されている半導体記憶装置であっ
て、平行な対辺から等しい距離にある中央線を含み当該
半導体基板面に垂直な平面を中央面とし、半導体基板
の、前記平行な対辺の側を外側とし、中央面の側を内側
とし、該中央面に垂直な方向を垂直方向とするとき、デ
ータ入出力パッド群と制御系信号パッド群は、半導体基
板の内側に、かつ、相互に隣接して中央面に平行に配列
され、第１、第２のメモリセルアレイ装置はデータ入出
力パッド群と制御系信号パッド群の配列の外側に配置さ
れ、第３、第４のメモリセルアレイ装置は、第１、第２
のメモリセルアレイ装置に対して中央線の方向にずれた
位置に相互に垂直方向に対向して配列され、第１、第２
のアドレス系信号パッド群は、それぞれ第３、第４のメ
モリセルアレイ装置の外側に配置されている。
めに、本発明の半導体記憶装置は、複数のワード線と複
数のビット線との交点にメモリセルが配置されてなるメ
モリセルアレイをそれぞれ備えている少なくとも４つの
メモリセルアレイ装置と、メモリセルアレイに書き込む
データを外部回路から入力し、メモリセルアレイから読
み出されたデータを外部回路へ出力するためのボンディ
ングパッド群であるデータ入出力パッド群と、外部回路
からアドレス信号を入力するためのボンディングパッド
群であるアドレス系信号パッド群と、メモリセルアレイ
のアクセスの制御および前記データの入出力の制御のた
めの信号を外部回路との間で送受信するためのボンディ
ングパッド群である制御系信号パッド群が、少なくとも
１対のほぼ平行な対辺を有する半導体基板面上にリード
オンチップ構成で搭載されている半導体記憶装置であっ
て、平行な対辺から等しい距離にある中央線を含み当該
半導体基板面に垂直な平面を中央面とし、半導体基板
の、前記平行な対辺の側を外側とし、中央面の側を内側
とし、該中央面に垂直な方向を垂直方向とするとき、デ
ータ入出力パッド群と制御系信号パッド群は、半導体基
板の内側に、かつ、相互に隣接して中央面に平行に配列
され、第１、第２のメモリセルアレイ装置はデータ入出
力パッド群と制御系信号パッド群の配列の外側に配置さ
れ、第３、第４のメモリセルアレイ装置は、第１、第２
のメモリセルアレイ装置に対して中央線の方向にずれた
位置に相互に垂直方向に対向して配列され、第１、第２
のアドレス系信号パッド群は、それぞれ第３、第４のメ
モリセルアレイ装置の外側に配置されている。
【００１２】前記の半導体記憶装置において、第３、第
４のメモリセルアレイ装置は、第１、第２のメモリセル
アレイ装置に対して、それぞれ垂直方向内側に位置をず
らして配置されていることが望ましい。また、第１のメ
モリセルアレイ装置と第２のメモリセルアレイ装置、第
３のメモリセルアレイ装置と第４のメモリセルアレイ装
置、第１のアドレス系信号パッド群と第２のアドレス系
信号パッド群はそれぞれ同一の形状および寸法を有し、
中央面に関して対称に配置されていることが望ましい。
上記の半導体記憶装置に第１、第２のデータバスを設
け、第１のデータバスを、データ入出力パッド群と制御
系信号パッド群との配列と第１のメモリセルアレイ装置
との間と、第３のメモリセルアレイ装置の内側を通って
形成し、第２のデータバスを、データ入出力パッド群と
制御系信号パッド群との配列と第２のメモリセルアレイ
装置との間と、第４のメモリセルアレイ装置の内側を通
って形成することができる。上記の半導体記憶装置は、
さらに電源パッドと接地パッドでなる電源パッド対を少
なくとも３対備え、第１の電源パッドと第１の接地パッ
ドでなる第１の電源パッド対を、当該半導体基板の中央
線の方向に関して中央の、前記中央面の近傍に位置決め
し、半導体基板の中央線方向の両端を端部と呼称すると
き、第２の電源パッドと第２の接地パッドでなる第２の
電源パッド対を、当該半導体基板の第１、第２のメモリ
セルアレイ装置側端部である第１の端部の前記中央面の
近傍に位置決めし、第３の電源パッドと第３の接地パッ
ドでなる第３の電源パッド対を、当該半導体基板の、第
３、第４のメモリセルアレイ装置側端部である第２の端
部の前記中央面の近傍に位置決することができる。
４のメモリセルアレイ装置は、第１、第２のメモリセル
アレイ装置に対して、それぞれ垂直方向内側に位置をず
らして配置されていることが望ましい。また、第１のメ
モリセルアレイ装置と第２のメモリセルアレイ装置、第
３のメモリセルアレイ装置と第４のメモリセルアレイ装
置、第１のアドレス系信号パッド群と第２のアドレス系
信号パッド群はそれぞれ同一の形状および寸法を有し、
中央面に関して対称に配置されていることが望ましい。
上記の半導体記憶装置に第１、第２のデータバスを設
け、第１のデータバスを、データ入出力パッド群と制御
系信号パッド群との配列と第１のメモリセルアレイ装置
との間と、第３のメモリセルアレイ装置の内側を通って
形成し、第２のデータバスを、データ入出力パッド群と
制御系信号パッド群との配列と第２のメモリセルアレイ
装置との間と、第４のメモリセルアレイ装置の内側を通
って形成することができる。上記の半導体記憶装置は、
さらに電源パッドと接地パッドでなる電源パッド対を少
なくとも３対備え、第１の電源パッドと第１の接地パッ
ドでなる第１の電源パッド対を、当該半導体基板の中央
線の方向に関して中央の、前記中央面の近傍に位置決め
し、半導体基板の中央線方向の両端を端部と呼称すると
き、第２の電源パッドと第２の接地パッドでなる第２の
電源パッド対を、当該半導体基板の第１、第２のメモリ
セルアレイ装置側端部である第１の端部の前記中央面の
近傍に位置決めし、第３の電源パッドと第３の接地パッ
ドでなる第３の電源パッド対を、当該半導体基板の、第
３、第４のメモリセルアレイ装置側端部である第２の端
部の前記中央面の近傍に位置決することができる。
【００１３】上記の装置を、電源ピンと接地ピンでなる
電源ピン対を両端に１対ずつ備えたリードフレームに装
着し、該リードフレームのデータ入出力マルチピン、制
御系信号マルチピン、アドレス系信号マルチピンを、半
導体基板の前記外側から、それぞれ対応するデータ入出
力パッド群、制御系信号パッド群、アドレス系信号パッ
ド群にワイヤボンディングし、第１の電源ピンと第１の
接地ピンでなる第１の電源ピン対にそれぞれ接続された
内部電源リードと内部接地リードを、第２の端部の中央
面の近傍から該中央面に平行に導き、それぞれ第１の電
源パッドと第１の接地パッドの近傍で終端させ、内部電
源リードを第１、第３の電源パッドにワイヤボンディン
グし、内部接地リードを第１、第３の接地パッドにワイ
ヤボンディングし、第２の電源ピン対を構成する第２の
電源ピンと第２の接地ピンを、それぞれ第２の電源パッ
ドと第２の接地パッドにワイヤボンディングすることが
できる。
電源ピン対を両端に１対ずつ備えたリードフレームに装
着し、該リードフレームのデータ入出力マルチピン、制
御系信号マルチピン、アドレス系信号マルチピンを、半
導体基板の前記外側から、それぞれ対応するデータ入出
力パッド群、制御系信号パッド群、アドレス系信号パッ
ド群にワイヤボンディングし、第１の電源ピンと第１の
接地ピンでなる第１の電源ピン対にそれぞれ接続された
内部電源リードと内部接地リードを、第２の端部の中央
面の近傍から該中央面に平行に導き、それぞれ第１の電
源パッドと第１の接地パッドの近傍で終端させ、内部電
源リードを第１、第３の電源パッドにワイヤボンディン
グし、内部接地リードを第１、第３の接地パッドにワイ
ヤボンディングし、第２の電源ピン対を構成する第２の
電源ピンと第２の接地ピンを、それぞれ第２の電源パッ
ドと第２の接地パッドにワイヤボンディングすることが
できる。
【００１４】
【作用】第１、第２のアドレス系信号パッド群は、それ
ぞれ第３、第４のメモリセルアレイ装置の外側に配置さ
れているので、リードフレームのアドレス系信号マルチ
ピンを外側から半導体基板上に導入した場合には、内側
部分（中央面に近い部分）に設けられた配線を跨ぐこと
なく、そのマルチピンと、第１、第２のアドレス系信号
パッド群とをワイヤボンディングすることができる。し
たがって、電源電位または接地電位の内部リードを、第
２の端部から中央面の近傍を通って中央面に平行に装着
した場合には、その内部リードは、ボンディングワイヤ
に跨がれないで電源電位または接地電位を第２の端部か
ら半導体基板の中央部に伝達することができる。このよ
うにして、第１、第２のメモリセルアレイ装置は、その
内部リードによって半導体基板の中央部に伝達された電
源を駆動電源の１つとして使用することができる。その
結果、第１、第２のメモリセルアレイ装置上に、電源電
位または接地電位の内部リードを橋渡しする必要はな
い。
ぞれ第３、第４のメモリセルアレイ装置の外側に配置さ
れているので、リードフレームのアドレス系信号マルチ
ピンを外側から半導体基板上に導入した場合には、内側
部分（中央面に近い部分）に設けられた配線を跨ぐこと
なく、そのマルチピンと、第１、第２のアドレス系信号
パッド群とをワイヤボンディングすることができる。し
たがって、電源電位または接地電位の内部リードを、第
２の端部から中央面の近傍を通って中央面に平行に装着
した場合には、その内部リードは、ボンディングワイヤ
に跨がれないで電源電位または接地電位を第２の端部か
ら半導体基板の中央部に伝達することができる。このよ
うにして、第１、第２のメモリセルアレイ装置は、その
内部リードによって半導体基板の中央部に伝達された電
源を駆動電源の１つとして使用することができる。その
結果、第１、第２のメモリセルアレイ装置上に、電源電
位または接地電位の内部リードを橋渡しする必要はな
い。
【００１５】前掲のように、リードフレームのマルチピ
ンを外側から半導体基板上に導入する場合には、データ
入出力マルチピン、制御系信号マルチピンとデータ入出
力パッド、制御系信号パッドとをそれぞれ接続するボン
ディングワイヤは、半導体基板の外側から第１、第２の
メモリセルアレイ装置上を通って内側へ延びてボンディ
ングされる。しかし、本発明のボンディングパッドの配
置によると、前記したように、電源電位または接地電位
の内部リードが第１、第２のメモリセルアレイ装置上を
橋渡しする必要はないので、ボンディングワイヤが電源
電位または接地電位の内部リードを跨ぐという問題は回
避される。
ンを外側から半導体基板上に導入する場合には、データ
入出力マルチピン、制御系信号マルチピンとデータ入出
力パッド、制御系信号パッドとをそれぞれ接続するボン
ディングワイヤは、半導体基板の外側から第１、第２の
メモリセルアレイ装置上を通って内側へ延びてボンディ
ングされる。しかし、本発明のボンディングパッドの配
置によると、前記したように、電源電位または接地電位
の内部リードが第１、第２のメモリセルアレイ装置上を
橋渡しする必要はないので、ボンディングワイヤが電源
電位または接地電位の内部リードを跨ぐという問題は回
避される。
【００１６】本発明のボンディングパッドの配置による
と、データ入出力パッド群と制御系信号パッド群は、隣
接して配列される。その結果、制御信号系回路をデータ
入出力系回路の近傍に配置することができ、それによっ
て、半導体記憶装置の動作速度を高速化することが保証
される。
と、データ入出力パッド群と制御系信号パッド群は、隣
接して配列される。その結果、制御信号系回路をデータ
入出力系回路の近傍に配置することができ、それによっ
て、半導体記憶装置の動作速度を高速化することが保証
される。
【００１７】本発明のボンディングパッドの配置による
と、データ入出力パッド群と制御系信号パッド群は、半
導体基板の内側に、中央面に平行に配列される。それに
よって、データバスを半導体基板の内側、すなわち、中
央面の近傍に集中して配置することが可能になる。その
結果、第１、第２のメモリセルアレイ装置とデータ入出
力系回路間の信号パスの長さをほぼ等しくすることがで
きると共に、第３、第４のメモリセルアレイ装置とデー
タ入出力系回路間の信号パスの長さをもほぼ等しくする
ことができる。それによって、メモリセルアレイ装置か
らのデータの読み出し速度、および、メモリセルアレイ
装置へのデータの書き込み速度の、メモリセルアレイ装
置の位置依存性を少なくすることができる。このこと
は、半導体記憶装置が、語構成が１ビットのメモリであ
る場合や各メモリセルアレイを独立したバンクとみなせ
るようなマルチバンクのシンクロナスＤＲＡＭの場合に
は特に重要である。
と、データ入出力パッド群と制御系信号パッド群は、半
導体基板の内側に、中央面に平行に配列される。それに
よって、データバスを半導体基板の内側、すなわち、中
央面の近傍に集中して配置することが可能になる。その
結果、第１、第２のメモリセルアレイ装置とデータ入出
力系回路間の信号パスの長さをほぼ等しくすることがで
きると共に、第３、第４のメモリセルアレイ装置とデー
タ入出力系回路間の信号パスの長さをもほぼ等しくする
ことができる。それによって、メモリセルアレイ装置か
らのデータの読み出し速度、および、メモリセルアレイ
装置へのデータの書き込み速度の、メモリセルアレイ装
置の位置依存性を少なくすることができる。このこと
は、半導体記憶装置が、語構成が１ビットのメモリであ
る場合や各メモリセルアレイを独立したバンクとみなせ
るようなマルチバンクのシンクロナスＤＲＡＭの場合に
は特に重要である。
【００１８】第３、第４のメモリセルアレイ装置を、第
１、第２のメモリセルアレイ装置に対して、それぞれ垂
直方向内側に位置をずらして配置することにより、半導
体基板上への実装密度を向上させることができる。
１、第２のメモリセルアレイ装置に対して、それぞれ垂
直方向内側に位置をずらして配置することにより、半導
体基板上への実装密度を向上させることができる。
【００１９】メモリセルアレイ装置およびボンディング
パッド群に関する前掲の配置を、中央面に関して対称に
構成することによって、上記の作用をさらに確実に実現
することができるばかりでなく、装置の設計と製作を容
易にすることができる。
パッド群に関する前掲の配置を、中央面に関して対称に
構成することによって、上記の作用をさらに確実に実現
することができるばかりでなく、装置の設計と製作を容
易にすることができる。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の実施例を示すレイアウト図で
ある。以下の記述において、図３、図４に示されている
構成要素と同一の構成要素には、同一の参照番号を付し
て説明する。このレイアウトの特徴としてデータ入出力
系回路およびパツド領域３、制御信号系回路およびパッ
ド領域４が半導体基板の内側に隣接して配列されている
ことと、アドレス系回路およびパッド領域５a、５bが半
導体基板の両外側部分に配置されていることである。こ
のため、データ入出力系回路およびパッド領域３と制御
信号系回路およびパッド領域４の外側にあるメモリセル
アレイ装置１a、１b、とアドレス系回路およびパッド領
域５a、５bの内側にあるメモリセルアレイ装置１c、１d
とは、図１に示されているように垂直方向（中央面に対
して垂直な方向）にずれて配置されている。データバス
２a、２bは半導体基板の中央の、メモリセルアレイ装置
１a、１bとデータ入出力系回路およびパッド領域３およ
び制御信号系回路およびパッド領域４との間、メモリセ
ルアレイ装置１cとメモリセルアレイ装置１dとの間に集
中配置されている。
説明する。図１は本発明の実施例を示すレイアウト図で
ある。以下の記述において、図３、図４に示されている
構成要素と同一の構成要素には、同一の参照番号を付し
て説明する。このレイアウトの特徴としてデータ入出力
系回路およびパツド領域３、制御信号系回路およびパッ
ド領域４が半導体基板の内側に隣接して配列されている
ことと、アドレス系回路およびパッド領域５a、５bが半
導体基板の両外側部分に配置されていることである。こ
のため、データ入出力系回路およびパッド領域３と制御
信号系回路およびパッド領域４の外側にあるメモリセル
アレイ装置１a、１b、とアドレス系回路およびパッド領
域５a、５bの内側にあるメモリセルアレイ装置１c、１d
とは、図１に示されているように垂直方向（中央面に対
して垂直な方向）にずれて配置されている。データバス
２a、２bは半導体基板の中央の、メモリセルアレイ装置
１a、１bとデータ入出力系回路およびパッド領域３およ
び制御信号系回路およびパッド領域４との間、メモリセ
ルアレイ装置１cとメモリセルアレイ装置１dとの間に集
中配置されている。
【００２１】図２は本発明の半導体記憶装置をＬＯＣ組
み立て技術を用いて組み立てた場合についてリードフレ
ームおよびボンディングワイヤの配線の一例を示す図で
ある。基板の中央の電源パッド６bおよび接地パッド７b
ヘの電源の供給は、図２に示されているように、メモリ
セルアレイ装置１c、１d側の電源ピン、接地ピンから中
央部へ内部リード９c、９dを導き、そのリードフレーム
の先端と当該電源パッドとの間をワイヤボンディングす
ることによって達成される。この配線においては、リー
ドフレームのデータ入出力ピンおよび制御系信号ピンと
データ入出力系回路およびパッド領域３および制御信号
系回路およびパッド領域４との間に異電位（電源電位、
接地電位）リードフレームが介在しないので、図４の従
来例において問題となった異電位リードフレーム上をボ
ンデイングワイヤが跨ぐ必要がない。また、アドレス系
回路およびパッド領域５a、５bは基板の外側部分にある
ので、異電位リードフレーム上をボンデイングワイヤが
跨ぐことなく、リードフレームのアドレスピンとアドレ
ス系信号パッドとの間のワイヤボンディングを実施する
ことができる。
み立て技術を用いて組み立てた場合についてリードフレ
ームおよびボンディングワイヤの配線の一例を示す図で
ある。基板の中央の電源パッド６bおよび接地パッド７b
ヘの電源の供給は、図２に示されているように、メモリ
セルアレイ装置１c、１d側の電源ピン、接地ピンから中
央部へ内部リード９c、９dを導き、そのリードフレーム
の先端と当該電源パッドとの間をワイヤボンディングす
ることによって達成される。この配線においては、リー
ドフレームのデータ入出力ピンおよび制御系信号ピンと
データ入出力系回路およびパッド領域３および制御信号
系回路およびパッド領域４との間に異電位（電源電位、
接地電位）リードフレームが介在しないので、図４の従
来例において問題となった異電位リードフレーム上をボ
ンデイングワイヤが跨ぐ必要がない。また、アドレス系
回路およびパッド領域５a、５bは基板の外側部分にある
ので、異電位リードフレーム上をボンデイングワイヤが
跨ぐことなく、リードフレームのアドレスピンとアドレ
ス系信号パッドとの間のワイヤボンディングを実施する
ことができる。
【００２２】さらに、データ入出力ピン、制御系信号ピ
ンに対応するボンデイングパツドは半導体基板の中央線
に沿って配列されているので、データの読み出しおよび
書き込みを制御する制御系信号パッドと制御信号系回路
をデータ入出力系回路の近傍に配置することができるた
め、半導体記憶装置の動作速度の高速化をも実現するこ
とができる。また、データバス２a、２bをメモリセルア
レイ装置１a、１c、およびメモリセルアレイ装置１b、
１dに沿って基板の中央部に集中配置できるため、メモ
リセルアレイ装置からのデータ読み出し（もしくはメモ
リセルアレイ装置ヘのデータ書き込み）速度をメモリセ
ルアレイ装置の位置に依存することなく等しくすること
ができる。それによって、語構成が１ビットのメモリ
や、各メモリセルアレイを独立したバンクとみなすよう
なマルチバンクのシンクロナスＤＲＡＭに対しても展開
が容易となり、図３に示されている従来型レイアウトに
よる利点も損なわれることなく維持される。
ンに対応するボンデイングパツドは半導体基板の中央線
に沿って配列されているので、データの読み出しおよび
書き込みを制御する制御系信号パッドと制御信号系回路
をデータ入出力系回路の近傍に配置することができるた
め、半導体記憶装置の動作速度の高速化をも実現するこ
とができる。また、データバス２a、２bをメモリセルア
レイ装置１a、１c、およびメモリセルアレイ装置１b、
１dに沿って基板の中央部に集中配置できるため、メモ
リセルアレイ装置からのデータ読み出し（もしくはメモ
リセルアレイ装置ヘのデータ書き込み）速度をメモリセ
ルアレイ装置の位置に依存することなく等しくすること
ができる。それによって、語構成が１ビットのメモリ
や、各メモリセルアレイを独立したバンクとみなすよう
なマルチバンクのシンクロナスＤＲＡＭに対しても展開
が容易となり、図３に示されている従来型レイアウトに
よる利点も損なわれることなく維持される。
【００２３】
【発明の効果】以上説明したように、本発明は次の効果
を有する。 １）第１、第２のアドレス系信号パッド群を、それぞれ
第３、第４のメモリセルアレイ装置の外側に配置するこ
とにより、リードフレームのアドレス系信号マルチピン
を外側から半導体基板上に導入する場合には、内側の中
央面に近い部分に設けられた配線を跨ぐことなく、その
マルチピンと、第１、第２のアドレス系信号パッド群と
をワイヤボンディングすることができる。したがって、
電源電位または接地電位の内部リードを、第２の端部か
ら中央面の近傍を通って中央面に平行に装着する場合に
は、その内部リードは、ボンディングワイヤに跨がれな
いで電源電位または接地電位を第２の端部から半導体基
板の中央部に伝達することができる。このようにして、
第１、第２のメモリセルアレイ装置は、その内部リード
によって半導体基板の中央部に伝達された電源を駆動電
源の１つとして使用することができる。その結果、第
１、第２のメモリセルアレイ装置上に、電源電位または
接地電位の内部リードを橋渡しする必要はなくなる。こ
のようにして、ボンディングワイヤ群が電源電位または
接地電位の内部リードを跨ぐという問題は完全に回避さ
れる。
を有する。 １）第１、第２のアドレス系信号パッド群を、それぞれ
第３、第４のメモリセルアレイ装置の外側に配置するこ
とにより、リードフレームのアドレス系信号マルチピン
を外側から半導体基板上に導入する場合には、内側の中
央面に近い部分に設けられた配線を跨ぐことなく、その
マルチピンと、第１、第２のアドレス系信号パッド群と
をワイヤボンディングすることができる。したがって、
電源電位または接地電位の内部リードを、第２の端部か
ら中央面の近傍を通って中央面に平行に装着する場合に
は、その内部リードは、ボンディングワイヤに跨がれな
いで電源電位または接地電位を第２の端部から半導体基
板の中央部に伝達することができる。このようにして、
第１、第２のメモリセルアレイ装置は、その内部リード
によって半導体基板の中央部に伝達された電源を駆動電
源の１つとして使用することができる。その結果、第
１、第２のメモリセルアレイ装置上に、電源電位または
接地電位の内部リードを橋渡しする必要はなくなる。こ
のようにして、ボンディングワイヤ群が電源電位または
接地電位の内部リードを跨ぐという問題は完全に回避さ
れる。
【００２４】２）データ入出力パッド群と制御系信号パ
ッド群を隣接して配列することにより、制御信号系回路
をデータ入出力系回路の近傍に配置することができ、そ
れによって、半導体記憶装置の動作速度を高速化するこ
とができる。
ッド群を隣接して配列することにより、制御信号系回路
をデータ入出力系回路の近傍に配置することができ、そ
れによって、半導体記憶装置の動作速度を高速化するこ
とができる。
【００２５】３）データ入出力パッド群と制御系信号パ
ッド群を、半導体基板の内側に、中央面に平行に配列す
ることによって、データバスを半導体基板の内側、すな
わち、中央面の近傍に集中して配置することが可能にな
る。その結果、メモリセルアレイ装置からのデータの読
み出し速度、および、メモリセルアレイ装置へのデータ
の書き込み速度の、メモリセルアレイ装置の位置依存性
を少なくすることができる。
ッド群を、半導体基板の内側に、中央面に平行に配列す
ることによって、データバスを半導体基板の内側、すな
わち、中央面の近傍に集中して配置することが可能にな
る。その結果、メモリセルアレイ装置からのデータの読
み出し速度、および、メモリセルアレイ装置へのデータ
の書き込み速度の、メモリセルアレイ装置の位置依存性
を少なくすることができる。
【００２６】４）第３、第４のメモリセルアレイ装置
を、第１、第２のメモリセルアレイ装置に対して、それ
ぞれ垂直方向内側に位置をずらして配置することによ
り、半導体基板上への実装密度を向上させることができ
る。
を、第１、第２のメモリセルアレイ装置に対して、それ
ぞれ垂直方向内側に位置をずらして配置することによ
り、半導体基板上への実装密度を向上させることができ
る。
【００２７】５）メモリセルアレ装置およびボンディン
グパッド群に関する本発明の配置を、中央面に関して対
称に構成することによって、上記の効果をさらに確実に
実現することができるばかりでなく、装置の設計と製作
を容易にすることができる。
グパッド群に関する本発明の配置を、中央面に関して対
称に構成することによって、上記の効果をさらに確実に
実現することができるばかりでなく、装置の設計と製作
を容易にすることができる。
【００２８】６）上記の効果によって、本発明は語構成
が１ビットのメモリや、各メモリセルアレイを独立した
バンクとみなすようなマルチバンクのシンクロナスＤＲ
ＡＭに対しても展開が容易となる。
が１ビットのメモリや、各メモリセルアレイを独立した
バンクとみなすようなマルチバンクのシンクロナスＤＲ
ＡＭに対しても展開が容易となる。
【図１】本発明の実施例を示す半導体記憶装置のレイア
ウト図である。
ウト図である。
【図２】図１に示した実施例をＬＯＣ組み立て技術を用
いて組み立てた場合の組み立て図である。
いて組み立てた場合の組み立て図である。
【図３】半導体記憶装置の従来例のレイアウト図であ
る。
る。
【図４】図３に示されている従来例をＬＯＣ組み立て技
術を用いて組み立てた場合の組み立て図である。
術を用いて組み立てた場合の組み立て図である。
【図５】ＬＯＣ組み立て技術を用いて組み立てられた半
導体記憶装置の従来例の摸式的断面図である。
導体記憶装置の従来例の摸式的断面図である。
【図６】半導体記憶装置の他の従来例のレイアウト図で
ある。
ある。
【図７】図６に示した従来例をＬＯＣ組み立て技術を用
いて組み立てた場合の組み立て図である。
いて組み立てた場合の組み立て図である。
１a、１b、１c、１d メモリセルアレイ装置 ２a、２b データバス ３ データ入出力系回路およびパッ
ド領域 ４ 制御信号系回路およびパッド領
域 ５、５a、５b アドレス系回路およびパッド領
域 ６a、６b、６c 電源パッド ７a、７b、７c 接地パッド ８ メタル配線 ９c、９d 内部リード １０ リードフレーム
ド領域 ４ 制御信号系回路およびパッド領
域 ５、５a、５b アドレス系回路およびパッド領
域 ６a、６b、６c 電源パッド ７a、７b、７c 接地パッド ８ メタル配線 ９c、９d 内部リード １０ リードフレーム
Claims (6)
- 【請求項１】 複数のワード線と複数のビット線との交
点にメモリセルが配置されてなるメモリセルアレイをそ
れぞれ備えている少なくとも４つのメモリセルアレイ装
置と、メモリセルアレイに書き込むデータを外部回路か
ら入力し、メモリセルアレイから読み出されたデータを
外部回路へ出力するためのボンディングパッド群である
データ入出力パッド群と、外部回路からアドレス信号を
入力するためのボンディングパッド群であるアドレス系
信号パッド群と、メモリセルアレイのアクセスの制御お
よび前記データの入出力の制御のための信号を外部回路
との間で送受信するためのボンディングパッド群である
制御系信号パッド群が、少なくとも１対のほぼ平行な対
辺を有する半導体基板面上にリードオンチップ構成で搭
載されている半導体記憶装置において、前記平行な対辺
から等しい距離にある中央線を含み当該半導体基板面に
垂直な平面を中央面とし、前記半導体基板の、前記平行
な対辺の側を外側とし、前記中央面の側を内側とし、該
中央面に垂直な方向を垂直方向とするとき、 データ入出力パッド群と制御系信号パッド群は、半導体
基板の内側に、かつ、相互に隣接して中央面に平行に配
列され、第１、第２のメモリセルアレイ装置はデータ入
出力パッド群と制御系信号パッド群の配列の外側に配置
され、第３、第４のメモリセルアレイ装置は、第１、第
２のメモリセルアレイ装置に対して中央線の方向にずれ
た位置に相互に垂直方向に対向して配列され、第１、第
２のアドレス系信号パッド群は、それぞれ第３、第４の
メモリセルアレイ装置の外側に配置されていることを特
徴とする半導体記憶装置。 - 【請求項２】 第３、第４のメモリセルアレイ装置は、
第１、第２のメモリセルアレイ装置に対して、それぞれ
垂直方向内側に位置をずらして配置されていることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１のメモリセルアレイ装置と第２
のメモリセルアレイ装置、第３のメモリセルアレイ装置
と第４のメモリセルアレイ装置、第１のアドレス系信号
パッド群と第２のアドレス系信号パッド群はそれぞれ同
一の形状および寸法を有し、中央面に関して対称に配置
されていることを特徴とする請求項１または２に記載の
半導体メモリ装置。 - 【請求項４】 第１、第２のデータバスを有し、第１の
データバスは、データ入出力パッド群と制御系信号パッ
ド群との配列と第１のメモリセルアレイ装置との間と、
第３のメモリセルアレイ装置の内側を通って形成され、
第２のデータバスは、データ入出力パッド群と制御系信
号パッド群との配列と第２のメモリセルアレイ装置との
間と、第４のメモリセルアレイ装置の内側を通って形成
されている、請求項１に記載の半導体記憶装置。 - 【請求項５】 電源パッドと接地パッドでなる電源パッ
ド対を少なくとも３対備え、第１の電源パッドと第１の
接地パッドでなる第１の電源パッド対は、当該半導体基
板の中央線の方向に関して中央の、前記中央面の近傍に
位置決めされ、半導体基板の中央線方向の両端を端部と
呼称するとき、第２の電源パッドと第２の接地パッドで
なる第２の電源パッド対は、当該半導体基板の第１、第
２のメモリセルアレイ装置側端部である第１の端部の前
記中央面の近傍に位置決めされ、第３の電源パッドと第
３の接地パッドでなる第３の電源パッド対は、当該半導
体基板の、第３、第４のメモリセルアレイ装置側端部で
ある第２の端部の前記中央面の近傍に位置決めされてい
る、請求項３に記載の半導体記憶装置。 - 【請求項６】 電源ピンと接地ピンでなる電源ピン対を
両端に１対ずつ備えたリードフレームに装着され、該リ
ードフレームのデータ入出力マルチピン、制御系信号マ
ルチピン、アドレス系信号マルチピンは、半導体基板の
前記外側から、それぞれ対応するデータ入出力パッド
群、制御系信号パッド群、アドレス系信号パッド群にワ
イヤボンディングされ、第１の電源ピンと第１の接地ピ
ンでなる第１の電源ピン対にそれぞれ接続された内部電
源リードと内部接地リードは、第２の端部の中央面の近
傍から該中央面に平行に導かれ、それぞれ第１の電源パ
ッドと第１の接地パッドの近傍で終端し、内部電源リー
ドは第１、第３の電源パッドにワイヤボンディングさ
れ、内部接地リードは第１、第３の接地パッドにワイヤ
ボンディングされ、第２の電源ピン対を構成する第２の
電源ピンと第２の接地ピンは、それぞれ第２の電源パッ
ドと第２の接地パッドにワイヤボンディングされてい
る、請求項５に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263634A JP2647023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体記憶装置 |
| KR1019950039260A KR100207765B1 (ko) | 1994-10-27 | 1995-10-27 | Loc형 반도체 메모리 장치 |
| US08/548,948 US5627792A (en) | 1994-10-27 | 1995-10-27 | Loc type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6263634A JP2647023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125143A JPH08125143A (ja) | 1996-05-17 |
| JP2647023B2 true JP2647023B2 (ja) | 1997-08-27 |
Family
ID=17392229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6263634A Expired - Fee Related JP2647023B2 (ja) | 1994-10-27 | 1994-10-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5627792A (ja) |
| JP (1) | JP2647023B2 (ja) |
| KR (1) | KR100207765B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744870A (en) * | 1996-06-07 | 1998-04-28 | Micron Technology, Inc. | Memory device with multiple input/output connections |
| JPH10269765A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| US5896310A (en) * | 1997-12-24 | 1999-04-20 | Texas Instruments Incorporated | Multiple bank memory with over-the-array conductors programmable for providing either column factor or y-decoder power connectivity |
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| JP3996267B2 (ja) * | 1998-05-12 | 2007-10-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| GB2348317B (en) * | 1998-06-23 | 2001-03-07 | Samsung Electronics Co Ltd | An arrangement of data input/output circuits for use in a semiconductor memory device |
| KR100382739B1 (ko) * | 2001-04-13 | 2003-05-09 | 삼성전자주식회사 | 비대칭 데이터 경로를 갖는 반도체 메모리 장치 |
| JP2005092969A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7463536B2 (en) * | 2006-07-31 | 2008-12-09 | Sandisk 3D Llc | Memory array incorporating two data busses for memory array block selection |
| US7499366B2 (en) | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Method for using dual data-dependent busses for coupling read/write circuits to a memory array |
| US7570523B2 (en) * | 2006-07-31 | 2009-08-04 | Sandisk 3D Llc | Method for using two data busses for memory array block selection |
| US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| KR100849071B1 (ko) * | 2007-05-31 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5419431B2 (ja) * | 2008-11-28 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2013021528A (ja) * | 2011-07-12 | 2013-01-31 | Elpida Memory Inc | 半導体装置、及び出力バッファのインピーダンスを調整する方法 |
| JP6081229B2 (ja) | 2013-03-01 | 2017-02-15 | 株式会社東芝 | 半導体装置、無線装置、及び記憶装置 |
| JP5535351B1 (ja) | 2013-03-01 | 2014-07-02 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208782A (en) * | 1989-02-09 | 1993-05-04 | Hitachi, Ltd. | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement |
| US5251168A (en) * | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
-
1994
- 1994-10-27 JP JP6263634A patent/JP2647023B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-27 KR KR1019950039260A patent/KR100207765B1/ko not_active IP Right Cessation
- 1995-10-27 US US08/548,948 patent/US5627792A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125143A (ja) | 1996-05-17 |
| KR100207765B1 (ko) | 1999-07-15 |
| US5627792A (en) | 1997-05-06 |
| KR960015588A (ko) | 1996-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |