KR100311035B1 - 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 - Google Patents

효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 Download PDF

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Abstract

패드 수가 많고 집적도가 높은 경우에 패드들이 효율적으로 배치되는 반도체메모리장치가 개시된다. 상기 반도체 메모리장치에서는, 제1형 디코더 블락들은 메모리셀 어레이 블락들의 각각의 마주 향하는 짧은 에지들위에 배치되며 제2형 디코더 블락들은 상기 메모리셀 어레이 블락들의 각각의 마주 향하는 긴 에지들위에 배치된다. 특히 패드들중 일부 및 주변회로 블락들은 상기 마주향하는 제1형 디코더 블락들 사이에 배치되며 상기 패드들중 나머지는 칩 표면의 짧은 에지들과 상기 메모리셀 어레이 블락들의 다른 짧은 에지들 사이에 배치되는 것을 특징으로 한다.

Description

효율적으로 배치된 패드들을 갖는 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 패드 수가 많고 집적도가 높은 경우에 패드들이 효율적으로 배치되는 반도체 메모리장치에 관한 것이다.
근래에 반도체 메모리장치의 설계기술 및 제조기술의 발전에 따라 반도체 메모리장치의 고집적화 및 고속화가 끊임없이 진행되고 있다. 특히 DSAM의 집적도는 불과 몇 년전만 해도 256K 정도였으나 현재에는 256M DRAM 및 1G BRAM이 개발되고 있다. 또한 멀티미디어 산업의 발달에 기인하여 보다 빠른 데이터처리 기능을 갖는 씨스템에 대한 요구가 증가함에 따라, 반도체 메모리장치의 멀티비트화가 중요한 과제로 등장하고 있다. 그런데 반도체 메모리장치의 멀티비트화는 데이터 입출력단자, 즉 패드 수의 증가를 초래하며, 패드 수의 증가는 칩의 소형화에 장해요소로 작용될 수 있다. 따라서 패드 수가 많은 반도체 메모리장치에서는 패드들의 효율적인 배치가 요구되며, 근래에는 패드들을 칩의 내부에 배치하는 방법이 주로 사용되고 있다. 미국 특허번호 5,109,265, "Semiconductor Memory with Connection Pads Disposed in the Interior"가 패드들이 칩의 내부에 배치되는 종래의 방법을 개시하고 있으며, 상기 종래의 방법에 따른 반도체 메모리장치의 구성이 도 1에 도시되어 있다.
도 1을 참조하면, 4개의 셀필드 블락들(10)이 칩 표면(1)의 코너들위에 배치된다. 디코더 블락들(2,3)은 각각 2개의 셀필드 블락들(10)의 반대쪽 에지들위에 배치된다. 패드들(5)는 디코더 블락들(2,3) 사이에 위치하는 자유표면 영역(Free Surface Area)(4) 내부에 배치된다. 상기 자유표면 영역(4)는 주변회로 블락들을 위해 사용될 수 있다.
그런데 상기 도 1에 도시된 종래의 방법에 따른 구성에서는 패드들(5)의 일부가 서로 마주보는 디코더 블락들(2) 사이에, 배치되어 있으므로 칩의 단방향 길이가 길어진다. 따라서 고집적 반도체 메모리장치에서 상기 종래의 방법에 따라 패드들이 배치될 경우 칩의 단방향 길이가 길어지게 됨으로써, 칩의 단방향 길이가 제한되는 경우에는 문제점으로 될 수 있다. 또한 상기 도 1에 도시된 종래의 방법에 따른 구성에서는 패드들(5)이 서로 마주보는 디코더 블락들(2,3) 사이에 일렬로 배치되어 있으므로, 패드 수가 매우 많이 요구되는 반도체 메모리장치에서는 패드들의 효율적인 배치가 매우 어렵다.
따라서 본 발명의 목적은, 패드 수가 많고 집적도가 높은 경우에 패드들이효율적으로 배치되는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 반도체 메모리장치의 구성이다.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성이다.
도 3은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치 기판; 상기 기판에 형성되는 복수개의 메모리셀 어레이 블락들, 복수개의 제1형 및 제2형 디코더 블락들; 및 상기 기판에서 상기 짧은 에지들에 평행하게 배치되는 제1 및 제2 패드열들을 구비한다. 각각의 제1형 디코더 블락은 상기 짧은 에지들에 평행하고, 각각의 메모리 셀 블락에 인접하고, 짧은 에지의 반대편에 배치되며, 각각의 제2형 디코더 블락은 상기 긴 에지들에 평행하고, 이웃하는 메모리셀 에레이 블락들 사이에 배치된다. 상기 제1 패드열은 상기 짧은 에지들 중의 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되며, 상기 제2 패드열은 상기 짧은 에지들 중의 다른 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치된다. 그리고, 상기 긴 애지들에 평행하게 배치되는 패드열은 없다.
바람직하기로는, 상기 반도체 메모리장치는 상기 제1형 디코더 블락들 사이애 배치되며, 상기 짧은 에지들에 평행하는 적어도 하나의 패드열; 및 상기 제1형 디코더 블락들 사이에 배치되는 주변회로 블락을 더 구비한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 제1실시예에 따른 반도체 메모리장치의 구성이다.
도 2를 참조하면, 상기 본 발명의 제1실시예에 따른 반도체 메모리장치는,한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치용 기판(11), 기판(11)에 형성되는 복수개의 메모리셀 어레이 블락들(12)과, 상기 각 메모리셀 어레이 블락들(12)에 대한 복수개의 제1형 디코더 블락들(14) 및 복수개의 제2형 디코더 블락들(13)과, 주변회로 블락(15), 및 본딩와이어들을 연결하기 위한 복수개의 제1패드열(16), 제2패드열(17), 제3패드열(18), 및 제4패드열(19)을 구비한다. 상기 기판(11)의 짧은 에지들이란, 4개의 에지(edge, 가장자리)들로 이루어지는 사각형의 기판(11)에서 길이가 짧은 한 쌍의 에지들을 말한다. 그리고, 상기 기판(11)의 긴 에지들이란, 4개의 에지(edge, 가장자리)들로 이루어지는 사각형의 기판(11)에서 길이가 긴 한 쌍의 에지들을 말한다.
상기 제1 내지 제4패드열(16∼19)은 모두 짧은 에지들에 평행하게 배치된다. 그리고, 긴 에지들에 평행하게 배치되는 패드열은 없다.
상기 제1형 디코더 블락들(14)의 각각은 상기 기판(11)의 짧은 에지들에 평행하고, 각각의 메모리 셀 블락(12)에 인접하고, 짧은 에지의 반대편에 배치된다. 상기 제2형 디코더 블락들(13)의 각각은 상기 기판(11)의 긴 에지들에 평행하고, 이웃하는 메모리셀 어레이 블락들(12) 사이에 배치된다.
상기 패드열들중 일부, 즉 상기 제2패드열(17) 및 제3패드열(18)은 상기 마주 향하는 제1형 디코더 블락들(14) 사이에 배치되며, 상기 패드열들중 나머지, 즉 제1패드열(16) 및 제4패드열(19)은 상기 기판(11)의 짧은 에지들 중의 하나의 에지와 상기 메모리셀 어레이 블락들(12) 사이에 각각 배치된다. 또한 상기 주변회로 블락(15)은 상기 제2패드열(17) 및 제3패드열(18) 사이에 배치된다.
상기 메모리셀 어레이 블락들(12)의 각각은 상기 기판(11)의 에지들을 따라 배치된다. 즉, 상기 메모리셀 어이 블락들(12)의 각각은 긴 에지들 중의 하나의 에지와 짧은 에지들 중의 하나의 에지에 이웃하게 배치된다. 상기 제1형 디코더 블락들(14)이 상기 메모리셀 어레이 블락들(12)의 로우(Row) 라인들을 구동하는 로우 디코더들일 경우, 상기 제2형 디코더 블락들(13)은 상기 메모리셀 어레이 블락들(12)의 칼럼(Column) 라인들을 구동하는 칼럼 디코더들이다. 반대로, 상기 제1형 디코더 블락들(14)가 상기 메모리셀 어레이 블락들(12)의 칼럼(Column) 라인들을 구동하는 칼럼 디코더들일 경우, 상기 제2형 디코더 블락들(13)은 상기 메모리셀 어레이 블락들(12)의 로우(Row) 라인들을 구동하는 로우 디코더들이다.
도 3은 본 발명의 제2실시예에 따른 반도체 메모리장치의 구성이다.
도 3을 참조하면, 상기 본 발명의 제2실시예에 따른 반도체 메모리장치는, 한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치용 기판(21), 기판(21)에 형성되는 복수개의 메모리셀 어레이 블락들(22)과, 상기 각 메모리셀 어레이 블락들(22)에 대한 복수개의 제1형 디코더 블락들(24) 및 복수개의 제2형 디코더 블락들(23)과, 제1 및 제2주변회로 블락들(25,26), 및 본딩와이어들을 연결하기 위한 복수개의 제1패드열(27), 제2패드열(28), 제3패드열(29), 및 제4패드열(30)을 구비한다.
상기 제1 내지 제4패드열(27∼30)은 모두 짧은 에지들에 평행하게 배치된다. 그리고, 긴 에지들에 평행하게 배치되는 패드열은 없다.
상기 제1형 디코더 블락들(24)의 각각은 상기 기판(21)의 짧은 에지들에 평행하고, 각각의 메모리 셀 블락(22)에 인접하고, 짧은 에지의 반대편에 배치된다. 상기 제2형 디코더 블락들(23)의 각각은 상기 기판(21)의 긴 에지들에 평행하고, 이웃하는 메모리셀 어레이 블락들(22) 사이에 배치된다.
상기 제1주변회로 블락(25) 및 제2주변회로 블락(26)은 상기 마주향하는 제1형 디코더 블락들(24) 사이에 배치된다. 또한 상기 제2패드열(28) 및 제3패드열(29)은 상기 제1주변회로 블락(25)과 상기 제2주변회로 블락(26) 사이에 배치되며, 상기 제1패드열(27) 및 제4패드열(30)은 상기 기판(21)의 짧은 에지들 중의 하나의 에지와 상기 메모리셀 어레이 블락들(22) 사이에 각각 배치된다.
상기 메모리셀 어레이 블락들(22)은 상기 칩 표면(21)의 에지들을 따라 배치된다. 즉, 상기 메모리셀 어레이 블락들(22)의 각각은 긴 에지들 중의 하나의 에지와 짧은 에지들 중의 하나의 에지에 이웃하게 배치된다. 상기 제1형 디코더 블락들(24)이 상기 메모리셀 어레이 블락들(22)의 로우(Row) 라인들을 구동하는 로우 디코더들일 경우, 상기 제2형 디코더 블락들(23)은 상기 메모리셀 어레이 블락들(22)의 칼럼(Column) 라인들을 구동하는 칼럼 디코더들이다, 반대로, 상기 제1형 디코더 블락들(24)이 상기 메모리셀 어레이 블락들(22)의 칼럼(Column) 라인들을 구동하는 칼럼 디코더들일 경우, 상기 제2형 디코더 블락들(23)은 상기 메모리셀 어레이 블락들(22)의 로우(Row) 라인들을 구동하는 로우 디코더들이다.
상술한 도 2 및 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 구성에서는 제2형 디코더 블락들(13,23)이 배치되는 위치에 패드들이 배치되지 않으므로 칩의 단방향 길이가 짧아질 수 있다. 이에 따라 반도체 메모리장치의 집적도가 높아지더라도 칩의 단방향 길이가 증가되지 않는다. 그러므로, 칩의 단방향 길이가 제한되는 경우, 본 발명의 반도체 메모리장치가 매우 유용하다. 또한 패드열들중 일부, 즉 제1패드열(16,27) 및 제4패드열(19,30)이 기판(11,21)의 짧은 에지들과 메모리셀 어레이 블락들(12,22) 사이에 배치되므로, 칩 전체에 더 많은 패드들이 배치될 수 있다. 그리하여, 패드가 위치할 공간이 충분해지므로 패드들 주변에 위치해야 하는 회로들의 배치가 용이하고, 패드와 해당 패드에 연결되는 주변회로가 가깝게 배치될 수 있어, 신호전달이 빨라질 수 있다.
따라서 본 발명에 따른 반도체 메모리장치의 구성은 패드 수가 많고 집적도가 높은 경우에 적합하다. 또한, 단방향의 길이가 제한되는 경우에 본 발명에 따른 반도체 메모리장치가 매우 유용하다.

Claims (12)

  1. 반도체 메모리장치에 있어서,
    한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치용 기판;
    상기 기판에 형성되는 복수개의 메모리셀 어레이 블락들, 복수개의 제1형 및 제2형 디코더 블락들; 및
    상기 기판에서 상기 짧은 에지들에 평행하게 배치되는 제1 및 제2 패드열들을 구비하며,
    각각의 제1형 디코더 블락은 상기 짧은 에지들에 평행하고, 각각의 메모리셀 블락에 인접하고, 상기 짧은 에지의 반대편에 배치되며, 각각의 제2형 디코더 블락은 상기 긴 에지들에 평행하고, 이웃하는 메모리셀 어레이 블락들 사이에 배치되며,
    상기 제1 패드열은 상기 짧은 에지들 중의 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되며, 상기 제2 패드열은 상기 짧은 에지들 중의 다른 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되며,
    상기 긴 에지들에 평행하게 배치되는 패드열은 없는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는
    상기 제1형 디코더 블락들 사이에 배치되며, 상기 짧은 에지들에 평행하는 적어도 하나의 패드열; 및
    상기 제1형 디코더 블락들 사이에 배치되는 주변회로 블락을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1형 디코더 블락들이 로우 디코더들이고 상기 제2형 디코더 블락들이 칼럼 디코더들인 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제1형 디코더 블락들이 칼럼 디코더들이고 상기 제2형 디코더 블락들이 로우 디코더들인 것을 특징으로 하는 반도체 메모리장치.
  5. 반도체 메모리장치에 있어서,
    한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치용 기판;
    상기 기판에 형성되는 복수개의 메모리셀 어레이 블락들, 복수개의 제1형 및 제2형 디코더 블락들, 주변회로 블락들 및
    상기 기판에서 상기 짧은 에지들에 평행하게 배치되는 제1 패드열, 제2 패드열, 제3 패드열, 및 제4 패드열들을 구비하며,
    각각의 제1형 디코더 블락은 상기 짧은 에지들에 평행하고, 각각의 메모리셀 블락에 인접하고, 상기 짧은 에지의 반대편에 배치되며, 각각의 제2형 디코더 블락은 상기 긴 에지들에 평행하고, 이웃하는 메모리셀 어레이 블락들 사이에 배치되며,
    상기 제1 패드열은 상기 짧은 에지들 중의 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되고, 상기 제4 패드열은 상기 짧은 에지들 중의 다른 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되고, 상기 제2 패드열 및 제3 패드열은 상기 제1형 디코더 블락들 사이에 배치되며,
    상기 주변회로 블락들은 상기 제2 패드열 및 제3 패드열 사이에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 메모리셀 어레이 블락들의 각각은
    상기 긴 에지들 중의 하나의 에지와 상기 짧은 에지들 중의 하나의 에지에 이웃하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 제1형 디코더 블락들이 로우 디코더들이고 상기 제2형 디코더 블락들이 칼럼 디코더들인 것을 특징으로 하는 반도체 메모리장치.
  8. 제5항에 있어서, 상기 제1형 디코더 블락들이 칼럼 디코더들이고 상기 제2형 디코더 블락들이 로우 디코더들인 것을 특징으로 하는 반도체 메모리장치.
  9. 반도체 메모리장치에 있어서,
    한 쌍의 짧은 에지들, 한 쌍의 긴 에지들을 가지는 직사각형의 반도체 메모리장치용 기판;
    상기 기판에 형성되는 복수개의 메모리셀 어레이 블락들, 복수개의 제1형 및 제2형 디코더 블락들, 제1 및 제2 주변회로 블락들 및
    상기 기판에서 상기 짧은 에지들에 평행하게 배치되는 제1 패드열, 제2 패드열, 제3 패드열, 및 제4 패드열들을 구비하며,
    각각의 제1형 디코더 블락은 상기 짧은 에지들에 평행하고, 각각의 메모리셀 블락에 인접하고, 상기 짧은 에지의 반대편에 배치되며, 각각의 제2형 디코더 블락은 상기 긴 에지들에 평행하고, 이웃하는 메모리셀 어레이 블락들 사이에 배치되며,
    상기 제1 및 제2 주변회로 블락들은 상기 제1형 디코더 블락들 사이에 배치되고,
    상기 제1 패드열은 상기 짧은 에지들 중의 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되고, 상기 제4 패드열은 상기 짧은 에지들 중의 다른 하나의 에지와 상기 복수 개의 메모리셀 어레이 블락들 사이에 배치되고, 상기 제2 패드열 및 제3 패드열은 상기 제1 및 제2 주변회로 블락들 사이에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 메모리셀 어레이 블락들의 각각은
    상기 긴 에지들 중의 하나의 에지와 상기 짧은 에지들 중의 하나의 에지에이웃하게 배치되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 제1형 디코더 블락들이 로우 디코더들이고 상기 제2형 디코더 블락들이 칼럼 디코더들인 것을 특징으로 하는 반도체 메모리장치.
  12. 제9항에 있어서, 상기 제1형 디코더 블락들이 칼럼 디코더들이고 상기 제2형 디코더 블락들이 로우 디코더들인 것을 특징으로 하는 반도체 메모리장치.
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