JP2003100876A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 記憶装置の記憶容量の変更に対しても、容易
に対応することができ、かつバス配線長の変更にかかわ
らず、高速かつ低消費電力で信号／データを転送するこ
とのできる半導体集積回路装置を提供する。 【解決手段】 半導体チップ（ＣＨ）を、パッド（１）
で取囲まれた第１の半導体領域（２）とパッド外部の領
域とに分割し、メモリ（２０）を、このパッド外部領域
に配置する。また、これらの第１の半導体領域（２）内
に配置されるメモリ（３７）とパッド（１）外部に配置
されるメモリ（２０）を、それぞれ別々のメモリバス
（３６，３９）およびセレクタ（１００）を介してバス
インターフェイスユニット（３３）に結合する。このセ
レクタ（１００）を、２相の互いに位相の異ならないク
ロック信号（Ｐ１，Ｐ２）で駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、特に、半導体集積回路装置のチップ上レイア
ウトに関する。より特定的には、この発明は、記憶装置
のチップ上レイアウトおよびこの記憶装置に対するバス
の配置および信号転送タイミングに関する。

【０００２】

【従来の技術】図２５は、従来の半導体集積回路装置の
全体の構成を概略的に示す図である。図２５において、
半導体集積回路装置は、半導体チップＣＨの外周部に沿
って配置される複数のボンディングパッド１と、これら
のボンディングパッド１により規定される内部回路領域
２を含む。ボンディングパッド１は、この半導体チップ
ＣＨの４辺に沿って内部回路領域２を取り囲むように配
置されており、外部リード端子とボンディングワイヤ
（図示せず）を介して電気的に接続され、外部装置と電
気的に結合される。

【０００３】内部回路領域２においては、演算処理を実
行する演算処理装置（ＣＰＵ）３と、このＣＰＵ３が必
要とするデータ／命令を格納するＲＯＭ（リード・オン
リ・メモリ）４と、ＣＰＵ３が使用するデータ／命令を
格納するとともに、ＣＰＵ３の作業領域として一時的に
データを格納するＲＡＭ(ランダム・アクセス・メモリ)
５と、外部との入出力インターフェイス、タイマ、およ
び非同期送受信ユニット（ＵＡＲＴ）などを含む周辺機
能６および７を含む。周辺機能６は、ＣＰＵ３に隣接し
て配置され、周辺機能７が、ＲＯＭ４およびＲＡＭ５の
間に配置される。

【０００４】この図２５に示す半導体集積回路装置は、
いわゆる１チップマイクロコンピュータである。半導体
チップＣＨ上にＣＰＵ３、ＲＯＭ４、およびＲＡＭ５を
集積化することにより、これらのＣＰＵ３、ＲＯＭ４お
よびＲＡＭ５を接続するバス配線を、チップ上配線で構
成することができ、また、これらのバス配線長も短くな
り、高速かつ低消費電力で信号／データの送受を行なう
ことができ、高速処理を小占有面積で実現することがで
きる。

【０００５】また、ＣＰＵ３とＲＯＭ４およびＲＡＭ５
との間のバス配線（図示せず）は、チップ上配線であ
り、そのバス幅を十分広くすることができ、データのビ
ット幅を広くすることができる。

【０００６】

【発明が解決しようとする課題】この図２５に示す半導
体集積回路装置において、内部回路領域２内において、
その面積利用効率を高くしてチップ面積を最小とするた
めに、そのレイアウトが最適化されて各構成要素が配置
される。各構成要素の最適配置時において、内部バスの
配線レイアウトも同様に、最適化される。

【０００７】この半導体集積回路装置において、ＲＯＭ
４およびＲＡＭ５の記憶容量は、その処理内容に応じて
設定される。したがって、処理内容が複雑となり、処理
データ量が多くなった場合には、これらのＲＯＭ４およ
び／またはＲＡＭ５の記憶容量を増大させる必要があ
る。

【０００８】図２６は、ＲＯＭ４およびＲＡＭ５の記憶
容量が増大した場合の半導体記憶装置のレイアウトを概
略的に示す図である。図２６において、内部回路領域２
内において、ＲＯＭ１４およびＲＡＭ１５の記憶容量
が、図２５に示すＲＯＭ４およびＲＡＭ５に比べて増大
され、それぞれの占有面積が増大する。これらのＲＯＭ
１４およびＲＡＭ１５の面積増加に応じて、半導体チッ
プＣＨの面積を最小にするように、そのレイアウトが変
更される。したがって、ＲＯＭ１４およびＲＡＭ１５の
間の周辺機能１７およびＣＰＵに隣接する周辺機能１６
は、図２５に示す半導体集積回路装置の周辺機能７およ
び周辺機能６とその内部のレイアウトが異なる。

【０００９】したがって、これらの周辺機能１６および
１７に含まれるＵＡＲＴ等の構成要素からパッド１に至
る配線のレイアウトが異なり、また、その配線長も変更
される。

【００１０】素子の微細化に伴って、配線幅および配線
間隔が小さくなると、配線経路が変更されるだけで、配
線容量および配線抵抗が変化し、また配線間容量も変化
する。したがって、この配線経路の変更により、たとえ
ばサージ電圧が生じた場合に、断線するまたはそのサー
ジ電圧が配線間容量を介して伝達され回路動作に悪影響
を及ぼすなどのサージに弱い箇所が出てくる可能性があ
る。したがって、このようなＲＯＭおよび／またはＲＡ
Ｍの記憶容量を変更する場合には、半導体集積回路装置
の信頼性の評価を十分に１から再評価し直す必要があ
り、この半導体集積回路装置の評価に長時間を要し、応
じてコストが増大するという問題が生じる。

【００１１】また、この内部回路領域２のＸ方向および
／またはＹ方向の長さがこのＲＯＭ１４およびＲＡＭ１
５の面積増大により、増大するため、その周辺に配置さ
れたパッド１のチップ上での座標も異なることになる。
通常、半導体集積回路装置の信頼性評価のためには、テ
スト用治具が用いられ、この治具が、ボンディングパッ
ド(以下パッドと称する)１と電気的に接続されてテスト
が行なわれる。したがって、このパッド１の座標が変更
された場合、この治具のパッドコンタクト位置を、この
新たに作製された半導体集積回路装置のパッド１の座標
に応じて変更する必要があり、また、この半導体集積回
路装置の再評価のための治具の変更のために長時間およ
び労力を要し、また費用がかかるという問題があった。

【００１２】また、この図２６に示すように、半導体集
積回路装置のチップ面積が増大し、構成要素間のバス配
線長が長くなった場合、信号／データの伝搬時間が長く
なる。したがって、この半導体集積回路装置内におい
て、内部回路がクロック信号に同期して処理を行い、ま
た、そのサイクルタイムがクロック信号により決定され
て処理が実行される場合において、信号／データのフラ
イトタイムの影響により、内部の制御信号と転送信号／
データのタイミングがずれた場合に、十分にセットアッ
プ／ホールド時間を確保することができず、中間電圧レ
ベルの信号を転送する場合が生じる。

【００１３】信号線が中間電位レベルに維持されると、
次段回路において、貫通電流が流れ、消費電流が増大す
るという問題が生じる。また、正確なデータ転送も行な
うことができなくなる。特に、ＭＯＳトランジスタ(絶
縁ゲート型電界効果トランジスタ)で次段回路が構成さ
れている場合、このような貫通電流により、ＭＯＳ回路
の特徴である低消費電力性能が損なわれ、また、次段回
路を正確に動作させることができず誤動作が生じる可能
性がある。

【００１４】それゆえ、この発明の目的は、記憶装置の
記憶容量の変更に対しても、レイアウト変更を最小限に
抑制することのできる半導体集積回路装置を提供するこ
とである。

【００１５】この発明の他の目的は、バス配線長がレイ
アウト変更により長くなった場合においても、高速で信
号／データの転送を行なうことのできる半導体集積回路
装置を提供することである。

【００１６】この発明のさらに他の目的は、レイアウト
変更によりバス配線長が変更された場合においても、正
確に信号／データを高速かつ低消費電力で転送すること
のできる半導体集積回路装置を提供することである。

【００１７】

【課題を解決するための手段】この発明は、要約すれ
ば、半導体チップを、パッドにより規定される第１の半
導体領域と、このパッド外部の第２の領域とに区分し、
この第２の半導体領域に、ＲＯＭおよび／またはＲＡＭ
の少なくとも一部を配置する。

【００１８】すなわち、この発明の第１の観点に係る半
導体集積回路装置は、処理装置を含む内部回路が配置さ
れる第１の半導体領域と、第１の記憶装置が配置される
第２の半導体領域と、これらの第１および第２の半導体
領域の間に配置されるパッドを含む。

【００１９】好ましくはパッドは、この第１の半導体領
域を取り囲むように配置される。

【００２０】好ましくは、第２の半導体領域は、パッド
を介して第１の半導体領域と対向して配置される第１の
サブ半導体領域と、パッドを介して第１の半導体領域と
対向して配置される第２のサブ半導体領域とを含む。こ
れら第１および第２のサブ半導体領域は、第１の半導体
領域に関して対向して配置される。

【００２１】好ましくは、さらに、第１の半導体領域に
配置される第２の半導体記憶装置と、処理装置からのメ
モリアドレス信号に従って第１および第２の記憶装置の
一方を指定するメモリ選択信号を生成するメモリ選択信
号生成回路と、このメモリ選択信号生成回路からのメモ
リ選択信号に従って第１および第２の記憶装置の一方を
処理装置に電気的に結合するためのメモリ選択回路が設
けられる。

【００２２】好ましくは、処理装置は、このメモリ選択
回路に対し結合されるバスインターフェイスユニットを
含む。好ましくは、第１の記憶装置と第２の記憶装置と
は、種類が異なる。好ましくは、パッドは、第１および
第２の記憶装置の記憶容量に係らず、同一のピッチで同
一配列パターンで配置される。好ましくは、第１の記憶
装置は、択一的に処理装置によりアクセスされる同一種
類の複数のメモリ回路を含む。好ましくは、内部回路
は、第１の記憶装置の記憶容量に係らずに固定された回
路レイアウトを有する。好ましくは、第１の半導体領域
に配置される第２の記憶装置と、第１の記憶装置に結合
される第１のバスと、第２の記憶装置に結合される第２
のバスと、処理装置からのメモリアドレス信号に従って
第１および第２のバスを第３のバスに電気的に接続する
ためのバス選択回路とがさらに配置される。処理装置
は、この第３のバスと結合されるバスインターフェイス
ユニットを含む。

【００２３】これに代えて、好ましくは、第１の記憶装
置は、複数のブロックを有する。この構成において、半
導体集積回路装置は、さらに、第１の半導体領域に配置
され、かつ複数のブロックを有する第２の記憶装置と、
処理装置からのメモリアドレス信号に従って第１および
第２の記憶装置のブロックを選択するメモリブロック選
択信号を生成するブロックデコード回路と、第１の記憶
装置の複数のブロックそれぞれに対応して配置される複
数の第１のバスと、第２の記憶装置の複数のブロックそ
れぞれに対応して配置される複数の第２のバスと、メモ
リ選択信号に従って選択メモリに対応して配置されたバ
スをバスインターフェイスユニットを介して処理装置に
接続する選択回路がさらに設けられる。

【００２４】好ましくは、この選択回路は、メモリ選択
信号に応答して第１の記憶装置の選択ブロックを第３の
バスに電気的に接続するための第１のセレクタと、メモ
リ選択信号に従って第２の記憶装置の選択ブロックを第
４のバスに接続するための第２のセレクタと、メモリ選
択信号に従って、第３および第４のバスの一方を第５の
バスに電気的に結合する第３のセレクタを含む。第５の
バスが、処理装置にバスインターフェイスユニットを介
して電気的に接続される。メモリ選択信号は、第１およ
び第２の記憶装置の一方を指定するメモリ選択信号と、
ブロックを選択するブロック選択信号を含む。

【００２５】好ましくは、これに代えて、第１の半導体
領域に配置される第２の記憶装置と、処理装置からのメ
モリアドレス信号に従って第１および第２の記憶装置の
一方を指定するメモリ選択信号を生成するデコード回路
と、第１のクロック信号に従って能動化され、メモリ選
択信号に従って第１および第２の記憶装置の一方へ、第
１のクロック信号と相補な第２のクロック信号に従って
処理装置から与えられたデータを伝達する選択回路が設
けられる。選択回路は、処理装置からのデータが確定す
る前に第１のクロック信号に従って能動化される。

【００２６】また、これに代えて、好ましくは、第１の
半導体領域に配置される第２の記憶装置と、処理装置か
らのメモリアドレス信号に従って第１および第２の記憶
装置の一方を指定するメモリ選択信号を生成するデコー
ド回路と、メモリ選択信号に従って第１および第２の記
憶装置の一方を処理装置に電気的に結合する選択回路が
設けられる。メモリ選択信号は第１のクロック信号に従
って有効とされかつ選択回路が伝達するデータは、第１
のクロック信号と相補な第２のクロック信号に同期して
有効状態となる。

【００２７】また、これに代えて、好ましくは、第１の
半導体領域に配置される第２の記憶装置と、処理装置か
らのメモリアドレス信号に従って第１および第２の記憶
装置を指定するメモリ選択信号を生成して第１のクロッ
ク信号に同期して伝達する選択信号生成回路と、メモリ
選択信号に従って指定された記憶装置を処理装置に電気
的に結合する選択回路と、処理装置からのデータを選択
回路に、第１のクロック信号と相補な第２のクロック信
号に同期して転送する転送回路が設けられる。

【００２８】好ましくは、選択信号生成回路の出力信号
を遅延して選択回路へ伝達する遅延回路が設けられる。

【００２９】好ましくは、転送回路の出力信号は、選択
信号生成回路の出力信号が確定した後に確定する。

【００３０】好ましくは、第１および第２のクロック信
号は互いに重なり合わない２相のクロック信号である。
これらの第１および第２のクロック信号の一方のエッジ
に同期してメモリ選択信号およびデータが確定状態とな
る。

【００３１】好ましくは、転送回路の出力信号は、第２
のクロック信号の半サイクル期間確定状態となり、選択
信号生成回路の出力信号は、第１のクロック信号の１ク
ロックサイクル期間確定状態となる。

【００３２】好ましくは、さらに、選択回路の出力ノー
ドに転送データをラッチするラッチ回路が設けられる。

【００３３】この発明の第２の観点に係る半導体集積回
路装置は、処理装置と、第１および第２の記憶装置と、
処理装置からのメモリアドレス信号に従って、第１およ
び第２の記憶装置を指定するメモリ選択信号を生成して
第１のクロック信号に同期して伝達する選択信号生成回
路と、このメモリ選択信号に応答して第１および第２の
記憶装置のうちのメモリ選択信号が指定した記憶装置を
内部バスに結合する選択回路と、処理装置からのデータ
を内部バスを介して選択回路に第１のクロック信号と相
補な第２のクロック信号に同期して転送する転送回路と
を含む。

【００３４】好ましくは、選択信号生成回路の出力信号
を遅延して選択回路へ伝達する遅延回路がさらに設けら
れる。

【００３５】転送回路の出力信号は、選択信号生成回路
の出力信号が確定した後に確定する。

【００３６】好ましくは、第１および第２のクロック信
号は、互いに重なり合わない２相のクロック信号であ
る。

【００３７】また、好ましくは、転送回路の出力信号
は、第２のクロック信号の半サイクル期間確定状態とな
り、選択信号生成回路の出力信号は、第１のクロック信
号の１クロックサイクル期間確定状態となる。

【００３８】好ましくは、選択回路の出力ノードに、選
択回路の出力データをラッチするラッチ回路がさらに配
置される。

【００３９】パッドを第１および第２の半導体領域の間
に配置し、この第２の半導体領域に第１の記憶装置を配
置することにより、この第１の半導体領域のレイアウト
をほぼ固定して、第２の半導体領域の第１の記憶装置の
レイアウトを、その記憶容量に応じて変更する。したが
って、内部回路のレイアウトは変更されず、その内部配
線のレイアウトも変更されないため、内部回路の特性を
保証することができる。したがって、単に第１の記憶装
置のレイアウト変更に労力を要し、またそのテストが必
要とされるだけであり、パッドの座標も変更されないた
め、従来の治具を利用して、この半導体集積回路装置の
テストを行なうことができる。テストプログラムにおい
て、単に第１の記憶装置の記憶容量に応じてアドレス領
域が変更されるだけである。これにより、容易に記憶装
置の記憶容量変更に対応することができる。

【００４０】また、それぞれ互いに異なる相補なクロッ
ク信号に同期して、その選択回路の制御およびデータ転
送を行なっており、確実に、選択回路において、選択状
態となった後データを転送することができ、確定状態の
データを確実に、次段の記憶装置へ伝達することができ
る。また、メモリのデータバスには、選択した記憶装置
が結合されるだけであり、バスの負荷が軽減され高速デ
ータ転送を実現することができる。

【００４１】

【発明の実施の形態】［実施の形態１］

【００４２】図１は、この発明の実施の形態１に従う半
導体集積回路装置の全体の構成を概略的に示す図であ
る。図１において、半導体集積回路装置は、半導体チッ
プＣＨ上に集積化される。この半導体チップＣＨは、パ
ッド１により取り囲まれる内部回路領域２と、パッド１
の外部に配置されるメモリ２０を含む。この内部回路領
域２に配置される内部回路は、先の図２５に示すＣＰＵ
３、および周辺機能６，７（１６，１７）を含む。この
内部回路領域２に配置される内部回路は、またＲＯＭお
よび／またはＲＡＭの一部を含んでもよい。

【００４３】パッド１の外部に配置されるメモリ２０
は、ＲＯＭおよび／またはＲＡＭを含む。この半導体集
積回路装置において、メモリの記憶容量を増大させる場
合には、メモリ２０を構成するＲＯＭおよび／またはＲ
ＡＭの記憶容量を増大させる。内部回路領域２のレイア
ウトは不変である。この内部回路２を取り囲むように配
置されるパッド１の配置位置（座標）も不変である。

【００４４】このメモリ２０の記憶容量を変更する場合
には、図１においてＸ方向に沿ってメモリ２０の面積を
増減して、メモリ２０の記憶容量を増減する。Ｙ方向に
ついては、メモリ２０の長さは不変である。この一方方
向においてのみメモリ２０の面積を変更することによ
り、パッド１の座標を変更することなく、メモリ２０の
記憶容量を変更することができる。

【００４５】したがって、ＲＯＭおよび／またはＲＡＭ
の記憶容量の変更時においては、単に、パッド１の外部
に配置されるメモリ２０の記憶容量を増減し、そのレイ
アウトを変更するだけでよく、内部回路領域２に配置さ
れる内部回路およびパッド１の配置が不変である。した
がって、この内部回路領域２に配置される内部回路につ
いては、その回路特性および信頼性について一旦評価が
確立すれば、その評価結果は、このメモリ２０のさまざ
まな記憶容量を有する場合においても、適用することが
できる。したがって、この半導体集積回路装置の評価
は、メモリ２０の評価を行なうことが要求されるだけで
あり、評価時間を短縮することができる。

【００４６】また、レイアウト変更時においても、メモ
リ２０のＸ方向についてのレイアウトを変更するだけで
よく、記憶容量変更時におけるレイアウト変更の労力を
軽減することができる。

【００４７】特に、メモリ２０を、このＸ方向について
単位メモリユニットを複数個繰返し配置して構成するこ
とにより、このメモリ２０の記憶容量の増減に対して
も、容易に対応することができる。

【００４８】また、パッド１の座標が不変であるため、
メモリ２０の記憶容量が変更された場合においても、こ
のテスト用治具の変更は不用であり、従来の信頼性評価
試験装置を用いて信頼性評価を行なうことができる。

【００４９】特に、このパッド１のレイアウトおよび内
部回路領域２を含む構成を、１つのマクロとしてライブ
ラリ化して登録することにより、マクロベースで半導体
集積回路装置を作製することができる。特にメモリ２０
においても、単位メモリユニットがマクロ化されていれ
ば、そのメモリ２０の記憶容量の増減時においても単位
メモリユニットの数を増減するだけで、必要とされる記
憶容量を実現することができ、容易に記憶容量の増減に
も対応することができる。

【００５０】以上のように、この発明の実施の形態１に
従えば、パッド外部に、メモリ（ＲＯＭおよび／または
ＲＡＭ）を配置するように構成しており、記憶装置の記
憶容量の増減に際しても、レイアウトの変更の労力を最
小限に抑制することができ、また内部回路領域の構成は
不変であり、信頼性評価のための時間も軽減することが
できる。

【００５１】［実施の形態２］

【００５２】図２は、この発明の実施の形態２に従う半
導体集積回路装置の全体の構成を概略的に示す図であ
る。この図２において、半導体集積回路装置は、チップ
ＣＨ上で、パッド１に関してＸ方向に沿って外側に、メ
モリ２０および２５が内部回路領域２に関して対向して
配置される。

【００５３】内部回路領域２に含まれる内部回路および
パッド１のレイアウトは、メモリ２０および２５の記憶
容量の変更にかかわらず不変である。これらのメモリ２
０および２５は、その種類が異なっており、たとえばメ
モリ２０はＲＯＭであり、メモリ２５は、ＲＡＭであ
る。種類の異なるメモリ２０および２５を、パッド１の
外側に内部回路領域２に関して対向して配置して、これ
らのメモリ２０および２５の記憶容量の増減時、Ｘ方向
に沿ってメモリ２０および２５の面積を変更してそれら
の記憶容量を変更する。

【００５４】例えば、メモリ２２が、ＲＯＭであり、メ
モリ２５がＲＡＭの場合、これらの増減時においては、
メモリ２２および２５それぞれについて、対応の単位メ
モリユニットの数を増減することにより記憶容量を増減
できる。

【００５５】メモリ２２および２５は、その種類が異な
っており、そのレイアウトの規則性が異なる。すなわ
ち、メモリ２２および２５においては、繰返し回路の種
類が異なる。ここで、「繰返し回路」は、同一レイアウ
トパターンで繰返し配置される回路であり、たとえばロ
ウデコーダ、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）におけるセンスアンプなどを示す。ま
た、これらのメモリ２２および２５の占有面積も異な
る。

【００５６】これらのメモリ２２および２５を、この半
導体チップＣＨ上においてパッド１の一方側の外側Ｘ方
向に沿っての一方側に配置した場合、メモリ２２および
２５の記憶容量の比およびそのレイアウトの規則性の差
により、空き領域が生じ、面積利用効率が低下する。こ
のパッド１のＸ方向に沿っての両側にメモリ２２および
２５を配置することにより、それぞれの領域において、
メモリ２２および２５のレイアウトを個々に最適化する
ことができる。これにより、面積利用効率の低下を生じ
させることなく、チップ面積を最小化することができ
る。

【００５７】また、個々の領域において、単位メモリブ
ロックをＸ方向に沿って単に増減するだけであり、メモ
リ２２および２５の記憶容量の変更に容易に対応するこ
とができる。また、実施の形態１と同様、内部回路領域
２に配置される内部回路およびパッド１のレイアウトは
不変であるため、その信頼性の評価は、さまざまな記憶
容量を有する半導体集積回路装置に対して適用すること
ができ、評価時間を短縮することができる。

【００５８】なお、メモリ２２および２５としては、種
類が異なるメモリであればよく、一方がＳＲＡＭ(スタ
ティック・ランダム・アクセス・メモリ)であり、他方
がＤＲＡＭであってもよい。

【００５９】［実施の形態３］

【００６０】図３は、この発明の実施の形態３に従う半
導体集積回路装置の要部の構成を概略的に示す図であ
る。図３において、内部回路領域２内に、メモリ３７が
配置され、この内部回路領域２とパッド１を介して対向
する外部領域にメモリ２０が配置される。メモリ２０お
よび３７の各々は、ＲＯＭおよび／またはＲＡＭであ
る。これらのメモリ２０および３７は同一種類のメモリ
であってもよく、異なる種類のメモリであってもよい。
また、メモリ２０および３７は、ＲＯＭおよびＲＡＭ両
者を含んでいてもよい。

【００６１】内部回路領域２においては、ＣＰＵ３から
アドレスバス３０を介して与えられるメモリを特定する
メモリアドレス信号をプリデコードし、メモリを指定す
るプリデコード信号をデコードバス３８および４０上に
送出するプリデコーダ３１と、ＣＰＵ３と内部バス３２
を介して結合され、ＣＰＵ３からのアドレスおよびデー
タおよび制御信号に従って、メモリ３７または２４のア
クセス時に所定のタイミングで、バス３４にアドレス信
号および制御信号を出力し、データ書込時においては、
書込データを出力するバスインターフェイスユニット
（ＢＩＵ）３３と、プリデコーダ３１からのプリデコー
ド信号に従って、バス３４を、メモリバス３６および３
９の一方に接続するセレクタ３５が設けられる。

【００６２】ここで、「バス」は、制御信号を伝達する制
御バス、アドレス信号を伝達するアドレスバス、および
データを伝達するデータバスを含む。

【００６３】メモリバス３６は、メモリ３７に結合さ
れ、メモリバス３９は、メモリ２０に結合される。これ
らのメモリバス３６および３９は、アドレス信号、制御
信号、およびデータを転送するバスを含む。

【００６４】また、メモリ２０および３７は、複数のブ
ロックを含み、プリデコーダ３１からのプリデコード信
号により、メモリおよびブロックが指定されてもよい。

【００６５】ＣＰＵ３が、メモリ３７および２０の一方
にアクセスする場合には、セレクタ３５は、そのメモリ
バス３６および３９の一方を内部バス３４に結合する。
次に、この図３に示す半導体集積回路装置の動作につい
て簡単に説明する。

【００６６】ＣＰＵ３が、ロードまたはストア命令など
のメモリアクセスを伴う命令を実行する場合、そのアク
セス対象のメモリを指定するメモリアドレス信号をアド
レスバス３０を介してプリデコーダ３１へ与え、かつ内
部バス３２を介して、アクセス対象のアドレスを指定す
るアドレス信号およびデータ書込時のデータを内部バス
３２を介してバスインターフェイスユニット（ＢＩＵと
以下称す）３３に伝達する。

【００６７】セレクタ３５は、プリデコーダ３１からコ
ントロールバス３８および４０に与えられるプリデコー
ド信号に従って、アクセス対象のメモリに対して設けら
れたメモリバス３６または３９を、内部バス３４に結合
する。ＢＩＵ（バスインターフェイスユニット）３３
は、所定のタイミングで、ＣＰＵ３から伝達されたアド
レス信号、制御信号およびデータ書込時のデータをセレ
クタ３５を介して、選択メモリに対して設けられたメモ
リバスに伝達する。

【００６８】メモリからのデータ読出し時においては、
選択メモリから読出されたデータが、セレクタ３５を介
して内部バス３４に伝達される。ＢＩＵ３３は、このデ
ータ読込時においては内部バス３４上のデータを取込
み、取込んだデータを所定のタイミングで、ＣＰＵ３に
内部バス３２を介して転送する。

【００６９】この図３に示す半導体集積回路装置の構成
においては、メモリ２０および３７は別々のメモリバス
３９および３６に結合される。セレクタ３５が、アクセ
ス対象のメモリ(メモリブロック)に対して設けられたメ
モリバスを内部バス３０に結合する。したがって、メモ
リへのアクセス時においては、内部バス３４には、メモ
リバス３６および３９の一方が接続されるだけであり、
内部バス３４の負荷が、この内部バス３４にメモリ３７
および２０が共通に接続される場合に比べて軽減され、
高速でデータ／信号を転送することができる。

【００７０】したがって、メモリ２０が、パッド１の外
部に配置され、バスの配線長が長くなる可能性がある場
合においても、内部バス３４には、このメモリバス３６
および３９の一方が接続されるだけであり、内部バス３
４の負荷を軽減することができ、高速で信号／データの
転送を行なうことができる。また、この内部バスの負荷
が軽減されるため、寄生容量が低減され、バスの配線容
量の充放電電流が低減され、応じて消費電力を低減する
ことができる。

【００７１】すなわち、メモリ２０および３７を共通メ
モリバスに接続し、この共通メモリバスをＢＩＵ３３に
結合した場合、バスの負荷が大きくなるため、図４にお
いて破線で示すように、バス信号線の充電時間が長くな
る。しかしながら、メモリ２０および３７をそれぞれ別
々にメモリバス３１および３６に結合し、セレクタ３５
により選択的にアクセス対象のメモリに結合されるメモ
リバスを内部バス３４に結合することにより、バスの負
荷が軽減され、図４において実線で示すように、このバ
ス信号線の充電電圧の立上がり時間が速くなる。

【００７２】なお、図４においては、メモリバス３９お
よび３６の１つのバス信号線についての電圧変化を示し
ており、図４において横軸は時間Ｔを示し、縦軸に電圧
Ｖを示す。

【００７３】また、バス信号線の信号／データの立下が
り時においても、同様に、メモリバスをメモリそれぞれ
に対して設けることにより、バスの負荷が軽減され、放
電時間が低減されて高速で信号を立下げることができ
る。これにより、高速のデータ転送を実現することがで
きる。

【００７４】メモリ２０を、チップ上のパッド１の外部
領域に配置した場合、メモリバス３９の配線長が長くな
り、その負荷が大きくなる可能性がある。これらのメモ
リに対するバスを別々に設けることにより、配線負荷が
軽減されて高速のデータ転送を行なうことができる。ま
た、バスの負荷（配線容量）が軽減されるため、充放電
電流が低減され、応じて電力を低減することができる。

【００７５】［セレクタ３５の構成１］

【００７６】図５は、図３に示すセレクタ３５の構成を
示す図である。図５において、セレクタ３５は、プリデ
コーダ３１からの相補プリデコード信号ＺＣＳ０および
ＣＳ０に従って選択的に導通し、導通時、内部バス３４
とメモリバス３９とを接続するトランスミッションゲー
ト４２と、プリデコーダ３１からの相補プリデコード信
号ＺＣＳ１およびＣＳ１に従って選択的に導通し、導通
時、内部バス３４とメモリバス３６とを結合するトラン
スミッションゲート４４を含む。

【００７７】相補プリデコード信号ＺＣＳ０およびＣＳ
０は、活性化時、メモリ２０を指定し、相補プリデコー
ド信号ＺＣＳ１およびＣＳ１は、活性化時、メモリ３７
を指定する。

【００７８】これらのトランスミッションゲート４２お
よび４４は、導通時においては、内部バス３４とメモリ
バス３９または３６を電気的に結合するだけである。し
たがって、これらの内部バス３０およびメモリバス３９
が双方向バスの場合においても、セレクタ３５において
トランスミッションゲートを利用することにより、回路
占有面積を増大させることなく、双方向バスを相互接続
することができる。

【００７９】また、これらのトランスミッションゲート
４２および４４は、非導通時においては、確実に、内部
バス３４と対応のメモリバスとを電気的に分離する。こ
れらのトランスミッションゲート４２および４４の非導
通時においては、内部バス３４には、これらのトランス
ミッションゲート４２および４４の寄生容量が接続され
るだけであり、確実に、非選択メモリに対応して配置さ
れるメモリバスをバス３４から分離することができ、バ
ス３４の実効的な寄生容量を低減することができる。

【００８０】なお、トランスミッションゲート４２およ
び４４の各々は、対応のバス信号線それぞれに対応して
配置されるＣＭＯＳトランスミッションゲート回路を含
み、導通時においてはバス３４の信号／データ線と対応
のメモリバスの信号／データ線を電気的に結合する。

【００８１】［セレクタの構成２］

【００８２】図６は、セレクタ３５の第２の構成を示す
図である。図６においては、内部バス３４、およびメモ
リバス３６，３９の単方向バスに対して設けられるセレ
クタ３５の構成を示す。すなわち、ＢＩＵ３３からメモ
リ３７および２０に対し、アドレス信号および制御信号
は、一方方向に伝達される。これらのアドレスバスおよ
びコントロールバスが、図６においてバス３４ａ、３６
ａおよび３９ａとして示される。

【００８３】図６において、セレクタ３５は、プリデコ
ーダ３１からの相補プリデコード信号ＣＳ０およびＺＣ
Ｓ０に従って選択的に活性化され、活性化時内部バス３
４ａ上の信号をメモリバス３９ａ上に伝達するトライス
テートバッファ回路４６と、プリデコーダ３１からの相
補プリデコード信号ＣＳ１およびＺＣＳ１の活性化時活
性化され、活性化時、内部バス３４ａ上の信号をメモリ
バス３６ａ上に伝達するトライステートバッファ回路４
８を含む。

【００８４】プリデコード信号ＣＳ０およびＺＣＳ０は
活性化時メモリ２０を指定し、プリデコード信号ＣＳ１
およびＺＣＳ１は、活性化時、メモリ３７を指定する。
メモリバス３９ａおよび３６ａは、それぞれ、バス３９
および３６に含まれるアドレスバスおよびコントロール
バスである。内部バス３４ａは、内部バス３４に含まれ
るアドレスバスおよびコントロールバスである。

【００８５】この図６に示す構成においては、トライス
テートバッファ回路４６および４８が、選択メモリに応
じて選択的に活性化される。これらのトライステートバ
ッファ回路４６および４８は、非活性化時出力ハイイン
ピーダンス状態であり、メモリバス３９ａおよび３６ａ
は、対応のトライステートバッファ回路４６および４８
が出力ハイインピーダンス状態のときには内部バス３４
ａから分離される。

【００８６】また、トライステートバッファ回路４６お
よび４８はそれぞれ、各バス信号線に対して設けられる
トライステートバッファを含み、これらのトライステー
トバッファは、例えばＣＭＯＳ回路で構成される。この
構成の場合、この内部バス３４ａには、トライステート
バッファ回路４６および４８のトライステートバッファ
のゲート容量が常時接続されるだけであり、その負荷
は、メモリ３７および２０が共通に内部バス３４ａに結
合される場合に比べて大幅に低減することができる。

【００８７】また、これらのトライステートバッファ回
路４６および４８は、活性化時、対応のメモリバス３９
ａおよび３６ａを駆動しており、高速で、これらメモリ
バス３９ａおよび３６ａを駆動して、信号の転送を行な
うことができる。

【００８８】図７は、セレクタ３５の双方向データバス
に対して設けられる部分の構成の一例を示す図である。
この双方向データバスは、内部バスとメモリバス３９お
よび３６の間で双方向でデータが転送される場合の構成
に対応する。この双方向のデータバスにおいてデータの
転送方向を指定するために、ＢＩＵ３３において、デー
タの書込を示す書込指示信号ＷＲおよびデータの読出を
示す読出指示信号ＲＥが生成され、これらの信号ＷＲお
よびＲＥに従ってセレクタ３５におけるデータの転送経
路が決定される。

【００８９】図７において、セレクタ３５は、転送経路
決定のための制御信号を生成するために、書込指示信号
ＷＲとプリデコード信号ＣＳ０を受けるＡＮＤ回路５０
と、ＡＮＤ回路５０の出力信号を反転するインバータ回
路５１と、プリデコード信号ＣＳ０と読出指示信号ＲＥ
とを受けるＡＮＤ回路５２と、ＡＮＤ回路５２の出力信
号を反転するインバータ回路５３と、プリデコード信号
ＣＳ１と書込指示信号ＷＲとを受けるＡＮＤ回路５４
と、ＡＮＤ回路５４の出力信号を反転するインバータ回
路５５と、プリデコード信号ＣＳ１と読出指示信号ＲＥ
とを受けるＡＮＤ回路５６と、ＡＮＤ回路５６の出力信
号を反転するインバータ回路５７を含む。

【００９０】セレクタ３５は、さらに、ＡＮＤ回路５０
およびインバータ５１の出力信号に応答して活性化さ
れ、活性化時、内部バス３４ｂ上の信号／データに従っ
てメモリバス３９ｂを駆動するトライステートバッファ
回路６０と、ＡＮＤ回路５２とインバータ回路５３の出
力信号に応答して選択的に活性化され、活性化時、メモ
リバス３９ｂ上の信号／データに従って内部バス３４ｂ
を駆動するトライステートバッファ回路６１と、ＡＮＤ
回路５４とインバータ５５の出力信号に従って選択的に
活性化され、活性化時内部バス３４ｂ上の信号／データ
に従ってメモリバス３６ｂを駆動するトライステートバ
ッファ回路６２と、ＡＮＤ回路５６およびインバータ回
路５７の出力信号に応答して選択的に活性化され、活性
化時、メモリバス３６ｂ上の信号／データに従って内部
バス３４ｂを駆動するトライステートバッファ回路６３
を含む。

【００９１】これらのトライステートバッファ回路６０
−６３は、それぞれメモリバス３９ｂおよび３６ｂのバ
ス幅に応じたトライステートバッファを含む。一方、Ａ
ＮＤ回路５０、５２、５４および５６とインバータ回路
５１、５３、５５および５７は、これらの各バス信号線
に対して設けられるトライステートバッファに共通に配
置される。

【００９２】図７に示すセレクタ３５の構成において、
データ書込時においては書込指示信号ＷＲが活性化さ
れ、ＡＮＤ回路５２および５４がイネーブルされ、プリ
デコード信号ＣＳ０およびＣＳ１に従って、トライステ
ートバッファ回路６０および６２の一方が活性化され
る。一方、データ読出時においては、読出指示信号ＲＥ
が活性化され、ＡＮＤ回路５２および５６がイネーブル
される。この状態において、プリデコード信号ＣＳ０お
よびＣＳ１に従ってトライステートバッファ回路６１お
よび６３の一方が活性化される。

【００９３】したがって、この双方向のトライステート
バッファ回路６０−６３を配置するとともに、プリデコ
ード信号およびデータの書込／読出を示す動作モード指
示信号に従って選択的に活性化することにより、双方向
に確実にデータの転送を行なうことができる。

【００９４】また、この図７に示すセレクタ３５の構成
においても、内部バス３４ｂには、トライステートバッ
ファ回路６０−６３の寄生容量が接続されるだけであ
り、その内部バス３４ｂに共通にメモリ２０および３７
が接続される場合の構成に比べて大幅にその寄生容量を
低減することができる。また、内部バス３４ｂは、トラ
イステートバッファ回路６１または６３で駆動され、メ
モリバス３９ｂおよび３６ｂは、トライステートバッフ
ァ回路６２でそれぞれ駆動されるため、高速でデータの
転送を行なうことができる。

【００９５】［変更例１］

【００９６】図８は、この発明の実施の形態３の変更例
の構成を概略的に示す図である。図８において、内部回
路領域２内に、ＲＯＭ５６およびＲＡＭ５４が配置され
る。これらのＲＡＭ５４およびＲＯＭ５６は、それぞ
れ、メモリバス５３および５５をそれぞれ介してセレク
タ５２に結合される。

【００９７】セレクタ５２は、プリデコーダ３１からの
メモリ選択信号に従って、メモリバス５３および５５の
一方を、内部バス３４に結合する。このプリデコーダ３
１は、ＣＰＵ３からアドレスバス３０を介して与えられ
るメモリアドレス信号をデコードし、ＲＡＭ５４および
ＲＯＭ５６のいずれかを指定するメモリ選択信号（チッ
プセレクト信号ＣＳ）を、それぞれ制御バス５０および
５１上に伝達する。ＲＯＭ５６およびＲＡＭ５４が複数
のブロックに分割され、プリデコーダ３１からのメモリ
選択信号（プリデコード信号）に従ってブロック単位で
これらのＲＯＭ５６およびＲＡＭ５４の選択が行われて
もよい。ＲＡＭ５４およびＲＯＭ５６のブロックはそれ
ぞれ対応のメモリバス５３および５５に結合される。

【００９８】この図８に示す構成においては、内部回路
領域２内において、ＲＡＭ５４およびＲＯＭ５６が別々
のメモリバス５３および５５を介してセレクタ５２に結
合される。ＣＰＵ３がＲＡＭ５４およびＲＯＭ５６のい
ずれかにアクセスする場合には、セレクタ５２が、プリ
デコーダ３１からのメモリ選択信号に従って、これらの
メモリバス５３および５５の一方を内部バス３４に結合
する。したがって、内部バス３４にＲＡＭ５４およびＲ
ＯＭ５６がともに結合される構成に比べて、この内部バ
スの負荷が軽減され、高速でデータを転送することがで
きる。

【００９９】なお、この図８に示す構成において、内部
回路領域２の外部の、パッド（図示せず）外部領域にさ
らにメモリが配置され、これらの外部のメモリとＲＡＭ
５４およびＲＯＭ５６のそれぞれにバスを設け、パッド
外部の領域に配置されたメモリとＲＡＭ５４およびＲＯ
Ｍ５６のいずれかを、セレクタを介してＢＩＵ３３に結
合する構成が用いられてもよい。

【０１００】［変更例２］

【０１０１】図９は、この発明の実施の形態３の変更例
２の構成を概略的に示す図である。図９においては、Ｂ
ＩＵ６０が、メモリバス３９に結合されるポートＰＡ
と、メモリバス３６に結合されるポートＰＢとを有す
る。このＢＩＵ６０が、プリデコーダ３１からのメモリ
選択信号に従って選択メモリに対して配置されるポート
を活性化し、この活性化されたポートＰＡまたはＰＢを
介して選択的にメモリバス３９または３６とデータ／信
号を送受する。他の構成は、図３に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【０１０２】この図９に示す構成において、ＢＩＵ６０
が、メモリバス選択機能を有しており、セレクタを特に
設ける必要はなく、回路占有面積を低減することができ
る。

【０１０３】図１０は、この図９に示すＢＩＵ６０の動
作を示すフロー図である。以下、図１０を参照して、図
９に示すＢＩＵの動作について簡単に説明する。

【０１０４】ＢＩＵ６０は、ＣＰＵ３からメモリに対す
るアクセス要求があるかを常時モニタする。ＣＰＵ３
は、例えばロード命令またはストア命令を実行したとき
には、メモリをアクセスする必要があり、ＢＩＵ６０
に、バス３２を介してメモリアクセス要求を発行する
（ステップＳ１）。

【０１０５】ＢＩＵ６０は、このＣＰＵ３からメモリア
クセス要求が与えられると、次いでプリデコーダ３１か
らのメモリ選択信号に従って、指定されたメモリに対応
するポートを選択する（ステップＳ２）。

【０１０６】次いで、ＢＩＵ６０は、ＣＰＵ３から与え
られたアドレス信号および制御信号およびストア命令実
行時の書込データを受け、そのタイミングを調整して、
たとえばクロック信号に同期して選択ポートを介して対
応のメモリバスにＣＰＵ３から与えられた信号／データ
を送出する（ステップＳ３）。

【０１０７】ＢＩＵ６０は、ＣＰＵ３が転送を要求した
データをすべて転送したかを判断し（ステップＳ４）、
すべてのデータが転送されるまで、繰返し必要な制御信
号およびアドレス信号を選択ポートを介して転送する。
ここで、バースト転送モードにおいてバースト長より長
いデータを転送している場合を想定している。

【０１０８】ＢＩＵ６０は、ＣＰＵ３からのまたはへの
すべてのデータの転送が完了したときには、再びステッ
プＳ１へ戻り、次のＣＰＵ３からのアクセス要求の発行
を待つ。

【０１０９】この図９に示すように、ＢＩＵ６０に、メ
モリバス選択機能を持たせることにより、メモリアクセ
ス時において、ＢＩＵ６０のポートを選択的に活性化す
るだけであり、外部にセレクタを設ける必要がなく、回
路レイアウトが容易となる。

【０１１０】またメモリバス３９および３６には、それ
ぞれ、メモリ２０および３７が接続されるだけであり、
メモリバスの負荷（配線容量）を低減することができ
る。

【０１１１】なお、図９に示す構成においても、この半
導体チップＣＨ上に、メモリ２０と反対側のパッド１の
外部にさらに別のメモリが配置されていてもよい。

【０１１２】以上のように、この発明の実施の形態３に
従えば、アクセスされるメモリのみを内部バスに結合し
ており、バスの負荷が軽減され、高速でかつ低消費電力
で信号／データを転送することができる。したがって、
パッド外部にメモリを配置する場合においても、たとえ
配線長が長くなり、そのバスの負荷が大きくなる可能性
がある場合においても、確実にそのバスの負荷を軽減し
て高速で信号／データを転送することができる。また、
パッド外部に配置されたメモリとパッド内部領域に配置
されたメモリを別々のバスに結合し、これらのメモリを
セレクタを介してＢＩＵに選択的に結合することによ
り、パッド外部のメモリの容量が変更される場合におい
ても、バス選択用のセレクタを含む内部回路の配置は何
ら変更することがない。したがって、この半導体集積回
路装置の記憶容量変更時においても、容易に内部回路の
レイアウトを変更することなく、パッド外部のメモリの
記憶容量のみを変更しても、確実にＣＰＵは、パッド外
部のメモリへその記憶容量に係らずアクセスすることが
できる。

【０１１３】［実施の形態４］

【０１１４】図１１は、この発明の実施の形態４に従う
半導体集積回路装置の全体の構成を概略的に示す図であ
る。図１１において、内部回路領域２において、複数の
ＲＯＭ８２ａ−８２ｃがそれぞれローカルメモリバス７
０ａ−７０ｃを介してセレクタ７１に結合される。

【０１１５】一方、半導体チップＣＨのパッド１外部の
領域においては、ＲＡＭ８０ａ−８０ｆが配置される。
ＲＡＭ８０ａ−８０ｃが、ローカルメモリバス７６ａ−
７６ｃを介してセレクタ７２に結合され、ＲＡＭ８０ｄ
−８０ｆが、ローカルメモリバス７６ｄ−７６ｆを介し
てセレクタ７３に結合される。

【０１１６】セレクタ７１は、プリデコーダ７０から制
御バス７４上に与えられるメモリ選択信号に従って、ロ
ーカルメモリバス７９ａ−７９ｃのいずれかを、メモリ
バス７７に電気的に接続する。セレクタ７２および７３
は、またプリデコーダ７０から制御バス７４上に与えら
れるメモリ選択信号に従って、選択されたＲＡＭに対応
して配置されたローカルメモリバスを、メモリバス７５
に電気的に接続する。

【０１１７】これらのメモリバス７５および７７をさら
に内部バス３４に電気的に接続するために、セレクタ３
５が配置される。このセレクタ３５は、プリデコーダ７
０から、制御バス７４上に与えられるメモリ選択信号に
従って、メモリバス７５および７７の一方を内部バス３
４に接続する。セレクタ３５は、この内部回路領域２内
に配置されたＲＯＭ８２ａ−８２ｃのいずれかが選択さ
れたときには、メモリバス７７を内部バス３４に接続す
る。一方、パッド１外部の領域に配置されたＲＡＭ８０
ａ−８０ｆのいずれかが選択されるときには、セレクタ
３５は、メモリバス７５を内部バス３４に電気的に接続
する。

【０１１８】プリデコーダ７０は、ＣＰＵ３からアドレ
スバス３１を介して与えられるメモリアドレス信号をプ
リデコードして、メモリ選択信号を生成する。このメモ
リ選択信号は、ＲＯＭおよびＲＡＭを指定するメモリ選
択信号およびＲＯＭ８２ａ−８２ｃのいずれかを指定す
るＲＯＭブロック選択信号、およびＲＡＭ８０ａ−８０
ｆのいずれかを指定するＲＡＭブロック選択信号を含
む。

【０１１９】ＣＰＵ３は、ＢＩＵ３３を介してセレクタ
３５に結合される。

【０１２０】プリデコーダ７０から制御バス７４上に与
えられるメモリ選択信号は、セレクタ７１、７２および
７３に含まれるトランスミッションゲートまたはトライ
ステートバッファを駆動する。したがって、それらのト
ランスミッションゲートまたはトライステートバッファ
のゲート容量を、その制御バス７４上に与えられる信号
が駆動することが要求される。一方、ローカルメモリバ
ス７６ａ−７６ｆには、それぞれ対応のＲＡＭ８０ａ−
８０ｆの入力バッファが接続され、またローカルメモリ
バス７９ａ−７９ｃにはそれぞれＲＯＭ８２ａ−８２ｃ
が接続される。

【０１２１】入力バッファの入力インピーダンスは、そ
の入力バッファが、ＣＭＯＳインバータの場合、Ｐチャ
ネルＭＯＳトランジスタ（絶縁ゲート型電界効果トラン
ジスタ）およびＮチャネル型ＭＯＳトランジスタ両者の
ゲート容量であり、このゲート容量を駆動することが要
求される。この入力バッファのゲート容量は、トランス
ミッションゲートまたはトライステートバッファのゲー
トよりも大きくなる（トランスミッションゲートまたは
トライステートバッファの場合、相補信号により個々の
ＭＯＳトランジスタの活性／非活性が制御される）。

【０１２２】しかしながら、これらのＲＡＭ８０ａ−８
０ｆは選択されたＲＡＭのみがセレクタ７２または７３
を介してメモリバス７４に結合され、ＲＡＭ８０ａ−８
０ｆが共通にメモリバス７４に結合される場合に較べ
て、メモリバス７４の負荷（配線容量）を低減すること
ができる。ＲＯＭ８２ａ−８２ｃについても同様であ
る。

【０１２３】また、セレクタ７２および７３は、パッド
１に隣接して配置してもよく、これらのセレクタ７２お
よび７３の配置位置は、半導体チップＣＨ上の任意の領
域であり、半導体チップＣＨ上のレイアウトを最適化す
るようにその配置位置が設定される。このため、制御バ
ス７４の負荷は、ローカルメモリバス７６ａ−７６ｆの
負荷（配線容量）よりも小さくされる。これにより、プ
リデコーダ７０から制御バス７４を介して高速で、メモ
リ選択信号を伝達する。

【０１２４】この図１１に示す構成においては、ＣＰＵ
３がアクセスするメモリに応じて、セレクタ３５および
７１−７３がプリデコーダ７０からのメモリ選択信号に
従って対応のアクセスされるメモリ（ＲＯＭまたはＲＡ
Ｍ）を選択する。内部回路領域２内のＲＯＭをアクセス
する場合には、セレクタ７１がＲＯＭ８２ａ−８２ｃの
１つを選択してメモリバス７７に結合し、セレクタ３５
がさらにこのメモリバス７７を内部バス３４に結合す
る。

【０１２５】一方、パッド１の外部に配置されたＲＡＭ
８０ａ−８０ｆのいずれかがアクセスされる場合には、
セレクタ７２および７３が、プリデコーダ７０から制御
バス７０に与えられるメモリ選択信号に従ってこれらの
ＲＡＭ８０ａ−８０ｆの１つを選択して、対応のローカ
ルメモリバスをメモリバス７５に接続する。セレクタ３
５が、また、このプリデコーダ７０からのメモリ選択信
号に従って、メモリバス７５を内部バス３４に結合す
る。

【０１２６】したがって、メモリバスが、メモリの種類
およびメモリの配置位置およびブロックに応じて分割さ
れており、メモリバスの負荷が軽減される。特に、１つ
のメモリブロック（ＲＯＭまたはＲＡＭ）にアクセスす
る際には、内部バス３４は、そのアクセス対象のメモリ
に接続されるローカルメモリバスおよびメモリバスが接
続されるだけであり、このバス配線容量を最小にするこ
とができ、高速アクセスが実現される。またバス配線容
量を最小にすることができ、バスの充放電に要する時間
を短縮することができ、また消費電力も低減することが
できる。

【０１２７】なお、セレクタ３５、および７１−７３
は、それぞれ、トランスミッションゲートで構成されて
もよく、またトライステートバッファ回路で構成されて
もよい。セレクタ７１−７３それぞれにおいては、ロー
カルメモリバス７６ａ−７６ｆおよび７９ａ−７９ｃそ
れぞれに対応して、トランスミッションゲートまたはト
ライステートバッファ回路が配置される。

【０１２８】セレクタ３５においては、メモリバス７５
および７７それぞれに対応してトランスミッションゲー
トまたはトライステートバッファ回路が配置される。こ
れらのトランスミッションゲートまたはトライステート
バッファ回路がプリデコーダ７０からのメモリ選択信号
に従って選択的に活性化される。ここで、トランスミッ
ションゲートの活性化状態は、導通状態を示す。

【０１２９】したがって、プリデコード７０からのメモ
リ選択信号は、メモリが内部回路領域に配置されている
のかパッド１の外部領域に配置されているのかを示す信
号と、これらのメモリ自身を特定するブロック選択信号
とを含む。

【０１３０】ＢＩＵ３３は、先の実施の形態３と同様、
ＣＰＵ３からのアクセス要求に従ってタイミング調整を
行なって、セレクタ３５を介してメモリバス７５または
７７に必要な信号／データを転送する。

【０１３１】なお、上述の構成においては、内部回路領
域２内にＲＯＭが配置され、パッド１外部領域にＲＡＭ
が配置されている。これらのメモリの種類は、この１チ
ップマイクロコントローラの構成に応じて適当に定めら
れればよく、内部回路領域２内にＲＡＭおよびＲＯＭが
配置されてもよく、また。パッド１外部領域にＲＯＭが
配置されてもよい。また、内部回路２の両側のパッド１
外部領域にそれぞれＲＯＭおよびＲＡＭが配置されても
よい。また、パッド１外部領域にＲＯＭとＲＡＭとが混
在して配置されてもよい。

【０１３２】［変更例１］

【０１３３】図１２は、この発明の実施の形態４の変更
例の構成を概略的に示す図である。この図１２に示す構
成においては、ＲＯＭ８２ａ−８２ｃそれぞれに対して
設けられるローカルメモリバス７９ａ−７９ｃが並列に
セレクタ８５に結合され、またパッド１の外部領域に配
置されたＲＡＭ８０ａ−８０ｆに対して設けられるロー
カルメモリバス７６ａ−７６ｆも並列にセレクタ８５に
結合される。セレクタ８５は、プリデコーダ７０から制
御バス８６上に与えられるメモリ選択信号に従って、こ
れらのローカルメモリバス７９ａ−７９ｃおよび７６ａ
−７６ｆの１つを選択して、内部バス３４に結合する。

【０１３４】この図１２に示す構成の場合、プリデコー
ダ８６からのメモリ選択信号に従って１段のセレクタ８
５により、選択メモリに対するローカルメモリバスを選
択している。したがって、セレクタの段数が低減され、
セレクタにおけるゲート伝搬遅延を低減でき、高速デー
タ転送を実現することができる。

【０１３５】この図１２に示す他の構成は、図１１に示
す構成と同じであり、対応する部分には同一参照番号を
付す。

【０１３６】なお、このセレクタ８５は、またＢＩＵ３
３内に設けられてもよい。セレクタ８５を内蔵するＢＩ
Ｕの場合、このセレクタ８５は、いわゆるポートセレク
タとして機能する。

【０１３７】なお、この図１２に示す構成においては、
内部回路領域２内にＲＯＭが配置され、パッド１外部領
域にＲＡＭが配置されている。しかしながら、図１２に
示す構成においても、内部回路領域２内においてＲＯＭ
およびＲＡＭが配置されてもよく、またパッド１外部領
域に、ＲＯＭおよびＲＡＭが配置されてもよい。

【０１３８】また、パッド１の外部領域においてＲＯＭ
のみが、ＲＡＭに代えて配置されてもよい。

【０１３９】また、この半導体チップＣＨ上のＲＡＭが
配置される領域と内部回路領域２を対向するパッド１の
外部領域内に、メモリ（ＲＯＭおよび／またはＲＡＭ）
が配置されてもよい。

【０１４０】以上のように、この発明の実施の形態４に
従えば、メモリを複数のブロックに分割し、各メモリブ
ロックに対応してローカルメモリバスを設け、メモリ選
択信号に従って選択メモリブロックの内部バスに結合す
るように構成しており、内部バスの負荷（配線容量）が
軽減され、高速信号／データ転送および低消費電力を実
現することができる。またパッド１の外部領域にメモリ
を配置することにより、実施の形態１と同様の効果を得
ることができる。また、パッド内部領域にセレクタを配
置しているため、パッド内部領域の内部回路のレイアウ
トを、メモリバスを含めて固定することができる。

【０１４１】［実施の形態５］

【０１４２】図１３は、この発明の実施の形態５に従う
半導体集積回路装置の構成を概略的に示す図である。こ
の図１３に示す構成においては、プリデコーダ３１が、
クロック信号Ｐ２に同期してメモリ選択信号を出力し、
またセレクタ３５が、クロック信号Ｐ１に同期して与え
られた信号／データを転送する。これらのクロック信号
Ｐ１およびＰ２は、互いに重なり合わない２相のクロッ
ク信号である。図１３に示す半導体集積回路装置の他の
構成は、図３に示す半導体集積回路装置の構成と同じで
あり、対応する部分には同一参照番号を付し、その詳細
説明は省略する。

【０１４３】図１４は、図１３に示す半導体集積回路装
置の動作を示すタイミング図である。以下、図１４を参
照して、図１３に示す半導体集積回路装置の動作につい
て説明する。

【０１４４】プリデコーダ３１は、クロック信号Ｐ２の
立上がりに同期してＣＰＵ３から与えられるメモリアド
レス信号を取込み、デコード動作を行なう。このプリデ
コーダ３１は、クロック信号Ｐ２の立下がりに同期し
て、プリデコード信号をバス３８および４０上に出力す
る。

【０１４５】一方、セレクタ３５は、クロック信号Ｐ１
に同期して転送動作を実行する。このとき、ＢＩＵ３３
は、クロック信号Ｐ１の立上がりに同期して必要な信号
／データを内部バス３４上に伝達する。ＢＩＵ３３は、
クロック信号Ｐ１の１クロックサイクル期間その出力信
号を保持し、またプリデコーダ３１は、クロック信号Ｐ
２の１クロックサイクル期間その出力プリデコード信号
を保持する。

【０１４６】したがって、セレクタ３５は、クロック信
号Ｐ１に同期してデータ／信号の取込み転送がイネーブ
ルされる場合、バス３８および４０上にはメモリ選択信
号が既に出力されており、バスインターフェイスユニッ
トＢＩＵ３３から内部バス３４上に伝達された信号／デ
ータに従って、メモリバス３９または３６に対応の信号
を出力することができる。

【０１４７】これらのクロック信号Ｐ１およびＰ２は、
相補な互いに重なり合わない２相のクロック信号であ
り、これらの立上がりおよび立下がりは、ほぼ同じタイ
ミングである。これにより、メモリバス３６または３９
に、ＢＩＵ３３から伝達された信号／データを正確に伝
達することができる。すなわち、セレクタ３５が、プリ
デコーダ３１からのメモリ選択信号に従って選択動作を
行うときにＢＩＵ３３からのデータ／信号が確定状態に
あり、これらの確定期間もほぼ同一期間であり、正確に
信号／データを転送することができる。

【０１４８】またプリデコーダ３１からのメモリ選択信
号に従って選択メモリに対するメモリバスが選択されて
いるときに、選択メモリへ転送するデータ／信号を正確
に転送することができる。すなわち，メモリバスの切替
えと転送信号−データの切換とがほぼ同じタイミングで
行われるため、非選択メモリに対して選択メモリに対す
る信号−データが転送されるのを防止することができ，
正確に選択メモリへアクセスすることができる。

【０１４９】なお、クロック信号Ｐ１およびＰ２は、こ
の半導体集積回路装置内の内部クロック発生器から発生
されるクロック信号であってもよく、また半導体集積回
路装置外部に配置されるシステムクロックを生成するク
ロック発生器から与えられてもよい。

【０１５０】図１５は、図１３に示すセレクタ３５の構
成の一例を示す図である。図１５において、セレクタ３
５は、クロック信号Ｐ１と反転クロック信号ＺＰ１に従
って選択的に導通するトランスミッションゲート９０
と、メモリ選択信号ＣＳｉおよびＺＣＳｉに従って選択
的に導通するトランスミッションゲート９１を含む。こ
れらのトランスミッションゲート９０および９１は、直
列に接続され、内部バス３４とメモリバス３６または３
９を、導通時電気的に結合する。

【０１５１】この図１５に示す構成においては、クロッ
ク信号Ｐ１がＨレベルのときには、反転クロック信号Ｚ
Ｐ１がＬレベルであり、トランスミッションゲート９０
が導通し、ＢＩＵ３３から内部バス３４上に与えられた
信号を次段のトランスミッションゲート９１へ伝達す
る。メモリ選択信号ＣＳｉおよびＺＣＳｉが活性状態の
ときにはトランスミッションゲート９１が導通し、トラ
ンスミッションゲート９０を介して伝達された信号／デ
ータをメモリバス３６または３９に伝達する。

【０１５２】なお、セレクタ３５としては、このトラン
スミッションゲート９０および９１に代えて、トライス
テートバッファ回路が用いられてもよい。

【０１５３】［変更例］

【０１５４】図１６（Ａ）は、この発明の実施の形態５
の変更例の構成を概略的に示す図である。図１６（Ａ）
においては、プリデコーダ３１は、クロック信号Ｐ２の
立上がりエッジに同期して、制御バス３８および４０に
メモリ選択信号を出力する。

【０１５５】一方、セレクタ１００は、互いに重なり合
わない２相の相補クロック信号Ｐ１およびＰ２に従っ
て、ＢＩＵ３３からバス３４に伝達された信号／データ
を、選択メモリに対するメモリバス３６または３９に出
力する。すなわち、セレクタ１００は、クロック信号Ｐ
１の立上がりに同期して内部バス３４上の信号を選択メ
モリに対するメモリバス３６または３９に伝達する。こ
のセレクタ１００は、クロック信号Ｐ２の立上がりに同
期してプリデコーダ３１の出力するメモリ選択信号を有
効状態として、メモリバスの選択を行なう。次に、この
図１６に示す半導体集積回路装置の動作を、図１６
（Ｂ）に示すタイミング図を参照して説明する。

【０１５６】プリデコーダ３１は、ＣＰＵ３から与えら
れたメモリアドレス信号をプリデコードし、クロック信
号Ｐ２の立上がりエッジに同期してメモリ選択信号（プ
リデコード信号）を制御バス３８および４０上に伝達す
る。このとき、まだＢＩＵ３３は、内部バス３４上には
信号／データを送出していない。したがって、セレクタ
１００は、この制御バス３８および４０上に伝達された
メモリ選択信号に従ってメモリバスの選択を行なう。

【０１５７】次に、クロック信号Ｐ１が立上がると、こ
のセレクタ１００が、ＢＩＵ３３から内部バス３４上に
伝達された信号／データを、選択メモリに対するメモリ
バス３６または３９上に伝達する。制御バス３８および
４０上のメモリ選択信号は、このセレクタ１００の信号
／データ転送期間中に、クロック信号Ｐ２の立上がりに
同期して非活性状態となる。しかしながら、これらのメ
モリバス３６および３９に、ラッチ回路を配置すること
により、このセレクタ１００の転送動作中正確に、転送
された信号／データをラッチでき、セレクタ１００が非
導通状態とされても、このラッチ回路により信号／デー
タの転送を行なうことができる。

【０１５８】したがって、このセレクタおよびプリデコ
ーダをそれぞれ逆相のクロック信号を用いて動作させ、
かつセレクタを２相の相補クロック信号でその選択制御
信号および転送信号を取込ませることにより、このプリ
デコーダ３１からのメモリ選択信号の確定タイミングが
遅れても、正確に、信号／データを転送することができ
る。すなわち，選択メモリに対して配置されたメモリバ
スを転送データ／信号に従って駆動することができる。
また，プリデコーダ３１からのメモリ選択信号が少なく
ともクロック信号Ｐ２の半サイクル期間活性状態にあ
り、十分に選択メモリに対するメモリバスを転送信号／
データに従って駆動することができる。

【０１５９】また、このメモリ選択信号が非活性状態と
なっても、転送信号をラッチ回路により確実に保持する
ことができる。従ってプリデコーダ３１からのメモリ選
択信号の活性化タイミングが遅れても、確実に内部バス
３４の転送信号／データが確定する前に選択回路１００
に対するメモリ選択信号が確定状態となり、選択メモリ
に対するメモリバスが選択回路１００により選択されて
おり、確実に転送信号／データを選択メモリに伝達する
ことができる。また、メモリ選択信号が別のメモリを選
択する場合においても、すなわち、メモリ選択信号によ
り、選択バスが切替えられる場合においても、転送デー
タ/信号はラッチ回路によりラッチされるため、正確に
信号／データを転送することができる。

【０１６０】また、ＢＩＵ３３から内部バス３４上に転
送すべき信号／データが転送されたときには、セレクタ
１００は既にプリデコーダ３１からのメモリ選択信号に
より選択メモリに対する転送経路が導通状態にあり、こ
のバス３４上の信号／データを選択メモリバス上に高速
で伝達することができる。

【０１６１】図１５に示す構成において、制御バス３４
のメモリ選択信号の変化が、転送信号／データの変化タ
イミングより遅れた場合に、非選択メモリに対して転送
データ／信号が伝達され、非選択メモリに対するバスが
この選択メモリに対する転送信号／データに従って充放
電され、その非選択メモリバスが中間電位に保持される
可能性がある。

【０１６２】この場合、セレクタ３５の出力にラッチ回
路を配置している場合には、このラッチ回路において貫
通電流が流れ、消費電流が増大する可能性がある。通常
ラッチ回路としては、その構成は後に詳細に説明する
が、インバータラッチで構成され、このインバータにお
いて中間電圧レベルの信号により貫通電流が流れる。

【０１６３】しかしながら、図１６（Ａ）において示す
ように、このセレクタ１００を２相のクロック信号で駆
動し、内部バス３４の転送信号／データの変構えにメモ
リバスを選択することにより、非選択メモリバスに転送
信号／データが転送されて中間電位に保持されることは
なく、転送信号／データを確実に選択メモリに対するメ
モリバスに伝達することができる。

【０１６４】なお、ラッチ回路は、セレクタ１００の出
力ノード、内部バス３４および３２においても配置する
ことにより、バスがフローティング状態となるのを防止
することができ、また、転送信号／データを確実に内部
で転送することができる。

【０１６５】また、メモリ３７または２０から読出され
たデータを、ＢＩＵ３３に転送する場合においても、同
様のタイミングでセレクタ１００およびプリデコーダ３
５を活性化することにより、メモリバス３６または３９
上に読出されたデータを、高速で内部バス３４を介して
ＢＩＵ３３に転送することができる。また、セレクタ１
００の経路切替え時点が、転送信号／データの変化時点
より遅れた場合には、非選択メモリバスに転送信号／デ
ータが転送される場合が生じる可能性がある。例えば、
図１４に示すタイミング図において、バス３８および４
０のメモリ選択信号が変化し、別のメモリを選択する場
合、非選択とすべきメモリのバスにバス３４の信号／デ
ータが転送される。このバスの切替え時間差が短い場
合、非選択とすべきメモリのバスが十分に駆動されず
に、その電位レベルが中間レベルとなり、ラッチ回路を
配置している場合、この非選択とすべきメモリバスに接
続されるラッチ回路において貫通電流が流れ、消費電流
が増大することが考えられる。しかしながら、この図１
６（Ｂ）に示すように、非選択とすべきメモリのバス
に。選択メモリへ転送すべき信号／データが転送される
時間は十分に長く、このような非選択メモリに対するバ
スが中間電圧レベルに保持されるのを確実に防止するこ
とができる。例えば、図１６（Ｂ）に示す波形図におい
て、バス３８および４０の信号の立上りおよび立下りに
より、選択メモリが変更される場合において、バス３８
および４０の信号の立上り時においては、非選択とすべ
きメモリのバスは、選択メモリへ転送される信号／デー
タは転送されない。選択メモリに対し非選択とすべきメ
モリに対して転送されていた信号／データが転送される
ものの、次に転送される信号／データにより更新される
ため、何ら問題は生じない。また、バス３８および４０
の信号が立ち下がるときには、選択メモリバスは、バス
３４から切り離されるため、この選択メモリバスの信号
／データはラッチ回路により確実にラッチされ、中間電
位の問題は生じない。また、次に選択されるメモリバス
に対して、バス３４に出力されている信号／データが転
送されるものの、次に転送される正確な信号／データに
より、この先に選択されていたメモリへの信号／データ
が更新されるため、この選択すべきメモリにおいても何
ら中間電圧の問題は生じない。

【０１６６】図１７は、図１６（Ａ）に示すセレクタ１
００の構成の一例を示す図である。図１７において、セ
レクタ１００は、クロック信号Ｐ２を２分周する２分周
回路１０２と、２分周回路１０２からの分周クロック信
号ＤＰ２がＨレベルのときに活性化され、プリデコーダ
３１から制御バス３８または４０に伝達されるメモリ選
択信号ＣＳを伝達するトライステートバッファ回路１１
０と、クロック信号Ｐ１を２分周する２分周回路１０４
と、２分周回路１０４からの分周クロック信号ＤＰ１が
Ｈレベルのときに活性化され、内部バス３４上の信号を
伝達するトライステートバッファ回路１１２と、トライ
ステートバッファ回路１１０の出力信号に従ってトライ
ステートバッファ回路１１２の出力信号を次段のメモリ
バス３６または３９に伝達するトライステートバッファ
回路１１４を含む。

【０１６７】メモリバス３６および３９には、ラッチ回
路１２０が配置される。

【０１６８】２分周回路１０２および１０４の各々は、
たとえば、対応のクロック信号Ｐ２およびＰ１の立上が
りエッジに応答してその出力状態が変更されるＴフリッ
プフロップで構成される。

【０１６９】クロック信号Ｐ２の１クロックサイクル期
間、２分周回路１０２の分周クロック信号ＤＰ２がＨレ
ベルとなり、また、２分周回路１０４からの分周クロッ
ク信号ＤＰ１は、クロック信号Ｐ１の１クロックサイク
ル期間Ｈレベルとなる。

【０１７０】クロック信号Ｐ２に従って、メモリ選択信
号ＣＳが制御バス３８および４０に伝達されたとき、ト
ライステートバッファ回路１１０が活性化されてメモリ
選択信号ＣＳを伝達する。このメモリ選択信号ＣＳに従
って、選択メモリに対応して配置されるメモリバスに接
続するトライステートバッファ回路１１４が活性化され
る。

【０１７１】次いで、クロック信号Ｐ１がＨレベルに立
上がると、分周クロック信号ＤＰ１がこのクロック信号
Ｐ１の１クロックサイクル期間Ｈレベルとなり、内部バ
ス３４上に伝達された信号／データを次段のトライステ
ートバッファ回路１１４へ伝達する。このトライステー
トバッファ回路１１２の活性化時には、既に、トライス
テートバッファ回路１１４は活性状態にあり、高速で、
選択メモリバス３６または３９へ、信号／データを転送
することができる。

【０１７２】このプリデコーダ３１からのメモリ選択信
号ＣＳが、クロック信号Ｐ２の立上がりに応答してＬレ
ベルに立下がると、制御バス３８および４０上のメモリ
選択信号ＣＳが非活性状態となる。このとき、２分周回
路１０２の出力する分周クロック信号ＤＰ２がＬレベル
となり、トライステートバッファ回路１１０が出力ハイ
インピーダンス状態となる。

【０１７３】しかしながら、このときには、既に、トラ
イステートバッファ回路１１４から選択メモリバス３６
または３９に信号／データが転送されており、ラッチ回
路１２０により、このバス３６または３９の転送信号／
データをラッチすることにより、確実に、選択メモリへ
信号／データを転送することができる。

【０１７４】なお、トライステートバッファ回路１１０
の出力部にラッチ回路が配置されていてもよい。次に分
周クロック信号ＤＰ２がＨレベルに立上り、トライステ
ートバッファ回路１１０が活性化されるまでの期間、メ
モリ選択信号をラッチしてトライステートバッファ回路
１１４をこのラッチメモリ選択信号に従って駆動するこ
とができる。

【０１７５】なお、メモリバス３６および３９が双方向
データバスの場合、トライステートバッファ回路１１２
および１１４を、メモリバスから内部バスに転送する方
向に対しても配置し、かつデータの転送方向を決定する
信号（書込／読出指示信号）を組合わせればよい（図７
参照）。

【０１７６】この図１７に示すトライステートバッファ
回路１１０、１１２および１１４は、それぞれ各信号線
に対応して配置されるトライステートバッファを含む。

【０１７７】なお、このトライステートバッファ回路１
１０、１１２および１１４は、また、トランスミッショ
ンゲートで構成されてもよい。

【０１７８】なお、図１７に示すトライステートバッフ
ァ回路１１０および２分周回路１０２が、図１６に示す
プリデコーダ３１の出力段に配置されてもよく、また２
分周回路１０４およびトライステートバッファ回路１１
２が、ＢＩＵ３３の出力段に配置されてもよい。この２
分周回路１０４およびトライステートバッファ回路１１
２をＢＩＵ３３内に配置した場合、このトライステート
バッファ回路１１２を、メモリバス３６および３９に共
通に配置することができ、回路占有面積を低減すること
ができ、また消費電力も低減することができる。

【０１７９】以上のように、この発明の実施の形態５に
従えば、メモリバスの接続を行なうセレクタにおいて、
そのイネーブル入力とデータに対する信号入力を別々の
位相の異なる相補なクロック信号で各信号／データを有
効状態としており、このセレクタのデータ入力信号到来
前に、転送動作を活性状態に保持でき、転送すべき信号
／データ到来時即座に、メモリバスに転送することがで
き、高速で信号／データの転送を行なうことができる。
また、非選択メモリバスが、バス切替え時においても中
間電圧で保持されることがなく、貫通電流を生じさせる
ことがなく、消費電流を低減することができる。

【０１８０】［実施の形態６］

【０１８１】図１８は、この発明の実施の形態６に従う
半導体集積回路装置の要部の構成を概略的に示す図であ
る。図１８においては、プリデコーダから制御バス４０
および３８上に伝達されるメモリ選択信号ＣＳを所定時
間遅延してセレクタ１００へ与える遅延回路１３０が設
けられる。セレクタ１００は、図１７に示す構成と同様
の構成を備え、このクロック信号Ｐ１およびＰ２に従っ
て信号／データを転送する。メモリバス３９および３６
には、それぞれ、ラッチ回路１２２および１２４が設け
られる。これらのラッチ回路１２２および１２４は、図
１７に示すラッチ回路１２０に対応する。ラッチ回路１
２２および１２４のラッチ能力は小さくされる。これ
は、セレクタ１００を介して伝達される信号に従ってメ
モリバス３９および３６のデータ／信号が容易に変化す
るようにするためである。

【０１８２】図１９は、図１８に示すラッチ回路１２２
および１２４の構成の一例を示す図である。図１９にお
いては、ラッチ回路１２２および１２４は、同一構成を
有するため、メモリバス３６に対して配置されたラッチ
回路１２４の構成を示し、メモリバス３９に対して配置
されるラッチ回路１２２を、その括弧内において符号で
示す。

【０１８３】図１９において、ラッチ回路１２４は、メ
モリバス３６上の信号／データを反転するインバータ１
３２と、インバータ１３２の出力信号を反転してメモリ
バス３６に伝達するインバータ回路１３４を含む。イン
バータ回路１３２の電流駆動能力は、インバータ回路１
３４の電流駆動能力よりも十分大きくされる。これによ
り、ラッチ回路１２４の出力駆動能力が小さくされ、ラ
ッチ能力が小さくされる。転送信号／データに従って高
速でラッチ信号／データを変化させるためである。メモ
リバス３６は多ビットバスであり、このメモリバス３６
の各信号線に対応して、図１９に示すラッチ回路が接続
される。

【０１８４】図２０は、図１８に示すセレクタのデータ
転送動作を示すタイミング図である。以下、図２０を参
照して、図１８に示すセレクタ１００の信号／データ転
送動作について説明する。

【０１８５】クロック信号Ｐ２が立上がると、図１６に
示すプリデコーダ３１からのメモリ選択信号が変化し、
このメモリ選択信号に従って制御バス３８および４０の
信号が変化する。セレクタ１００へは、遅延回路１３０
を介してこのメモリ選択信号ＣＳが伝達される。遅延回
路１３０からの遅延メモリ選択信号に従ってセレクタ１
００において、選択メモリに対するトライステートバッ
ファまたはトランスミッションゲートが、活性化されて
信号伝達可能状態に設定される。

【０１８６】次いでクロック信号Ｐ１がＨレベルに立上
がると、内部バス３４上の信号／データが変化し、セレ
クタ１００を介して選択メモリに対して配置されたメモ
リバス３９または３６へ伝達され、ラッチ回路１２２ま
たは１２４により、この信号／データがラッチされる。

【０１８７】遅延回路１３０を設けることにより、遅延
メモリ選択信号の活性化タイミングは、内部バス３４上
の信号変化時点よりも少し早いタイミングとなる。した
がって、転送信号／データに対し等価的にメモリ選択信
号ＣＳが確定状態（Ｈレベル）にある期間を十分長くす
ることができ、トライステートバッファ回路が活性状態
となって転送信号／データに従って選択メモリバスを駆
動する期間を長くすることができる。

【０１８８】すなわち、クロック信号Ｐ２がＨレベルに
立上がると、プリデコーダ３１が出力するメモリ選択信
号は、非活性状態へ駆動される。このプリデコーダ３１
の出力するメモリ選択信号の非活性化に従って、この時
点において、セレクタ１００が非導通状態となった場
合、選択メモリバスへ十分に、信号／データを伝達する
ことができず、選択メモリバス３６または３９の電圧は
中間電圧レベルに保持される可能性がある。メモリバス
３６または３９の中間電圧レベルに保持された場合、ラ
ッチ回路１２２または１２４において、その中間電圧よ
り貫通電流が流れ、消費電流が増大するという問題が生
じる。また、この中間電圧レベルによって、誤ってデー
タラッチ信号が論理レベルにラッチされる可能性があ
る。

【０１８９】したがって、この遅延回路１３０を用いて
セレクタ１００に対して与えられるメモリ選択信号の活
性化期間を遅らせることにより、このセレクタ１００に
おいて内部バス３４上の信号／データに従って選択メモ
リバス３６または３９を駆動する期間を十分に長くとる
ことができ、確実に、選択メモリバス３６または３９
を、ＨレベルまたはＬレベルに駆動することができ、ラ
ッチ回路１２２または１２４における貫通電流が生じる
期間を十分短くすることができ、応じて消費電流を低減
することができる。

【０１９０】すなわち、互いに重なり合わない２相のク
ロック信号Ｐ１およびＰ２を用いて、セレクタ１００を
駆動する場合、これらのクロック信号Ｐ１およびＰ２の
ノンオーバーラップ期間ＮＯＶＴが十分に長い場合に、
このバス３４の信号／データに従って選択メモリバスを
駆動する時間を十分に確保することができる。

【０１９１】たとえば、図２０に示すタイミング図にお
いてクロック信号Ｐ２のＨレベル期間が短く、クロック
信号Ｐ１がＬレベルに立下がってからクロック信号Ｐ２
がＨレベルに立上がるまでの時間が十分長いときには、
セレクタ１００が転送信号／データに対して導通状態に
ある期間を十分に長く取ることができ、内部バス３４の
データ／信号に従って選択メモリバスを駆動することが
できる。

【０１９２】しかしながら、このノンオーバーラップ期
間ＮＯＶＴが短い場合には、内部バス３４上の信号に従
って、選択メモリバスを駆動する期間は、クロック信号
Ｐ１のＨレベル期間程度となり、その期間が短い場合に
は、十分に選択メモリバスを駆動することができず、中
間電圧レベルに、選択メモリバスが駆動されてその状態
で選択メモリバスが保持される可能性が生じる。遅延回
路１３０を用いて、セレクタ１００の導通期間の開始タ
イミングを遅らせ、かつ導通期間終了タイミングを遅ら
せることにより、このような場合においても、セレクタ
１００の転送信号／データに対する導通期間を十分に長
くすることができ、内部バス３４上の信号変化に従っ
て、十分に選択メモリバスを駆動することができる。ま
た、遅延回路を用いている場合においても、図１６
（Ａ）に示す構成と同様、非選択メモリバスに対し転送
信号／データが転送されるのを防止することができ、非
選択メモリバスが中間電位に保持されるのを防止するこ
とができる。

【０１９３】なお、この図１８に示す構成において、遅
延回路１３０に代えて、メモリ選択信号ＣＳが活性状態
から非活性状態になる期間のみを遅延させるたとえば立
下がり遅延回路が用いられても同様の効果を得ることが
できる。

【０１９４】［変更例］

【０１９５】図２１は、この発明の実施の形態６の変更
例の構成を示す図である。図２１においては、一般的な
信号転送回路を示す。

【０１９６】図２１において、信号転送回路は、イネー
ブル信号ＥＭを所定時間遅延する遅延回路１５０と、遅
延回路１５０からの遅延イネーブル信号ＥＮＤとクロッ
ク信号Ｐ２とに従って選択的に導通状態とされて、クロ
ック信号Ｐ１の立上がりおよび立下がりエッジに同期し
て入力信号ＩＮを転送する転送回路１５２と、転送回路
の出力に接続されるラッチ回路１５４を含む。ラッチ回
路１５４は、図１９に示すインバータで構成されるハー
フラッチ（ウィークラッチ）の構成を有する。

【０１９７】この転送回路１５２へ与えられるイネーブ
ル信号ＥＮは、クロック信号Ｐ２の立上がりエッジに同
期して、活性状態とされる。

【０１９８】図２２は、図２１に示す転送回路１５２の
構成の一例を示す図である。図２２において、転送回路
１５２は、クロック信号Ｐ２に従ってその状態が変化す
るＴフリップフロップ１６０と、Ｔフリップフロップ１
６０の補の出力／Ｑからの信号と遅延イネーブル信号Ｅ
Ｎとを受けてその出力信号を遅延回路１５０へ与えるＡ
ＮＤ回路１６２と、クロック信号Ｐ１と入力信号ＩＮと
を受けるＡＮＤ回路１６４と、遅延回路１５０からの遅
延イネーブル信号ＥＮＤがＨレベルのとき導通し、導通
時、ＡＮＤ回路１６４の出力信号を出力端子ＯＵＴに伝
達する転送ゲート１６６を含む。この転送ゲート１６６
は、図２２においては、トランスファーゲートで構成さ
れるように示すが、これは、ＣＭＯＳトランスミッショ
ンゲートまたはトライステートバッファで構成されても
よい。

【０１９９】このＴフリップフロップ１６０は、リセッ
ト信号ＲＳＴに従ってリセットされる。このリセット信
号ＲＳＴは、電源投入時またはシステムリセット時に活
性化される。したがって、このＴフリップフロップ１６
０は、２分周回路として動作し、クロック信号Ｐ２の立
上がりエッジに同期して、その補の出力／Ｑからの信号
の論理状態を変化させる。

【０２００】図２３は、図２１および図２２に示す転送
回路の動作を示すタイミング図である。以下、図２３を
参照して、図２１および図２２に示す回路の動作につい
て説明する。

【０２０１】イネーブル信号ＥＮは、クロック信号Ｐ２
の立上がりエッジに同期して変化する。一方、入力信号
ＩＮは、クロック信号Ｐ１の立上がりエッジに同期して
変化する。図２２においては、入力信号ＩＮは、クロッ
ク信号Ｐ１のＨレベル期間の間のみ伝達される。

【０２０２】クロック信号Ｐ２がＨレベルに立上がる
と、イネーブル入力信号ＥＮもＨレベルに立上がり、Ａ
ＮＤ回路１６２の出力信号がＨレベルとなる。遅延回路
１５０が、このＡＮＤ回路１６２の出力信号を所定期間
遅延して遅延イネーブル信号ＥＮＤを生成して転送ゲー
ト１６６へ与える。したがって、この遅延回路１５０か
らの遅延イネーブル信号ＥＮＤが、クロック信号Ｐ２か
ら所定期間遅れてクロック信号Ｐ２の１クロックサイク
ル期間Ｈレベルとなり、転送ゲート１６６を導通状態と
する。

【０２０３】一方、入力信号ＩＮはクロック信号Ｐ１の
立上りエッジに同期して変化し、ＡＮＤ回路１６４は、
クロック信号Ｐ１がＨレベルの期間のみ、入力信号ＩＮ
を転送ゲート１６６へ与える。

【０２０４】この遅延イネーブル信号ＥＮＤがＨレベル
期間の間に、ＡＮＤ回路１６４の出力信号がＨレベルと
なるため、入力信号ＩＮに従って出力端子を十分に駆動
する時間があり、この入力信号ＩＮに対するセットアッ
プ時間およびホールド時間を十分に確保でき、確実に、
出力信号を入力信号ＩＮに応じた信号レベルに駆動する
ことができる。

【０２０５】したがって、この図２３において破線波形
に示すように、入力信号ＩＮがクロック信号Ｐ２に同期
して変化し、転送ゲート１６６の導通期間に対する入力
信号ＩＮのホールド時間が十分に確保することができな
いときに、この出力ノードの信号ＯＵＴが中間電圧レベ
ルにまで駆動されるだけであり、不安定な状態が生じる
可能性がある。しかしながら、この遅延回路１５０を利
用することにより、確実に、出力ノードの信号ＯＵＴを
入力信号ＩＮに応じた信号レベルに変化させることがで
きる。

【０２０６】すなわち、イネーブル入力信号ＥＮが、ク
ロック信号Ｐ２の立上がりエッジに同期してＬレベルに
立下がったとき、クロック信号Ｐ１およびＰ２のノンオ
ーバラップ期間ＮＯＶＴが短い場合には、入力信号ＩＮ
の立下りに従ってすなわちＡＮＤ回路１６４の出力信号
に従って転送回路１５２の出力ノードが十分にＬレベル
に立下がらないことが考えられる。この場合、転送回路
１５２の出力端子は、十分に放電することができず、中
間電圧レベルに保持される。したがって、この場合は、
ラッチ回路１５０において、この中間電圧レベルによ
り、貫通電流が流れることになる。

【０２０７】しかしながら、遅延回路１５０を用いてイ
ネーブル入力信号ＥＮを遅延することにより、入力信号
ＩＮがＬレベルに立下がったとき、十分に出力端子をＬ
レベルに駆動することができ、確実に、２相のクロック
信号のノンオーバラップ期間ＮＯＶＴが短い場合におい
ても、入力信号ＩＮに応じて出力端子の信号ＯＵＴを変
化させることができる。

【０２０８】図２２に示す構成においては、ＡＮＤ回路
１６２を用いており、クロック信号Ｐ１がＨレベルのと
きに、入力信号ＩＮが伝達されている。しかしながら、
この入力信号ＩＮが、クロック信号Ｐ１の立上がりエッ
ジおよび立下がりエッジに同期して変化する場合には、
このＡＮＤ回路１６４と並列に、クロック信号Ｐ１の期
間ローレベルのときにイネーブルされるゲート回路を設
け、このゲート回路を介して入力信号ＩＮを転送ゲート
１６６へ転送する。これらのゲート回路およびＡＮＤ回
路１６４を、転送ゲート１６６の入力ノードにワイヤー
ドＯＲ接続する。これにより、入力信号ＩＮをクロック
信号Ｐ１の立上がりエッジおよび立下がりエッジ両者に
同期して転送することができる。

【０２０９】なお、これらのイネーブル入力信号ＥＮお
よび入力信号ＩＮがそれぞれ、クロック信号Ｐ２および
Ｐ１に従って変化する場合には、図２４に示すように、
特にＡＮＤ回路１６２および１６４を設ける必要はな
い。すなわち、遅延回路１５０において、単にイネーブ
ル入力信号ＥＮを遅延して、遅延イネーブル信号ＥＮＤ
を転送ゲート１６６の制御入力へ与えればよい。転送回
路１６６がクロック信号Ｐ１の立上りエッジおよび立下
りエッジ両者に同期して変化する入力信号を受け、遅延
イネーブル信号ＥＮＤの活性化時にこの入力信号を転送
する。図２４に示す構成の場合、転送信号／データがク
ロック信号Ｐ１の立上りおよび立下りエッジに同期して
変化する場合、すなわちダブルデータレートでデータが
転送される場合において、容易にダブルデータレートで
データを転送することができる。このようなダブルデー
タレートでデータを転送する場合においても、メモリバ
スの切替え時において、非選択メモリバスに転送データ
が転送されて中間電圧レベルに駆動されるのを防止する
ことができる。すなわち、イネーブル信号ＥＮの変化に
従ってメモリバスが切替えられる場合、イネーブル信号
ＥＮの立下りが遅れた場合、選択状態から非選択状態と
されるメモリバスに、次に選択されるメモリバスに転送
されるデータ／信号が短期間転送されることになる。こ
のような状態のときに非選択とすべきメモリバスが中間
電圧レベルとなり、貫通電流の問題が生じる。しかしな
がら、遅延イネーブル信号ＥＮＤを用いた場合には、非
選択とすべきメモリバスに比較的長期にわたって次に選
択メモリバスに対して転送すべき信号／データが転送さ
れるため、このような中間電圧の問題は生じない。

【０２１０】図２３に示すように遅延イネーブル信号Ｅ
ＮＤは、クロック信号Ｐ１の両エッジに対し十分長いセ
ットアップ時間およびホールド時間を有しており、正確
にクロック信号Ｐ１の両エッジに同期して変化する入力
信号ＩＮを、クロック信号Ｐ２の一方のエッジに同期し
て変化するイネーブル信号ＥＮに従って正確に転送する
ことができる。

【０２１１】なお、図２２に示す転送回路１５２の構成
において、入力信号ＩＮが、クロック信号Ｐ１の１クロ
ックサイクル期間の間その論理レベルが固定される場合
には、このクロック信号Ｐ１を、Ｔフリップフロップを
介してＡＮＤ回路１６４へ与えればよい。入力信号ＩＮ
に対するホールド時間を十分に確保することができ、正
確に出力ノードに入力信号ＩＮに応じた信号を伝達する
ことができ、出力ノードが中間電圧レベルに保持される
のを確実に防止することができる。

【０２１２】以上のように、この発明の実施の形態６に
従えば、先にイネーブル状態とされて、その後に入力信
号が与えられる転送回路の構成の場合、そのイネーブル
入力信号を所定時間遅延させることにより、正確に、入
力信号に応じて出力ノードを駆動することができ、その
出力ノードが中間電位に保持されるのを防止でき、消費
電流を低減することができる。

【０２１３】なお、この図１７から図１８に示す構成に
おいては、内部バス３４からメモリバス３９および３６
へデータ／信号を転送する経路を示している。しかしな
がら、このメモリバス３６および３９が、双方向バスの
場合には、同様の構成が、メモリバスから内部バスへ転
送する経路に配置されればよい。

【０２１４】

【発明の効果】以上のように、この発明に従えば、半導
体チップ領域を内部回路領域とパッド外部領域とに分割
し、このパッド外部領域にメモリを配置するように構成
しており、メモリの記憶容量の増減に容易に対応するこ
とができ、レイアウト変更の動力を低減でき、また試験
の時間を短縮することができる。

【０２１５】また、転送回路は入力信号より先にイネー
ブル状態とされるときには、そのイネーブル信号を所定
時間遅延することにより、入力信号に応じて出力ノード
を確実に駆動することができ、出力ノードが中間電位レ
ベルまでしか駆動されない状態が生じるのを防止でき、
消費電流を低減することができる。

【０２１６】すなわち、処理装置を含む内部回路を第１
の半導体領域に配置し、かつ第１の記憶装置を、パッド
を介して第１の半導体領域と対向する第２の半導体領域
に配置することにより、第１の半導体領域内に配置され
る内部回路のレイアウトを固定することができ、第１の
記憶装置の記憶容量の変更に容易に対応することがで
き、また信頼性評価に要する時間および能力も低減する
ことができる。

【０２１７】また、このパッドを、第１の半導体領域を
取囲むように配置することにより、第１の半導体領域の
レイアウトをパッドの配置とともにライブラリ化するこ
とができ、設計効率が改善される。また、パッドのチッ
プ上座標も変更されないため、評価用治具も、第２の半
導体領域に形成される第１の記憶装置の記憶容量にかか
わらず使用することができる。

【０２１８】また、第２の半導体領域を、第１の半導体
領域のパッドを介して両側のパッド外部領域に設けるこ
とにより、このパッド外部領域それぞれに、同一種類の
半導体記憶装置を配置することができ、レイアウトが簡
略化され、またチップ面積を最小にすることができる。

【０２１９】また、内部回路領域内において、第１およ
び第２の記憶装置の一方を指定するメモリ選択信号を生
成する回路と、このメモリ選択信号に従って第１および
第２の記憶装置の一方を処理装置に電気的に結合するメ
モリ選択回路を配置することにより、第１および第２の
記憶装置に共通にバスを配置する必要がなく、バスの負
荷が軽減され、高速で信号／データの転送を行なうこと
ができる。また転送時に結合されるバスの配線容量が低
減されるため、その配線容量の充放電電流を低減でき、
消費電流を低減することができる。また、処理装置をバ
スインタフェースユニットを介してメモリ選択回路に結
合することにより、信号／データの転送タイミングを最
適化することができ、高速かつ低消費電流で信号／デー
タを転送することができる。また、第１および第２の記
憶装置を種類を異ならせることにより、効率的に記憶装
置を配置することができる。すなわち、同一種類の記憶
装置を最適設計して、第１および第２の半導体領域に配
置することにより、面積利用効率を改善することがで
き、チップ面積を最小化することができる。また、パッ
ドを第１および第２の記憶装置の記憶容量に係らず、そ
のピッチおよび配列を同一とすることにより、第１の半
導体領域に対して、ピンは位置を変更する必要がなく、
また試験装置もさまざまな記憶容量の装置に対して共通
の試験装置を利用することができる。また、第１の記憶
装置を複数の同一種類のメモリ回路で構成することによ
り、第１の記憶装置の記憶容量変更に対し容易に対応す
ることができる。またアクセス対象のメモリ回路のみを
選択して処理装置に結合することにより、メモリバスの
負荷を低減することができ、高速かつ低消費電流で信号
／データを転送することができる。また、内部回路のレ
イアウトを固定することにより、この内部回路をマクロ
としてライブラリ化することができ、設計効率が改善さ
れる。また、記憶容量の変更に対しては、第１の記憶装
置の容量および配置の変更が要求されるだけであり、記
憶容量の変更に要する労力を低減することができる。

【０２２０】また、内部回路領域内に、第２の記憶装置
と、この第２の記憶装置に結合される第２のバスと、第
１の記憶装置に結合される第１のバスと、メモリアドレ
ス信号に従って第１および第２のバスの一方を第３のバ
スを介して処理装置に結合するバスインターフェイスユ
ニットにバス接続する選択回路とを設けることにより、
このバスインターフェイスユニットに結合されるバスの
配線容量を低減でき、高速で信号／データの転送および
信号／データ転送時の消費電流を低減することができ
る。

【０２２１】また、第１の記憶装置を複数のメモリブロ
ックに分割し、第１の記憶装置のメモリブロックそれぞ
れにバスを配置し、かつ内部回路領域内の第２の記憶装
置の複数のメモリブロックそれぞれにバスを配置し、メ
モリ選択信号に従って選択メモリブロックに対して配置
されたメモリバスをバスインターフェイスユニットを介
して処理装置に選択的に結合することにより、バスイン
ターフェイスユニットに結合されるバスの負荷を軽減で
き、より高速で、かつ低消費電流で、信号／データを転
送することができる。

【０２２２】また、バス選択回路を、メモリ選択信号に
従って第１の記憶装置の選択ブロックに対して配置され
た第１のバスを第３のバスに接続する第１のセレクタ
と、このメモリ選択信号に従って第２の記憶装置の選択
ブロックに対して配置された第２のバスを第４のバスに
接続する第２のセレクタと、メモリ選択信号に従って、
第３および第４のバスのうち選択メモリに対して配置さ
れたバスを第５のバスに接続する第３のセレクタとで構
成し、第５のバスをバスインターフェイスユニットに結
合することにより、選択ブロックだけがバスに結合さ
れ、高速のデータ／信号の転送を実現することができ
る。また、各記憶装置毎にセレクタを配置することによ
り、メモリ選択信号の配線の配置が簡略化され、配線レ
イアウトが容易となる。

【０２２３】また、第１のクロック信号に従って能動化
され、メモリ選択信号に従って第１および第２の記憶装
置の一方へ第１のクロック信号と相補な第２のクロック
信号に従ってデータを転送する回路を配置することによ
り、選択回路が導通状態となった後に転送すべきデータ
を受けて転送することができ、高速で、データの転送を
行なうことができる。

【０２２４】また、内部回路領域内に配置される第２の
記憶装置と、処理装置からのメモリアドレス信号に従っ
て、これら第１および第２の記憶装置の一方を選択する
メモリ選択信号を生成し、このメモリ選択信号に従って
第１および第２の記憶装置の一方を処理装置に電気的に
結合する選択回路とを配置し、このメモリ選択信号を第
１のクロック信号に従って有効とし、かつ選択回路が伝
達する信号／データを、第１のクロック信号と相補な第
２のクロック信号に同期して有効状態とすることによ
り、この転送すべき信号／データが確定状態となったと
きに、既に選択回路がイネーブル状態とされており、高
速で、信号／データを転送することができる。

【０２２５】また、第１の半導体領域内に第２の記憶装
置を配置し、第１および第２の半導体記憶装置の一方を
選択する選択回路に、メモリ選択信号を第１のクロック
信号に同期して伝達し、処理装置からの信号／データを
第１のクロック信号と相補な第２のクロック信号に同期
して転送することにより、この選択信号に従って第１お
よび第２の記憶装置を選択する選択回路に対し、処理装
置からのデータを、第１のクロック信号と相補な第２の
クロック信号に同期して転送することにより、この転送
すべき信号／データが確定状態のときに、選択回路にお
いて既にイネーブル状態とされており、確実に、高速で
信号／データを選択された記憶装置へ伝達することがで
きる。

【０２２６】また、この選択信号生成回路の出力信号を
遅延して選択回路へ伝達することにより、確実に、選択
すべき信号／データに応じて出力ノードを駆動すること
ができ、出力ノードが中間電圧レベルに保持されるのを
防止でき、消費電流を抑制することができる。

【０２２７】転送すべき信号／データを、選択信号生成
回路の出力信号すなわちメモリ選択信号が確定された後
に確定させることにより、確実に、確定した転送すべき
信号／データを選択回路を介して選択された記憶装置へ
伝達することができる。

【０２２８】また、これらの第１および第２のクロック
信号を互いに重なり合わない２相のクロック信号とし、
これらのクロック信号の一方のエッジに同期してメモリ
選択信号および転送信号／データを確定状態とすること
により、クロック信号に同期して、選択回路をイネーブ
ル状態とした後に、転送すべきデータ／信号を転送する
ことができ、クロック同期のデータ／信号転送を損なう
ことなく、低消費電流で高速で信号を転送することがで
きる。

【０２２９】また、この第２のクロック信号の半サイク
ル期間転送回路からの転送すべき信号／データが確定状
態となり、選択信号の出力信号を１クロックサイクル期
間確定状態とする場合においても、入力信号に従って出
力ノードを駆動して、確実に出力ノードが中間電位レベ
ルに保持されるのを防止することができる。

【０２３０】また、選択回路の出力ノードにラッチ回路
を配置することにより、選択回路がディスエーブル状態
とされても、確実に、この出力ノードの信号をラッチす
ることができ、クロック同期で、高速で信号／データを
転送することができる。

【０２３１】また、第１および第２の記憶装置の一方を
選択する選択回路に対し、第１のクロック信号に同期し
てメモリ選択信号を伝達しかつ第１のクロック装置と相
補な第２のクロック信号に同期して転送すべき信号／デ
ータを選択回路に伝達することにより、選択回路がイネ
ーブル状態とされた後に確定状態の信号／データを伝達
することができ、高速で信号／データを転送することが
できる。

【０２３２】また、この選択信号を遅延して選択回路を
与えることにより、入力信号に応じて出力ノードを駆動
する時間を十分に確保することができ、出力ノードが中
間電圧レベルに保持されて、貫通電流が生じ、消費電流
が増大するのを抑制することができる。

【０２３３】また、転送回路の出力信号を、メモリ選択
信号が確定した後に確定させることにより、高速で、確
定した信号／データを転送することができる。

【０２３４】また、これらの第１および第２のクロック
信号を互いに重なり合わない２相のクロック信号として
駆動することにより、クロック信号に同期して、高速
で、信号／データを転送することができる。

【０２３５】また、この転送回路の出力信号が第２のク
ロック信号の半サイクル期間確定状態となり、メモリセ
ル選択信号が、第１のクロック信号の１クロックサイク
ル期間確定状態となる場合においても、確実に、出力ノ
ードを、転送すべき信号／データに応じて駆動すること
ができる。

【０２３６】また、選択回路の出力ノードにラッチ回路
を配置することにより、選択回路がディスエーブル状態
とされても、確実に、転送信号／データを１クロックサ
イクル期間確定状態とすることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路装置のチップ上レイアウトを概略的に示す図である。

【図２】 この発明の実施の形態２に従う半導体集積回
路装置のチップ上レイアウトを概略的に示す図である。

【図３】 この発明の実施の形態３に従う半導体集積回
路装置の全体の構成を概略的に示す図である。

【図４】 図３に示す回路配置の信号伝搬特性を概略的
に示す図である。

【図５】 図３に示すセレクタの構成の一例を示す図で
ある。

【図６】 図３に示すセレクタの変更例を示す図であ
る。

【図７】 図３に示すセレクタの双方向転送部の構成の
一例を示す図である。

【図８】 この発明の実施の形態３の変更例を概略的に
示す図である。

【図９】 この発明の実施の形態３の変更例２の構成を
概略的に示す図である。

【図１０】 図９に示す半導体集積回路装置のデータ転
送動作を示すフロー図である。

【図１１】 この発明の実施の形態４に従う半導体集積
回路装置の全体の構成を概略的に示す図である。

【図１２】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。

【図１３】 この発明の実施の形態５に従う半導体集積
回路装置の全体の構成を概略的に示す図である。

【図１４】 図１３に示すセレクタの信号／データ転送
動作を示すタイミング図である。

【図１５】 図１３に示すセレクタの構成の一例を示す
図である。

【図１６】 （Ａ）は、この発明の実施の形態５の変更
例の構成を概略的に示す図であり、（Ｂ）は、図１６
（Ａ）に示すセレクタの信号／データ転送動作を示すタ
イミング図である。

【図１７】 図１６に示すセレクタの構成の一例を概略
的に示す図である。

【図１８】 この発明の実施の形態６に従う半導体集積
回路装置の要部の構成を概略的に示す図である。

【図１９】 図１８に示すラッチ回路の構成の一例を示
す図である。

【図２０】 図１８に示すセレクタの信号／データ転送
動作を示すタイミング図である。

【図２１】 この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図２２】 図２１に示す転送回路の構成の一例を示す
図である。

【図２３】 図２１および図２２に示す転送回路の信号
／データ転送動作を示すタイミング図である。

【図２４】 この発明の実施の形態６の変更例２の構成
を概略的に示す図である。

【図２５】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。

【図２６】 従来の半導体集積回路装置の記憶容量変更
時のレイアウトを概略的に示す図である。

【符号の説明】

ＣＨ 半導体チップ、１ パッド、２ 内部回路領域、
３ ＣＰＵ、２０，２２，２５ メモリ、３１ プリデ
コーダ、３３ ＢＩＵ、３５ セレクタ、３７メモリ、
３６，３９ メモリバス、３８，４０ 制御バス、５２
セレクタ、５０，５１ 制御バス、５３，５５ メモ
リバス、６０ ＢＩＵ、５４ 内部バス、７５，７７
メモリバス、７６ａ−７６ｆ，７９ａ−７９ｃ ローカ
ルメモリバス、８０ａ−８０ｆ ＲＡＭ、８２ａ−８２
ｃ ＲＯＭ、７１ セレクタ、７４ 制御バス、８５
セレクタ、１００ セレクタ、１３０，１５０ 遅延回
路、１５２ 転送回路、１２０，１２２，１２４，１５
４ ラッチ回路、１６６転送ゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/417 Ｇ１１Ｃ 17/00 ６０１Ｚ 16/02 11/34 ３６２Ｈ Ｈ０１Ｌ 21/82 ３０１Ｅ 27/04 ３０２Ａ ３５４Ｂ (72)発明者 池本 政彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 KB31 KB44 PP01 PP02 PP06 PP08 QQ18 5B025 AC05 AD02 AE05 AE06 AF04 5F038 CA10 EZ08 EZ20 5F064 BB09 BB13 BB37 CC12 DD08 DD14 FF09 FF36 FF52 5M024 AA20 AA49 AA50 AA90 BB17 BB30 DD61 JJ30 KK32 KK33 KK35 KK37 LL01 LL02 LL19

Claims (26)

【特許請求の範囲】
1. 【請求項１】 処理装置を含む内部回路が配置される第
   １の半導体領域、 少なくとも前記処理装置が使用するデータを格納する第
   １の記憶装置が配置される第２の半導体領域、および前
   記第１および第２の半導体領域の間に配置されるパッド
   を備える、半導体集積回路装置。
2. 【請求項２】 前記パッドは、前記第１の半導体領域を
   取り囲むように配置される請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 前記第２の半導体領域は、前記パッドを
   介して前記第１の半導体領域と対向して配置される第１
   のサブ半導体領域と、前記パッドを介して前記第１の半
   導体領域と対向して配置される第２のサブ半導体領域と
   を含み、前記第１および第２のサブ半導体領域は、前記
   第１の半導体領域に関して対向して配置される、請求項
   １記載の半導体集積回路装置。
4. 【請求項４】 前記第１の半導体領域に配置される第２
   の半導体記憶装置と、 前記処理装置からのメモリアドレス信号に従って前記第
   １および第２の記憶装置の一方を指定するメモリ選択信
   号を生成するメモリ選択信号生成回路と、 前記メモリ選択信号生成回路からのメモリ選択信号に従
   って前記第１および第２の記憶装置の一方を前記処理装
   置に電気的に結合するためのメモリ選択回路をさらに備
   える、請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記処理装置は、前記メモリ選択回路に
   結合されるバスインターフェイスユニットを含む、請求
   項４記載の半導体集積回路装置。
6. 【請求項６】 前記第１の記憶装置と前記第２の記憶装
   置は、種類が異なる、請求項４記載の半導体集積回路装
   置。
7. 【請求項７】 前記パッドは、前記第１および第２の記
   憶装置の記憶容量に係らず、同一のピッチで同一配列パ
   ターンで配置される、請求項４記載の半導体集積回路装
   置。
8. 【請求項８】 前記第１の記憶装置は、択一的に前記処
   理装置によりアクセスされる同一種類の複数のメモリ回
   路を含む、請求項１記載の半導体集積回路装置。
9. 【請求項９】 前記第１の半導体領域に配置される内部
   回路は、前記第１の記憶装置の記憶容量に係らず固定さ
   れた回路レイアウトを有する、請求項１記載の半導体集
   積回路装置。
10. 【請求項１０】 第１の半導体領域に配置される第２の
    記憶装置と、 前記第１の記憶装置に結合される第１のバスと、 前記第２の記憶装置に結合される第２のバスと、 前記処理装置からのメモリアドレス信号に従って前記第
    １および第２のバスを第３のバスに選択的にかつ電気的
    に接続するためのバス選択回路とをさらに備え、 前記処理装置は、前記第３のバスに結合されるバスイン
    ターフェイスユニットを含む、請求項１記載の半導体集
    積回路装置。
11. 【請求項１１】 前記第１の記憶装置は、複数のブロッ
    クを有し、 前記半導体集積回路装置は、さらに、 前記第１の半導体領域に配置され、かつ複数のブロック
    を有する第２の記憶装置と、 前記処理装置からのメモリアドレス信号に従って前記第
    １および第２の記憶装置のブロックを選択するメモリブ
    ロック選択信号を生成するブロックデコード回路を備
    え、前記メモリ選択信号は、前記第１の記憶装置および
    前記第２の記憶装置の一方を指定するメモリ選択信号
    と、ブロックを選択するブロック選択信号とを含み、さ
    らに前記第１の記憶装置の複数のブロックそれぞれに対
    応して配置される複数の第１のバスと、 前記第２の記憶装置の複数のブロックそれぞれに対応し
    て配置される複数の第２のバスと、 前記メモリ選択信号に従って、選択メモリに対して配置
    されたバスをバスインターフェイスユニットを介して前
    記処理装置に結合する選択回路をさらに備える、請求項
    １記載の半導体集積回路装置。
12. 【請求項１２】 前記選択回路は、 前記メモリ選択信号に応答して前記第１の記憶装置の選
    択ブロックに対して配置された第１のバスを第３のバス
    に電気的に接続するための第１のセレクタと、 前記メモリ選択信号に従って、前記第２の記憶装置の選
    択ブロックに対して配置された第２のバスを第４のバス
    に接続するための第２のセレクタと、 前記メモリ選択信号に従って、前記第３および第４のバ
    スの一方を第５のバスに電気的に結合する第３のセレク
    タを備え、前記第５のバスが、前記処理装置に前記バス
    インタフェースユニットを介して電気的に接続される、
    請求項１１記載の半導体集積回路装置。
13. 【請求項１３】 前記第１の半導体領域に配置される第
    ２の記憶装置と、 前記処理装置からのメモリアドレス信号に従って前記第
    １および第２の記憶装置の一方を指定するメモリ選択信
    号を生成するデコード回路と、 第１のクロック信号に従って能動化され、前記メモリ選
    択信号に従って前記第１および第２の記憶装置の一方
    へ、前記第１のクロック信号と相補な第２のクロック信
    号に従って前記処理装置から与えられたデータを伝達す
    る選択回路をさらに備え、前記選択回路は前記処理装置
    からのデータが確定する前に前記第１のクロック信号に
    従って能動化される、請求項１記載の半導体集積回路装
    置。
14. 【請求項１４】 前記第１の半導体領域に配置される第
    ２の記憶装置と、 前記処理装置からのメモリアドレス信号に従って前記第
    １および第２の記憶装置の一方を指定するメモリ選択信
    号を生成するデコード回路と、 前記メモリ選択信号に従って前記第１および第２の記憶
    装置の一方を前記処理装置に電気的に結合するための選
    択回路をさらに備え、前記メモリ選択信号は、第１のク
    ロック信号に従って有効とされかつ前記選択回路が伝達
    するデータは前記第１のクロック信号と相補な第２のク
    ロック信号に同期して有効状態となる、請求項１記載の
    半導体集積回路装置。
15. 【請求項１５】 前記第１の半導体領域に配置される第
    ２の記憶装置と、 前記処理装置からのメモリアドレス信号に従って前記第
    １および第２の記憶装置の一方を指定するメモリ選択信
    号を生成し第１のクロック信号に同期して伝達する選択
    信号生成回路と、 前記メモリ選択信号に従って前記第１および第２の記憶
    装置の一方を内部バスに結合する選択回路と、 前記処理装置からのデータを前記選択回路に、前記第１
    のクロック信号と相補な第２のクロック信号に同期して
    前記内部バスを介して転送する転送回路をさらに備え
    る、請求項１記載の半導体集積回路装置。
16. 【請求項１６】 前記選択信号生成回路の出力信号を遅
    延して前記選択回路へ伝達する遅延回路をさらに備え
    る、請求項１５記載の半導体集積回路装置。
17. 【請求項１７】 前記転送回路の出力信号は、前記選択
    信号生成回路の出力信号が確定した後に確定する、請求
    項１５記載の半導体集積回路装置。
18. 【請求項１８】 前記第１および第２のクロック信号は
    互いに重なり合わない２相のクロック信号であり、前記
    第１および第２のクロック信号の一方のエッジに同期し
    て前記メモリ選択信号および前記データがそれぞれ確定
    する、請求項１５記載の半導体集積回路装置。
19. 【請求項１９】 前記転送回路の出力信号は、前記第２
    のクロック信号の半サイクル期間確定状態となり、前記
    選択信号生成回路の出力信号は、前記第１のクロック信
    号の１クロックサイクル期間確定状態となる、請求項１
    ５記載の半導体集積回路装置。
20. 【請求項２０】 前記選択回路の出力ノードに配置され
    て、前記選択回路の出力データをラッチするラッチ回路
    をさらに備える、請求項１５記載の半導体集積回路装
    置。
21. 【請求項２１】 処理装置、 第１の記憶装置、 第２の記憶装置、 前記処理装置からのメモリアドレス信号に従って、前記
    第１および第２の記憶装置を指定するメモリ選択信号を
    生成して、第１のクロック信号に同期して前記メモリ選
    択信号を伝達する選択信号生成回路、 前記メモリ選択信号に従って前記第１および第２の記憶
    装置を選択的に内部バスに電気的に結合する選択回路、
    および前記処理装置からのデータを前記選択回路に、前
    記第１のクロック信号と相補な第２のクロック信号に同
    期して前記内部バスを介して転送する転送回路を備え
    る、半導体集積回路装置。
22. 【請求項２２】 前記選択信号生成回路の出力信号を遅
    延して前記選択回路へ伝達する遅延回路をさらに備え
    る、請求項２１記載の半導体集積回路装置。
23. 【請求項２３】 前記転送回路の出力信号は、前記選択
    信号生成回路の出力信号が確定した後に確定する、請求
    項２１記載の半導体集積回路装置。
24. 【請求項２４】 前記第１および第２のクロック信号
    は、互いに重なり合わない２相のクロック信号である、
    請求項２１記載の半導体集積回路装置。
25. 【請求項２５】 前記転送回路の出力信号は、前記第２
    のクロック信号の半サイクル期間確定状態となり、前記
    選択信号生成回路の出力信号は、前記第１のクロック信
    号の１クロックサイクル期間確定状態となる、請求項２
    １記載の半導体集積回路装置。
26. 【請求項２６】 前記選択回路の出力ノードに配置され
    前記選択回路の出力データをラッチするラッチ回路をさ
    らに備える、請求項２１記載の半導体集積回路装置。