CN103794238B - 闪存式存储器电路及其布局方法 - Google Patents

Abstract

本发明公开了一种闪存式存储器电路及其布局方法，该方法包括：设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；设置预先分隔为N个第二子电路的高压相关电路于读通道相关电路的下方；其中，N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度；采用本发明的电路及其布局方法可以解决由于闪存式存储器的容量或位宽改变，所导致的整个电路版图设计时间延长和芯片的开发周期增加的问题。

Description

闪存式存储器电路及其布局方法

技术领域

本发明涉及存储器技术领域，特别涉及一种闪存式存储器电路及其布局方法。

背景技术

在现有技术中，闪存式存储器一般由位线预充电电路、行译码电路、逻辑控制电路、存储单元阵列、源驱动电路、列译码电路、数据总线、读通道相关电路、高压相关电路、接口电路和其它电路组成（具体的，其它电路随闪存式存储器的类型不同，而不尽相同）；其中，当闪存式存储器的容量或位宽改变时，为了保证闪存式存储器的整体电路形状为矩形，就需改变读通道相关电路和高压相关电路的尺寸，这样将导致整个电路版图设计时间的延长，从而增加了芯片的开发周期。

发明内容

有鉴于此，本发明的目的在于提供一种闪存式存储器电路及其布局方法，以解决由于闪存式存储器的容量或位宽改变，所导致的整个电路版图设计时间延长和芯片的开发周期增加的问题。

为实现上述目的，本发明提供如下技术方案：

一种闪存式存储器电路布局方法，包括：

设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；

设置预先分隔为N个第二子电路的高压相关电路于所述读通道相关电路的下方；其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度。

优选的，所述方法还包括：

设置列译码电路于所述半包围型数据总线的上方；

设置存储单元阵列于所述列译码电路的上方；

设置行译码电路和源驱动电路于所述存储单元阵列的两侧；

设置位线预充电电路于所述存储单元阵列的上方；

设置逻辑控制电路于所述行译码电路的下方；

设置接口电路和其它电路于靠近所述数据总线的位置；其中，所述其它电路为在闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

优选的，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述高压相关电路下方、数据总线右方的位置；

设置所述其它电路于所述逻辑控制电路下方、数据总线左方的位置。

优选的，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述读通道相关电路右方、数据总线下方的位置；

设置所述其它电路于所述源驱动电路下方、数据总线右方的位置。

优选的，所述半包围型数据总线为Γ型数据总线或T型数据总线。

一种闪存式存储器电路，包括：被预先分隔为N个第一子电路的读通道相关电路和被预先分隔为N个第二子电路的高压相关电路；

所述读通道相关电路位于半包围型数据总线的下方；

所述高压相关电路位于所述读通道相关电路的下方；

其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度。

优选的，所述电路还包括：列译码电路、存储单元阵列、行译码电路、源驱动电路、位线预充电电路、逻辑控制电路、接口电路和其它电路；

所述列译码电路位于所述半包围型数据总线的上方；

所述存储单元阵列位于所述列译码电路的上方；

所述行译码电路和源驱动电路位于所述存储单元阵列的两侧；

所述位线预充电电路位于所述存储单元阵列的上方；

所述逻辑控制电路位于所述行译码电路的下方；

所述接口电路和其它电路位于靠近所述数据总线的位置；其中，所述其它电路为在所述闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

优选的，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：

所述接口电路位于所述高压相关电路下方、数据总线右方的位置；

所述其它电路位于所述逻辑控制电路下方、数据总线左方位置。

优选的，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：

所述接口电路位于所述读通道相关电路右方、数据总线下方的位置；

所述其它电路位于所述源驱动电路下方、数据总线右方的位置。

优选的，所述半包围数据总线为Γ型数据总线或T型数据总线。

由上述的技术方案可以看出，在本发明实施例中，将读通道相关电路分隔为N个第一子电路设置于数据总线的下方，将高压相关电路亦分隔为N个第二子电路设置于上述读通道相关电路的下方，那么，当闪存式存储器的容量或位宽改变时，改变第一子电路和第二子电路的布局即可保证闪存式存储器的整体电路形状为矩形，而不必改变读通道相关电路和高压相关电路的尺寸，从而减小了整个电路版图设计的时间，进而减小了芯片的开发周期。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例所公开的闪存式存储器电路布局方法的流程图；

图2为本发明实施例所公开的闪存式存储器电路布局方法的又一流程图；

图3为本发明实施例所公开的闪存式存储器的电路布局方法的另一流程图；

图4为本发明实施例所公开的闪存式存储器的电路布局方法的又一流程图；

图5为本发明实施例所公开的闪存式存储器电路的示意图；

图6为本发明实施例所公开的闪存式存储器电路的又一示意图；

图7为本发明实施例所公开的闪存式存储器电路的另一示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明公开了一种闪存式存储器电路布局方法，如图1所示，该方法至少包括以下步骤：

S11：设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；其中，N为整数，且每个第一子电路的宽度均不大于源驱动电路的宽度；

具体的，上述读通道相关电路可但不限于包括灵敏放大电路、读取预充电电路、判决电路和驱动电路等；而上述半包围型数据总线可为Γ型数据总线或T型数据总线；

S12：设置预先分隔为N个第二子电路的高压相关电路于读通道相关电路的下方；其中，每一第二子电路的宽度均不大于源驱动电路的宽度；

具体的，上述高压相关电路可但不限于包括时钟产生电路、电荷泵电路和电压调制电路等；

需要说明的是，将读通道相关电路和高压相关电路分隔为第一子电路和第二子电路的个数N，其可根据不同的应用情况，设置为不同的值；而第一子电路与第二子电路的宽度可相同，也可不同，，在此不再赘述。

由上可见，在本发明实施例中，将读通道相关电路分隔为N个第一子电路设置于数据总线的下方，将高压相关电路亦分隔为N个第二子电路设置于上述读通道相关电路的下方，那么，当闪存式存储器的容量或位宽改变时，改变第一子电路和第二子电路的布局即可保证闪存式存储器的整体电路形状为矩形，而不必改变读通道相关电路和高压相关电路的尺寸，从而减小了整个电路版图设计的时间，进而减小了芯片的开发周期。

在本发明其它实施例中，如图2所示，上述所有实施例中的方法，还可包括：

S21：设置列译码电路于半包围型数据总线的上方；

具体的，可保持列译码电路的高度不变，而将其宽度调整为与存储单元阵列的宽度相一致；

S22：设置存储单元阵列于列译码电路的上方；

S23：设置行译码电路和源驱动电路于存储单元阵列的两侧；

具体的，可将行译码电路设置于存储单元阵列的左侧，将源驱动电路设置于存储单元阵列的右侧；当然，也可将源驱动电路设置于存储单元阵列的左侧，将行译码电路设置于存储单元阵列的右侧，在此不再赘述；

更具体的，行译码电路和源驱动电路的宽度为固定不变的，其高度可随存储单元阵列的高度而变，在本发明实施例中，可将其高度设置为存储单元阵列的高度与位线预充电电路高度之和；

S24：设置位线预充电电路于存储单元阵列的上方；

S25：设置逻辑控制电路于行译码电路的下方；

S26：设置接口电路和其它电路于靠近数据总线的位置；其中，上述其它电路为在闪存式存储器电路中，除位线预充电电路、行译码电路、逻辑控制电路、存储单元阵列、源驱动电路、列译码电路、数据总线、读通道相关电路、高压相关电路和接口电路外的其它电路；

由上可见，采用上述布局方式，可减小闪存式存储器内部不同电路间的连线，同时也可减小整个闪存式存储器芯片的面积消耗；除此之外，上述布局方式可将具有相似功能或相似类型的电路置于一起（比如将逻辑控制电路与具有逻辑功能的行译码电路和列译码电路置于一起），从而可实现集中电源管理，方便电源连线等。

在本发明其它实施例中，当第一子电路或第二子电路的宽度大于存储单元阵列的宽度时，如图3所示，上述所有实施例中的步骤S26，可具体包括：

S31：设置接口电路于高压相关电路下方、数据总线右方的位置；

S32：设置其它电路于逻辑控制电路下方、数据总线左方的位置。

需要说明的是，为了保持整个电路版图的形状为矩形，可在其矩形版形的空隙部分补充接地电容。

由上可见，采用上述布局方式，可在第一子电路或第二子电路的宽度大于存储单元阵列的宽度时，保证整个闪存式存储器电路的版图为矩形。

在本发明其它实施例中，当第一子电路或第二子电路的宽度不大于存储单元阵列的宽度时，如图4所示，上述所有实施例中的步骤S26，可具体包括：

S41：设置接口电路于读通道相关电路右方、数据总线下方的位置；

S42：设置其它电路于源驱动电路下方、数据总线右方的位置；

需要说明的是，为了保持整个电路版图的形状为矩形，可在其矩形版形的空隙部分补充接地电容。

由上可见，采用上述布局方式，可在第一子电路或第二子电路的宽度不大于存储单元阵列的宽度时，保证整个闪存式存储器电路的版图为矩形。

本发明还公开了一种利用上述方法所布局的闪存式存储器电路，如图5所示，包括：被预先分隔为N个第一子电路的读通道相关电路51和被预先分隔为N个第二子电路的高压相关电路52；

读通道相关电路51位于半包围型数据总线53的下方；

具体的，半包围型数据总线53可为Γ型数据总线或T型数据总线；（需要说明的是，图5中的数据总线为Γ型的，当然也可为T型的，在此不再赘述）

高压相关电路52位于读通道相关电路51的下方；

其中，N为整数，且每一第一子电路和第二子电路的宽度均小于源驱动电路的宽度；而第一子电路与第二子电路的宽度可相同，也可不同，在此不再赘述。

由上可见，在本发明实施例中，将读通道相关电路51分隔为N个第一子电路设置于数据总线53的下方，将高压相关电路52亦分隔为N个第二子电路设置于上述读通道相关电路51的下方，那么，当闪存式存储器的容量或位宽改变时，改变第一子电路和第二子电路的布局即可保证闪存式存储器的整体电路形状为矩形，而不必改变读通道相关电路51和高压相关电路52的尺寸，从而减小了整个电路版图设计的时间，进而减小了芯片的开发周期。

在本发明其它实施例中，上述所有实施例中的电路，还可包括：列译码电路、存储单元阵列、行译码电路、源驱动电路、位线预充电电路、逻辑控制电路、接口电路和其它电路；

列译码电路位于半包围型数据总线的上方；

存储单元阵列位于列译码电路的上方；

行译码电路和源驱动电路位于存储单元阵列的两侧；

位线预充电电路位于存储单元阵列的上方；

逻辑控制电路位于行译码电路的下方；

接口电路和其它电路位于靠近数据总线的位置；其中，上述其它电路为在闪存式存储器电路中，除位线预充电电路、行译码电路、逻辑控制电路、存储单元阵列、源驱动电路、列译码电路、数据总线、读通道相关电路、高压相关电路和接口电路外的其它电路。

由上可见，闪存式存储器采用上述布局，可减小其内部不同电路间的连线，同时也可减小整个闪存式存储器芯片的面积消耗；除此之外，上述布局主式可将具有相似功能或相似类型的电路置于一起（比如将逻辑控制电路与具有逻辑功能的行译码电路和列译码电路置于一起），从而可实现集中电源管理，方便电源连线等。

在本发明其它实施例中，如图6所示，当第一子电路或第二子电路的宽度大于存储单元阵列的宽度时，接口电路和其它电路位于靠近数据总线的位置，包括：

接口电路位于高压相关电路（高压相关电路被分隔为N个第二子电路）下方、数据总线右方的位置；

其它电路位于逻辑控制电路下方、数据总线左方的位置。

需要说明的是，为了保持整个电路版图的形状为矩形，可在其矩形版形的空隙部分补充接地电容；

由上可见，当闪存式存储器采用本发明这种布局方式时，闪存式存储器的各个电路模块的可重复利用性高；同时，由于电路模块间连线均与总线相关，亦可使得连线简单，后续流程所需时间大大减小。

在本发明其它实施例中，如图7所示，当第一子电路或第二子电路的宽度不大于存储单元阵列的宽度时，接口电路和其它电路位于靠近数据总线的位置，包括：

接口电路位于读通道相关电路（读通道相关电路被分隔为N个第一子电路）右方、数据总线下方的位置；

其它电路位于源驱动电路下方、数据总线右方的位置。

需要说明的是，为了保持整个电路版图的形状为矩形，可在其矩形版形的空隙部分补充接地电容；

由上可见，当闪存式存储器采用本发明这种布局方式时，亦可使得闪存式存储器的各个电路模块的可重复利用性高；同时，由于电路模块间连线均与总线相关，亦可使得连线简单，后续流程所需时间大大减小。

需要说明的是，在本发明所公开的实施例中，图6和图7中的数据总线均采用Γ型，其行译码电路均位于存储单元阵列的左方，源驱动电路均位于存储单元阵列的右方；而在本发明其它实施例中，数据总线亦可采用T型结构，其行译码电路可位于存储单元阵列的右方，源驱动电路可位于存储单元阵列的左方，在此不再赘述。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种闪存式存储器电路布局方法，其特征在于，包括：

设置预先分隔为N个第一子电路的读通道相关电路于半包围型数据总线的下方；

设置预先分隔为N个第二子电路的高压相关电路于所述读通道相关电路的下方；其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度；

设置列译码电路于所述半包围型数据总线的上方；

设置存储单元阵列于所述列译码电路的上方；

设置行译码电路和源驱动电路于所述存储单元阵列的两侧；

设置位线预充电电路于所述存储单元阵列的上方；

设置逻辑控制电路于所述行译码电路的下方；

设置接口电路和其它电路于靠近所述数据总线的位置；其中，所述其它电路为在闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

2.根据权利要求1所述的方法，其特征在于，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述高压相关电路下方、数据总线右方的位置；

设置所述其它电路于所述逻辑控制电路下方、数据总线左方的位置。

3.根据权利要求1所述的方法，其特征在于，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述设置接口电路和其它电路于靠近所述数据总线的位置，包括：

设置所述接口电路于所述读通道相关电路右方、数据总线下方的位置；

设置所述其它电路于所述源驱动电路下方、数据总线右方的位置。

4.根据权利要求1所述的方法，其特征在于，所述半包围型数据总线为Γ型数据总线或T型数据总线。

5.一种闪存式存储器电路，其特征在于，包括：被预先分隔为N个第一子电路的读通道相关电路和被预先分隔为N个第二子电路的高压相关电路；

所述读通道相关电路位于半包围型数据总线的下方；

所述高压相关电路位于所述读通道相关电路的下方；

其中，所述N为整数，且每一第一子电路和第二子电路的宽度均不大于源驱动电路的宽度；

还包括：列译码电路、存储单元阵列、行译码电路、源驱动电路、位线预充电电路、逻辑控制电路、接口电路和其它电路；

所述列译码电路位于所述半包围型数据总线的上方；

所述存储单元阵列位于所述列译码电路的上方；

所述行译码电路和源驱动电路位于所述存储单元阵列的两侧；

所述位线预充电电路位于所述存储单元阵列的上方；

所述逻辑控制电路位于所述行译码电路的下方；

所述接口电路和其它电路位于靠近所述数据总线的位置；其中，所述其它电路为在所述闪存式存储器电路中，除所述位线预充电电路、所述行译码电路、所述逻辑控制电路、所述存储单元阵列、所述源驱动电路、所述列译码电路、所述数据总线、所述读通道相关电路、所述高压相关电路和所述接口电路外的其它电路。

6.根据权利要求5所述的电路，其特征在于，当所述第一子电路或第二子电路的宽度大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：

所述接口电路位于所述高压相关电路下方、数据总线右方的位置；

所述其它电路位于所述逻辑控制电路下方、数据总线左方位置。

7.根据权利要求5所述的电路，其特征在于，当所述第一子电路或第二子电路的宽度不大于所述存储单元阵列的宽度时，所述接口电路和其它电路位于靠近所述数据总线的位置，包括：

所述接口电路位于所述读通道相关电路右方、数据总线下方的位置；

所述其它电路位于所述源驱动电路下方、数据总线右方的位置。

8.根据权利要求5所述的电路，其特征在于，所述半包围型数据总线为Γ型数据总线或T型数据总线。