CN1411064A - 半导体集成电路装置 - Google Patents

Abstract

将半导体芯片分割成以焊磐围绕的第1半导体区域和焊磐外部的区域，将存储器配置于此焊磐外部区域。而且，将配置于这些第1半导体区域内的存储器和配置于焊磐外部的存储器，分别通过各自的存储器总线及选择器与总线接口部件耦合。用2相的相互相位没有不同的时钟信号驱动此选择器。提供即使针对记忆装置记忆容量的变更，也可以容易地应对，且不论总线接线长度的变更，可以高速地且低能耗地转送信号/数据的半导体集成电路装置。

Description

半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置，特别涉及到半导体集成电路装置的芯片上的布局。更加特定的是，本发明涉及记忆装置芯片上的布局及针对这种记忆装置的总线配置及信号转送时序。

现有技术

图25是概略表示现有的半导体集成电路装置的整体结构的图。在图25中，半导体集成电路装置包含沿着半导体芯片CH的外围部分配置的多个焊接区1；由这些焊接区1规定的内部电路区域2。焊接区1沿着此半导体芯片CH的4边，以围绕内部电路区域2的形式配置着，其通过外部引线端子和接合线(未图示)进行电连接，并和外部装置电耦合。

在内部电路区域2中包含实行运算处理的运算处理装置(CPU)3；存储此CPU3认为必要的数据/命令的ROM(只读存储器)4；存储CPU3使用的数据/命令，同时作为CPU3的工作区域暂时存储数据的RAM(随机存取存储器)5；包含与外部的输入输出接口、时序器及非同步发送接收部件(UART)等的外围功能6及7。外围功能6与CPU3相邻配置，外围功能7配置于ROM4及RAM5之间。

图25所示的半导体集成电路装置，是所谓的1芯片微型计算机。通过在半导体芯片CH上集成化CPU3、ROM4及RAM5，可以用芯片上的布线构成连接这些CPU3、ROM4及RAM5的总线布线，而且，使这些的总线布线长度也变短，可以在高速且低消耗的电力下进行信号/数据的发送接收，可以在很小的占有面积上实现高速处理。

而且，CPU3和ROM4及RAM5之间的总线布线(未图示)是芯片上的布线，可以充分扩大其总线宽度，可以扩大数据的位宽度。

在图25所示的半导体集成电路装置中，在内部电路区域2内，为了提高其面积利用效率将芯片的面积设成最小，而最佳化其布局来配置各构成元件。在各构成元件的最佳配置时，内部总线的布线布局也同样被最佳化。

在此半导体集成电路装置中，ROM4及RAM5的记忆容量根据其处理内容来设定。从而，在处理内容变复杂，处理数据量过多的情况下，有必要使这些ROM4及/或RAM5的记忆容量增大。

图26是概略表示ROM4及RAM5的记忆容量增大了时的半导体记忆装置的布局的图。在图26中，在内部电路区域2内，ROM14及RAM15的记忆容量同图25所示的ROM4及RAM5相比有所增大，各自的占有面积有所增大。随着这些ROM14及RAM15的面积增加，为使半导体芯片CH的面积为最小而变更其布局。从而，ROM14及RAM15之间的外围功能17及与CPU相邻的外围功能16和图25所示的半导体集成电路装置的外围功能7及外围功能6其内部布局不同。

从而，从包含在这些外围功能16及17中的UART等的构成元件到焊磐1的布线的布局不同，而且，它的布线长度也被变更。

随着器件的精细化，若布线宽度及布线间隔变小，仅变更布线路径，布线电容及布线电阻就进行变化，而且布线间的电容也进行变化。从而，通过这种布线路径的变更，有这样的可能性，即例如在产生了浪涌电压时，出现断线或者其浪涌电压通过布线间的电容被传播，而给电路工作带来不良影响等的经不起浪涌的处所。从而，在变更这样的ROM及/或RAM的记忆容量时，有必要充分地从1开始重新再评价半导体集成电路装置的可靠性的评价，这种半导体集成电路装置的评价需要很长的时间，对此会产生增加成本的问题。

而且，因为此内部电路区域2的X方向及/或Y方向的长度取决于此ROM14及RAM15的面积增大而增大，所以配置在其外围的焊磐1的芯片上的座标也不同。通常，为进行半导体集成电路装置的可靠性评价，而使用测试用模具，此模具和接合区(以下称为焊磐)1电连接后进行测试。从而，此焊磐1的座标被变更了时，有必要将此模具的焊磐的接点位置，根据此新制作的半导体集成电路装置的焊磐1的座标进行变更，而且，为进行此半导体集成电路装置的再评价的模具的变更需要很长时间及工作量，且会有花费的问题。

而且，如图26中所示，半导体集成电路装置的芯片面积增大，构成元件间的总线布线长度变长了时，信号/数据的传播时间变长。从而，在此半导体集成电路装置内，内部电路要进行与时钟信号同步的处理，而且，在其循环时间由时钟信号来决定的处理被实行的情况下，由于信号/数据的飞行时间的影响，在内部的控制信号和转送信号/数据的时序出现了误差时，不能充分地确保建立/保持时间，而产生转送中间电压电平的信号的情况。

如果信号线被维持于中间电位电平，则下一级电路中就会产生流动馈通电流，消耗电流增大的问题。而且，也不能进行正确的数据转送。尤其是，用MOS晶体管(绝缘栅极型场效应晶体管)构成下一级电路时，由于这样的馈通电流，使MOS电路的特征的低能耗性能受到损失，而且，有使下一级电路不能正确地工作而产生误动作的可能性。

发明内容

本发明的目的是提供能够针对记忆装置记忆容量的变更，最小限度地抑制布局变更的半导体集成电路装置。

本发明的其他目的是提供既使在总线布线长度由于布局变更而变长的情况下，也能够高速地进行信号/数据的转送的半导体集成电路装置。

本发明的再一目的是提供既使在由于布局变更而总线布线长度被变更的情况下，也能够以高速且低能耗地正确地转送信号/数据的半导体集成电路装置。

本发明，简单的说就是将半导体芯片区分成由焊磐规定的第1半导体区域和该焊磐外部的第2区域，在此第2半导体区域中配置ROM及/或RAM的至少一部。

即，涉及本发明第1观点的半导体集成电路装置，包括配置含有处理装置的内部电路的第1半导体区域；配置第1记忆装置的第2半导体区域；配置于这些第1及第2半导体区域之间的焊磐。

涉及本发明的第2观点的半导体集成电路装置，包括处理装置；第1及第2记忆装置；依照来自处理装置的存储器地址信号来生成指定第1及第2记忆装置的存储器选择信号，并与第1时钟信号同步传播的选择信号生成电路；响应此存储器选择信号，将第1及第2记忆装置中的存储器选择信号所指定的记忆装置与内部总线耦合的选择电路；将来自处理装置的数据通过内部总线、与第1时钟信号互补的第2时钟信号同步向选择电路转送的转送电路。

通过将焊磐配置于第1及第2半导体区域之间，将第1记忆装置配置于该第2半导体区域，来基本固定该第1半导体区域的布局，并将第2半导体区域的第1记忆装置的布局根据其记忆容量进行变更。从而，由于不变更内部电路的布局，也不变更其内部布线的布局，所以可以保证内部电路的特性。从而，因为只对第1记忆装置的布局变更需要工作量，而且只有其测试是必要的，也不变更焊磐的座标，所以可以利用现有的模具，进行该半导体集成电路装置的测试。在测试程序中，仅根据第1记忆装置的记忆容量来变更地址区域。由此，可以容易地应对记忆装置记忆容量的变更。

而且，分别与相互不同的互补的时钟信号同步，进行其选择电路的控制及数据转送，可以在选择电路中成为选择状态后确切地转送数据，可以将确定状态的数据确切地传播给下一级的记忆装置。而且，在存储器的数据总线中，只是所选择的记忆装置被耦合，可以减轻总线的负荷，实现高速数据的转送。

附图说明

图1是概略表示依照本发明实施方式1的半导体集成电路装置的芯片上布局的图。

图2是概略表示依照本发明实施方式2的半导体集成电路装置的芯片上布局的图。

图3是概略表示依照本发明实施方式3的半导体集成电路装置的整体结构的图。

图4是概略表示图3所示的电路配置的信号传播特性的图。

图5是表示图3所示的选择器结构的一个示例图。

图6是表示图3所示的选择器的变更示例图。

图7是表示图3所示的选择器双向转送部结构的一个示例图。

图8是概略表示本发明实施方式3的变更示例的图。

图9是概略表示本发明实施方式3的变更示例2的结构的图。

图10是表示图9所示的半导体集成电路装置的数据转送工作的流程图。

图11是概略表示依照本发明实施方式4的半导体集成电路装置的整体结构图。

图12是概略表示本发明实施方式4的变更示例的结构的图。

图13是概略表示依照本发明实施方式5的半导体集成电路装置的整体结构图。

图14是表示图13所示的选择器的信号/数据转送工作的时序图。

图15是表示图13所示的选择器的结构的一个示例图。

图16的16A是概略表示本发明实施方式5的变更示例的结构图，16B是表示图16A所示的选择器的信号/数据转送工作的时序图。

图17是概略表示图16A所示的选择器结构的一个示例图。

图18是概略表示依照本发明实施方式6的半导体集成电路装置的主要部分的结构图。

图19是表示图18所示的闩锁电路结构的一个示例图。

图20是表示图18所示的选择器的信号/数据转送工作的时序图。

图21是概略表示本发明实施方式6的变更示例的结构图。

图22是表示图21所示的转送电路结构的一个示例图。

图23是表示图21及图22所示的转送电路的信号/数据转送工作的时序图。

图24是概略表示本发明实施方式6的变更示例2的结构图。

图25是概略表示现有的半导体集成电路装置的整体结构图。

图26是概略表示现有的半导体集成电路装置的记忆容量变更时的布局图。

实施方式

实施方式1

图1是概略表示依照本发明实施方式1的半导体集成电路装置的整体结构的图。在图1中，半导体集成电路装置在半导体芯片CH上被集成化。此半导体芯片CH包含由焊磐1围绕的内部电路区域2和配置于焊磐1的外部的存储器20。配置于此内部电路区域2的内部电路包含以后的图25所示的CPU3及外围功能6、7(16、17)。而且配置于此内部电路区域2的内部电路也可以包括ROM及/或RAM的一部分。

配置于焊磐1的外部的存储器20包含ROM及/或RAM。在此半导体集成电路装置中，当存储器的记忆容量增大时，使构成存储器20的ROM及/或RAM的记忆容量增大。内部电路区域2的布局是不变的。以围绕此内部电路2的形式配置的焊磐1的配置位置(座标)也是不变的。

在变更此存储器20的记忆容量时，图1中沿着X方向增减存储器20的面积，来增减存储器20的记忆容量。对于Y方向，存储器20的长度是不变的。通过仅在一个方向变更存储器20的面积，不变更焊磐1的座标，就可以变更存储器20的记忆容量。

从而，在ROM及/或RAM的记忆容量变更时，可以仅增减配置于焊磐1的外部的存储器20的记忆容量，来变更其布局，而配置于内部电路区域2的内部电路及焊磐1的配置是不变的。从而，对于配置于此内部电路区域2的内部电路，如果对于其电路特性及可靠性一旦评价确立，其评价结果，既使在此存储器20有各种各样的记忆容量的情况下，也可以应用。从而，此半导体集成电路装置的评价，仅要求进行存储器20的评价，可以缩短评价时间。

而且，既使在布局变更时，可以仅变更存储器20的X方向的布局，也可以减轻在变更记忆容量时的布局变更的工作量。

尤其是，通过多次反复地对此X方向配置单位存储器部件来构成存储器20，可以容易地应对此存储器20的记忆容量的增减。

而且，因为焊磐1的座标是不变的，所以既使在变更了存储器20的记忆容量的情况下，也不用变更此测试用模具，可以使用原有的可靠性评价测试装置进行可靠性评价。

尤其是，通过将包含此焊磐1的布局及内部电路区域2的结构作为1个宏进行程序库化并登记，可以利用宏库制作半导体集成电路装置。尤其是，既使在存储器20中，如果单位存储器部件被宏化，既使在增减其存储器20的记忆容量时，仅增减单位存储器部件的数量，就可以实现必要的记忆容量，也可以容易地应对记忆容量的增减。

如上，如果依照本发明实施方式1，在焊磐外部，以配置存储器(ROM及/或RAM)的形式进行构成，当增减记忆装置的记忆容量时，也可以最小限度地抑制布局的变更的工作量，而且内部电路区域的结构是不变的，也可以减轻进行可靠性评价的时间。

实施方式2

图2是概略表示依照本发明实施方式2的半导体集成电路装置的整体结构的图。在图2中，半导体集成电路装置在芯片CH上，关于焊磐1沿X方向的外侧，存储器22及25关于内部电路区域2相向配置。

包含于内部电路区域2的内部电路及焊磐1的布局，不论存储器22及25的记忆容量的变更，是不变的。这些存储器22及25，其种类不同，例如存储器22是ROM，存储器25是RAM。将种类不同的存储器22及25，关于内部电路区域2相向配置于焊磐1的外侧，增减这些存储器22及25的记忆容量时，沿着X方向变更存储器22及25的面积，来变更它们的记忆容量。

例如，存储器22是ROM，存储器25是RAM的情况，在增减它们时，各自对于存储器22及25，通过增减对应的单位存储器部件的数量，可以增减记忆容量。

存储器22及25，其种类不同，它的布局的规律性不同。即，在存储器22及25中循环电路的种类不同。在此，「循环电路」是在同一布局模式上反复配置的电路，其表示在如行译码器、DRAM(动态·随机·存取·存储器)中的读出放大器等。而且，这些存储器22及25的占有面积也不同。

将这些存储器22及25，配置于在此半导体芯片CH上沿着焊磐1的一侧的外侧X方向的一侧时，由于存储器22及25的记忆容量的比及其布局的规律性的差，而产生空的区域，使面积的利用效率下降。通过将存储器22及25配置于沿着此焊磐1的X方向的两侧，可以在各自的区域中分别将存储器22及25的布局最优化。据此，不使面积的利用效率的下降产生，而可以将芯片的面积最小化。

而且，在各个区域中，沿着X方向仅增减单位存储器块，就可以容易地应对存储器22及25的记忆容量的变更。而且，和实施方式1一样，因为配置于内部电路区域2的内部电路及焊磐1的布局是不变的，所以它的可靠性的评价，可以对有各种各样的记忆容量的半导体集成电路装置应用，可以缩短评价时间。

其中，作为存储器22及25，可以是种类不同的存储器，也可以一方是SRAM(静态·随机·存取·存储器)，另一方是DRAM。

实施方式3

图3是概略表示依照本发明实施方式3的半导体集成电路装置的主要部分的结构的图。在图3中，在内部电路区域2内配置存储器37，在介于此内部电路区域2和焊磐1之间相向的外部区域，配置存储器20。各个存储器20及37是ROM及/或RAM。这些存储器20及37也可以是同一种类的存储器，也可以是不同种类的存储器。而且，存储器20及37也可以包含ROM及RAM双方。

在内部电路区域2中设置，将特定从CPU3通过地址总线30提供给的存储器的存储器地址信号预译码，通过将指定存储器的预译码信号发送到译码总线38及40上的预译码器31和CPU3和内部总线32进行耦合，依照来自CPU3的地址及数据及控制信号，在访问存储器37及24时，在指定的时序内给总线34输出地址信号及控制信号，在写入数据时，依照输出写入数据的总线接口部件(BIU)33和来自预译码器31的预译码信号，将总线34连接于存储器总线36及39的一方的选择器35。

在此，「总线」包含传播控制信号的控制总线、传播地址信号的地址总线及传播数据的数据总线。

存储器总线36与存储器37耦合，存储器总线39与存储器20耦合。这些存储器总线36及39包含转送地址信号、控制信号及数据的总线。

而且，存储器20及37包含多个块，由来自预译码器31的预译码信号，也可以指定存储器及块。

在CPU3访问存储器37及20的一方时，选择器35将其存储器总线36及39的一方与内部总线34耦合。其次，简单地说明关于图3所示的半导体集成电路装置的工作。

CPU3实行取数或存储命令等的存储器访问的命令时，通过地址总线30将指定其访问对象的存储器的存储器地址信号提供给预译码器31，且通过内部总线32，将指定访问对象的地址的地址信号及通过内部总线32将写入数据时的数据，传播给总线接口部件(以下称为BIU)33。

选择器35依照来自预译码器31所提供的控制总线38及40的预译码信号，将针对访问对象的存储器所设置的存储器总线36或39，与内部总线34耦合。BIU(总线接口部件)33在指定的时序内，通过选择器35，将来自CPU3所传播的地址信号、控制信号及写入数据时的数据，传播给针对选择存储器所设置的存储器总线。

在读出来自存储器的数据时，从选择存储器所读出的数据，通过选择器35被传播给内部总线34。BIU33，在读入此数据时捕获内部总线34上的数据，并将捕获的数据，在所定的时序内通过内部总线32，转送给CPU3。

在图3所示的半导体集成电路装置的结构中，存储器20及37与各自的存储器总线39及36耦合，选择器35将针对访问对象的存储器(存储器块)所设置的存储器总线与内部总线30耦合。从而，在向存储器的访问时，在内部总线34中，只是存储器总线36及39的一方被连接，内部总线34的负荷，与存储器37及20共同与此内部总线34连接的情况相比被减轻了，可以高速地转送数据/信号。

从而，既使在存储器20配置于焊磐1的外部，存在总线的布线长度变长的可能性的情况下，在内部总线34中只是此存储器36及39的一方被连接，也可以减轻内部总线34的负荷，可以高速地进行信号/数据的转送。而且，因为此内部总线的负荷被减轻，所以寄生电容被降低，总线的布线电容的充放电电流被降低，相应地可以降低消耗的电力。

即，将存储器20及37与通用存储器总线连接，并将此通用存储器总线与BIU33相耦合时，因为总线的负荷变大，所以如在图4中用虚线表示的，总线信号线的充电时间变长。不过，通过将存储器20及37各自分别与存储器总线31耦合，将由选择器35选择的与访问对象的存储器所耦合的存储器总线与内部总线34相耦合，总线的负荷被减轻，如在图4中用实线表示的，使此总线信号线的充电电压的上升时间变快。

其中，在图4中表示着对于存储器总线39及36的1条总线信号线的电压变化，在图4中，横轴表示时间T，纵轴表示电压V。

而且，既使在总线信号线的信号/数据的下降时，同样地通过分别对存储器设置存储器总线，总线的负荷被减轻，放电时间被减低，可以高速地降低信号。据此，可以实现高速的数据转送。

将存储器20配置于芯片上的焊磐1的外部区域时，存在存储器总线39的布线长度变长，其负荷变大的可能性。通过分别设置对这些存储器的总线，布线负荷被减轻，可以进行高速的数据转送。而且，因为总线的负荷(布线电容)被减轻，所以充放电电流被降低，所以可以相应地降低电力。

选择器35的结构1

图5是表示图3所示的选择器35的结构的图。在图5中，选择器35随着来自预译码器31的互补预译码信号ZCS0及CS0有选择地导通，导通时随着来自预译码器31的互补预译码信号ZCS1及CS1，有选择地同连接内部总线34和存储器总线39的传输门42导通，导通时包含将内部总线34和存储器总线36耦合的传输门44。

互补预译码信号ZCS0及CS0，激活时指定存储器20，互补预译码信号ZCS1及CS1，激活时指定存储器37。

这些传输门42及44，在导通时仅将内部总线34和存储器总线39或36进行电耦合。不过，既使在这些内部总线30及存储器总线39为双向总线的情况下，也可以通过在选择器35中利用传输门，不使电路占有的面积增大，而相互连接双向总线。

而且，这些传输门42及44，在非导通时，实际上将内部总线34和对应的存储器总线进行电分离。在这些传输门42及44的非导通时，在内部总线34中，仅这些传输门42及44的寄生电容被连接，实际上就可以将与非选择存储器对应而配置的存储器总线，从总线34分离，可以降低总线34的有效的寄生电容。

其中，各个传输门42及44包含，分别与对应的总线信号线相对应而配置的CMOS传输门电路，并在导通时将总线34的信号/数据线和对应的存储器总线的信号/数据线进行电耦合。

选择器的结构2

图6是表示选择器35的第2结构的图。在图6中，表示对内部总线34及存储器总线36、39的单向总线所设置的选择器35的结构。即，从BIU33对存储器37及20，向一个方向传播这些地址信号及控制信号。这些地址总线及控制总线，在图6中作为总线34a、36a及39a而被表示。

在图6中，选择器35包含，随着来自预译码器31的互补预译码信号CS0及ZCS0，被有选择地激活，将激活时内部总线34a上的信号传播到存储器总线39a上的三态缓冲器电路46；来自预译码器31的互补预译码信号CS1及ZCS1的激活时，被激活，激活时将内部总线34a上的信号传播到存储器总线36a上的三态缓冲器电路48。

预译码信号CS0及ZCS0激活时指定存储器20，预译码信号CS1及ZCS1，激活时指定存储器37。存储器总线39a及36a是分别包含于总线39及36中的地址总线及控制总线。内部总线34a是包含于内部总线34中的地址总线及控制总线。

在图6表示的结构中，三态缓冲器电路46及48根据选择存储器，有选择地被激活。这些三态缓冲器电路46及48，非激活时是输出高阻抗状态，存储器总线39a及36a，在对应的三态缓冲器电路46及48为输出高阻抗状态时，被从内部总线34a分离。

而且，三态缓冲器电路46及48分别包含对各总线信号线所设置的三态缓冲器，这些三态缓冲器，例如用CMOS电路所构成。此结构的情况，在此内部总线34a中，仅三态缓冲器电路46及48的三态缓冲器的门电容被恒定连接，和存储器37及20共同与内部总线34a耦合的情况相比，可以大幅度地降低其负荷。

而且，这些三态缓冲器电路46及48，激活时驱动着对应的存储器总线39a及36a，以高速驱动这些存储器总线39a及36a，可以进行信号的转送。

图7是表示针对选择器35的双向数据总线所设置的部分的结构的一个示例的图。此双向数据总线，在内部总线和存储器总线39及36之间与在双向转送数据时的结构相对应。因为在此双向的数据总线中指定数据的转送方向，所以在BIU33中生成表示数据的写入的写入指示信号WR及表示数据的读出的读出指示信号RE，依照这些信号WR及RE决定在选择器35中的数据的转送路径。

在图7中，选择器35为了生成为决定转送路径的控制信号，包含接收写入指示信号WR和预译码信号CS0的AND电路50；反转AND电路50的输出信号的逆变器电路51；接收预译码信号CS0和读出指示信号RE的AND电路52；反转AND电路52的输出信号的逆变器电路53；接收预译码信号CS1和写入指示信号WR的AND电路54；反转AND电路54的输出信号的逆变器电路55；接收预译码信号CS1和读出指示信号RE的AND电路56；反转AND电路56的输出信号的逆变器电路57。

选择器35进一步包含响应AND电路50及逆变器51的输出信号而被激活，激活时随着内部总线34b上的信号/数据，驱动存储器总线39b的三态缓冲器电路60；响应AND电路52和逆变器电路53的输出信号而被有选择地激活，激活时随着存储器总线39b上的信号/数据，驱动内部总线34b的三态缓冲器电路61；随着AND电路54及逆变器55的输出信号，被有选择地激活，激活时随着内部总线34b上的信号/数据，驱动存储器总线36b的三态缓冲器电路62；响应AND电路56及逆变器电路57的输出信号而被有选择地激活，激活时随着存储器总线36b上的信号/数据，驱动内部总线34b的三态缓冲器电路63。

这些三态缓冲器电路60-63分别包含与存储器总线39b及36b的总线宽度相对应的三态缓冲器。另一方面，AND电路50、52、54及56和逆变器电路51、53、55及57共同配置于针对这些各总线信号线而设置的三态缓冲器中。

在图7所示的选择器35的结构中，在数据写入时写入指示信号WR被激活，AND电路52及54被启动，随着预译码信号CS0及CS1，三态缓冲器电路60及62的一方被激活。另一方面，在数据读出时读出指示信号RE被激活，AND电路52及56被启动。在此状态中，随着预译码信号CS0及CS1，三态缓冲器电路61及63的一方被激活。

从而，配置此双向的三态缓冲器电路60-63的同时，通过随着表示预译码信号及数据的写入/读出的工作方式指示信号，进行有选择地激活，可以在双向准确地进行数据的转送。

而且，在图7所示的选择器35的结构中，在内部总线34b中仅三态缓冲器电路60-63的寄生电容被连接，和在其内部总线34b中存储器20及37被共同连接时的结构相比，可以大幅度地降低它的寄生电容。而且，因为内部总线34b用三态缓冲器电路61或63来驱动，存储器总线39b及36b用三态缓冲器电路62分别来驱动，所以可以高速地进行数据的转送。

变更示例1

图8是概略表示本发明实施方式3的变更示例的结构的图。在图8中，在内部电路区域2内配置ROM56及RAM54。这些RAM54及ROM56分别通过存储器总线53及55，各自与选择器52耦合。

选择器52随着来自预译码器31的存储器选择信号，将存储器总线53及55的一方与内部总线34耦合。此预译码器31将从CPU3通过地址总线30提供的存储器地址信号译码，并将指定RAM54及ROM56的任一方的存储器选择信号(芯片选择信号CS)，分另传播给控制总线50及51。ROM56及RAM54被分割成多个块，随着来自预译码器31的存储器选择信号(预译码信号)，也可以用块单位进行这些ROM56及RAM54的选择。RAM54及ROM56的块，分别与对应的存储器总线53及55耦合。

在图8所示的结构中，在内部电路区域2内RAM54及ROM56通过各自的存储器总线53及55，与选择器52耦合。在CPU3对RAM54及ROM56的任一方进行访问时，选择器52随着来自预译码器31的存储器选择信号，将这些存储器总线53及55的一方与内部总线34耦合。从而，和在内部总线34中RAM54及ROM56同时被耦合的结构相比，此内部总线的负荷被减轻，可以高速地转送数据。

其中，图8所示的结构中，也可以使用，将存储器进一步配置于内部电路区域2的外部的焊磐(未图示)外部区域，并分别对这些外部的存储器和RAM54及ROM56设置总线，通过选择器，将在焊磐外部的区域中所配置的存储器和RAM54及ROM56的任一个与BIU33耦合的结构。

变更示例2

图9是概略表示本发明实施方式3的变更示例2的结构的图。在图9中，BIU60具有与存储器总线39耦合的端口PA和与存储器总线36耦合的端口PB。此BIU60随着来自预译码器31的存储器选择信号，将对选择存储器所配置的端口激活，通过此被激活了的端口PA或PB有选择地对存储器总线39或36发送接收数据/信号。其它的结构和图3所示的结构相同，在对应的部分附加相同的参照号码，来省略其详细说明。

在此图9所示的结构中，BIU60具有着存储器总线选择功能，没有必要特别地设置选择器，可以降低电路的占有面积。

图10是表示此图9所示的BIU60的工作的流程图。以下，参照图10，对图9所示的BIU的工作进行简单的说明。

BIU60持续监控是否有来自CPU3对存储器的访问要求。CPU3，例如在实行了取数命令或存储命令时，有必要访问存储器，此时通过总线32，给BIU60发出存储器访问请求(步骤S1)。

如果BIU60被提供来自此CPU3的存储器访问请求，则随着来自预译码器31的存储器选择信号，选择与所指定的存储器对应的端口(步骤S2)。

接着，BIU60接收来自CPU3所提供的地址信号及控制信号及实行存储命令时的写入数据，调整其时序，例如与时钟信号同步，通过选择端口给对应的存储器总线发送来自CPU3所提供的信号/数据(步骤S3)。

BIU60判断是否将CPU3所请求转送的数据全部转送(步骤S4)，至全部的数据被转送，反复通过选择端口，转送必要的控制信号及地址信号。在此，假定在分段转送方式中转送着比分段长度长的数据的情况。

BIU60，当完成了来自CPU3的或向CPU3的全部数据的转送时，再次返回步骤S1，等待下一个来自CPU3的访问请求的发布。

如图9所示，通过使BIU60具有存储器总线的选择功能，在存储器访问时，仅有选择地激活BIU60的端口，不必在外部设置选择器，使电路布局变得很容易。

而且，在存储器总线39及36中，仅分别连接存储器20及37，就可以降低存储器总线的负荷(布线电容)。

其中，在图9所示的结构中，也可以在此半导体芯片CH上，在和存储器20相反方的焊磐1的外部进一步配置另外的存储器。

如上，如果依照本发明实施方式3，仅将要访问的存储器与内部总线耦合，就可以减轻总线的负荷，高速地且低能耗地转送信号/数据。从而，既使在焊磐外部配置存储器时，如既使布线长度较长，存在其总线的负荷变大的可能性时，实际上也可以减轻其总线的负荷，高速地转送信号/数据。

而且，通过将在焊磐外部所配置的存储器和在焊磐内部区域所配置的存储器分别与总线耦合，并将这些存储器通过选择器与BIU有选择地耦合，既使在变更焊磐外部的存储器的容量时，包含总线选择用的选择器的内部电路的配置也不必进行任何变更。从而，既使在变更此半导体集成电路装置的记忆容量时，也不必变更内部电路布局，仅变更焊磐外部的存储器的记忆容量，实际上CUP就可以不论其记忆容量而向焊磐外部的存储器进行访问。

实施方式4

图11是概略表示依照本发明实施方式4的半导体集成电路装置的整体结构的图。在图11中，内部电路区域2中多个ROM82a-82c分别通过局部存储器总线70a-70c，与选择器71耦合。

另一方面，在半导体芯片CH的焊磐1外部的区域中，配置RAM80a-80f。RAM80a-80c通过局部存储器总线76a-76c，与选择器72耦合。RAM80d-80f通过局部存储器总线76d-76f，与选择器73耦合。

选择器71随着来自预译码器70在控制总线74上所提供的存储器选择信号，将局部存储器总线79a-79c的任一，与存储器总线77进行电连接。选择器72及73再随着来自预译码器70在控制总线74上所提供的存储器选择信号，将对应于所选择的RAM而配置的局部存储器总线，与存储器总线75进行电连接。

为了将这些存储器总线75及77再与内部总线34进行电连接，而配置选择器35。此选择器35随着来自预译码器70在控制总线74上所提供的存储器选择信号，将存储器总线75及77的一方与内部总线34连接。当选择器35选择了在此内部电路区域2内所配置的ROM82a-82c的任一时，将存储器总线77与内部总线34连接。另一方面，当选择在焊磐1外部的区域所配置的RAM80a-80f的任一时，选择器35将存储器总线75与内部总线34进行电连接。

预译码器70将来自CPU3通过地址总线31所提供的存储器地址信号进行预译码，生成存储器选择信号。此存储器选择信号包含，指定ROM及RAM的存储器选择信号和指定ROM82a-82c的任一的ROM块选择信号，和指定RAM80a-80f的任一的RAM块选择信号。

CPU3通过BIU33，与选择器35耦合。

来自预译码器70在控制总线74上所提供的存储器选择信号，驱动包含在选择器71、72及73中的传输门或三态缓冲器。从而，请求在其控制总线74上所提供的信号驱动那些传输门或三态缓冲器的门电容。另一方面，在局部存储器76a-76f中连接各自对应的RAM80a-80f的输入缓冲器，而且在局部存储器总线79a-79c中分别连接ROM82a-82c。

输入缓冲器的输入阻抗，在其输入缓冲器为CMOS逆变器时，是P沟道MOS晶体管(绝缘栅极型场效应晶体管)及N沟道型MOS晶体管双方的门电容，请求驱动此门电容。此输入缓冲器的门电容也比传输门或三态缓冲器的门要大(传输门或三态缓冲器的情况，通过互补信号控制各自的MOS晶体管的激活/非激活)。

不过，只是这些RAM80a-80f所选择的RAM，通过选择器72或73与存储器总线74耦合，同RAM80a-80f共同与存储器总线74耦合的情况相比较，可以降低存储器总线74的负荷(布线电容)。对于ROM82a-82c也是同样的。

而且，选择器72及73也可以与焊磐1相邻而配置，这些选择器72及73的配置位置可以是半导体芯片CH上的任意区域，以将半导体芯片CH上的布局最佳化来决定其配置位置。因此，控制总线74的负荷也要比局部存储器总线76a-76f的负荷(布线电容)为小。据此，从预译码器70，通过控制总线74，以高速传播存储器选择信号。

在图11所示的结构中，与CPU3进行访问的存储器对应，选择器35及71-73依照来自预译码器70的存储器选择信号，选择对应的要访问的存储器(ROM或RAM)。在访问内部电路区域2内的ROM时，选择器71选择ROM82a-82c的一个，与存储器总线77耦合，选择器35再将此存储器总线77与内部总线34耦合。

另一方面，当访问焊磐1的外部所配置的RAM80a-80f的任一时，选择器72及73依照来自预译码器70的控制总线70中所提供的存储器选择信号，选择这些RAM80a-80f的一个，将对应的局部存储器总线与存储器总线75连接。选择器35还依照来自此预译码器70的存储器选择信号，将存储器总线75与内部总线34耦合。

从而，存储器总线根据存储器的种类及存储器的配置位置及块而被分割，存储器总线的负荷被减轻。尤其是，当对1个存储器块(ROM或RAM)进行访问时，内部总线34仅连接与其访问对象的存储器所连接的局部存储器总线及存储器总线，就可以使此总线布线电容为最小，实现高速访问。而且可以使总线布线电容为最小，可以缩短对总线的充放电所需要的时间，而且也可以降低消耗的电力。

其中，选择器35及71-73也可以分别用传输门构成，而且也可以分别用三态缓冲器电路构成。分别在选择器71-73中，分别与局部存储器总线76a-76f及79a-79c对应，来配置传输门或三态缓冲器电路。

在选择器35中，分别与存储器总线75及77对应来配置传输门或三态缓冲器电路。这些传输门或三态缓冲器电路，随着来自预译码器70的存储器选择信号被有选择地激活。在此，传输门的激活状态表示导通状态。

从而，来自预译码70的存储器选择信号包含，表示存储器是配置于内部电路区域中还是配置于焊磐的外部区域中的信号和特定这些存储器自身的块选择信号。

BIU33和前面的实施方式3一样，依照来自CPU3的访问请求进行时序的调整，通过选择器35给存储器总线75或77转送必要的信号/数据。

其中，在上述的结构中，在内部电路区域2内配置着ROM，在焊磐1外部区域配置着RAM。这些存储器的种类也可以根据此1芯片微型控制器的结构而适当地决定，而且也可以在内部电路区域2内配置RAM及ROM。也可以在焊磐1外部区域中配置ROM。而且，也可以在内部电路2的两侧的焊磐1外部区域中分别配置RAM及ROM。而且，也可以在焊磐1外部区域中混合配置ROM和RAM。

变更示例1

图12是概略表示本发明实施方式4的变更示例的结构的图。在图12所示的结构中，分别对ROM82a-82c所设置的局部存储器总线79a-79c被并联地与选择器85耦合，而且对焊磐1的外部区域中所配置的RAM80a-80f所设置的局部存储器总线76a-76f也被并联地与选择器85耦合。选择器85依照来自预译码器70在控制总线86上所提供的存储器选择信号，选择这些局部存储器总线79a-79c及76a-76f的1个，与内部总线34耦合。

图12所示的结构的情况下，依照来自预译码器86的存储器选择信号，通过1级的选择器85，选择着对选择存储器的局部存储器总线。从而，选择器的级数被降低，可以降低在选择器中的门传播延时，可以实现高速数据转送。

图12所示的其它结构和图11所示的结构相同，对应的部分附加相同的参照号码。

其中，此选择器85也可以设置于BIU 33内。内置选择器85的BIU的情况，此选择器85作为所谓的端口选择器进行功能。

其中，在图12所示的结构中，内部电路区域2内配置着ROM，焊磐1外部区域中配置着RAM。不过，既使在图12所示的结构中，内部电路区域2内也可以配置ROM及RAM，而且在焊磐1外部区域中也可以配置ROM及RAM。

而且，在焊磐1的外部区域中，也可以仅以ROM替代RAM而被配置。

而且，在将此半导体芯片CH上的RAM所配置的区域和内部电路区域2相向的焊磐1的外部区域内，也可以配置存储器(ROM及/或RAM)。

如上，如果依照本发明实施方式4，将存储器分割成多个块，与各存储器块对应而设置局部存储器总线，依照存储器选择信号，以与选择存储器块的内部总线耦合的方式而构成着，内部总线的负荷(布线电容)被减轻，可以实现高速信号/数据转送及低能耗。而且，通过在焊磐1的外部区域中配置存储器，可以得到和实施方式1相同的效果。

而且，因为在焊磐内部区域中配置着选择器，所以可以将焊磐内部区域的内部电路的布局，包含存储器总线而固定。

实施方式5

图13是概略表示依照本发明实施方式5的半导体集成电路装置的结构的图。在图13所示的结构中，预译码器31与时钟信号P2同步输出存储器选择信号，而且选择器35与时钟信号P1同步转送被提供的信号/数据。这些时钟信号P1及P2是不相互重合的2相时钟信号。图13所示的半导体集成电路装置的其它结构和图3所示的半导体集成电路装置的结构相同，在对应的部分附加相同的参照号码，来省略其详细说明。

图14是表示图13所示的半导体集成电路装置的工作的时序图。以下，参照图14，对图13所示的半导体集成电路装置的工作进行说明。

预译码器31与时钟信号P2的上升同步，捕获从CPU3所提供的存储器地址信号，进行译码工作。此预译码器31与时钟信号P2的下降同步，将预译码信号输出到总线38及40上。

另一方面，选择器35与时钟信号P1同步，实行转送工作。此时，BIU33与时钟信号P1的上升同步，将必要的信号/数据传播到内部线34上。BIU33维持时钟信号P1的1时钟循环期间的其输出信号，而且预译码器31维持时钟信号P2的1时钟循环期间的其输出预译码信号。

从而，在选择器35与时钟信号P1同步，数据/信号的捕获转送被启动时，在总线38及40上存储器选择信号已经被输出着，随着从总线接口部件BIU33给内部总线34上所传播的信号/数据，可以将对应的信号输出给存储器总线39或36。

这些时钟信号P1及P2是互补的、不相互重合的2相时钟信号，这些上升及下降是基本相同的时序。据此，可以将从BIU33所传播的信号/数据正确地传播给存储器总线36及39。即，在选择器35随着来自预译码器31的存储器选择信号，进行选择工作时，来自BIU33的数据/信号为确定状态，这些确定期间也是基本相同的期间，可以正确地转送信号/数据。

而且，在依照来自预译码器31的存储器选择信号，对选择存储器进行选择存储器总线时，可以将转送到选择存储器的数据/信号正确地转送。即，因为在基本相同的时序中进行存储器总线的转换和转送信号/数据的转换，所以可以防止对非选择存储器转送对选择存储器的信号/数据，可以正确地向选择存储器进行访问。

其中，时钟信号P1及P2也可以是从此半导体集成电路装置内的内部时钟发生器产生的时钟信号，而且也可以从配置于半导体集成电路装置外部的生成系统时钟的时钟发生器所提供。

图15是表示图13所示的选择器35的结构的一个示例的图。在图15中，选择器35包含，随着时钟信号P1和反转的时钟信号ZP1，有选择地导通的传输门90；随着存储器选择信号CSi及ZCSi，有选择地导通的传输门91。这些传输门90及91被串联连接，导通时将内部总线34和存储器总线36或39进行电耦合。

在图15所示的结构中，当时钟信号P1为H电平时，反转的时钟信号ZP1是L电平，导通传输门90，将来自BIU33在内部总线34上所提供的的信号，传播给下一级的传输门91。在存储器选择信号CSi及ZCSi为激活状态时，导通传输门91，将通过传输门90所传播的信号/数据，传播给存储器总线36及39。

其中，作为选择器35，也可以使用三态缓冲器电路替代此传输门90及91。

变更示例

图16A是概略表示本发明实施方式5的变更示例的结构的图。在图16A中，预译码器31与时钟信号P2的上升边同步，将存储器选择信号输出给控制总线38及40。

另一方面，选择器100依照不相互重合的2相的互补时钟信号P1及P2，将来自BIU33的传播给总线34的信号/数据，输出给针对选择存储器的存储器总线36或39。即，选择器100与时钟信号P1的上升边同步，将内部总线34上的信号传播给针对选择存储器的存储器总线36或39。此选择器100与时钟信号P2的上升边同步，以预译码器31输出的存储器选择信号作为有效状态，进行存储器总线的选择。下面，参照图16B所示的时序，说明图16A所示的半导体集成电路装置的工作。

预译码器31将来自CPU3所提供的存储器地址信号预译码，与时钟信号P2的上升边同步，将存储器选择信号(预译码信号)传播到控制总线38及40上。此时，BIU33还没有将信号/数据发送到内部总线34上。从而，选择器100依照传播到此控制总线38及40上的存储器选择信号，进行存储器总线的选择。

其次，如果时钟信号P1上升，此选择器100就将来自BIU33的内部总线34上所传播的信号/数据，传播到针对选择存储器的存储器总线36或39上。控制总线38及40上的存储器选择信号，在此选择器100的信号/数据转送期间中，与时钟信号P2的上升同步成为非激活状态。不过，通过在这些存储器总线36及39中配置闩锁电路，可以在此选择器100的转送工作中，正确地闩锁所转送的信号/数据，选择器100既使为非导通状态，也可以通过此闩锁电路进行信号/数据的转送。

从而，通过分别使用反相的时钟信号，使此选择器及预译码器进行工作，且用2相的互补时钟信号使选择器捕获其选择控制信号及转送信号，既使来自此预译码器31的存储器选择信号的确定时序延迟，也可以正确地转送信号/数据。即，可以依照转送数据/信号，驱动针对选择存储器所配置的存储器总线。而且，来自预译码器31的存储器选择信号至少在时钟信号P2的半循环期间为激活状态，可以依照转送信号/数据，充分地驱动针对选择存储器的存储器总线。

而且，此存储器选择信号既使成为非激活状态，也可以通过闩锁电路确切地维持转送信号。从而，既使来自预译码器31的存储器选择信号的激活时序延迟，实际上也可以在确定内部总线34的转送信号/数据之前，使针对选择电路100的存储器选择信号成为确定状态，针对选择存储器的存储器总线通过选择电路100被选择着，并将转送的信号/数据确切地传播给选择存储器。

而且，既使在存储器选择信号选择另外的存储器时，即通过存储器选择信号，在选择总线被切换时，因为转送数据/信号通过闩锁电路而被闩锁，所以也可以正确地转送信号/数据。

而且，当来自BIU33的在内部总线34上应转送的信号/数据被转送了时，选择器100已经通过来自预译码器31的存储器选择信号，使针对选择存储器的转送路径为导通状态，可以在选择存储器总线上高速地传播此总线34上的信号/数据。

在图15所示的结构中，有下述的可能性，即当控制总线34的存储器选择信号的变化比转送信号/数据的变化时序延迟了时，对非选择存储器传播转送数据/信号，针对非选择存储器的总线依照针对此选择存储器的转送信号/数据进行充放电，其非选择存储器总线被维持于中间电位的可能性。

这时，在给选择器35的输出配置着闩锁电路时，存在此闩锁电路中流动馈通电流，增大消耗电流的可能性。对普通的闩锁电路来说，在后面详细地说明其结构，用逆变器闩锁来构成，在此逆变器中根据中间电压电平的信号馈通电流流动。

不过，如图16A所示的，通过用2相的时钟信号驱动此选择器100，并在内部总线34的转送信号/数据变化前选择存储器总线，而不必维持非选择存储器总线中转送信号/数据被转送的中间电位，就可以将转送信号/数据确切地传播给针对选择存储器的存储器总线。

其中，通过在选择器100的输出节点、内部总线34及32中也配置闩锁电路，可以防止总线成为浮动状态，而且可以在内部将转送信号/数据确切地转送。

而且，既使在将来自存储器37或20所读出的数据转送给BIU33时，也通过在同样的时序中激活选择器100及预译码器35，可以高速地通过内部总线34，将在存储器总线36或39上所读出的数据转送给BIU33。

而且，在选择器100的路径切换时刻比转送信号/数据的变化时刻延迟了时，存在产生给非选择存储器总线转送转送信号/数据的情况的可能性。例如，图14所示的时序图中，总线38及40的存储器选择信号有变化，当选择另外的存储器时，给应为非选择的存储器的总线转送总线34的信号/数据。可认为，此总线的切换时间差短时，应为非选择的存储器的总线没有被充分地驱动，使其电位电平成为中间电平，当配置着闩锁电路时，在连接于此应为非选择的存储器总线的闩锁电路中，流动馈通电流，增大消耗的电流。

不过，如图16B所示，给应为非选择的存储器的总线转送应给选择存储器转送的信号/数据的时间充分长，可以确切地防止这样的对非选择存储器的总线被维持于中间电压电平。

例如，图16B所示的波形图中，在通过总线38及40的信号的上升及下降，变更选择存储器的情况下，在总线38及40的信号的上升时，应为非选择的存储器的总线不转送向选择存储器所转送的信号/数据。虽然对选择存储器、对应为非选择的存储器所转送的信号/数据被转送，但是因为接着通过所转送的信号/数据被更新，所以不会产生任何问题。

而且，在总线38及40的信号下降时，因为选择存储器总线从总线34脱离，所以此选择存储器总线的信号/数据，通过闩锁电路被确切地闩锁，不会产生中间电位的问题。而且，虽然对在下面所选择的存储器总线，转送在总线34输出的信号/数据，但是因为接着通过所转送的正确的信号/数据，向这之前所选择的存储器的信号/数据被更新，所以在此应选择存储器中，也不会产生任何中间电压的问题。

图17是概略表示图16A所示的选择器100的结构的一个示例的图。在图17中，选择器100包含2分频时钟信号P2的2分频电路102；在来自2分频电路102的分频时钟信号DP2为H电平时被激活，传播从预译码器31给控制总线38或40所传播的存储器选择信号CS的三态缓冲器电路110；将时钟信号P1进行2分频的2分频电路104；在来自2分频电路104的分频时钟信号DP1为H电平时被激活，传播内部总线34上的信号的三态缓冲器电路112；依照三态缓冲器电路110的输出信号，将三态缓冲器电路112的输出信号，传播给下一级的存储器总线36或39的三态缓冲器电路114。

在存储器总线36及39中配置闩锁电路120。

2分频电路102及104的每个，例如，以响应对应的时钟信号P2及P1的上升边而变更其输出状态的T触发器来构成。

在时钟信号P2的1时钟循环期间，2分频电路102的分频时钟信号DP2为H电平，而且来自2分频电路104的分频时钟信号DP1，在时钟信号P1的1时钟循环期间为H电平。

随着时钟信号P2，给控制总线38及40传播了存储器选择信号CS时，三态缓冲器电路110被激活来传播存储器选择信号CS。依照此存储器选择信号CS，连接于对应选择存储器所配置的存储器总线的三态缓冲器电路114被激活。

接着，如果时钟信号P1上升为H电平，分频时钟信号DP1就在此时钟信号P1的1时钟循环期间成为H电平，并将内部总线34上所传播的信号/数据，传播到下一级的三态缓冲器电路114。当此三态缓冲器电路112激活时，三态缓冲器电路114已经在激活状态，可以高速地将信号/数据转送到选择存储器总线36或39。

如果此来自预译码器31的存储器选择信号CS，响应时钟信号P2的上升而下降为L电平，则控制总线38及40上的存储器选择信号CS就成为非激活状态。这时，2分频电路102输出的分频时钟信号DP2成为L电平，三态缓冲器电路110成为输出高阻抗状态。

不过，在这时已经从三态缓冲器电路114给选择存储器总线36或39转送着信号/数据，通过闩锁电路120将此总线36或39的转送信号/数据闩锁，可以将信号/数据确切地转送到选择存储器。

其中，也可以在三态缓冲器电路110的输出部配置闩锁电路。其次，至分频时钟信号DP2上升为H电平，三态缓冲器电路110被激活的期间，将存储器选择信号闩锁后可以依照此闩锁存储器选择信号来驱动三态缓冲器电路114。

其中，存储器总线36及39为双向数据总线时，对从存储器总线至内部总线进行转送的方向，配置三态缓冲器电路112及114，且可以组合决定数据的转送方向的信号(写入/读出指示信号)(参照图7)。

图17所示的三态缓冲器电路110、112及114分别包含与各信号线对应所配置的三态缓冲器。

其中，此三态缓冲器电路110、112及114，也可以用传输门来构成。

其中，图17所示的三态缓冲器电路110及2分频电路102也可以配置于图16所示的预译码器31的输出部分，而且2分频电路104及三态缓冲器电路112也可以配置于BIU33的输出部分。在BIU33内配置了此2分频电路104及三态缓冲器电路112时，可以将此三态缓冲器电路112共同配置于存储器总线36及39，可以降低电路的占有面积，而且也可以降低消耗的电力。

如上，如果依照本发明实施方式5，在进行存储器总线连接的选择器中，有关其启动输入和针对数据的信号输入，可以用分别的相位不同的互补的时钟信号，使各信号/数据设为有效状态，在此选择器的数据输入信号到来前，维持转送工作为激活状态，在应转送的信号/数据到来时，立即转送到存储器总线，可以高速地进行信号/数据的转送。

而且，非选择存储器总线，既使在总线切换时，也可以不用维持中间电压，不使馈通电流产生，而降低消耗电流。

实施方式6

图18是概略表示依照本发明实施方式6的半导体集成电路装置的主要部分的结构的图。在图18中，设置将来自预译码器的在控制总线4 0及38上所传播的存储器选择信号CS延迟指定的时间而提供给选择器100的延迟电路130。选择器100具备和图17所示的结构相同的结构，其依照此时钟信号P1及P2转送信号/数据。在存储器总线39及36中，分别设置闩锁电路122及124。这些闩锁电路122及124与图17所示的闩锁电路120相对应。闩锁电路122及124的闩锁能力被减小。这是因为，其随着通过选择器100所传播的信号，容易使存储器总线39及36的数据/信号进行变化。

图19是表示图18所示的闩锁电路122及124的结构的一个示例的图。在图19中，闩锁电路122及124因为有相同的结构，所以表示针对存储器总线36所配置的闩锁电路124的结构，而在其括弧内用符号表示针对存储器总线39所配置的闩锁电路122。

在图19中，闩锁电路124包含将存储器总线36上的信号/数据反转的逆变器132；将逆变器132的输出信号反转后传播给存储器总线36的逆变器电路134。逆变器电路132的电流驱动能力比逆变器电路134的电流驱动能力被充分增大。据此，闩锁电路124的输出驱动能力被减小，闩锁能力被减小。原因是，随着转送信号/数据高速地使信号/数据进行变化。

存储器总线36是多位总线，其与存储器总线36的各信号线相对应，连接图19所示的闩锁电路。

图20是表示图18所示的选择器的数据转送工作的时序图。以下，参照图20说明有关图18所示的选择器100的信号/数据转送工作。

如果时钟信号P2上升，则图16所示的来自预译码器31的存储器选择信号就变化，随着此存储器选择信号控制总线38及40的信号就变化。通过延迟电路130，此存储器选择信号CS被传播到选择器100。随着来自延迟电路130的延迟存储器选择信号，在选择器100中，针对选择存储器的三态缓冲器或传输门被激活，并被设定为可传播信号的状态。

接着，如果时钟信号P1上升为H电平，则内部总线34上的信号/数据就变化，并通过选择器100，传播到针对选择存储器所配置的存储器总线39或36，通过闩锁电路122或124，此信号/数据被闩锁。

通过设置延迟电路130，使延迟存储器选择信号的激活时序成为比内部总线34上的信号变化时刻稍早一些的时序。从而，可以针对转送信号/数据等效地充分延长存储器选择信号CS在确定状态(H电平)的期间，可以使三态缓冲器电路成为激活状态，而延长随着转送信号/数据驱动选择存储器总线的期间。

即，如果时钟信号P2上升为H电平，则预译码器31输出的存储器选择信号就向非激活状态被驱动。随着此预译码器31输出的存储器选择信号的非激活，在此时刻中有这样的可能性，即选择器100成为非导通状态时，不能将信号/数据充分地传播到选择存储器总线，选择存储器总线36或39的电压被维持于中间电压电平。被维持于存储器总线36或39的中间电压电平时，在闩锁电路122或124中，会产生由其中间电压流动馈通电流，增大消耗电流的问题。而且，存在由于此中间电压电平，而错误地使数据闩锁信号被闩锁为逻辑电平的可能性。

从而，通过使用此延迟电路130，使对选择器100所提供的存储器选择信号的激活期间延迟，在此选择器100中，可以随着内部总线34上的信号/数据，将驱动选择存储器总线36或39的期间充分延长，实际上可以将选择存储器总线36或39驱动为H电平或L电平，可以将产生在闩锁电路122或124中的馈通电流的期间充分缩短，对此可以降低消耗电流。

即，使用不相互重合的2相的时钟信号P1及P2，驱动选择器100时，在这些时钟信号P1及P2的非重迭期间NOVT充分长的情况下，可以充分地确保随着此总线34的信号/数据来驱动选择存储器总线的时间。

例如，在图20所示的时序图中，当时钟信号P2的H电平期间短，从时钟信号P1下降为L电平，到时钟信号P2上升为H电平的时间充分长时，选择器100可以针对转送信号/数据，充分地延长导通状态的期间，可以随着内部总线34的数据/信号来驱动选择存储器总线。

不过，在此非重迭期间NOVT短的情况下，随着内部总线34上的信号，驱动选择存储器总线的期间，大致成为时钟信号P1的H电平期间，当该期间短时，不能充分地驱动选择存储器总线，而产生选择存储器总线被驱动为中间电压电平，在其状态中选择存储器总线被维持的可能性。

当通过使用延迟电路130，使选择器100的导通期间的开始时序延迟，且使导通期间的完成时序延迟的情况下，也可以充分延长针对选择器100的转送信号/数据的导通期间，可以随着内部总线34上的信号变化，充分地驱动选择存储器总线。

而且，在使用着延迟电路的情况下，和图16A所示的结构一样，也可以防止针对非选择存储器总线转送转送信号/数据，可以防止非选择存储器总线维持于中间电位。

其中，在图18所示的结构中，代替延迟电路130，使用仅使存储器选择信号CS从激活状态成为非激活状态的期间延迟的，如下降延迟电路，也可以得到同样的效应。

变更示例

图21是表示本发明实施方式6的变更示例的结构的图。在图21中，表示一般的信号转送电路。

在图21中，信号转送电路包含，将启动信号EM延迟指定的时间的延迟电路150；随着来自延迟电路150的延迟启动信号END和时钟信号P2，被有选择地设为导通状态，并与时钟信号P1的上升及下降边同步，转送输入信号I N的转送电路152；连接于转送电路的输出的闩锁电路154。闩锁电路154具有图19所示的用逆变器构成的半闩锁(弱闩锁)的结构。

提供给此转送电路152的启动信号EN，与时钟信号P2的上升边同步，被设为激活状态。

图22是表示图21所示的转送电路152的结构的一个示例的图。在图22中，转送电路152包含，随着时钟信号P2，变化其状态的T触发器160；接收来自T触发器160的补的输出/Q的信号和延迟启动信号EN，以将其输出信号提供给延迟电路150的AND电路162；接收时钟信号P1和输入信号IN的AND电路164；来自延迟电路150的延迟启动信号END为H电平时导通，导通时将AND164的输出信号传播给输出端子OUT的转送门166。此转送门166，在图22中用转送门构成的形式表示，它也可以用CMOS传输门或三态缓冲器来构成。

此T触发器160随着复位信号RST被复位。此复位信号RST，当电源接入时或系统复位时被激活。从而，此T触发器160作为2分频电路进行工作，并与时钟信号P2的上升边同步，使来自其补的输出/Q的信号逻辑状态进行变化。

图23是表示图21及图22所示的转送电路的工作的时序图。以下，参照图23说明有关图21及图22所示的电路的工作。

启动信号EN与时钟信号P2的上升边同步进行变化。另一方面，输入信号IN与时钟信号P1的上升边同步进行变化。在图22中，输入信号IN仅在时钟信号P1的H电平期间之间被传播。

如果时钟信号P2上升为H电平，启动输入信号EN也上升为H电平，AND电路162的输出信号就成为H电平。延迟电路150将此AND电路162的输出信号延迟指定的期间后生成延迟启动信号END，并提供给转送门166。从而，此来自延迟电路150的延迟启动信号END，从时钟信号P2延迟指定的期间后在时钟信号P2的1时钟循环期间成为H电平，并将转送门166设为导通状态。

另一方面，输入信号IN与时钟信号P1的上升边同步进行变化，AND电路164仅在时钟信号P1为H电平的期间，将输入信号IN提供给转送门166。

因为在此延迟启动信号END为H电平期间之间，AND电路164的输出信号为H电平，所以有随着输入信号IN充分地驱动输出端子的时间，可以充分地确保针对此输入信号IN的设置时间及保持时间，实际上可以将输出信号驱动为与输入信号IN所对应的信号电平。

从而，如图23所示为虚线波形，输入信号IN与时钟信号P2同步进行变化，在不能充分地确保对转送门166的导通期间的输入信号IN的保存时间时，只是将此输出节点的信号OUT驱动到中间电压电平，有产生不稳定的状态的可能性。不过，通过利用此延迟电路150，实际上可以使输出节点的信号OUT随着输入信号IN的信号电平变化。

即，启动输入信号EN与时钟信号P2的上升边同步下降为L电平时，在时钟信号P1及P2的非重迭期间NOVT短的情况下，可认为随着输入信号IN的下降，即随着AND电路164的输出信号，转送电路152的输出节点没有充分地下降为L电平。这时，转送电路152的输出端子不能充分地放电，而被维持于中间电压电平。从而，这时在闩锁电路150中，通过此中间电压电平，使馈通电流流动。

不过，通过使用延迟电路150将启动输入信号EN延迟，输入信号IN下降为L电平时，可以将输出端子充分地驱动为L电平，实际上在2相的时钟信号的非重迭期间NOVT短的情况下，也可以随着输入信号IN，使输出端子的信号OUT进行变化。

在图22所示的结构中，当使用着AND电路162，时钟信号P1为H电平时，传播着输入信号IN。不过，当此输入信号IN与时钟信号P1的上升边及下降边同步进行变化时，将在时钟信号P1的期间低电平时被启动的门电路，和此AND电路164并联设置，并通过此门电路，将输入信号IN转送给转送门166。将这些门电路及AND电路164，线OR连接于转送门166的输入节点。据此，可以将输入信号IN，与时钟信号P1的上升边及下降边的双方同步进行转送。

其中，在这些启动输入信号EN及输入信号IN分别随着时钟信号P2及P1进行变化时，如图24所示的，没有必要特别地设置AND电路162及164。即，在延迟电路150中，只延迟启动输入信号EN，就可以将延迟启动信号END提供给转送门166的控制输入。转送电路166接收与时钟信号P1的上升边及下降边的双方同步进行变化的输入信号，在延迟启动信号END激活时，转送此输入信号。

在图24所示的结构的情况，转送信号/数据与时钟信号P1的上升边及下降边同步进行变化的情况，即在用双数据传输率转送数据的情况下，可以用双数据传输率容易地转送数据。

既使在用这样的双数据传输率转送数据的情况下，在切换存储器总线时，也可以防止给非选择存储器总线转送转送数据而被驱动为中间电压电平。即，随着启动信号EN的变化切换存储器总线时，启动信号EN的下降延迟时，向从选择状态成为非选择状态的存储器总线，短期间转送下次转送给所选择的存储器总线的数据/信号。在这种状态时，应为非选择的存储器总线成为中间电压电平，而产生馈通电流的问题。

不过，当使用了延迟启动信号END的情况下，因为对于应为非选择的存储器总线经过比较长的期间，对下次的选择存储器总线应转送的信号/数据被转送，所以不会产生这样的中间电压的问题。

如图23所示的，延迟启动信号END具有对时钟信号P1的上下两边来说充分长的建立时间及保持时间，实际上随着与时钟信号P2的一个边同步进行变化的启动信号EN，可以正确地转送与时钟信号P1的两边同步进行变化的输入信号IN。

其中，在图22所示的转送电路152的结构中，输入信号IN，在时钟信号P1的1时钟循环期间之间的其逻辑电平被固定的情况下，也可以通过T触发器，将此时钟信号P1提供给AND电路164。可以充分地确保对输入信号IN的保存时间，可以正确地给输出节点传播与输入信号IN对应的信号，可以确切地防止输出节点被维持于中间电压电平。

如上，如果依照本发明实施方式6，先设为启动状态，之后被提供给输入信号的转送电路的结构的情况，通过使其启动输入信号延迟指定的时间，可以正确地根据输入信号驱动输出节点，可以防止其输出节点被维持于中间电位，可以降低消耗电流。

其中，在图17到图18所示的结构中，表示着将数据/信号从内部总线34转送到存储器总线39及36的路径。不过，在此存储器总线36及39为双向总线时，同样的结构也可以配置于从存储器总线转送到内部总线的路径。

如上，如果依照本发明，将半导体芯片区域分割成内部电路区域和焊磐外部区域，以在此焊磐外部区域配置存储器的形式而构成，可以容易地应对存储器的记忆容量的增减，可以降低布局变更的工作量，而且可以缩短测试的时间。

而且，在转送电路比输入信号先被设为启动状态时，通过将其启动信号延迟指定的时间，可以根据输入信号确切地驱动输出节点，可以防止产生输出节点仅被驱动到中间电位电平的状态，可以降低消耗电流。

Claims (15)

1.一种半导体集成电路装置，其具备

配置包含处理装置的内部电路的第1半导体区域；

配置至少存储上述处理装置使用的数据的第1记忆装置的第2半导体区域；

配置于上述第1及第2半导体区域之间的焊磐。

2.权利要求1记载的半导体集成电路装置，其中

上述焊磐围绕上述第1半导体区域配置。

3.权利要求1记载的半导体集成电路装置，其中

上述第2半导体区域，包含通过上述焊磐、与上述第1半导体区域相向配置的第1子半导体区域；通过上述焊磐、与上述第1半导体区域相向配置的第2子半导体区域，上述第1及第2子半导体区域针对上述第1半导体区域相向配置。

4.权利要求1记载的半导体集成电路装置，其还具备

配置于上述第1半导体区域的第2半导体记忆装置；

依照来自上述处理装置的存储器地址信号，生成指定上述第1及第2记忆装置的一方的存储器选择信号的存储器选择信号生成电路；

用于依照来自上述存储器选择信号生成电路的存储器选择信号，将上述第1及第2记忆装置的一方与上述处理装置进行电耦合的存储器选择电路。

5.权利要求4记载的半导体集成电路装置，其中

上述焊磐不论上述第1及第2记忆装置的记忆容量，用相同的间隔以相同的排列模式配置。

6.权利要求1记载的半导体集成电路装置，其中

上述第1记忆装置，包含由上述处理装置择一进行访问的相同种类的多个存储器电路。

7.权利要求1记载的半导体集成电路装置，其中

配置于上述第1半导体区域的内部电路，具有不论上述第1记忆装置的记忆容量而被固定了的电路布局。

8.权利要求1记载的半导体集成电路装置，其还具备

配置于第1半导体区域的第2记忆装置；

与上述第1记忆装置耦合的第1总线；

与上述第2记忆装置耦合的第2总线；

用于依照来自上述处理装置的存储器地址信号，将上述第1及第2总线有选择地电连接于第3总线的总线选择电路，其中

上述处理装置，包含与上述第3总线耦合的总线接口部件。

9.权利要求1记载的半导体集成电路装置，其中

上述第1记忆装置具有多个块，

上述半导体集成电路装置，还具备

配置于上述第1半导体区域、且具有多个块的第2记忆装置；

依照来自上述处理装置的存储器地址信号，生成选择上述第1及第2记忆装置的块的存储器块选择信号的块译码电路，上述存储器选择信号包含指定上述第1记忆装置及上述第2记忆装置的一方的存储器选择信号；选择块的块选择信号，

还具备

分别与上述第1记忆装置的多个块对应配置的多个第1总线；

分别与上述第2记忆装置的多个块对应配置的多个第2总线；

依照上述存储器选择信号，通过总线接口部件将对选择存储器配置的总线与上述处理装置耦合的选择电路。

10.一种半导体集成电路装置，其具备

处理装置；

第1记忆装置；

第2记忆装置；

依照来自上述处理装置的存储器地址信号，生成指定上述第1及第2记忆装置的存储器选择信号，与第1时钟信号同步传播上述存储器选择信号的选择信号生成电路；

依照上述存储器选择信号，将上述第1及第2记忆装置有选择地与内部总线进行电耦合的选择电路；

与上述第1时钟信号互补的第2时钟信号同步，通过上述内部总线将来自上述处理装置的数据转送给上述选择电路的转送电路。

11.权利要求10记载的半导体集成电路装置，其还具备

将上述选择信号生成电路的输出信号延迟，并传播给上述选择电路的延迟电路。

12.权利要求10记载的半导体集成电路装置，其中

上述转送电路的输出信号，在上述选择信号生成电路的输出信号确定后进行确定。

13.权利要求10记载的半导体集成电路装置，其中

上述第1及第2时钟信号为不相互重合的2相的时钟信号。

14.权利要求10记载的半导体集成电路装置，其中

上述转送电路的输出信号，成为上述第2时钟信号的半循环期间确定状态，上述选择信号生成电路的输出信号，成为上述第1时钟信号的1时钟循环期间确定状态。

15.权利要求10记载的半导体集成电路装置，其还具备

配置于上述选择电路的输出节点，闩锁上述选择电路的输出数据的闩锁电路。

Images