CN102890960B - 半导体器件 - Google Patents

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Abstract

在一种半导体器件中，具有由控制信号激活和截止的低能耗模式的各存储模块属于存储块。控制信号的传输路径被设置为以使所述控制信号通过模块内部路径并行输入各存储块中，并且使所述控制信号通过模块内部路径从所述存储块的特定存储模块中输出至下级模块外部路径，所选择的存储块中的特定存储模块的存储容量比属于同一存储块的存储模块的存储容量大。

Description

半导体器件
相关申请的交叉引用
2011年7月21日提交的日本专利申请第2011-159804号公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。
技术领域
本发明涉及一种半导体器件，所述半导体器件包括多个具有低能耗模式的存储模块，所述存储模块适用于，例如，包含多个存储模块以及中央处理单元、加速器等的系统芯片微型计算机。
背景技术
当半导体器件处于低能耗模式时，如果低能耗模式被取消，那么将会重新启动对在低能耗模式中无电力供应的电路的电力供应，并且非操作状态中的电路重新启动操作。因此，产生冲击电流和不理想的基态的提高。这可引起电子迁移的发生，所述电子迁移可反过来引起故障发生。除此之外，还可出现逻辑阈电平的波动，所述波动可导致在操作中发生错误。具体而言，在安装在半导体器件中的存储模块具有较大存储容量的情况下，当许多存储模块的低能耗状态被取消时，可产生较大的冲击电流。因此，需要一种技术来降低当低能耗模式被取消时产生的冲击电流，专利文件中公开了一些技术，典型的例子在下文描述。
日本专利公开第2007-164822号公开了一种技术，其中，用信号线(接合线)以串联的形式将多个半导体芯片彼此连接，通电控制信号通过信号线传输，从而控制接通半导体芯片的电源的时机，这就使得不会同时接通半导体芯片而是顺序接通，从而，避免在接通操作过程中产生高电流峰值。
日本专利公开第2008-91030号公开了一种技术，其中，半导体集成电路器件被配置为控制一个电路块的电源的激活时机以使得在另一电路块执行指令的过程中进行所述激活，从而能够避免由于激活电路块的电源的时机发生重叠而产生较高的电流峰值，上述半导体集成电路器件包括多个电路块，所述电路块的开/关独立控制，并且能够独立地执行指令。
在控制低能耗模式方面，日本专利公开第2007-173385号公开了一种技术，其中，当在重启待机模式中引入一种操作来截止对除了SRAM存储阵列之外的外围电路的电力供应，同时保存存储在SRAM存储阵列中的信息时，将存储阵列的基态提高约0.3V以减少漏电流。
发明内容
已进行研究以降低当包括多个具有低能耗模式的存储模块的半导体器件中低能耗模式取消时可产生的冲击电流。在诸如系统芯片微型计算机之类的特定类型的半导体器件中，将独立布置于半导体器件中的处理器核心、多个加速器以及多个存储模块配置为芯片形式。在这样的芯片半导体器件中，存储模块设置在整个芯片的各个位置，并且各存储模块的存储容量彼此不同。为了控制这些具有不同存储容量的多个存储模块的低能耗模式以使存储模块在不同时间退出低能耗模式，如果所述时间通过使用如日本专利公开第2007-164822中所公开的串联连接依次变化，则需要使控制信号沿较长的控制信号路径传输，这导致芯片尺寸增加且控制低能耗模式所需的操作时间增加。在日本专利公开第2008-91030号公开的技术中，激活电源的时间以类似于日本专利公开第2007-164822号中公开的方式变化，因此该技术具有类似的问题。
本发明公开了一种通过在存储模块的块单元中传输控制信号从而控制设置和重置低能耗模式的时间来控制大量具有各种不同存储容量的存储模块的低能耗模式的设置和重置的技术。该技术使控制信号传输路径的长度缩短并且使模式转换时间缩短。因此，很容易在半导体器件的布置和路径设计中设计控制信号传输路径的布局。本发明公开的这种技术和由此所提供的相关优点未在以上引用的任何专利文件中公开。具体而言，在存储模块包括SRAM并且具有与其中在达到低能耗状态的同时保存SRAM中的信息的低能耗模式相同的重启待机模式的情况下，如果使用日本专利公开第2007-173385号公开的技术，则当重启待机模式取消时较大的冲击电流流过整个存储阵列。在诸如包括多个具有重启待机模式的SRAM存储模块的微型计算机之类的系统芯片型半导体器件中，使在低能耗模式取消时产生的冲击电流最小化是必要的。然而，除了降低冲击电流之外，在设计半导体器件时还应当考虑其它因素，例如增加集成密度、减小元件装置尺寸以实现高集成密度、提高运行速度、增加设计的容易性等等，这些在本发明中均有所考虑。
本发明的一个目的是提供包括多个具有低能耗模式的存储模块并被配置成降低在低能耗模式取消时所产生的冲击电流的半导体器件。
本发明的另一目的是提供与半导体器件相关的技术以通过使用简单的配置来抑制在低能耗模式取消时多个存储模块中产生的冲击电流、提高取消低能耗模式的运行速度并且提高设计配置的容易性。
本发明的其它特征和目的参考附图通过对实施方式的描述变得显而易见。
本发明的示例性方面如下描述。
由控制信号控制进入和退出低能耗模式的各个存储模块属于存储块。控制信号传输路径被配置为使控制信号并行输入至属于同一存储块的存储模块中并且使控制信号通过模块内部路径传输以及使控制信号平行施加于属于同一存储块的存储模块，这样所述控制信号通过所述模块内部路径从存储块的特定存储模块中输出并且输出至下级模块外部路径。存储块中所选择的特定存储模块具有比属于同一存储块的另一存储模块大的存储容量。
因此，与那些其中控制信号从一个存储模块依次传送至另一存储模块的结构所产生的路径总长度、路径占用的总面积和总传播时间相比，实现了路径总长度缩短、路径占用的总面积减少和总传播时间减少。所选择的控制信号从其中传送出来并传送至下级模块外部路径的上述特定存储模块的存储容量比属于同一目标存储块的另一存储模块更大，换句话说，所述特定存储模块不是所述存储块中存储容量最小的存储模块。这可避免当下级位置中的存储模块从低能耗状态退出时上级位置中的许多存储模块仍然处于从低能耗状态中退出的转换过程中，因此可产生较大的冲击电流。上述特定存储模块可根据存储模块的存储容量或与存储容量有关的数据从目标存储块的存储模块中选择。
本发明示例性方面提供的优点在下文简要地描述。
也就是说，当多个存储模块的低能耗模式被取消时可抑制冲击电流的产生。通过使用简单的结构可抑制当多个存储模块的低能耗模式被取消时产生冲击电流、可提高取消低能耗模式的操作速度并提高对结构进行设计的容易性。
附图说明
图1是半导体器件的框图，其中，关键点在于存储模块中的重启待机信号的传输路径；
图2是举例说明延迟因素的图，所述延迟因素在延迟因素包括模块内部路径的配线的配线电阻、与配线相关的寄生电容以及位于路径中的驱动电路的操作延迟的情况下确定重启待机信号沿模块内部路径INRij的传播时间；
图3是举例说明延迟因素的图，所述延迟因素在使用检测电路CMP检测响应重启待机信号中的无效变化而取消重启待机模式所需要的操作时间，并且将检测的操作时间用作传播时间的情况下确定沿模块内部路径INRij的传播时间；
图4是时间图表，该图表根据设置和取消重启待机举例说明与图3所示的电路结构的操作相关的时间；
图5是举例说明其中存储块中的冲击电流峰值重叠的操作的操作时间图表；
图6是举例说明其中模块内部路径INRij沿与字线相交的方向延伸的存储模块的具体例子的电路图；
图7是举例说明其中模块内部路径INRij沿与位线相交的方向延伸的存储模块的具体例子的电路图；
图8是举例说明其中模块内部路径的INRij沿列电路的阵列延伸的存储模块的具体例子的图；
图9是举例说明列单元的具体例子的电路图；
图10是举例说明其中模块内部路径INRij在控制单元中形成以使得大量反相器设置在模块内部路径INRij中，从而提供转换操作延迟的存储模块的具体例子的电路图；
图11是举例说明在模块内部路径INRij以图10中所示的方式形成的情况下的模块外部路径例子的框图；
图12是举例说明其中形成模块内部路径INRij以使得模块内部路径INRij包括大量沿列单元中的列转换电路阵列排列的反相器的存储模块的例子的电路图；
图13是举例说明形成模块内部路径INRij的线路布置模式的例子的平面布置图；
图14是举例说明包括两个系列存储块的存储组的例子的框图，其中，重启待机信号沿所述存储块传输；
图15是举例说明作为半导体器件的例子的微型计算机的具体例子的框图；以及
图16是举例说明与图15所示的微型计算机相关的操作时间的时间图表。
具体实施方式
实施方式概述
首先，本发明示例性方面的概述如下文描述。以下描述中，括号中的附图标记或符号仅仅以举例的方式说明可采用的元件，并且，附图标记或符号与附图中所显示的那些附图标记或符号对应。
1.模式控制信号通过组中具有较大存储容量的存储模块的传播路径
根据本发明第一示例性方面，半导体器件(1)包括：设置在半导体基底上的多个存储模块(MDLij)。通过控制信号(RS_0至RS_m)控制所述存储模块进入和退出低能耗模式。所述存储模块(MDLij)属于存储块(BLK0至BLKm)。控制信号通过上级模块外部路径(EXR_0，...)并行输入存储模块并通过模块内部路径(INRij)传输。控制信号通过模块内部路径从特定存储模块中输出并且输出至下级模块外部路径(EXR_1，...)。存储块中的特定存储模块具有比属于该同一存储块的另一存储模块更大的存储容量。
在这方面，控制信号平行施加于各存储块中的存储模块，且控制信号从存储块中特定存储模块中传送出来并传送至下级存储块。因此，与控制信号依次从一个存储模块传送至另一存储模块的配置中所产生的那些路径总长度、路径占用的总面积和总传播时间相比，实现了路径总长度缩短、路径占用的总面积减少以及总传播时间减少。当存储模块从低能耗状态变成存储模块可操作的状态时，存储模块中的电流随其存储容量增加。这是因为存储模块的电路尺寸随存储容量而增加。基于上述内容，以所述特定存储模块具有比属于同一目标存储块的另一存储模块更大的存储容量的方式来选择将控制信号传送至下级模块外部路径的上述特定存储模块，换句话说，所述特定存储模块不是所述存储块中存储容量最小的存储模块。这可避免当下级存储块中的存储模块退出低能耗状态时上级存储块中的许多存储模块仍处于从低能耗状态退出转换的过程中，因此可避免产生较大的冲击电流。上述特定存储模块可基于其存储容量或与存储容量相关的数据容易地从目标存储块的存储模块中选择，因此易于确定哪些存储模块应当组合在各自的存储块中以及控制信号传输线在位置和路径设计方面应该怎样布置。这使得设计半导体器件的结构变得容易。
2.与存储容量相关的传播时间
在根据第1条的半导体器件中，所述存储模块可被配置为使得各存储模块中沿模块内部路径的传播时间随其存储容量而增加。
因此，确保通过清楚地考虑各存储模块的存储容量与在处于从低能耗模式退出转换状态下的存储模块中流动的电流之间的相互关系来确定沿模块内部路径的传播时间。
3.配线电阻、寄生电容和栅极延迟
在根据第2条的半导体器件中，确定沿模块内部路径的传播时间的延迟因素可包括形成模块内部路径的配线的配线电阻、与所述配线相关的寄生电容和位于所述配线中部的驱动电路的操作延迟。
因此，可基于配线延迟和驱动电路的驱动特征来估计沿模块内部路径的传播时间。
4.检测退出低能耗模式的电路检测操作时间
在根据第2条的半导体器件中，确定沿模块内部路径的传播时间的延迟因素可包括检测电路(CMP，NOR)所需的检测操作时间，且该检测操作时间是检测电路检测出所述低能耗模式响应控制信号的变化而被取消所需的操作时间。
这可通过操作检测电路来逻辑控制沿模块内部路径的传播时间。
5.从具有最大存储容量的存储模块输出控制信号
在根据第2条的半导体器件中，特定存储模块可为在其所属的存储块中具有最大存储容量的存储模块。
这确保了当命令取消下级存储块中的存储模块的低能耗状态时，基本上上级存储块中的所有存储模块已经退出低能耗状态。因此，可避免冲击电流峰值在存储块之间重叠。
6.控制信号的延迟传播路径
在根据第2条的半导体器件中，模块内部路径可被设置为在存储阵列中平行排列的位线的数目大于平行排列的字线的数目的情况下，模块内部路径沿与位线相交的方向延伸，而在相反的情况下，模块内部路径沿与字线相交的方向延伸。
这可形成模块内部路径，从而有效使用配线延迟。
7.控制字线非选择性MOS晶体管的栅极的控制信号
在根据第3条的半导体器件中，各存储模块可包括具有与选择端子耦合的字线的存储单元阵列、配置成根据地址信号生成字线选择信号的地址译码器、配置成根据由地址译码器产生的字线选择信号选择性驱动字线至选择电平的字驱动器以及多个第一MOS晶体管(304)，当所述第一MOS晶体管接通时提供响应字线的非选择电平的电势。当控制信号处于第一状态时，切断地址译码器和字驱动器的电源电压的供应，且接通第一MOS晶体管，由此将存储模块设置在低能耗模式中。另一方面，控制信号的第二状态使存储模块退出低能耗模式。模块内部路径沿与字线延伸的方向相交的方向延伸且模块内部路径顺序地耦合至各自第一MOS晶体管的栅极以使得控制信号从模块内部路径的一端向其另一端传播。
在这方面，与第一MOS晶体管的栅极相关的寄生电容有助于向模块内部路径提供延迟。
8.用于控制MOS晶体管的栅极以对静态存储单元提供保持电流的控制信号
在根据第3条的半导体器件中，各存储模块可包括：具有与互补位线耦合的数据输入/输出端子的静态类型存储单元阵列、多个用于向存储单元提供电流以保存数据的第二MOS晶体管(201)以及与各第二MOS晶体管平行设置的且形成二极管耦合结构的第三MOS晶体管(202)。当控制信号处于第一状态时，第二MOS晶体管被截止，由此将存储模块设置在低能耗模式中。另一方面，当控制信号处于第二状态时，存储模块退出低能耗模式。模块内部路径沿与互补位线延伸的方向相交的方向延伸且模块内部路径顺序地与各第二MOS晶体管的栅极耦合以便控制信号从模块内部路径的一端向其另一端传播。
在该配置中，与第二MOS晶体管的栅极相关的寄生电容有助于向模块内部路径提供延迟。
9.控制MOS晶体管的栅极以将灵敏放大器电源开关维持在断开状态
在根据第3条的半导体器件中，各存储模块可包括具有与互补位线耦合的数据输入/输出端子的静态类型的存储单元阵列、检测互补位线之间的电势差且放大所检测到的电势差的灵敏放大器、第四MOS晶体管(414)、第五MOS晶体管(415)，所述第四MOS晶体管当在栅极处接收使能控制信号时，其向灵敏放大器提供操作电流，所述第五MOS晶体管当选择性接通时，其选择性地迫使使能控制信号的信号路径(SAEN)达到无效电平。当控制信号处于第一状态时，第五MOS晶体管接通由此将存储模块设置在低能耗模式中。另一方面，当控制信号处于第二状态时，存储模块退出低能耗模式。模块内部路径沿与互补位线延伸的方向相交的方向延伸且模块内部路径顺序地与各第五MOS晶体管的栅极耦合以使得控制信号从模块内部路径的一端向其另一端传播。
在这方面，与第五MOS晶体管的栅极相关的寄生电容有助于向模块内部路径提供延迟因素。
10.待机模式和电源切断模式
在根据第1条的半导体器件中，低能耗模式为其中切断对一部分内部电路的电源供应而同时保存储存在存储单元中的信息的待机模式，或者其中切断内部电路的电源而不保存存储单元中的信息的电源切断模式。
因此，无论低能耗模式是待机模式还是电源切断模式均可抑制冲击电流。
11.CPU和设置在CPU的存储空间中的存储模块
根据第1条的半导体器件可进一步包括执行命令的中央处理单元(CPU)。所述存储模块设置在中央处理单元(2)的存储空间中，且所述中央处理单元输出控制信号至存储模块。
在这方面，可抑制当基于中央处理单元的命令执行状态将中央处理单元使用的存储模块从低能耗模式中激活时所产生的冲击电流。
12.加速器和设置在其存储空间中的存储模块
根据第1条的半导体器件可进一步包括执行命令的中央处理单元和根据来自中央处理单元的指令进行数据处理的加速器(3、4)。所述存储模块设置在加速器的局部存储空间中。根据来自中央处理单元的指令，加速器输出控制信号至局部存储空间中的存储模块。
在这方面，可抑制当基于加速器所执行的数据处理的状态将加速器使用的存储模块从低能耗模式中激活时所产生的冲击电流。
13.限定第一至第三存储模块中的存储单元的数目
本发明还提供一种半导体器件(1)，所述半导体器件包括第一存储模块、第二存储模块和第三存储模块，所述第一存储模块、第二存储模块和第三存储模块分别包括存储单元阵列和外围电路，所述存储单元阵列包括设置在矩阵中的存储单元，所述外围电路执行从存储单元中读取数据或将数据写入存储单元，并且各存储模块具有待机模式，所述存储模块在所述待机模式中消耗的电能比在正常操作模式中消耗的电能少，在所述正常操作模式中执行从所述存储单元中读取或写入所述存储单元。所述半导体器件还包括第一控制信号线和第二控制信号线，所述第一控制信号线和第二控制信号线延伸以使得用于控制正常操作模式和待机模式的控制信号并行传输至第一存储模块和第二存储模块，所述第二控制信号线通过第一存储模块将控制信号传输至第三存储模块。所述第一存储模块与所述第二存储模块相比具有更多数目的存储单元。
在该半导体器件中，所述第三存储模块与所述第一存储模块耦合，所述第一存储模块与所述第二存储模块相比具有更多数目的存储单元，因此，如同根据第1条的半导体器件一样，与其中控制信号依次从一个存储模块传送至另一存储模块的结构中实现的路径总长度、路径占用的总面积和总传播时间相比，实现了路径总长度缩短、路径占用的总面积减小以及总传播时间减少。这可避免当下级位置中的存储模块退出低能耗状态时许多上级位置中的存储模块仍然处于从低能耗状态退出的转换过程中，因此，能够避免产生较大的冲击电流。
14.第四存储模块
根据第13条的半导体器件还可包括与所述第二控制信号线耦合的第四存储模块，以使得控制信号通过所述第一存储模块传输至所述第四存储模块。
在这方面，相对于激活第一和第二存储模块的时间，将所述第四存储模块从低能耗状态中激活的时间类似于将所述第三存储模块从低能耗状态中激活的时间。
15.控制存储模块中外围电路的电源的晶体管
根据第14条的半导体器件还可包括设置在第一控制信号线和第二控制信号线之间的且与控制所述第一存储模块的外围电路的电源的晶体管耦合的配线。
在这方面，控制电源的晶体管的寄生元件用于延迟信号从所述第一控制信号线至所述第二控制信号线的传播。
16.控制存储模块中的存储单元的电源的晶体管
根据第14条的半导体器件还可包括设置在所述第一控制信号线和所述第二控制信号线之间的且与控制所述第一存储模块中的存储单元的电源的晶体管耦合的第一配线。
在这方面，控制存储单元的电源的晶体管的寄生元件用于延迟信号从所述第一控制信号线至所述第二控制信号线的传播。
17.设置成沿存储单元阵列延伸的第一配线
在根据第16条的半导体器件中，所述第一配线可沿所述第一存储模块中的存储单元阵列设置。
这使第一配线易于根据存储单元的数目(即，根据存储阵列的电路尺寸)提供延迟。
18.限定第一至第三存储模块中的存储单元的数目
本发明还提供一种半导体器件(1)，所述半导体器件包括：多个存储模块，各存储模块分别包括存储单元阵列，所述存储单元阵列包括设置在矩阵中的存储单元和执行从存储单元中读取数据或向所述存储单元写入数据的外围电路，各存储模块具有待机模式，所述存储模块在所述待机模式中消耗的电力比在正常操作模式消耗的电力少，在所述正常操作模式中执行从所述存储单元中读取数据或向所述存储单元写入数据。在该半导体器件中，存储模式包括第一存储模块、第二存储模块和第三存储模块，并且存储模块还包括第一控制信号线、第二控制信号线、第一配线部件和第二配线部件，所述第一信号线延伸以使得控制正常操作模式和待机模式的控制信号传输至第一存储模块和第二存储模块，所述第二控制信号线通过所述第一控制信号线和所述第一存储模块将控制信号传输至所述第三存储模块，所述第一配线部件沿所述第一存储模块的存储单元阵列延伸并与所述第一存储模块的第一晶体管耦合且在第一和第二控制信号线之间耦合，所述第二配线部件沿第二存储模块的存储单元阵列延伸并与第二存储模块的第二晶体管耦合。第一存储模块的存储单元阵列中的沿第一配线部件设置的存储单元数目比第二存储模块的存储单元阵列中的沿第二配线部件设置的存储单元数目多。
在该半导体器件中，第三存储模块与第一存储模块耦合，所述第一存储模块具有的沿配线部件设置的存储单元的数目比第二存储模块多，因此，如同根据第1条的半导体器件一样，与控制信号依次从一个存储模块传送至另一存储模块的结构中实现的路径总长度、路径占用的总面积和总传播时间相比，实现了路径总长度缩短、路径占用的总面积减少以及总传播时间减少。这可避免当下级位置中的存储模块退出低能耗状态时，许多上级位置中的存储模块仍然处于从低能耗状态退出的转换过程中，因此，能够避免产生较大的冲击电流。
19.控制存储模块中外围电路电源的晶体管
在根据第18条的半导体器件中，第一晶体管可包括控制外围电路的电源的晶体管。
在这方面，控制电源的晶体管的寄生元件用于延迟信号从第一控制信号线至第二控制信号线的传播。
20.控制存储模块中存储单元的电力的晶体管
在根据第19条的半导体器件中，第二晶体管包括控制存储模块中存储单元的电力的晶体管。
在该条中，控制存储单元的电力的晶体管的寄生元件用于延迟信号从第一控制信号线至第二控制信号线的传播。
具体实施方式
下面结合实施方式对本发明进行更加详细的描述。
第一实施方式
图1举例说明根据本发明第一实施方式的半导体器件的例子。图1所示的半导体器件通过使用，例如CMOS集成电路生产技术在诸如单晶硅基底之类的单一的半导体基底上形成。图1中，在半导体器件1中所设置的多个存储组中，仅以一个存储组GRPi来举例说明。存储组GRPi包括多个SRAM模块MDL00至MDL0p、MDL10至MDL1q以及MDLm0至MDLmr。在图1中，SRAM模块MDL00至MDL0p、MDL10至MDL1q以及MDLm0至MDLmr的块尺寸被改变以图示说明其存储容量。
存储容量取决于存储单元的数目，因此存储容量取决于存储单元的行数和列数的乘积。当各行包括相等的特定数目的存储单元时，存储容量随行数增加。类似地，当各列包括相等的特定数目的存储单元时，存储容量随列数增加。当各存储单元阵列或存储垫(memory mat)均具有相等的特定存储容量时，总的存储容量随存储单元阵列或存储垫的数目增加。
SRAM模块MDL00至MDL0p、MDL10至MDL1q以及MDLm0至MDLmr用作，例如但不限于，CPU或加速器的工作区或程序区、外围电路的工作区或控制寄存器、分配给外围电路的控制寄存器的存储区等，这些未在图1中显示。图1中并未显示用作访问路径的总线、访问源等的细节。在下面的描述中，诸如MDL00至MDL0p、MDL10至MDL1q以及MDLm0至MDLmr之类的SRAM模块中的一个或所有SRAM模块一般标记为SRAM模块MDLij。
各SRAM模块MDLij包括其中静态类型存储单元排列于矩阵上的存储单元阵列以及用于从存储单元中读取数据/向存储单元写入数据的外围电路。各SRAM模块MDLij具有作为低能耗模式中的一种的重启待机模式。所述重启待机模式为，例如，对外围电路的电压供应切断的同时保存存储在存储单元中的信息的低能耗模式。
也就是说，各SRAM模块MDLij如下配置。
各SRAM模块MDLij具有能够从存储单元中读取数据/向存储单元写入数据的正常操作模式。
在保存存储单元中的数据的同时而不执行读写操作的状态下，外围电路不执行与读写相关的操作，因此能耗较低。在这种状态下，存储模块比在正常操作模式下消耗更少的电能。
这种状态可在重启待机模式、待机模式或者低能耗模式中实现。
在重启待机模式、待机模式或者低能耗模式中，可在保存存储单元中的数据的同时降低施加于存储单元的电压(通过降低电源电压或增加接地电压)。
各SRAM模块MDLij具有用于输入起控制信号作用的、以设定和重置重启待机模式的重启待机信号的输入节点RSI，并且具有在从输入节点RSI输入的重启待机信号在SRAM模块MDLij内部传输后用于将该重启待机信号输出至外部的输出节点RSO。输入节点RSI和输出节点RSO为配线上的诸如节点和通孔(via)之类的导电部分，且它们不必是特定的电极焊盘或凸块，所述配线形成于半导体芯片之上。
在包括多个SRAM模块的存储组GRPi中，SRAM模块MDL00至MDL0p属于存储块BLK0，且通过模块外部路径EXR_0将重启待机信号RS_0平行施加于各SRAM模块MDL00至MDL0p的输入节点RSI。
模块外部路径是指与存储模块耦合并且也用于耦合多个存储模块的路径。在图1所示的具体例子中，从SRAM模块MDL01的RS0延伸出来的并与MDL10的RS1和MDL11的RS1耦合的信号线为模块外部路径的例子。模块外部路径一般由金属配线形成。
在实际的半导体器件(半导体芯片)中，除了模块外部路径之外，稍后描述的模块内部路径也由金属配线形成。
因此，模块外部路径和模块内部路径之间没有明显的界限。也就是说，模块外部路径与一些模块内部路径相连续。
在周边区域(例如，在距存储单元阵列的特定范围中)延伸的路径可被认为是模块内部路径，延伸更远(例如，在距存储单元阵列特定范围之外)的路径可被认为是模块外部路径。
存储块BLK0包括SRAM模块MDL00至MDL0p，所述SRAM模块MDL00至MDL0p的输入节点RSI共同耦合至模块外部路径EXR_0。就耦合方面的物理结构这点而言，SRAM模块MDL00至MDL0p形成一个阶梯式层。SRAM模块的阶梯式层可根据如下问题中的特征以不同方式来界定，所述问题例如，SRAM模块是否在芯片上的特定区域中位于彼此接近的位置且共享特定的模块外部路径EXR_0，或者例如，SRAM模块(重启待机)是否应当同步设置或取消。在存储组GRPi中，SRAM模块MDL10至MDL1q属于存储块BLK1且通过模块外部路径EXR_1将重启待机信号RS_1平行施加于各SRAM模块MDL10至MDL1q的输入节点RSI。类似地，存储组GRPi中的SRAM模块MDLm0至MDLmr属于存储块BLKm且通过模块外部路径EXR_m将重启待机信号RS_m平行施加于各SRAM模块MDLm0至MDLmr的输入节点RSI。存储块BLK1和BLKm分别以与存储块BLK0相同的方式分级排列。
传输重启待机信号RS_0的模块外部路径EXR_0与控制存储组GRPi中所有SRAM模块MDLij的重启待机模式的设置和重置的电路耦合。传输重启待机信号RS_1的模块外部路径EXR_1的基端与SRAM模块MDL01的输出端子RS0耦合，SRAM模块MDL01为包含在上级存储块BLK0中的SRAM模块中的一个。在存储块BLK0的SRAM模块中，该SRAM模块MDL01的存储容量最大。传输重启待机信号RS_2的模块外部路径EXR_2的基端与SRAM模块MDL10的输出端子RS0耦合，SRAM模块MDL10为包含在上级存储块BLK1中的SRAM模块中的一个。在存储块BLK1的SRAM模块中，SRAM模块MDL10的存储容量最大。传输重启待机信号RS_m的模块外部路径EXR_m的基端与SRAM模块的输出端子RS0(未显示)耦合，所述SRAM模块为包含在上级存储块中的SRAM模块中的一个，且在该上级存储块中该SRAM模块的存储容量最大。
重启待机信号从其输入SRAM模块MDLij的输入节点RSI至其从输出节点RSO输出的传播时间取决于SRAM模块MDLij的存储容量，更具体地，传播延迟时间随存储容量增加。简言之，传播时间界定为从输入表明目标SRAM模块将要退出重启待机状态的重启待机信号至目标SRAM模块达到SRAM模块可操作的状态所花费的时间，或者传播时间由与上述时间有关的时间界定(例如，由直到冲击电流峰值已经消失但还未达到的可操作状态的时间界定)。因为存储阵列的电路尺寸或相关外围电路的电路尺寸随存储容量增加，其各个部分(例如电源节点、信号节点等)达到稳定状态所需要的时间随存储容量增加，在所述稳定状态中，SRAM模块为可操作的。
如上所述，存储单元阵列中存储单元的行/列数随存储模块的存储容量增加。例如，假设重启待机信号沿存储单元的行方向传播。在这种情况下，对于相同存储容量而言，路径长度随行中存储单元数目的减少(即，随列中存储单元数目的增加)而减少。因此，当路径长度较小时，需要通过增加由寄生电容延迟引起的延迟和/或诸如反相器之类的逻辑门的操作延迟来获得必要的延迟时间，所述寄生电容延迟与MOS晶体管的栅极相关。另一方面，在重启待机信号沿存储单元的列方向传播的情况下，对于相同存储容量而言，路径长度随列中存储单元数目的减少(即，随行中存储单元数目的增加)而减少。因此，当路径长度较小时，需要通过增加由寄生电容延迟引起的延迟和/或诸如反相器之类的逻辑门的操作延迟来获得必要的延迟时间，所述寄生电容延迟与MOS晶体管的栅极相关。
重启待机信号在从输入节点RSI至输出节点RSO的模块内部路径INRij中的传播时间由延迟因素确定，所述延迟因素包括，如图2中举例说明的，形成模块内部路径INRij的配线LP的配线电阻、与配线LP相关的寄生电容以及位于配线LP中部的驱动电路DRV的操作延迟。换言之，能够基于配线LP的延迟和驱动电路DRV的驱动特征估计模块内部路径INRij的传播时间。诸如有助于重启待机信号沿模块内部路径从输入节点RSI至输出节点RSO的传输延迟的寄生电容之类的其它因素将随后进行详细描述。
模块内部路径独立地设置在各存储模块中。例如，如图6所示，形成的模块内部路径沿存储模块中存储单元阵列延伸或沿字线驱动器或列单元延伸。
图3所示的另一例子中，作为确定沿模块内部路径INRij的传播时间的延迟因素之一，从设定重启待机模式至响应重启待机信号中的无效变化而重置重启待机模式的操作时间由检测电路CMP检测。例如，SRAM模块可被配置为当SRAM模块设定为重启待机模式时，存储阵列的参考节点ARVSS的电压升高至比接地电压VSS高几百mV的电平，从而抑制流过存储单元的存储节点的电流，由此降低存储阵列中的漏电流。在这种配置中，检测电路CMP设置为确定参考节点ARVSS的电压是否低于参考电压Vref。当向输入节点RSI施加的重启待机信号被降低至低电平，从而取消重启待机模式时，如果参考节点ARVSS的电压降至参考电压Vref以下，则该状态由NOR门检测且从输出节点RSO输出的重启待机信号被降低至低电平。
图4从设置和取消重启待机模式方面举例说明与图3所示的电路配置的操作相关的时间。当在时间t0改变输入节点RSI至高电平时，SRAM模块MDLij设置为进入重启待机状态。在时间t1，改变输入节点RSI至低电平，从而重置重启待机状态中的SRAM模块MDLij。相应地，向存储阵列的参考节点ARVSS施加接地电压，因此参考节点ARVSS的电压降至参考电压Vref以下。结果，输出节点RSO被降低至低电平，从而重启待机取消命令被传送至下级SRAM模块。图4中，Td表示传播延迟时间，所述传播延迟时间为从在输入节点RSI输入重启待机取消命令至SRAM模块MDLij直到从输出节点RSO输出重启待机取消命令至下级SRAM模块所花费的时间。
根据图3和图4，可通过操作检测电路CMP来逻辑控制沿模块内部路径INRij的传播时间。
如上所述，将重启待机信号(RS_0，RS_1，...)平行施加于存储块(BLK0，BLK1，...)单元中的SRAM模块(MDL00至MDL0p，MDL10至MDL1q，...)且传送重启待机信号以使得穿过存储块中的SRAM模块(MDL01，MDL10，...)的一部分的重启待机信号提供给随后的存储块(EXR_1，EXR_2，...)。与重启待机信号依次从一个SRAM模块传送至另一SRAM模块的配置相比，这可减少模块外部路径(EXR_1，EXR_2，...)、路径(EXR_1，EXR_2，...)占用的区域尺寸以及传播时间。
当SRAM模块从低能耗状态转换到SRAM模块可操作的正常状态时，该SRAM模块的存储容量越大，则转换中流过该SRAM模块的电流越大。这是因为SRAM模块的总电路尺寸随存储容量增加而增加。因为所选择的通过其传输重启待机信号并将重启待机信号传送至下级位置中的模块外部路径的特定SRAM模块不是目标存储块中存储容量最小的，因此可避免当下级存储块中的SRAM模块从低能耗模式中退出时，上级存储块中的许多SRAM模块仍然处于从低能耗状态退出的转换过程中，因此可避免产生较大的冲击电流。在选择了目标存储块中存储容量最大的SRAM模块作为所述特定SRAM模块的情况下，该存储块中基本上所有SRAM模块可在下级存储块中的SRAM模块开始退出重启待机状态时已经退出重启待机状态。因此，确保存储块之间的冲击电流峰值不发生重叠。在图5所示的具体例子中，如果重启待机信号RS_0在时间t0被取消，则由于存储块BLK0中存储容量最大的SRAM模块MDL01的节点ARVSS处的电压降低而在时间t1产生冲击电流峰值。如果重启待机信号RS_1随后在时间t2被取消，则由于存储块BLK1中存储容量最大的SRAM模块MDL10的节点ARVSS处的电压降低而在时间t3产生冲击电流峰值。时间t1处的冲击电流峰值为存储块BLK0中产生的最后峰值。存储块BLK0中，重启待机信号RS_1在该最后峰值之后被取消，因此存储块BLK0中产生的冲击电流峰值和相邻存储块BLK1中产生的冲击电流峰值之间不会发生重叠。类似地，在存储块BLK1中，在时间t3产生最后冲击电流峰值。由于在时间t3处产生最后冲击电流峰值之后取消重启待机信号RS_2，因此存储块BLK1中产生的冲击电流峰值与相邻存储块BLK2中产生的冲击电流峰值之间不会发生重叠。
鉴于以上所述，可基于存储容量或与存储容量有关的数据确定特定SRAM模块，从所述特定SRAM模块中将重启待机信号施加于下级存储块。这使重启待机信号传输通过的传输路径(模块外部路径)的配线布局的设计变得容易，并且使确定哪些SRAM模块被包含在哪个存储块中变得容易。因此，关于哪个SRAM模块会被选择作为从中将重启待机信号提供给下级存储块的SRAM模块及关于模块外部路径的布局，使用设计工具自动进行设计成为可能。
例如，在图1中，存储模块MDL01可用作第一存储模块，存储模块MDL00用作第二存储模块，并且存储模块MDL10用作第三存储模块。
控制正常操作模式和待机模式的控制信号通过控制信号线EXR_0(RS_0)传输，所述控制信号线EXR_0(RS_0)用作与第一存储模块MDL01和第二存储模块MDL00耦合的第一控制信号线。
控制信号平行施加于第一存储模块MDL01和第二存储模块MDL00。
控制信号以如下方式施加于第三存储模块MDL10，所述方式使得控制信号从第一存储模块MDL01输出，且控制信号通过用作第二控制信号线的控制信号线EXR_1(RS_1)施加于第三存储模块MDL10，所述第一存储模块MDL01的存储单元数目比第二存储模块MDL00的存储单元数目多。
通过选择控制信号路径以便控制信号从第一存储模块MDL01施加于第三存储模块MDL10，与控制信号从第二存储模块MDL00施加于第三存储模块MDL10的情况相比，冲击电流峰值之间可实现更大的偏移。
这是由于第一存储模块具有比第二存储模块更多数目的存储单元，因此通过第一存储模块传送的控制信号的延迟比可通过第二存储模块提供的延迟更大。
诸如第四存储模块MDL11之类的其它存储模块也可与第二控制信号线EXR_1(RS_1)耦合。
第二实施方式
图6举例说明其中模块内部路径INRij沿与字线相交的方向延伸的SRAM模块的具体例子。在图6所示的配置的例子中，SRAM模块MDLij包括存储阵列单元10、存储单元接地开关单元20、字驱动器单元30、列单元40和控制单元50。
在存储阵列单元10中，静态类型的存储单元100以矩阵形式排列。各存储单元100具有CMOS静态锁存器，所述CMOS静态锁存器包括p-通道类型MOS晶体管103和105以及n-通道类型MOS晶体管104和106。其存储节点通过n-通道类型选择性MOS晶体管101和102与相应的互补位线(BT[0]，BB[0]，...，BT[n]，BB[n])耦合。各选择性MOS晶体管101和102的栅极与相应的字线(WL[0]，...，WL[m])耦合。
静态锁存器中各MOS晶体管103和105的源极与电源端子VDD耦合，且各MOS晶体管104和106的源极与参考节点ARVSS耦合。例如，参考节点ARVSS被设置为以使各存储单元列具有其自己的参考节点ARVSS。
存储单元接地开关单元20包括在各存储单元列设置的存储单元接地开关电路200。各存储单元接地开关电路200包括n-通道类型开关MOS晶体管201和n-通道类型二极管MOS晶体管202，n-通道类型开关MOS晶体管201选择性地将相应的参考节点ARVSS中的一个与接地电压VSS耦合，n-通道类型二极管MOS晶体管202设置为与开关MOS晶体管201平行设置的二极管耦合结构(其中晶体管202的漏极与其栅极耦合)。开关MOS晶体管201的开关由控制信号LCRSN控制。当开关MOS晶体管201处于接通状态时，向相应的参考节点ARVSS施加接地电压VSS。另一方面，当开关MOS晶体管201处于断开状态时，相应的参考节点ARVSS的电平比接地电压VSS高出的电压相当于MOS晶体管202阈值电压。这可减少在重启待机状态下流过存储节点的电流(漏电流)，由此确保信息保存在存储单元100中。
字驱动器单元30包括设置在各自的字线WL[0]，...，WL[m]上的行译码器300和字驱动器301。各行译码器300根据译码算法通过译码行地址信号生成字线选择信号。各字驱动器301具有CMOS驱动器，该CMOS驱动器按照输入其中的字线选择信号驱动相应的字线WL[0]，...，WL[m]中的一个。CMOS驱动器包括p-通道类型MOS晶体管302和n-通道类型MOS晶体管303。字驱动器301还包括用于在重启待机状态中将相应的字线WL[0]，...，WL[m]中的一个固定于作为存储单元的非选择性电平的接地电压VSS的n-通道类型下拉MOS晶体管304，该字驱动器301也包括重启待机状态下切断电源电压VDD向CMOS驱动器中的MOS晶体管302的供给的p-通道类型电源开关MOS晶体管307。MOS晶体管304和307的开关由控制信号LCRS控制。在字驱动器电路30中，通过例如图6所示的n-通道类型电源开关MOS晶体管312和311向行译码器300和其它电路供应接地电压VSS。电源开关MOS晶体管311和312的开关由控制信号LCRSN控制。
列单元40包括设置在各自的互补位线BT[0]，BB[0]，...，BT[n]，BB[n]上的列转换电路400和列译码器(未显示)。各列译码器通过译码列地址信号生成互补位线选择信号并且将生成的互补位线选择信号施加于相应的列转换电路400中的一个。列单元40的详细内容将随后描述。
尽管在图中未显示，控制电路50还包括时间控制电路，所述时间控制电路接收诸如读/写信号或输出使能信号之类的访问控制信号并生成控制存储操作时间的时间信号，该控制电路50也包括用于缓冲地址信号(行地址信号、列地址信号)的地址缓冲器。接地电压VSS通过例子所示的n-通道类型电源开关MOS晶体管501和502施加至这些电路中。电源开关MOS晶体管501和502的开关由控制信号LCRSN控制。
如果控制电路50通过输入节点RSI接收重启待机信号RS_i，那么，重启待机信号RS_i由反相器504反转，从而生成控制信号LCRSN。控制信号LCRSN进一步由反相器503反转，从而生成控制信号LCRS。传输控制信号LCRS的信号线沿与字线WL[0]，...，WL[m]相交的方向延伸，即，沿与互补位线延伸的方向相同的方向延伸。在该信号线的末端，两级反相器(包括反相器305和306)耦合至该信号线的末端，并且来自反相器305的输出与输出节点RSO耦合。在下级SRAM模块与输出节点RSO耦合的情况下，重启待机信号RS_j从输出节点RSO输出至所述下级SRAM模块。
在图6所示的例子中，传输重启待机信号RS_i的模块内部路径INRij中的大部分沿与字线相交的方向延伸。总的延迟时间(从输入至模决内部路径INRij的重启待机信号RS_i中出现变化直到输入重启待机信号RS_i的变化反映在来自模块内部路径INRij的作为重启待机信号RS_j输出的信号中)由配线电阻、反相器503至506的反转操作延迟时间以及MOS晶体管304和307的栅极寄生电容来确定。因此，MOS晶体管304和307的栅极寄生电容有助于在沿模块内部路径INRij的传输中提供延迟。不必提供用于产生延迟的大量反相器或增加模块内部路径INRij长度。例如，在设置许多栅极以增加延迟的情况下，不可忽略的漏电流可在栅极操作过程中产生。这可导致通过增加重启待机状态中节点ARVSS的电势而实现的存储单元中漏电流减少的优势丧失。
在上述参考图6描述的例子中，假设LCRS为控制信号。然而，LCRS也可被认为是与控制外围电路电源的晶体管307耦合的传输控制信号的配线。
从这点来看，该配线也可被认为是设置在第一控制信号线EXR_0(RS_0)和第二控制信号线EXR_1(RS_1)之间。
此外，配线部件可包括诸如图2所示的那些反相器之类的反相器。
LCRS配线(配线部件)沿与存储单元阵列单元的位线延伸方向相同的方向延伸。
因此，配线(配线部件)的长度随存储阵列行数增加而增加。
在图6中，假设LCRSN为控制信号。然而，LCRSN也可被认为与存储单元接地开关电路(包括晶体管且被配置成控制存储单元的电源)耦合的用于传输控制信号的配线。
从这点来看，该配线也可被认为设置在第一控制信号线EXR_0(RS_0)与第二控制信号线EXR_1(RS_1)之间。
此外，配线部件可包括诸如图2中所示的反相器之类的反相器。
LCRSN配线(配线部件)沿与存储单元阵列单元的字线延伸方向相同的方向延伸。
因此，配线(配线部件)的长度随存储阵列的列数增加而增加。
第三实施方式
图7举例说明模块内部路径INRij沿与位线相交的方向延伸的SRAM模块的具体例子。图7所示的SRAM模块与图6所示的SRAM模块在配置上的不同之处在于控制信号LCRSN沿字线WL[0]至WL[m]延伸的方向传输(所述字线WL[0]至WL[m]沿排列在存储单元接地开关单元20中的MOS晶体管201的阵列延伸)，即，沿与位线BT[0]，BB[0]至BT[n]，BB[n]相交的方向传输，随后通过串联的反相器206、206和401输出至输出节点RSO。
传输重启待机信号RS_i的模块内部路径INRij的大部分沿与如图7所示的位线相交的方向延伸。总的延迟时间(从输入至模块内部路径INRij的重启待机信号中出现变化直到输入重启待机信号RS_i的变化反映在来自模块内部路径INRij的作为重启待机信号RS_j输出的信号中)由配线电阻、反相器503，205，206和401的反转操作延迟时间和MOS晶体管201的栅极寄生电容确定。
因此，许多MOS晶体管201的栅极寄生电容有助于提供在沿模块内部路径INRij的传输中的延迟。正如图6所示的配置，不必提供大量用于产生延迟的反相器或增加模块内部路径INRij的长度。
在图7中，假设LCRS为控制信号。然而，LCRS也可被认为是与控制外围电路电源的晶体管307耦合的用于传输控制信号的配线。
从这点来看，该配线也可被认为设置在第一控制信号线EXR_0(RS_0)和第二控制信号线EXR_1(RS_1)之间。
此外，配线部件可包括诸如图2所示的那些反相器之类的反相器。
在图7中，假设LCRSN为控制信号。然而，LCRSN也可为与存储单元接地开关电路(包括晶体管且被配置成控制存储单元的电源)耦合的用于传输控制信号的配线。
从这点来看，该配线也可被认为设置在第一控制信号线EXR_0(RS_0)和第二控制信号线EXR_1(RS_1)之间。
此外，配线部件可包括诸如图2所示的那些反相器之类的反相器。
LCRSN配线(配线部件)沿与存储单元阵列单元的字线延伸方向相同的方向延伸。
因此，配线(配线部件)的长度随存储阵列的列数增加而增加。再次参见图1，以第一存储模块MDL01和第二存储模块MDL00为例继续讨论。
如图1所示，第一存储模块MDL01中的存储阵列的列数比第二存储模块MDL00的中的存储阵列的列数大。
图1中，通过第一存储模块MDL01和第二控制信号线EXR_1(RS_1)将控制信号施加于第三存储模块MDL10。
通过选择控制信号路径以使控制信号从第一存储模块MDL01施加至第三存储模块MDL10，可实现与控制信号从第二存储模块MDL00施加至第三存储模块MDL10的情况相比冲击电流峰值之间的偏移更大。
这也应用于以下描述的其它实施方式。
第四实施方式
图8举例说明模块内部路径INRij沿列线电路的阵列延伸的SRAM模块的具体例子。图8所示的SRAM模块与图6所示的SRAM模块在配置上的不同之处在于控制信号LCRSN沿列单元40中的列转换电路400的阵列传输并且通过串联的反相器402和403输出至输出节点RSO.
图9举例说明列单元40的配置的具体例子。互补位线BT[0]，BB[0]至BT[n]，BB[n]通过相应的列转换电路400中的一个与互补通用数据线CT和CB耦合。当列转换电路400接收列选择信号Y[0]，...，Y[n]时，如果输入的列选择信号Y[i]具有选择电平，那么CMOS传输栅极TGT和TGB导通以便相应的互补位线BT[i]和BB[i]与互补通用数据线CT和CB电耦合。
将互补通用数据线CT和CB耦合至写入放大器411和灵敏放大器410。写入放大器411根据向输入电路413提供的写入数据的逻辑值来驱动互补通用数据线CT和CB至互补电平，由此驱动由列转换电路400选择的互补位线BT[i]和BB[i]至互补电平。灵敏放大器410通过列转换电路400对读取到互补位线BT[i]和BB[i]中的读信号进行感测，且放大读信号并将生成的放大信号输出至输出电路412。输出电路412输出读出数据至DOUT，读出数据具有与灵敏放大器410提供的信号电平对应的逻辑值。
灵敏放大器410通过n-通道类型电源开关MOS晶体管414与接地电压VSS耦合。将控制单元50提供的灵敏放大器使能控制信号SAE通过串联的钟控反相器416和反相器417施加于电源开关MOS晶体管414的栅极。钟控反相器416的输出与输出信号路径SAEN耦合。在输出信号路径SAEN的中部设置有根据控制信号LCRSN接通/截止的p-通道类型上拉MOS晶体管415。在列单元40中，将控制信号施加于与接地电压VSS耦合的n-通道类型电源开关MOS晶体管420和421的栅极，从而选择性禁止钟控反相器416和其它电路元件422的操作。在重启待机状态中，如果将控制信号LCRSN提高至高电平，则钟控反相器416进入较高的输出阻抗状态且上拉MOS晶体管415进入接通状态，因此灵敏放大器410的电源开关MOS晶体管414进入断开状态并停留在该状态中。
如图9所示，用于传输重启待机信号RS_i的模块内部路径INRij的大部分沿列转换电路400的阵列延伸。总的延迟时间(从输入至模块内部路径INRij的重启待机信号RS_i中出现变化直到输入重启待机信号RS_i的变化反映在来自模块内部路径INRij的作为重启待机信号RS_j输出的信号中)由配线电阻、反相器504和402至404的反转操作延迟时间以及MOS晶体管420、421和414的栅极寄生电容确定。
因此，许多MOS晶体管420、421和414的栅极寄生电容有助于提供在沿模块内部路径INRij的传输中的延迟。如同图6所示的配置，不必提供大量用于产生所需的延迟的反相器或增加模块内部路径INRij长度。
第五实施方式
图10举例说明以使总延迟包括许多反相器的反转操作延迟的方式而在控制单元50中形成模块内部路径INRij的具体例子。图10所示的SRAM模块与图6所示的SRAM模块在配置上的不同之处在于控制信号LCRSN在控制单元50的内部传输以便控制信号LCRSN通过串联的反相器504和510至512等输出至输出节点RSO。
如图10所示，传输重启待机信号RS_i的模块内部路径INRij在控制单元50的内部形成，且反相器504和510至512的反转操作延迟主要确定了总的延迟时间(从重启待机信号RS_i输入至模块内部路径INRij直到输入重启待机信号RS_i的变化反映在来自模块内部路径INRij的作为重启待机信号RS_j输出的信号中)。
在这种配置中，必要的延迟可通过长度较短的模块内部路径INRij实现，尽管反相器504和510至512串联是必要的并且MOS晶体管的栅极寄生电容并非有助于延迟(这可导致总的芯片尺寸增加)。
在模块内部路径INRij如图10所示设置的情况下，模块外部路径EXR_1和EXR_2不以图1所示的方式设置而以图11所示的方式设置。
如以上参考图10的描述，为了通过使用反相器的反转操作延迟而在传输中提供必要的延迟，其中用于传输重启待机信号的模块内部路径INRij的区域并不限于在控制单元50的内部形成，而模块内部路径INRij可在其它区域中延伸。例如，如图12所示，许多反相器430至437可沿列单元40中列转换电路400的阵列设置，且可形成模块内部路径INRij以穿过这些反相器。
图13举例说明模块内部路径INRij的配线模式布局的例子。模块内部路径INRij的延伸区域并不严格地局限于目标SRAM模块的内部，而是允许模块内部路径INRij部分地在邻近SRAM模块的外部区域中延伸。例如，如图13中所示的例子中，假设逻辑电路模块LGCm邻近SRAM模块MDLij设置。在图13中，附图标记GT表示栅极配线，DF表示扩散区。SRAM模块MDLij和逻辑电路模块LGCij两者的晶体管密度较高，而SRAM模块MDLij和逻辑电路模块LGCij之间的边界区的晶体管密度较低。在图13中，AMG表示这样的边界区。形成SRAM模块MDLij的模块内部路径INRij的配线可由诸如铝之类的金属线形成。在如上所述，在模块内部路径INRij形成为沿字线延伸的方向延伸或沿位线延伸的方向延伸的情况下，作为如图13所示的配线LP1，它可在目标SRAM模块MDLij的区域内部形成。另一方面，在栅极延迟主要在图10或图12所示的例子中使用的情况下，对配线区域的限制较低，因此，例如，可使用边界区AMG中的配线LP2、逻辑电路模块LGCij中的配线LP3等。具体而言，当逻辑电路模块LGCij中诸如反相器之类的电路元件用作提供栅极延迟的元件时，模块内部路径INRij可包括配线LP2或LP3的一部分。
图14举例说明通过不同系列存储块延伸的两个信号线用于传输重启待机信号的例子。更具体地，将模块外部路径EXR_0分为两个路径，其中一个通过一系列存储块BLK0，BLK2和BLKm延伸，另一个通过一系列存储块BLK1，BLK3和BLKn延伸。欲使待机状态取消时产生的峰值电流被更加准确地分散，那么，重启待机信号的传输路径可分成更多数目的路径。在一系列存储块中部设置具有较大存储容量的单一存储模块也是允许的。
第六实施方式
图15举例说明作为半导体器件的例子的微型计算机1。该图所示的微型计算机1可通过使用CMOS集成电路生产技术在诸如单晶硅基底之类的单一半导体基底上形成。
微型计算机1包括执行命令的中央处理单元(CPU)2。CPU2与存储组GRP0和GRP1耦合，存储组GRP0和GRP1被CPU2用作工作区或程序区。包含在存储组GRP0和GRP1中的SRAM模块映射到CPU2的地址空间中。CPU2也与逻辑电路块IPMDL3和4耦合，所述逻辑电路块IPMDL3和4包括用作CPU2的外围电路或加速器的逻辑电路模块。例如，逻辑电路块3和4可为用作图像处理的数据处理模块、用于通信处理的数据处理模块或用于音频处理的数据处理模块。例如，逻辑电路块3和4与局部地址空间中用作工作区的存储组GRP2和GRP3耦合。不用说，包含在存储组GRP2和GRP3中的SRAM模块分配在各逻辑电路块3和4中的地址空间中。在特定的操作模式中，CPU2可直接访问SRAM模块。CPU2、IPMDL3和4通过内部总线6耦合至外部接口电路(I/O)5。
存储组GRP0至GRP3中的每一个包括存储块，如上参考图1所述，所述存储块包括SRAM模块。在图15中，为了方便举例说明，举例来说，存储组GRP0至GRP3完全独立于CPU2和逻辑电路块IPMDL3和4并且从CPU2和逻辑电路块IPMDL3和4中完全分离出来。然而，实际上，包含在存储组GRP0至GRP3中的SRAM模块形成与CPU2和逻辑电路块IPMDL3和4邻近的寄存器、FIFO缓冲区、工作存储器等。
CPU2输出重启待机信号RS#0以控制存储组GRP0，并且还输出电源切断信号SLP#0以控制存储组GRP1。使用控制存储组GRP1的电源切断信号SLP#0代替重启待机信号。在这种情况下，当指示SRAM模块应当进入电源切断模式的电源切断信号SLP#0下达时，所有电路的电源可切断。不必将SRAM模块和相关的电路配置为在切断状态下保存存储在存储阵列的静态存储单元中的信息。
逻辑电路块3输出重启待机信号RS#1以控制存储组GRP2，逻辑电路块4输出电源切断信号SLP#1以控制存储组GRP3。控制存储组GPR3的电源切断信号SLP#0是代替重启待机信号所使用的信号。在这种情况下，当指示SRAM模块应当进入电源切断模式的电源切断信号SLP#1下达时，所有电路的电源可切断。不必将SRAM模块和相关的电路配置为在切断状态下保存存储于存储阵列的静态存储单元中的信息。
当从CPU2输出的待机信号STB#1有效化为高电平时，逻辑电路块3将重启待机信号RS#1有效化为高电平。类似地，当从CPU2输出的待机信号STB#2有效化为高电平时，逻辑电路块4将电源切断信号SLP#1有效化为高电平。
例如，如果有效化从微型计算机1外部提供的待机模式信号ST，那么，相应地，CPU2进行中断处理以执行待机命令。更具体地，CPU2有效化重启待机信号RS#0和RS#1和电源切断信号SLP#0和SLP#1，从而将整个微型计算机1设定在低能耗状态中。当CPU2按照程序执行特定的待机命令时，CPU2可将存储组GRP0至GRP3中由命令的操作数指定的特定的一个或一个以上的存储组设定为进入重启待机状态或电源切断状态中。当逻辑电路块3或4响应来自CPU2的命令进行数据处理时，逻辑电路块3或4可迫使存储组GRP2(或GRP3)退出重启待机状态(电源切断状态)。当指定的数据处理完成时，逻辑电路块3或4可将存储组GRP2(或GRP3)设置为重启待机状态(电源切断状态)。
例如，图16举例说明与图15所示的微型计算机相关的操作时间。如图16所示，可依照来自CPU2或逻辑电路块3或4的重启待机命令或电源切断命令较好地控制微型计算机1的低能耗状态。
在微型计算机1的布局和布线设计方面，确定哪个SRAM模块布置在哪个存储块中、哪个存储块布置在哪个存储组中、各存储块中的存储模块耦合路径以及存储块之间的耦合路径。确定步骤的概要见下文。
1.通过将物理位置邻近的SRAM模块分组来确定存储组以使各存储组总的存储容量等于或小于预定值。
2.从各存储组中选择存储容量较大的存储模块。
3.各存储组中选定的存储模块以链形式串联耦合以使上级存储模块的输出节点RSO与下级存储模块的输入节点RSI耦合。
尽管本发明已经结合具体实施方式进行了描述，但是本发明并不限于上述那些实施方式。应当理解的是，可进行各种变化、替换和改变而不背离本发明的实质和范围。
在上述实施方式中，用存储容量作为标准来确定哪些SRAM模块用于将从上级模块输入的模块待机信号通过模块内部路径传输至下级模块的SRAM模块。然而，所述确定可基于如下举例说明的其它标准而做出。
第一例子中，各存储模块(例如，SRAM模块)的最小存储容量用作标准。更具体地，选择存储容量大于目标存储块中的最小存储容量的存储模块作为通过其将模块待机信号作为控制信号传送的存储模块，以使模块待机信号从存储模块中的模块内部路径中输出至下级模块外部路径。
第二例子中，将模块内部路径与存储单元数目之间的关系用作标准。更具体地，从属于同一存储块的存储模块中选择沿模块内部路径排列的存储单元数目比其它存储模块所具有的存储单元数目大的存储模块，并且将所选的存储模块用作通过其将模块待机信号作为控制信号传送的存储模块，以使模块待机信号从存储模块中的模块内部路径输出至下级模块外部路径。当所述确定不应当仅基于表观存储容量而做出时采用这种确定标准。例如，在沿字线延伸的方向排列的存储单元的数目比沿位线延伸方向排列的存储单元的数目大得多的情况下(即，当存储单元阵列为纵向侧或横向侧远大于另一侧的矩形形状时)，应当形成模块内部路径以使其沿字线延伸以在用作控制信号的模块待机信号的传输中实现更大的传播延迟，从而使所述模块内部路径将模块待机信号传送至下级存储块，以适于以较慢的速度沿字线退出低能耗模式。
第三例子中，以存储块中两个任意的存储模块(第一和第二存储模块)的相对存储容量作为标准。更具体地，在存储容量方面比较存储块中两个任意的存储模块而不考虑存储块中其它存储模块，将存储容量大于另一个的存储模块用作通过其传送模块待机信号的存储模块，以使模块待机信号从模块内部路径输出至下级模块外部路径。
第四例子中，考虑存储块中两个任意的存储模块(第一和第二存储模块)之间在模块内部路径和存储单元数目方面的关系。即，在这种情况下，采用第二例子和第三例子中的标准的混合体。更具体地，选择存储块中两个任意的存储模块而不考虑存储块中其它存储模块的存储容量，从属于同一存储块的存储模块中选择沿模块内部路径排列的存储单元数目大于其它存储模块的存储模块，并且将所选的存储模块用作通过其将模块待机信号作为控制信号传送的存储模块，以使模块待机信号从存储模块中的模块内部路径输出至下级模块外部路径。
存储模块的类型不限于SRAM类型。例如，可采用DRAM类型、快闪存储器类型或其它任何存储器类型。此外，存储块可包括诸如SRAM类型和快闪存储器类型之类的不同类型的存储模块。
在上述实施方式中，低能耗控制信号从属于同一存储块的所有存储模块中最大的存储模块的输出节点输出。然而，存储模块可以不同方式进行选择。例如，在允许存储块中电流峰值的重叠达到某种程度的情况下，或者在使用较大存储模块引起的较大延迟引发问题的情况下，可不选择存储块中最大的存储模块而选择较小的存储模块。例如，可选择具有存储块中的平均存储容量的存储模块。所做的选择应当满足至少不选择存储容量最小的存储模块。
基于存储容量选择存储模块的原因为当低能耗状态取消时在存储阵列中流动的电流随存储容量增大而增大，并且冲击电流峰值也相应地增大。将低能耗模式控制信号沿模块内部路径INRij的传播延迟时间设定为以使其随存储容量而增加，因为当冲击电流峰值较大时，期望增大峰值之间的间隔以避免峰值的重叠。如上所述，当存储阵列沿字线方向的尺寸大于沿其它方向的尺寸时，使模块内部路径INRij形成为沿字线方向延伸是有利的。另一方面，当存储阵列沿位线方向的尺寸大于沿其它方向的尺寸时，使模块内部路径INRij形成为沿位线方向延伸是有利的。当需要假定存储模块之间的操作速度不同时，除了假定将低能耗模式控制信号沿模块内部路径INRij的传播延迟时间设定为随存储容量增加之外，可不基于存储容量而基于沿模块内部路径INRij的传播延迟时间来确定低能耗模式控制信号的串联的传输路径。
存储模块的存储容量可以各种方式来界定。例如，其可由存储单元总数、存储单元阵列中每存储单元行中的存储单元数、存储单元阵列中存储单元行数、存储单元阵列中每存储单元列中的存储单元数或存储单元列数来界定。存储容量也可由存储模块在芯片上所占用的区域尺寸、存储模块矩形的纵向长度或横向长度等来界定。
在各个实施方式中公开的技术可组合在一起。
根据本发明的半导体器件不仅可应用于微型计算机，还可应用于具有诸如SRAM模块之类的存储模块的其他多种设备，例如数据处理设备、存储设备等。

Claims (12)

1.一种半导体器件，所述半导体器件包括：
设置在半导体基底上的多个存储模块，由控制信号控制各存储模块进入低能耗模式和退出低能耗模式，
其中，所述存储模块属于存储块，
其中，所述控制信号通过上级模块外部路径并行输入属于同一存储块的存储模块并且通过模块内部路径传输，
其中，所述控制信号通过模块内部路径由所述存储模块中的特定存储模块输出并且输出至下级模块外部路径，
其中，所述存储模块中的每一者具有存储单元的阵列和外围电路，所述外围电路执行从所述存储单元读取数据和向所述存储单元写入数据，并且
其中，所述特定存储模块的存储容量比属于同一存储块的另一存储模块的存储容量大。
2.如权利要求1所述的半导体器件，其中，所述存储模块被配置为沿各存储模块中的模块内部路径的传播时间随所述存储模块的存储容量的增大而增加。
3.如权利要求2所述的半导体器件，其中，确定沿所述模块内部路径的传播时间的延迟因素包括形成所述模块内部路径的配线的配线电阻、与所述配线相关的寄生电容以及位于所述配线中部的驱动电路的操作延迟。
4.如权利要求2所述的半导体器件，其中，确定沿所述模块内部路径的传播时间的延迟因素包括检测电路所需的检测操作时间，且该检测操作时间是检测电路检测出所述低能耗模式响应控制信号的变化而被取消所需的操作时间。
5.如权利要求2所述的半导体器件，其中，所述特定存储模块为在该特定存储模块所属的存储块中存储容量最大的存储模块。
6.如权利要求2所述的半导体器件，其中，所述模块内部路径被设置为，在所述存储单元的阵列中平行排列的位线数目大于平行排列的字线数目的情况下，所述模块内部路径沿与所述位线相交的方向延伸，而在相反的情况下，所述模块内部路径沿与所述字线相交的方向延伸。
7.如权利要求3所述的半导体器件，
其中，所述存储单元通过选择端子与字线耦合，
其中，所述外围电路包括配置成根据地址信号生成字线选择信号的地址译码器、配置成根据由所述地址译码器生成的字线选择信号选择性地驱动所述字线至选择电平的字驱动器以及多个第一MOS晶体管，当所述第一MOS晶体管接通时向所述字线提供对应于非选择电平的电势，
其中，当所述控制信号处于第一状态中时，切断所述地址译码器和所述字驱动器的电源电压供应并且接通所述第一MOS晶体管，由此设置所述存储模块进入低能耗模式，而当所述控制信号处于第二状态中时，所述存储模块退出所述低能耗模式，并且
其中，所述模块内部路径沿与所述字线延伸方向相交的方向延伸且所述模块内部路径顺序地与各第一MOS晶体管的栅极耦合以使所述控制信号从所述模块内部路径的一端传送至其另一端。
8.如权利要求3所述的半导体器件，
其中，所述存储单元中的每一者为静态类型，
其中，所述存储单元通过数据输入/输出端子与互补位线耦合，
其中，所述外围电路包括用于向所述存储单元提供电流以保持数据的多个第二MOS晶体管以及形成为二极管耦合结构且与各第二MOS晶体管平行设置的第三MOS晶体管，
其中，当所述控制信号处于第一状态中时，所述第二MOS晶体管被截止由此设置所述存储模块进入所述低能耗模式，而当所述控制信号处于第二状态中时，所述存储模块退出所述低能耗模式，并且
其中，所述模块内部路径沿与所述互补位线延伸方向相交的方向延伸且所述模块内部路径顺序地与各第二MOS晶体管的栅极耦合以使所述控制信号从所述模块内部路径的一端向其另一端传送。
9.如权利要求3所述的半导体器件，其中，
其中，所述存储单元中的每一者为静态类型，
其中，所述存储单元通过数据输入/输出端子与互补位线耦合，
其中，所述外围电路包括检测所述互补位线之间的电势差且放大所检测到的电势差的灵敏放大器、第四MOS晶体管以及第五MOS晶体管，所述第四MOS晶体管当在栅电极处接收使能控制信号时，向所述灵敏放大器提供操作电流，所述第五MOS晶体管当选择性地接通时，选择性地迫使所述使能控制信号的信号路径至无效电平，
其中，所述控制信号具有第一状态和第二状态，所述第一状态使所述第五MOS晶体管接通，从而设置所述存储模块进入所述低能耗模式，所述第二状态使所述存储模块退出所述低能耗模式，并且
其中，所述模块内部路径沿与所述互补位线延伸方向相交的方向延伸且所述模块内部路径顺序地与各第五MOS晶体管的栅极耦合以使所述控制信号从所述模块内部路径的一端向其另一端传送。
10.如权利要求1所述的半导体器件，其中，所述低能耗模式为待机模式或者电源切断模式，在所述待机模式中一部分内部电路的电源电压供应被切断同时保存存储在所述存储单元中的信息，在所述电源切断模式中内部电路的电源被切断而不保存所述存储单元中的信息。
11.如权利要求1所述的半导体器件，其中，所述半导体器件还包括执行命令的中央处理单元，
其中，所述存储模块设置在所述中央处理单元的存储空间中，并且
其中，所述中央处理单元输出所述控制信号至所述存储模块。
12.如权利要求1所述的半导体器件，其中，所述半导体器件还包括：
执行命令的中央处理单元和按照来自所述中央处理单元的指令进行数据处理的加速器，
其中，所述存储模块设置在所述加速器的局部存储空间中，并且
其中，按照来自所述中央处理单元的指令，所述加速器输出所述控制信号至所述局部存储空间中的存储模块。
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