JP2000200875A - 半導体装置およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】複数のメモリブロック間でワード線の負荷が異
なる場合でも、ワード線駆動における無駄な電力消費を
抑制する。 【解決手段】複数のワード線それぞれに複数のメモリセ
ルとワード線駆動セルが接続された半導体装置の設計方
法である。この設計方法は、メモリセルの配列データ
（例えば、各ワード線に接続されるメモリセル数等）か
らワード線の負荷Ｌを算出する工程（ＳＴ１）と、ドラ
イブ能力（例えば、出力トランジスタの駆動能力）が異
なる複数のワード線駆動セル（リーフセルＡ１〜Ａ３）
から、ワード線の負荷Ｌに応じて最適なワード線駆動セ
ルを選択する工程（ＳＴ２およびＳＴ３ａ〜ＳＴ３ｃ）
と、メモリセルおよびワード線駆動セルを配置する工程
（ＳＴ４ａ〜ＳＴ４ｃ）とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリブロックを
有する半導体装置およびその設計方法に関する。

【０００２】

【従来の技術】たとえば、ＣＰＵ等の半導体集積回路
（ＩＣ）にはＲＯＭ，ＲＡＭ等の複数のメモリブロック
が内蔵されている。各メモリブロックは、それぞれの記
憶容量に応じたメモリセル配置を有し、数百個〜数千個
のメモリセルを１本のワード線を介して駆動するための
セルとして、各ワード線にワード線駆動セルが接続され
ている。

【０００３】セルベースのメモリ設計において、メモリ
セル、ワード線駆動セルのほか、センスアンプセル、セ
ンスアンプ駆動セル等のベーシックセル（リーフセル）
を、メモリの種類や必要な記憶容量等に応じてＣＡＤデ
ータ上で選択し、配置する。

【０００４】図１０は、メモリブロックのレイアウトデ
ータの配置を示す図である。なお、この図では簡略化の
ため３個×４個のメモリセルに対応した部分を示す。図
１０において、Ａはワード線駆動セル、Ｂはセンスアン
プ駆動セル、Ｃはメモリセル、Ｄはセンスアンプセルを
示す。この図のように、各種セルをある規則にしたがっ
て複数個配置することにより、ある程度機能化された、
より大規模なセル（パラメトリックセル）のデータが生
成される。

【０００５】図１１に、記憶容量が異なる３種類のパラ
メトリックセルを示す。図１１（Ａ）に示すパラメトリ
ックセルは、最も記憶容量が大きく、メモリセル内を配
線されるワード線ＷＬの長さが最も長い。図１１
（Ｂ），（Ｃ）とパラメトリックセルの記憶容量が小さ
くなるにしたがって、１本のワード線ＷＬの長さも次第
に短くなる。

【０００６】

【発明が解決しようとする課題】ところが、従来の半導
体装置におけるメモリブロックのレイアウト設計におい
ては、ワード線ＷＬの長さが短くなり駆動すべきメモリ
セルの数が少なくなっても、当該半導体装置内で最大記
憶容量を有するメモリブロックで用いたワード線駆動セ
ルＡが全てのメモリブロックにおいて用いられていた。
つまり、従来の半導体装置では、ワード線の最大長およ
び最大負荷容量を想定してワード線駆動セルが１種類に
決められるため、ワード線ＷＬの負荷にかかわらず各メ
モリブロックのワード線駆動能力が一定となっていた。

【０００７】その結果、図１１（Ｂ），（Ｃ）に示す記
憶容量が最大でないメモリブロックにおいては、ワード
線の負荷に対して駆動能力がオーバースペックとなり、
ワード線駆動において無駄に電力が消費されるといった
不利益が生じていた。

【０００８】また、単一のメモリセルアレイを異なる記
憶容量の複数のメモリブロックに分割する場合にも、同
様な不利益が存在していた。

【０００９】本発明の目的は、複数のメモリブロック間
でワード線の負荷が異なる場合でも、ワード線駆動にお
ける無駄な電力消費を低減できる半導体装置およびその
設計方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
の設計方法は、複数のワード線それぞれに複数のメモリ
セルとワード線駆動セルが接続された半導体装置の設計
方法であって、上記メモリセルの配列データからワード
線の負荷を算出する工程と、ドライブ能力が異なる複数
のワード線駆動セルから、上記ワード線の負荷に応じて
最適なワード線駆動セルを選択する工程と、上記メモリ
セルおよびワード線駆動セルを配置する工程とを含む。

【００１１】好適には、上記ワード線の負荷を、１本の
ワード線に接続されるメモリセルの数（およびワード線
の配線抵抗と長さ）から求める。上記複数のワード線駆
動セルは、好適には、その出力トランジスタの駆動能力
が異なる。

【００１２】本発明に係る他の半導体装置の設計方法
は、複数のワード線それぞれに複数のメモリセルとワー
ド線駆動セルが接続され、上記ワード線駆動セルにバッ
ファ回路を介して少なくともデコーダとプリデコーダが
接続された半導体装置の設計方法であって、上記メモリ
セルの配列データから、上記ワード線の負荷および上記
プリデコーダにより選択されるワード線の数（カラム
数）を見積もる工程と、上記カラム数に応じて上記バッ
ファ回路の能力を調整する工程と、ドライブ能力が異な
る複数のワード線駆動セルから、上記ワード線の負荷に
応じて最適なワード線駆動セルを選択する工程と、上記
メモリセルおよびワード線駆動セルを配置する工程とを
含む。

【００１３】上記バッファ回路の能力を調整する工程で
は、好適には、バッファ回路を構成するトランジスタの
サイズを変える。

【００１４】本発明に係る半導体装置は、複数のワード
線それぞれに複数のメモリセルとワード線駆動セルが接
続されたメモリブロックを複数有する半導体装置であっ
て、上記複数のメモリブロックごとに、駆動するワード
線の負荷に応じた駆動能力のワード線駆動セルが配置さ
れている。

【００１５】このような構成の半導体装置および上述し
た設計方法では、複数のメモリブロック間でワード線駆
動能力を最適化できる。このため、ワード線の負荷が小
さいメモリブロックにおいて、例えばサイズが小さい出
力トランジスタを用いることでワード線駆動セルの消費
電力を抑制することができる。

【００１６】

【発明の実施の形態】図１に、本実施形態に係る半導体
装置の概略構成を示す。また、図２に、各メモリブロッ
クの一般的な要部構成を示す。半導体装置１は、図１に
示すように、ロジック部２、ＲＯＭ３、ＲＡＭ４、制御
部５および入出力部６を含む。

【００１７】ＲＯＭ３およびＲＡＭ４は、図２に示すよ
うに、メモリセルアレイ１０とその周辺回路からなる。
周辺回路には、ロウバッファ１１、カラムバッファ１
２、ロウデコーダ１３、カラムデコーダ１４、カラムゲ
ート１５および入出力回路１６を有する。メモリセルア
レイ１０内に、ワード線ＷＬとビット線ＢＬにより選
択、制御されるメモリセルが多数配列されている。入出
力回路１６に、入出力バッファおよびセンスアンプ等が
含まれる。

【００１８】ロウデコーダ１３は、プリデコーダ部１３
ａとロウデコーダ・ワード線駆動回路部１３ｂからな
る。プリデコーダ部１３ａは、それぞれが所定数（例え
ば、４，８，…、以下、カラム数という）のワード線Ｗ
Ｌ群に対応した複数のプリデコーダユニットから構成さ
れる。

【００１９】半導体装置１の動作時に、入力したアドレ
ス信号ＡＤがロウバッファ１１およびカラムバッファ１
２で一時記憶された後、プリデコーダ１３とカラムデコ
ーダ１４に送られる。ロウバッファ１１から出力された
アドレス信号は、プリデコーダ部１３ａによってプリデ
コードされ、内蔵したプリデコーダユニットの何れかが
選択される。次いで、ロウデコーダ・ワード線駆動回路
部１３ｂにおいて、選択されたプリデコーダユニットに
対応するワード線ＷＬ群内で所定のワード線ＷＬが選択
され、選択したワード線ＷＬが活性化される。一方、カ
ラムバッファ１２から出力されたアドレス信号は、カラ
ムデコーダ１４によってデコードされ、選択信号線ＹＬ
の何れかを選択する。カラムゲート１５は、例えば選択
信号線ＹＬによって制御される複数のトランジスタから
なり、、選択された選択信号線ＹＬが接続されたトラン
ジスタによって、メモリセルアレイ１１からのビット線
ＢＬの何れかが入出力回路１６と接続される。

【００２０】書き込み時に、選択されたビット線ＢＬと
ワード線ＷＬに接続されたメモリセルに対し、入出力バ
ッファから入力したデータが書き込まれる。読み出し時
には、選択されたビット線ＢＬとワード線ＷＬに接続さ
れたメモリセルの記憶データが、ビット線ＢＬを介して
センスアンプで増幅され、入出力バッファを介して外部
に読み出される。消去は、例えば上記書き込みと類似し
た制御によって、メモリセル内の電荷蓄積レベルを消去
状態にするか、書き込み状態を初期設定時に（例えば、
“０”）に戻すことで達成できる。なお、通常、書き込
み／読み出しは、例えばワード線接続セル群単位で行わ
れ、消去は、メモリセル単位、ワード線接続セル群等の
消去ブロック単位、あるいはメモリセルアレイ全体で行
われる。

【００２１】本実施形態に係る半導体装置１では、ＲＯ
Ｍ３とＲＡＭ４という２つのメモリブロックが存在し、
各メモリブロックについてワード線駆動回路の駆動能力
が最適化されている。このため、ワード線駆動回路で無
駄な電力消費がなく、また、ワード線駆動時間の差によ
るアクセスタイムのバラツキがメモリブロック間で低減
されている。

【００２２】つぎに、このような構成の半導体装置１の
設計における、ワード線駆動回路の最適配置手法につい
て述べる。図３は、ワード線駆動回路の最適配置手法を
示すフローチャートである。また、図４は、図２のメモ
リセルアレイ１０と周辺回路の一部、即ちワード線駆動
回路、センスアンプおよびセンスアンプ駆動回路のセル
配置例を示す図である。

【００２３】セルベースのＩＣ設計において、リーフセ
ルと称されるベーシックセルを組み合わせて繰り返しパ
ターン（パラメトリックセル）の配置を決定する。図４
にしめすパラメトリックセルＥ１〜Ｅ３においては、リ
ーフセルとして、ワード線駆動セルＡ１〜Ａ３，センス
アンプ駆動セルＢ，メモリセルＣおよびセンスアンプセ
ルＤが存在し、これらはリーフセルとして予めライブラ
リ登録されている。メモリセルＣは、たとえば、ＤＲＡ
Ｍセル，ＳＲＡＭセル，マスクＲＯＭセル，ＥＥＰＲＯ
Ｍセル等があり、また、同じ機能のメモリセルでも性能
または面積等が異なる種々のセルが用意されている。図
１のＲＯＭ部３またはＲＡＭ部４をレイアウト設計する
場合、通常、このうち一種類のメモリセルデータが選択
される。同様に、センスアンプ駆動セルＢ、センスアン
プセルＤにおいても種々のセルデータが用意され、メモ
リの種類に応じて適宜選択される。本実施形態では、さ
らにワード線駆動セルについても性能が異なる複数種類
のセルデータ、ここでは３種類のワード線駆動セルＡ１
〜Ａ３のデータが用意されている。なお、図４では簡略
化のため、メモリセルＣは最大で３個×４個のみ示す
が、実際のＲＯＭ３，ＲＡＭ４では一辺に数百〜数千個
ほどメモリセルが配置され、これに応じて周辺回路のセ
ルも多数配置される。

【００２４】図３のステップＳＴ１において、ワード線
ＷＬの負荷Ｌが算出される。ここでは、一例として、ワ
ード線の配線抵抗，配線容量を一定とし、ワード線負荷
Ｌは書き込み・読み出し単位であるワードの数と、各ワ
ードを構成するビット数との積を算出する。なお、使用
する配線層によってワード線の配線抵抗，配線容量が異
なる場合は、これらのプロセスパラメータもワード線負
荷Ｌの算出に加味される。

【００２５】ステップＳＴ２では、算出したワード線負
荷Ｌの値から、ワード線駆動セルの駆動能力が見積もら
れ、分類される。ここでは、ワード線負荷Ｌが１ｋ以
下、１ｋより大きく２ｋ未満、２ｋ以上の３種類に分類
される。

【００２６】この分類をもとに、ステップＳＴ３におい
てリーフセル（ワード線駆動セル）を選択し、ステップ
ＳＴ４においてレイアウトデータを生成する。すなわ
ち、ワード線負荷Ｌが１ｋ以下の場合は、ステップＳＴ
３ａにおいてワード線駆動セルＡ１を選択し、このワー
ド線駆動セルＡ１を用いて、ステップＳＴ４ａにおいて
図４（Ａ）に示すレイアウトデータＥ１を生成する。ワ
ード線負荷Ｌが１ｋより大きく２ｋ未満の場合は、ステ
ップＳＴ３ｂにおいてワード線駆動セルＡ２を選択し、
ステップＳＴ４ｂにおいて図４（Ｂ）に示すレイアウト
データＥ２を生成する。ワード線負荷Ｌが２ｋ以上の場
合は、ステップＳＴ３ｃにおいてワード線駆動セルＡ３
を選択し、ステップＳＴ４ｃにおいて図４（Ｃ）に示す
レイアウトデータＥ３を生成する。

【００２７】図５に、このセル配置方法によって設計さ
れたパラメトリックセルを示す。図示のように、ワード
線ＷＬが最も短く、ワード線ＷＬによって駆動すべきメ
モリセルＣ数が最も少ないパラメトリックセル（図５
（Ａ））では、ワード線駆動能力が最も小さい。次にワ
ード線ＷＬが短いパラメトリックセル（図５（Ｂ））で
は、ワード線駆動能力も中程度となっている。最もワー
ド線ＷＬが長く多くのメモリセルＣを駆動しなければな
らないパラメトリックセル（図５（Ｃ））では、ワード
線駆動能力が最も大きくなっている。

【００２８】本実施形態に係るセル配置方法では、簡単
な計算によって必要なワード線の負荷Ｌを見積もり、見
積もったワード線の負荷Ｌに応じて、予め登録しておい
たワード線駆動セルを選択するだけで、ワード線駆動セ
ル能力の最適化がなされる。したがって、このセル配置
はＣＡＤ装置において自動的に行うことができ、これに
より、複数のメモリブロックを有する半導体装置の消費
電力低減、サイクルタイムの均一化が可能となる。

【００２９】つぎに、ワード線駆動回路と、そのセル構
成例を幾つか例示し、各セル構成例について駆動能力の
変更箇所を挙げながら説明する。図６に、例えばＤＲＡ
Ｍ等でよく用いられるワード線駆動回路の構成を示す。
このワード線駆動回路は、１つのサブデコーダで制御さ
れるワード線群、例えば４本のワード線に対応する部分
を示している。

【００３０】大容量、高速化に適したロウデコーダは通
常、ＮＡＮＤ形が用いられ、その場合、入力容量が大き
なワード線駆動セルを直接接続して駆動できない。した
がって、図６に示すように、ローデコーダと４つのワー
ド線駆動セルＷＤＣとの間に、入力容量の小さいＣＭＯ
ＳインバータＩＮＶが接続されている。４つのワード線
駆動セルＷＤＣは、入力が共通接続されてインバータＩ
ＮＶの出力に接続され、各ワード線駆動セルＷＤＣから
ワード線ＷＬ_i （ｉ＝０，１，２，３）が取り出されて
いる。

【００３１】この４つのワード線駆動セルＷＤＣの選択
は、ＲＸドライバ２０に接続された２ビットのアドレス
信号線ＲＸ_i によって制御される。なお、ワード線が階
層化される場合は、この図６において、２ビットのアド
レス信号ＲＸ_i 線の代わりに主ワード線が、ＲＸドライ
バ２０の代わりに主ワード線駆動回路が設けられるが、
何れにしても、４つのワード線駆動セルＷＤＣから何れ
か１つを選択するという機能に変わりがない。

【００３２】図７および図８に、ワード線駆動セルＷＤ
Ｃの回路を２例示す。

【００３３】図７の回路では、２ビットのアドレス信号
線ＲＸ_i とワード線ＷＬ_i との間に出力トランジスタＱ
１が接続され、出力トランジスタＱ１のゲートとデコー
ダ出力Ｘ_i の反転信号Ｘ_i ＿が印加される入力端子との
間にトランジスタＱ２が接続されている。トランジスタ
Ｑ２のゲートは、電源電圧Ｖ_DDの供給線に接続されてい
る。

【００３４】選択されたデコーダに接続された４つのワ
ード線駆動セルＷＤＣでは、その全ての出力トランジス
タＱ１のゲートがＶ_DD−Ｖｔｈ（Ｖｔｈ：トランジスタ
Ｑ２のしきい値電圧）となる。デコーダ出力の確定後、
何れかのワード線駆動セルＷＤＣにおいて、アドレス信
号線ＲＸ_i から高電圧のパルスが出力トランジスタＱ１
のドレインに印加される。高電圧パルスの印加によっ
て、出力トランジスタＱ１のゲートとドレイン間の容量
が充電され、そのゲート電位がＶ_DD−Ｖｔｈから更に昇
圧される。これにより、トランジスタＱ２が逆バイアス
されたダイオードとして働き、デコーダ側の容量を切り
離すので、この昇圧は更に効率よく行われる。その結
果、アドレス信号線ＲＸ_i の高電圧パルスの電位が、ワ
ード線ＷＬ_i に伝達される。一方、他の３つの非選択の
ワード線駆動セルＷＤＣにおいては、高電圧パルスが印
加されないので、ワード線電位は殆ど変化しない。

【００３５】図８の回路では、ワード線ＷＬ_i と基準電
位線（例えば接地電位線）との間に電荷引き抜き用の出
力トランジスタＱ３が設けられている。トランジスタＱ
３のゲートに、デコーダ出力Ｘ_i がバッファＢＵＦを介
して入力される。このため、トランジスタＱ３によっ
て、非選択のワード線ＷＬ_i の電位が接地電位０Ｖ近く
に固定される。

【００３６】図７および図８の回路では、高電圧パルス
の印加時に電荷供給能力を、例えば出力トランジスタＱ
１のサイズを変えることによって変更できる。これに加
え、図８の回路では、高電圧パルスを印加後の電荷引き
抜き能力を、例えばトランジスタＱ３のサイズを変える
ことによって変更できる。したがって、これらの出力ト
ランジスタＱ１，Ｑ３能力を変えることによって、ワー
ド線駆動能力が異なる複数のワード線駆動セルを作成す
ることが可能となる。

【００３７】図９に、直流駆動型のワード線駆動セルの
回路構成を示す。この直流駆動型のワード線駆動セル
は、２つのｎＭＯＳトランジスタＱｎ１，Ｑｎ２と、２
つのｐＭＯＳトランジスタＱｐ１，Ｑｐ２とからなる。

【００３８】ｎＭＯＳトランジスタＱｎ２とｐＭＯＳト
ランジスタＱｐ２により出力インバータが構成されてい
る。すなわち、電源電圧Ｖ_DDまたは昇圧後の内部電源電
圧Ｖ_DHの供給線と基準電位線との間に、ｐＭＯＳトラン
ジスタＱｐ２とｎＭＯＳトランジスタＱｎ２が直列接続
され、両トランジスタのゲートが共通接続され、両トラ
ンジスタの接続中点からワード線ＷＬ_i が取り出されて
いる。なお、このワード線駆動セルはインバータ内蔵型
であるから、図６におけるインバータＩＮＶは不要であ
る。デコーダ出力Ｘ_i が印加される入力端子とインバー
タ入力との間に、選択信号φ_i によって制御されるｎＭ
ＯＳトランジスタＱｎ１が接続されている。選択信号φ
_i は図６の２ビットのアドレス信号と同じ役目を果たす
が、この場合、ｎＭＯＳトランジスタＱｎ１のオン／オ
フを制御することによって、デコーダ側との接続を制御
する構成となっている。ｎＭＯＳトランジスタＱｎ１お
よび内蔵インバータの接続中点と、電源電圧Ｖ_DDまたは
内部電源電圧Ｖ_DHの供給線との間に、プリチャージ用の
ｐＭＯＳトランジスタＱｐ１が接続されている。ｐＭＯ
ＳトランジスタＱｐ１のゲートは、内蔵インバータの出
力に接続されている。

【００３９】ワード線ＷＬ_i を非選択とする場合、デコ
ーダ出力Ｘ_i はハイレベルであることから、インバータ
の入力がハイレベルの電位に設定され、ｐＭＯＳトラン
ジスタＱｐ１，Ｑｐ２はオフ、ｎＭＯＳトランジスタＱ
ｎ２はオンとなっている。したがって、インバータの出
力が、例えば接地電位０Ｖ近くで固定されている。ワー
ド線ＷＬ_i を選択するためにデコーダ出力Ｘ_i がローレ
ベルに遷移して確定すると、インバータの入力がハイレ
ベルからローレベルとなり、ｐＭＯＳトランジスタＱｐ
１，Ｑｐ２がオン、ｎＭＯＳトランジスタＱｎ２がオフ
となる。したがって、ｐＭＯＳトランジスタＱｐ２を介
して、電源電圧Ｖ_DDまたは内部電源電圧Ｖ_DHの電位がワ
ード線ＷＬ_i に伝達される。

【００４０】図９の回路では、ワード線ＷＬ_i への電荷
供給能力を出力インバータのｐＭＯＳトランジスタＱｐ
２１のサイズを変えることによって変更できる。また、
ワード線ＷＬ_i からの電荷引き抜き能力を出力インバー
タのｎＭＯＳトランジスタＱｎ２のサイズを変えること
によって変更できる。したがって、これらの出力トラン
ジスタＱｎ２，Ｑｐ２の能力を変えることによって、ワ
ード線駆動能力が異なる複数のワード線駆動セルを作成
することが可能となる。

【００４１】なお、ワード線駆動能力の変更は、図１に
示すＲＯＭ３，ＲＡＭ４のような機能ブロック間でなく
とも、例えば単一メモリセルアレイ内で分割されたメモ
リブロック間で行ってもよい。また、１つのプリデコー
ダによって選択されるワード線数（カラム数）が異なる
場合は、上述したワード線駆動セルの変更とは独立にま
たは組み合わせて、図６のインバータＩＮＶや図８のバ
ッファＢＵＦの能力を変えることによって、ワード線駆
動回路の能力を変更することも可能である。これらイン
バータＩＮＶおよびバッファＢＵＦの能力は、たとえ
ば、その内部のトランジスタのサイズ変更によって調整
することができる。

【００４２】

【発明の効果】本発明に係る半導体装置およびその設計
方法によれば、複数のメモリブロック間でワード線の負
荷が異なる場合でも、ワード線駆動における無駄な電力
消費を低減できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置の概略構成
を示す図である。

【図２】各メモリブロックの一般的な要部構成を示す図
である。

【図３】ワード線駆動回路の最適配置手法を示すフロー
チャートである。

【図４】メモリセルアレイと周辺回路の一部のセル配置
例を示す図である。

【図５】設計後のパラメトリックセルを示す図である。

【図６】ワード線駆動回路の構成例を示す図である。

【図７】図６におけるワード線駆動セルの回路例１を示
す回路図である。

【図８】図６におけるワード線駆動セルの回路例２を示
す回路図である。

【図９】直流駆動型のワード線駆動セル（回路例３）を
示す回路図である。

【図１０】従来のメモリブロックのセル配置例を示す図
である。

【図１１】従来の方法によって設計された記憶容量が異
なる３種類のパラメトリックセルを示す図である。

【符号の説明】

１…半導体装置、２…ロジック部、３…ＲＯＭ、４…Ｒ
ＡＭ、５…制御部、６…入出力部、１０…メモリセルア
レイ、１１…ロウバッファ、１２…カラムバッファ、１
３…ロウデコーダ、１３ａ…プリデコーダ部、１３ｂ…
ロウデコーダ・ワード線駆動回路部、１４…カラムデコ
ーダ、１５…カラムゲート、１６…入出力回路、２０…
ＲＸドライバ、ＷＤＣ…ワード線駆動セル、ＷＬ，ＷＬ
_i …ワード線、Ｘ_i …デコーダ出力、ＲＸ_i …２ビット
のアドレス信号、ＩＮＶ…インバータ（バッファ回
路）、ＢＵＦ…バッファ回路、Ｖ_DD…電源電圧、Ｖ_DH…
内部電源電圧。

フロントページの続き Ｆターム(参考） 5F038 AV12 CA03 CA07 CA17 CD05 CD08 DF05 DT03 DT18 EZ09 EZ20 5F064 AA02 BB02 BB13 BB15 CC12 DD03 DD13 DD32 EE03 FF01 5F083 GA05 LA16 LA26 ZA15 ZA28 ZA30

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数のワード線それぞれに複数のメモリセ
   ルとワード線駆動セルが接続された半導体装置の設計方
   法であって、 上記メモリセルの配列データからワード線の負荷を算出
   する工程と、 ドライブ能力が異なる複数のワード線駆動セルから、上
   記ワード線の負荷に応じて最適なワード線駆動セルを選
   択する工程と、 上記メモリセルおよびワード線駆動セルを配置する工程
   とを含む半導体憶装置の設計方法。
2. 【請求項２】上記ワード線の負荷を、１本のワード線に
   接続されるメモリセルの数から求める請求項１に記載の
   半導体装置の設計方法。
3. 【請求項３】上記ワード線の負荷を、１本のワード線に
   接続されるメモリセルの数，ワード線の配線抵抗および
   長さから求める請求項１に記載の半導体装置の設計方
   法。
4. 【請求項４】上記複数のワード線駆動セルは、その出力
   トランジスタの駆動能力が異なる請求項１に記載の半導
   体装置の設計方法。
5. 【請求項５】上記出力トランジスタは、電荷供給線と上
   記ワード線との間に接続された電荷供給用のトランジス
   タである請求項４に記載の半導体装置の設計方法。
6. 【請求項６】上記出力トランジスタは、電荷供給線と基
   準電位線との間に直列接続され、接続中点が上記ワード
   線に接続された電荷供給用トランジスタおよび電荷引き
   抜き用トランジスタである請求項４に記載の半導体装置
   の設計方法。
7. 【請求項７】複数のワード線それぞれに複数のメモリセ
   ルとワード線駆動セルが接続され、上記ワード線駆動セ
   ルにバッファ回路を介して少なくともデコーダとプリデ
   コーダが接続された半導体装置の設計方法であって、 上記メモリセルの配列データから、上記ワード線の負荷
   および上記プリデコーダにより選択されるワード線の数
   （カラム数）を見積もる工程と、 上記カラム数に応じて上記バッファ回路の能力を調整す
   る工程と、 ドライブ能力が異なる複数のワード線駆動セルから、上
   記ワード線の負荷に応じて最適なワード線駆動セルを選
   択する工程と、 上記メモリセルおよびワード線駆動セルを配置する工程
   とを含む半導体装置の設計方法。
8. 【請求項８】上記バッファ回路の能力を調整する工程で
   は、バッファ回路を構成するトランジスタのサイズを変
   える請求項７に記載の半導体装置の設計方法。
9. 【請求項９】複数のワード線それぞれに複数のメモリセ
   ルとワード線駆動セルが接続されたメモリブロックを複
   数有する半導体装置であって、 上記複数のメモリブロックごとに、駆動するワード線の
   負荷に応じた駆動能力のワード線駆動セルが配置されて
   いる半導体装置。