JP2007134028A - ページバッファ及びその駆動方法、並びにこれを具備した不揮発性メモリ装置 - Google Patents

Abstract

【課題】ページバッファ及びその駆動方法、並びにこれを具備した不揮発性メモリ装置を提供する。
【解決手段】ここに開示されたページバッファ及びこれを具備した不揮発性メモリ装置は、複数のページバッファを複数のグループに分割し、分割されたページバッファに具備された複数のラッチを所定の時間差をおいて順に駆動する。この時、それぞれのページバッファは感知ノードに連結されたラッチを通じて第１接点を先に充電した後、感知回路に連結された第２接点と前記第１接点とを電気的に連結する。その結果、ラッチの活性化の時、第１接点から第２接点にチャージが抜けてもラッチに貯蔵されているデータ値には影響を及ぼさなくなる。
【選択図】図３

Description

本発明は半導体メモリ装置に係り、より具体的には不揮発性半導体メモリ装置及びそのためのページバッファに関するものである。

半導体メモリ装置は大きく揮発性半導体メモリ装置（ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（ｎｏｎ‐ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。揮発性半導体メモリ装置はまた、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とスタティックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とに区分される。揮発性半導体メモリ装置は、読み出しと書き込みの速度が速いが、外部電源供給が切られれば、貯蔵された内容が消えてしまう短所がある。一方、不揮発性半導体メモリ装置は、外部電源供給が中断されてもその内容を保存する。したがって、不揮発性半導体メモリ装置は、電源が供給されるか否かに関係なく保存されるべき内容を記憶させることに用いられる。
不揮発性半導体メモリ装置としては、マスクＲＯＭ（ｍａｓｋ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能なＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能なＲＯＭ（ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）などがある。

一般的に、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体に消去及び書き込みを自由に行うことができず、一般の使用者が記憶内容を更新するのが容易ではない。これに対して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能であるから、継続的な更新が必要なシステムプログラミングや補助記憶装置への応用が拡大されている。特に、フラッシュＥＥＰＲＯＭは従来のＥＥＰＲＯＭに比べて集積度が高く、大容量補助記憶装置への応用に非常に有利である。フラッシュＥＥＰＲＯＭの中でも、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（以下、ＮＡＮＤフラッシュメモリと称する）は他のフラッシュＥＥＰＲＯＭに比べて集積度が非常に高いという長所を有する。

図１は一般的なフラッシュメモリ装置１０の構成を概略的に示すブロック図である。図１にはＮＡＮＤフラッシュメモリの構造が図示されている。

図１を参照すると、フラッシュメモリ装置１０は、メモリセルアレイ１１、行デコーダ回路１２、及びページバッファ回路１４で構成される。メモリセルアレイ１１は情報を貯蔵するための貯蔵領域で、行（すなわち、ワードライン）及び列（すなわち、ビットライン）が交差する領域に配列されたメモリセルを含む。メモリセルはＮＡＮＤストリング構造を有し、各メモリセルは１ビットデータまたはマルチビットデータを貯蔵する。メモリセルアレイ１１の行は行デコーダ回路１２によって駆動され、列はページバッファ回路１４によって駆動される。

ページバッファ回路１４は、各メモリセルに対して１ビットデータまたはマルチビットデータ（例えば、２ビットデータ）のプログラム／読み出し動作を実行する。最近ではフラッシュメモリ装置１０に多様な機能が要求されており、ページバッファ回路１４はキャッシュプログラム機能、ページコピーバック機能などを付加的に提供する。ここで、キャッシュプログラム機能とは１つのページのデータがプログラムされるうちに次に貯蔵されるページのデータがページバッファ回路１４にロードされることを意味する。また、ページコピーバック機能とは任意のページに貯蔵されているデータが外部に出力されず、ページバッファ回路１４を通じて他のページに貯蔵されることを意味する。

ページバッファ回路１４の内部には、複数のページバッファが具備される。そして、それぞれのページバッファ内部には１つまたは２つのラッチが具備される。それぞれのページバッファは正常な読み出し動作またはページコピーバック動作の時には感知ノードで感知されたセルデータをラッチに貯蔵し、ノーマルプログラム動作またはキャッシュプログラム動作の時にはプログラムされるデータをラッチに貯蔵する。ラッチにデータが貯蔵される時点は外部に具備された制御ロジックブロック(図示しない)を通じて調節され、各ラッチは電源電圧をソースとして使用しデータを貯蔵する。ところが、もし、ページバッファ回路１４の内部に具備されたすべてのラッチが同時に活性化されれば、一時的にデータ経路に流れる電流が急に増加するようになって、電源電圧が低くなる問題が発生するようになる。

このような問題点を防止するために、ページバッファ回路１４に具備された複数のページバッファは、一定個数のグループ(例えば、８つのグループ)に分割される。そして、分割されたページバッファグループに含まれたラッチは、活性化区間の間に非常に小さな時間差をおいて順次活性化される。しかし、グループ化されたラッチが順次活性化されても、ページバッファの内部に存在するロードキャパシタンス成分によって、電源電圧のレベルが一時的に低くなることがある。例えば、グループ化されたラッチが活性化される瞬間にラッチと接続されている内部ノードとの間から発生されるチャージ分配（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）現像によって、ラッチノードに提供される電圧がトリップポイント（ｔｒｉｐ ｐｏｉｎｔ）以下に落ちることがある。その結果、ラッチに貯蔵されている値が反転される。このようにラッチに貯蔵されたデータを変動させる現像をラッチノイズと称する。

本発明は前記の問題を解決するために提案されたもので、その目的はラッチノイズを低減させることができるページバッファ及びこれを具備した不揮発性メモリ装置を提供することである。

本発明の他の目的は、単一ビットまたはマルチビットのプログラム／読み出し動作と、キャッシュプログラム動作、及びページコピーバック動作を安定されるように実行することができるページバッファ及びこれを具備した不揮発性メモリ装置を提供することである。

本発明の目的を達成するための本発明の特徴によれば、ページバッファは、感知ノードと第１接点とに連結されたラッチ、前記感知ノードと第２接点とに連結され前記感知ノードのセルデータを感知する感知回路、及び前記第１接点が前記ラッチによって充電された後前記第１接点と前記第２接点とを電気的に連結するスイッチ回路を含む。

本発明の目的を達成するための本発明の特徴によれば、ページバッファは、感知ノードと第１接点とに連結された第１レジスタ回路、前記感知ノードと第２接点とに連結され前記感知ノードのセルデータを感知する感知回路、前記感知回路に連結された第２レジスタ回路、前記第１接点が前記第１レジスタ回路によって充電された後前記第１接点と前記第２接点とを電気的に連結するスイッチ回路、及び前記感知結果を出力するデータ出力回路を含むことを特徴とする。

本発明の目的を達成するための本発明の特徴によれば、不揮発性メモリ装置は、複数のメモリセルを具備したメモリセルアレイ、ビットラインを通じて前記メモリセルと連結された複数のページバッファを具備したページバッファ回路、及び前記複数のページバッファを複数のグループに分割して制御する制御ロジックを含む。ここで、前記各ページバッファは、選択されたビットラインに電気的に連結された感知ノードと第１接点とに連結されたラッチ、前記感知ノードと第２接点とに連結されて前記感知ノードのセルデータを感知する感知回路、及び前記制御ロジックの制御に回答して前記第１接点が前記ラッチによって充電された後前記第１接点と前記第２接点とを電気的に連結するスイッチ回路を含むことを特徴とする。

本発明の目的を達成するための本発明の特徴によれば、不揮発性メモリ装置は、複数のメモリセルを具備したメモリセルアレイ、ビットラインを通じて前記メモリセルと連結された複数のページバッファを具備したページバッファ回路、及び前記複数のページバッファを複数のグループに分割して制御する制御ロジックを含み、前記各ページバッファは、選択されたビットラインに電気的に連結された感知ノードと第１接点とに連結された第１レジスタ回路、前記感知ノードと第２接点とに連結されて前記感知ノードのセルデータを感知する感知回路、前記感知回路に連結された第２レジスタ回路、前記第１接点が前記第１レジスタ回路によって充電された後前記第１接点と前記第２接点を電気的に連結するスイッチ回路、及び前記感知結果を出力するデータ出力回路を含むことを特徴とする。

この実施形態において、前記第１接点のキャパシタンス成分は、前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする。

この実施形態において、前記第１レジスタ回路は、前記セルデータを貯蔵する第１ラッチ、及び前記第１ラッチと前記第１接点とを電気的に連結する第１スイッチを含むことを特徴とする。

この実施形態において、前記第１スイッチは前記スイッチ回路より先にターンオンされることを特徴とする。

この実施形態において、前記感知回路は、前記第２接点と前記感知ノードとを電気的に連結する第２スイッチ、及び前記第２接点と前記第２レジスタ回路とを電気的に連結する第３スイッチを含むことを特徴とする。

この実施形態において、前記第２スイッチ及び前記第３スイッチは、前記スイッチ回路より先にターンオンされることを特徴とする。

この実施形態において、前記第２レジスタ回路は、プログラムされるデータを貯蔵する第２ラッチを含み、前記プログラムされるデータは前記第１ラッチにダンプされることを特徴とする。

この実施形態において、前記セルデータはマルチビットデータ及び単一ビットデータのうちいずれか１つであることを特徴とする。

この実施形態において、前記メモリセルはＮＡＮＤタイプのフラッシュメモリセルであることを特徴とする。

本発明の目的を達成するための本発明の特徴によれば、ページバッファの駆動方法は、感知ノードに連結されたラッチを通じて第１接点を充電する段階、及び前記第１接点と、前記感知ノードのセルデータを感知する感知回路に連結された第２接点とを電気的に連結する段階を含むことを特徴とする。

本発明の目的を達成するための本発明の特徴によれば、ページバッファの駆動方法は、複数のページバッファを複数のグループに分割する段階、そして前記分割されたページバッファに具備された複数のラッチを所定の時間差をおいて順次的に駆動する段階を含み、前記ラッチを所定の時間差をおいて順次的に駆動する段階は、感知ノードに連結されたラッチを通じて第１接点を充電する段階、前記第１接点と、前記感知ノードのセルデータを感知する感知回路と連結された第２接点とを電気的に連結する段階を含むことを特徴とする。

この実施形態において、前記感知されたセルデータは前記ラッチに貯蔵されることを特徴とする。

この実施形態において、前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする。

前記の本発明によれば、ページバッファのラッチノイズが低減されて、単一ビットまたはマルチビットに対するプログラム／読み出し動作と、キャッシュプログラム動作、及びページコピーバック動作を安定的に実行することができるようになる。

(実施形態)
以下、本発明による実施形態を、添付の図面を参照して詳細に説明する。

本発明のページバッファ及びこれを具備した不揮発性メモリ装置は、複数のページバッファを複数のグループに分割し、分割されたページバッファに具備された複数のラッチを所定の時間差を置いて順に駆動する。この時、各ページバッファは、感知ノードに連結されたラッチを通じて第１接点を先に充電した後、感知回路に連結された第２接点と前記第１接点とを電気的に連結する。その結果、ラッチの活性化の時、第１接点から第２接点にチャージが抜けても、ラッチに貯蔵されているデータ値には影響を及ぼさなくなる。

図２は本発明によるフラッシュメモリ装置１０００の全体構成を示すブロック図である。図２には本発明が適用される不揮発性メモリ装置の実施形態として、ＮＡＮＤタイプのフラッシュメモリ装置の構成が図示されている。

図２を参照すると、本発明によるフラッシュメモリ装置１０００は、データ情報を貯蔵するためのメモリセルアレイ１００を含む。メモリセルアレイ１００は、行（または、ワードライン）と列（または、ビットライン）が交差する領域にマトリックス形態で配列された複数のメモリセルを含む。各メモリセルは１ビットデータを貯蔵するか、またはマルチビットデータ（例えば、２ビットデータ）を貯蔵することができる。行デコーダ回路２００はメモリセルアレイ１００の行を選択し、選択された行及び非選択された行を対応するワードライン電圧で駆動する。例えば、プログラム動作の時、行デコーダ回路２００は選択された行をプログラム電圧に駆動し、非選択された行をパス電圧にそれぞれ駆動する。読み出し動作の時、行デコーダ回路２００は選択された行を読み出し電圧に駆動し、そして非選択された行をパス電圧にそれぞれ駆動する。読み出し動作はマルチビット及び単一ビットのプログラム動作モードの検証読み出し動作（ｖｅｒｉｆｙ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）、正常な読み出し動作（Ｎｏｒｍａｌ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）などを含む。

これ以外にも、本発明によるフラッシュメモリ装置１０００は、ビットライン選択及びバイアスブロック３００、ページバッファブロック４００、制御ロジックブロック５００、そしてページバッファデコーダブロック６００をさらに含む。

ビットライン選択及びバイアスブロック３００は、制御ロジックブロック５００の制御に回答し、メモリセルアレイ１００のビットラインの一部を選択する。例えば、ビットライン選択及びバイアスブロック３００はプログラム／読み出し動作モードの時、ビットラインのうち奇数番ビットラインＢＬｏまたは偶数番ビットラインＢＬｅを選択する。これは、１つの行が２つのページで構成されることを意味する。ビットライン選択及びバイアスブロック３００は、１ページのビットラインに対応する複数のビットライン選択及びバイアス回路３００ａ〜３００ｂで構成される。ビットライン選択及びバイアス回路３００ａ〜３００ｂのそれぞれは、対応する対のビットラインＢＬｅ、ＢＬｏのうち１つを選択する。前記のように、１つの行が２つのページで構成される。しかし、１つの行が１つのページまたは２つより多いページで構成されることができるのは、この分野の通常的な知識を習得した者には自明である。

ページバッファブロック４００は、動作モードによって感知増幅器として、または書き込みドライバとして動作する。例えば、プログラム動作モードの時、ページバッファブロック４００はページバッファデコーダブロック６００を通じて入力されるデータを貯蔵する。そして、ページバッファブロック４００は貯蔵されたデータによってビットライン選択及びバイアスブロック３００によって選択されたビットラインをプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）に駆動する。読み出し動作モードの時、ページバッファブロック４００はビットライン選択及びバイアスブロック３００によって選択されたビットラインを通じてメモリセルからデータを感知する。感知されたデータはページバッファデコーダブロック６００を通じてデータラインバス（または外部）に出力される。ページバッファブロック４００のプログラム／読み出し動作などは、制御ロジックブロック５００によって制御される。

ページバッファブロック４００は、それぞれのビットライン選択及びバイアス回路３００ａ〜３００ｂに対応する（または１つのページのビットラインにそれぞれ対応する）複数のページバッファ４００ａ〜４００ｂを具備する。そして、各ページバッファ４００ａ〜４００ｂは、感知されたデータとプログラムされるデータとが貯蔵されるラッチを具備する。ここで、各ページバッファ４００ａ〜４００ｂは互いに同一の構成を有する。したがって、以降では１つのページバッファ（例えば、４００ａ）と関連する構成要素についてのみ詳細に説明する。

図２に図示されたように、本発明によるページバッファ４００ａは、２つのレジスタ４１０、４２０、ロード回路４３０、共通感知回路（図面には“ＣＳＣ”で表記する）４４０、データ出力回路（図面には“ＤＯＣ”で表記する)４５０、そしてスイッチ回路（図面には“ＬＥＣ”で表記する)４７０を含む。

レジスタ４１０はキャッシュレジスタと呼ばれ、レジスタ４２０はメインレジスタと呼ばれる。キャッシュレジスタ４１０の内部にはプログラムされるデータをラッチするラッチ（図３の４１７参照）が具備され、メインレジスタ４２０の内部には感知されたデータをラッチするラッチ（図３の４２７参照）がそれぞれ具備される。メインレジスタに具備されたラッチはメインラッチと呼ばれる。

感知ノードＳＯはビットライン選択及びバイアス回路３００ａによって選択されたビットラインに電気的に連結される。ロード回路４３０は感知ノードＳＯに電気的に連結され、感知ノードＳＯに電流を供給する。データ出力回路４５０はメインレジスタ４２０に貯蔵されたデータをページバッファデコーダ回路６００に出力する。共通感知回路４４０はスイッチ回路４７０を通じてメインレジスタ４２０に電気的に連結され、キャッシュレジスタ４１０と感知ノードＳＯに直接の電気的に連結される。共通感知回路４４０は読み出し動作の時、レジスタ４１０、４２０のうちいずれか１つに感知経路を提供する。また、共通感知回路４４０はデータダンプ区間中レジスタ４１０と４２０との間にデータ経路を提供する。

スイッチ回路４７０は、制御ロジックブロック５００の制御に応答してメインレジスタ４２０と共通感知回路４４０とを電気的に連結する。メインレジスタ４２０と共通感知回路４４０とが電気的に連結されることによって、メインレジスタ４２０内に具備されたメインラッチはデータをラッチすることができるように活性化される。本発明では、ページバッファブロック４００に含まれている複数のメインラッチを同時に活性化させず、非常に小さな時間差を置いて連続的に活性化させる。また、本発明ではメインラッチを活性化させる動作を、メインラッチを通じてノードＡを充電させる第１動作と、ノードＡが充電された後、スイッチ回路４７０を通じてノードＡとノードＢを電気的に連結させる第２動作とに区分して実行する。

以上のようなメインラッチの活性化動作によれば、ラッチの活性化の時、スイッチ回路４７０の両端（すなわち、ノードＡ、ノードＢ）との間にかかるロードキャパシタンス成分の比率（すなわち、Ｃａｐ＿Ａ／Ｃａｐ＿Ｂ）が一定のレベル以上で維持される。これは、メインラッチの活性化の時、前記キャパシタンス成分Ｃａｐ＿Ａ、Ｃａｐ＿Ｂのチャージ共有現像による電圧の変化を最小化させる。その結果、ラッチノイズが防止され、ラッチに貯蔵されている値が一定に維持される。これに関する内容は図３を参照して詳細に説明される。

一方、前記のように、本発明のフラッシュメモリ装置１０００は、１つのページバッファ構造を通じて単一ビット、マルチビットのプログラム動作、キャッシュプログラム動作、そしてページコピーバック動作を実行することができる構造を有している。しかし、ページバッファ４００ａの実施形態が図２に図示されたものに限定されないのは、この分野の通常的な知識を習得した者には自明である。

図３は本発明の実施形態によるページバッファ４００ａの回路図である。

図３を参照すると、本発明によるページバッファ４００ａは、キャッシュレジスタ４１０、メインレジスタ４２０、ロード回路４３０、共通感知回路４４０、データ出力回路４５０、そしてスイッチ回路４７０を含む。

キャッシュレジスタ４１０は４つのＮＭＯＳトランジスタ４１１、４１２、４１３、４１６と２つのインバータ４１４、４１５とを含む。２つのインバータ４１４、４１５はラッチ４１７を構成する。ＮＭＯＳトランジスタ４１１はラッチノードＮ１に連結されたドレインと、ソースと、制御信号Ｃ１が入力されるように連結されたゲートとを有する。ＮＭＯＳトランジスタ４１３はゲートを通じて制御信号Ｃ３を入力される。ＮＭＯＳトランジスタ４１３は、ＮＭＯＳトランジスタ４１１のソースと接地との間に連結される。ＮＭＯＳトランジスタ４１２は制御信号Ｃ２を入力されるように連結されたゲートと、ラッチノードＮ２に連結されたドレインと、ＮＭＯＳトランジスタ４１３のドレインに連結されたソースとを有する。ＮＭＯＳトランジスタ４１６はゲートを通じて制御信号Ｃ４を入力される。ＮＭＯＳトランジスタ４１６はラッチノードＮ２とノードＡとの間に連結される。

キャッシュレジスタ４１０のラッチ４１７にはプログラムされるデータが貯蔵される。プログラムされるデータが入力されるデータロード区間の間、制御信号Ｃ１、Ｃ２は互いに相補的なロジックレベルを有する。例えば、データ‘１’がロードされる時、制御信号Ｃ１はロジックハイレベルになり、制御信号Ｃ２はロジックローレベルになる。データ‘０'がロードされる時、制御信号Ｃ１はロジックローレベルになり、制御信号Ｃ２はロジックハイレベルになる。ラッチ４１７を初期化させようとする時、制御信号Ｃ１、Ｃ２は制御信号Ｃ３がロジックハイレベルに設定された状態でロジックハイレベルとロジックローレベルにそれぞれ設定される。制御信号Ｃ３は図２の制御ロジックブロック５００から提供され、プログラムされるデータが入力されるデータロード区間の間に活性化される。制御信号Ｃ４は図２の制御ロジックブロック５００から提供され、ＭＳＢプログラム動作の初期読み出し（ｉｎｉｔｉａｌ ｓｅｎｓｉｎｇ）区間で活性化される。本発明のフラッシュメモリ装置１０００は一つのメモリセルに２ビットデータ（“１１”、“１０”、“００”、“０１”）を貯蔵する。この場合、プログラム動作は２回にわたって実行され、２回のプログラム動作のうち第１のプログラム動作を“ＬＳＢプログラム動作”といい、第２のプログラム動作を“ＭＳＢプログラム動作”という。一方、ＮＭＯＳトランジスタ４１１、４１２、４１３は制御信号Ｃ１、Ｃ２、Ｃ３に応答してラッチノードＮ１、Ｎ２を選択的に接地電圧に連結する。

続いて、図３を参照すると、メインレジスタ４２０は４つのＮＭＯＳトランジスタ４２１、４２２、４２３、４２６と２つのインバータ４２４、４２５で構成される。２つのインバータ４２４、４２５はメインラッチ４２７を構成する。ＮＭＯＳトランジスタ４２１は、制御信号Ｃ５が入力されるように連結されたゲートと、ラッチノードＮ３に連結されたドレインと、ノードＡに連結されたソースとを有する。ＮＭＯＳトランジスタ４２２は、制御信号Ｃ６が入力されるように連結されたゲートと、ラッチノードＮ４に連結されたドレインと、ノードＡに連結されたソースとを有する。ＮＭＯＳトランジスタ４２３は制御信号Ｃ７が入力されるように連結されたゲートと、ノードＡに連結されたドレインと、接地されたソースとを有する。ＮＭＯＳトランジスタ４２６は、ゲートを通じて制御信号Ｃ８を入力される。ＮＭＯＳトランジスタ４２６は感知ノードＳＯとラッチノードＮ３との間に連結される。

この実施形態において、制御信号Ｃ５、Ｃ６、Ｃ７、Ｃ８は図２の制御ロジックブロック５００から提供される。制御信号Ｃ５は、キャッシュレジスタ４１０にロードされたデータが共通感知回路４４０を通じてメインレジスタ４２０に伝達される時、活性化される。制御信号Ｃ６は、メインラッチ４２７を初期化する時と、読み出し動作の感知区間（ｎｏｒｍａｌ ｓｅｎｓｉｎｇ）、そして検証区間（“００”、“０１”、及び“１０”検証区間）で活性化される。制御信号Ｃ７は、メインラッチ４２７を初期化する時、及びデータ出力区間で活性化される。制御信号Ｃ８は、プログラム区間でメインラッチ４２７に貯蔵されているデータをビットラインに伝達する時、活性化される。しかし、制御信号Ｃ５、Ｃ６、Ｃ７、Ｃ８が活性化される時、メインラッチ４２７に感知経路またはデータ経路がすぐ形成されるのではない。以降で説明されるが、先に制御信号Ｃ５、Ｃ６、Ｃ７、Ｃ８が活性化されてメインラッチ４２７と連結された隣接ノードが充電された後、活性化された制御信号Ｃ１７によってスイッチング回路４７０がターンオンされる時、メインラッチ４２７に感知経路またはデータ経路が形成される。メインラッチ４２７は感知経路またはデータ経路が形成される時、ラッチ動作を実行し始める。

共通感知回路４４０は、４つのＮＭＯＳトランジスタ４４１、４４２、４４３、４４４で構成される。ＮＭＯＳトランジスタ４４１は制御信号Ｃ１０が入力されるように連結されたゲートと、ノードＢに連結されたドレインと、ソースとを有する。ＮＭＯＳトランジスタ４４２は、ノードＢに連結されたドレインと、キャッシュレジスタ４１０のラッチノードＮ１に連結されたゲートと、ソースとを有する。ゲートが感知ノードＳＯに連結されたＮＭＯＳトランジスタ４４３は、トランジスタ４４１、４４２の共通ソースノードＮ５と接地電圧との間に連結される。ＮＭＯＳトランジスタ４４４は、制御信号Ｃ１１が入力されるように連結されたゲートと、共通ソースノードＮ５に連結されたドレインと、接地されたソースとを有する。

この実施形態において、制御信号Ｃ１０は、ＭＳＢプログラム動作の“０１”及び“１０”検証区間、初期読み出し区間、そして正常読み出し動作の感知区間で活性化される。制御信号Ｃ１１は、キャッシュレジスタ４１０に貯蔵されたデータをメインレジスタ４２０に伝達する時（すなわち、データダンプ区間で）活性化される。共通感知回路４４０は、制御信号Ｃ１０、Ｃ１１が活性化された後、制御信号Ｃ１７が活性化されて共通感知回路４４０がメインレジスタ４２０と電気的に連結される時、やっとメインレジスタ４２０に感知経路またはデータ経路を提供する動作を実行し始める。

ロード回路４３０は電源電圧と感知ノードＳＯとの間に連結されたＰＭＯＳトランジスタ４３１で構成される。ロード回路４３０は、制御ロジックブロック５００からの制御信号Ｃ９によって制御される。データ出力回路４５０は、２つのＮＭＯＳトランジスタ４５１、４５２で構成される。ＮＭＯＳトランジスタ４５１、４５２は、接地電圧と信号ラインＤＯＬとの間に直列に連結される。ＮＭＯＳトランジスタ４５１、４５２は、メインレジスタ４２０に貯蔵されたデータ値と、制御信号Ｃ７とによってそれぞれ制御される。

スイッチ回路４７０は、ノードＡとノードＢとの間に連結されたＮＭＯＳトランジスタ４７１で構成される。ＮＭＯＳトランジスタ４７１は、制御信号Ｃ１７が入力されるように連結されたゲートと、ノードＡに連結されたドレインと、ノードＢに連結されたソースとを有する。制御信号Ｃ１７は図２の制御ロジックブロック５００から提供され、以降で説明されるメインラッチ４２７の活性化区間の間に制御信号Ｃ１７に応答してスイッチングされる。スイッチ回路４７０のスイッチオン／オフ動作によってメインレジスタ４２０と共通感知回路４４０との間に感知経路またはデータ経路が形成され、ラッチ動作を実行することができるようにメインラッチ４２７が活性化される。

図４は、図３に図示されたページバッファ４００ａの動作を説明するためのタイミング図である。図４にはメインレジスタとして用いられるメインレジスタ４２０に具備されたメインラッチ４２７を活性化するのに用いられる制御信号が図示されている。メインラッチ４２７がデータをラッチすることができるように活性化される区間では、データダンプ区間、初期読み出し区間、正常な読み出し動作区間、及び検証読み出し区間（“０１”及び“１０”検証読み出し区間、及び“００”検証読み出し区間を含む）がある。以降ではページバッファ４００ａの正常な読み出し区間の間にメインラッチ４２７が活性化される動作を例として見ることにする。

図３及び図４を参照すると、正常な読み出し動作区間が始まれば、制御信号（Ｃ６、Ｃ１０）が先に活性化される。その後、制御信号Ｃ１７が活性化される。制御信号Ｃ１７は、ページバッファブロック４００に含まれた複数のグループに該当する複数のメインラッチの感知経路を形成するのに用いられる。また、制御信号Ｃ１７は複数のグループに対応するように所定の時間差を有する複数の制御信号Ｃ１７＜７：０＞‐Ｃ１７＜７：７＞で構成される。

活性化された制御信号Ｃ６、Ｃ１０によって、メインラッチ４２７に連結されたトランジスタ４２２と、共通感知回路４１０に具備されたトランジスタ４４１とが先にターンオンされる。前記トランジスタ４２２、４４１がターンオンされることによって、スイッチ回路４７０の両端に位置したノードＡ及びノードＢにはチャージが満たされるようになる。ノードＡ及びノードＢから見ると、キャパシタンス成分はそれぞれＣａｐ＿Ａ及びＣａｐ＿Ｂである。トランジスタ４２２、４４１がターンオンされる時、ノードＡのキャパシタンス成分Ｃａｐ＿Ａは、ノードＢのキャパシタンス成分Ｃａｐ＿Ｂより大きいか、または同じ値を有するように構成される。続いて、複数に分割された制御信号Ｃ１７＜７：０＞‐Ｃ１７＜７：７＞のうち対応する制御信号Ｃ１７＜７：０＞が活性化されれば、スイッチ回路４７０のトランジスタ４７１がターンオンされて、ノードＡとノードＢとが電気的に接続される。その結果、メインラッチ４２７と共通感知回路４４０との間に感知経路が形成され、データをラッチすることができるようにメインラッチ４２７が活性化される。メインラッチ４２７が活性化されることによって、感知ノードＳＯのデータはラッチ４２７にラッチされ、共通感知回路４１０によって感知される。感知されたデータはデータ出力回路４５０を通じて外部に出力される。

この分野の通常の知識を有する人々によく知られているように、ロードキャパシタンス成分Ｃａｐ＿Ａ、Ｃａｐ＿Ｂの大きさは、チャージ共有の時、誘発される電圧の変化量ΔＶと密接に関係している。例えば、ロードキャパシタンス成分Ｃａｐ＿Ａ、Ｃａｐ＿Ｂの大きさが大きくなればなるほど電圧の変化量ΔＶは小さくなり、ロードキャパシタンス成分Ｃａｐ＿Ａ、Ｃａｐ＿Ｂの大きさが小さくなればなるほど電圧の変化量ΔＶは大きくなる。そこで、本発明ではノードＡのキャパシタンス成分Ｃａｐ＿ＡがノードＢのキャパシタンス成分Ｃａｐ＿Ｂより大きいように構成する。このような構成によれば、ラッチの活性化の時、ノードＡとノードＢとの間にチャージ共有が発生しても、ノードＡ側から発生される電圧の変化量△Ｖは、メインラッチ２４７に影響を与えない程度に小さくなる。すなわち、ノードＡのキャパシタンス成分Ｃａｐ＿ＡがノードＢのキャパシタンス成分Ｃａｐ＿Ｂより大きいか、または同一であれば、トランジスタ４７１のターンオンのとき、ノードＡ側からノードＢの側にチャージが流入されてもラッチノードＮ３、Ｎ４の電圧には影響を及ぼさなくなる。

その結果、メインラッチ２４７に提供される電圧がメインラッチ２４７のトリップポイント以下に落ちるのが防止されて、メインラッチに貯蔵されたデータが安定に維持されることができるようになる。したがって、単一ビットまたはマルチビットに対するプログラム／読み出し動作と、キャッシュプログラム動作、及びページコピーバック動作を安定に実行することができるようになる。

以上では正常な読み出し動作区間を例としてラッチ４２７が活性化される過程を説明した。しかし、これは本発明が適用される複数の動作の中の１つを例示したに過ぎない。前記のメインラッチ４２７の活性化動作は、正常な読み出し動作だけではなく、データダンプ区間、初期読み出し区間、及び検証読み出し区間（“０１”及び“１０”検証読み出し区間、及び“００”検証読み出し区間を含む）にも全部適用されることができ、 本発明の技術的思想を外れない範囲内で多様な変化及び変更が可能である。

一般的なフラッシュメモリ装置の構成を概略的に示すブロック図である。 本発明によるフラッシュメモリ装置の全体構成を示すブロック図である。 本発明の実施形態によるページバッファの回路図である。 図３に図示されたページバッファの動作を説明するためのタイミング図である。

符号の説明

１００ メモリセルアレイ
２００ 行デコーダ回路
３００ ビットライン選択及びバイアスブロック
４００ ページバッファブロック
４７０ スイッチ回路
５００ 制御ロジックブロック
６００ ページバッファデコーダブロック

Claims (28)

1. 感知ノードと第１接点とに連結されたラッチと、
   前記感知ノードと第２接点とに連結され、前記感知ノードのセルデータを感知する感知回路と、
   前記第１接点が前記ラッチによって充電された後、前記第１接点と前記第２接点とを電気的に連結するスイッチ回路とを含むことを特徴とするページバッファ。
2. 前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする請求項１に記載のページバッファ。
3. 前記セルデータはマルチビットデータ及び単一ビットデータのうちいずれか１つであることを特徴とする請求項１に記載のページバッファ。
4. 感知ノードと第１接点とに連結された第１レジスタ回路と、
   前記感知ノードと第２接点とに連結され、前記感知ノードのセルデータを感知する感知回路と、
   前記感知回路に連結された第２レジスタ回路と、
   前記第１接点が前記第１レジスタ回路によって充電された後、前記第１接点と前記第２接点とを電気的に連結するスイッチ回路と、
   前記感知結果を出力するデータ出力回路とを含むことを特徴とするページバッファ。
5. 前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする請求項４に記載のページバッファ。
6. 前記第１レジスタ回路は、
   前記セルデータを貯蔵する第１ラッチと、
   前記第１ラッチと前記第１接点とを電気的に連結する第１スイッチとを含むことを特徴とする請求項４に記載のページバッファ。
7. 前記第１スイッチは前記スイッチ回路より先にターンオンされることを特徴とする請求項６に記載のページバッファ。
8. 前記感知回路は、
   前記第２接点と前記感知ノードとを電気的に連結する第２スイッチと、
   前記第２接点と前記第２レジスタ回路とを電気的に連結する第３スイッチとを含むことを特徴とする請求項４に記載のページバッファ。
9. 前記第２スイッチ及び前記第３スイッチは前記スイッチ回路より先にターンオンされることを特徴とする請求項８に記載のページバッファ。
10. 前記第２レジスタ回路は、
    プログラムされるデータを貯蔵する第２ラッチを含み、前記プログラムされるデータは前記第１ラッチにダンプされることを特徴とする請求項６に記載のページバッファ。
11. 前記セルデータはマルチビットデータ及び単一ビットデータのうちいずれか１つであることを特徴とする請求項４に記載のページバッファ。
12. 複数のメモリセルを具備したメモリセルアレイと、
    ビットラインを通じて前記メモリセルと連結された複数のページバッファを具備したページバッファ回路と、
    前記複数のページバッファを複数のグループに分割して制御する制御ロジックとを含み、
    前記各ページバッファは、
    選択されたビットラインに電気的に連結された感知ノードと第１接点とに連結されたラッチと、
    前記感知ノードと第２接点とに連結され、前記感知ノードのセルデータを感知する感知回路と、
    前記制御ロジックの制御に回答して前記第１接点が前記ラッチによって充電された後、前記第１接点と前記第２接点とを電気的に連結するスイッチ回路とを含むことを特徴とする不揮発性メモリ装置。
13. 前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする請求項１２に記載の不揮発性メモリ装置。
14. 前記メモリセルはマルチビットデータ及び単一ビットデータのうちいずれか１つであることを特徴とする請求項１２に記載の不揮発性メモリ装置。
15. 前記メモリセルはＮＡＮＤタイプのフラッシュメモリセルであることを特徴とする請求項１２に記載の不揮発性メモリ装置。
16. 複数のメモリセルを具備したメモリセルアレイと、
    ビットラインを通じて前記メモリセルと連結された複数のページバッファを具備したページバッファ回路と、
    前記複数のページバッファを複数のグループに分割して制御する制御ロジックとを含み、
    前記各ページバッファは、
    選択されたビットラインに電気的に連結された感知ノードと第１接点とに連結された第１レジスタ回路と、
    前記感知ノードと第２接点とに連結され、前記感知ノードのセルデータを感知する感知回路と、
    前記感知回路に連結された第２レジスタ回路と、前記第１接点が前記第１レジスタ回路によって充電された後、前記第１接点と前記第２接点とを電気的に連結するスィッチ回路と、
    前記感知結果を出力するデータ出力回路とを含むことを特徴とする不揮発性メモリ装置。
17. 前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする請求項１６に記載の不揮発性メモリ装置。
18. 前記第１レジスタ回路は、
    前記セルデータを貯蔵する第１ラッチと、
    前記第１ラッチと前記第１接点とを電気的に連結する第１スイッチとを含むことを特徴とする請求項１６に記載のページバッファ。
19. 前記第１スイッチは前記スイッチ回路より先にターンオンされることを特徴とする請求項１８に記載の不揮発性メモリ装置。
20. 前記感知回路は、
    前記第２接点と前記感知ノードとを電気的に連結する第２スイッチと、
    前記第２接点と前記第２レジスタ回路とを電気的に連結する第３スイッチとを含むことを特徴とする請求項１６に記載の不揮発性メモリ装置。
21. 前記第２スイッチ及び前記第３スイッチは前記スイッチ回路より先にターンオンされることを特徴とする請求項２０に記載の不揮発性メモリ装置。
22. 前記第２レジスタ回路は、
    プログラムされるデータを貯蔵する第２ラッチを含み、前記プログラムされるデータは前記第１ラッチにダンプされることを特徴とする請求項１８に記載の不揮発性メモリ装置。
23. 前記セルデータはマルチビットデータ及び単一ビットデータのうちいずれか１つであることを特徴とする請求項１６に記載の不揮発性メモリ装置。
24. 前記メモリセルはＮＡＮＤタイプのフラッシュメモリセルであることを特徴とする請求項１６に記載の不揮発性メモリ装置。
25. 感知ノードに連結されたラッチを通じて第１接点を充電する段階と、
    前記第１接点と、前記感知ノードのセルデータを感知する感知回路に連結された第２接点とを電気的に連結する段階とを含むことを特徴とするページバッファの駆動方法。
26. 複数のページバッファを複数のグループに分割する段階と、
    前記分割されたページバッファに具備された複数のラッチを所定の時間差をおいて順に駆動する段階とを含み、
    前記ラッチを所定の時間差をおいて順に駆動する段階は、
    感知ノードに連結されたラッチを通じて第１接点を充電する段階と、前記第１接点と、前記感知ノードのセルデータを感知する感知回路に連結された第２接点とを電気的に連結する段階とを含むことを特徴とするページバッファの駆動方法。
27. 前記感知されたセルデータは前記ラッチに貯蔵されることを特徴とする請求項２５または２６に記載のページバッファの駆動方法。
28. 前記第１接点のキャパシタンス成分は前記第２接点のキャパシタンス成分より大きいか、または同じであることを特徴とする請求項２５または２６に記載のページバッファの駆動方法。

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