KR100476923B1 - 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법 - Google Patents

듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법 Download PDF

Info

Publication number
KR100476923B1
KR100476923B1 KR10-2002-0032903A KR20020032903A KR100476923B1 KR 100476923 B1 KR100476923 B1 KR 100476923B1 KR 20020032903 A KR20020032903 A KR 20020032903A KR 100476923 B1 KR100476923 B1 KR 100476923B1
Authority
KR
South Korea
Prior art keywords
data
register
page buffer
memory cell
storing
Prior art date
Application number
KR10-2002-0032903A
Other languages
English (en)
Other versions
KR20030011234A (ko
Inventor
임흥수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=26684552&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100476923(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20030011234A publication Critical patent/KR20030011234A/ko
Application granted granted Critical
Publication of KR100476923B1 publication Critical patent/KR100476923B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

여기에 게재된 메모리 장치는 데이터를 저장하는 메모리 셀들의 어레이와 일군의 메모리 셀들에 저장된 데이터를 선택하는 Y-게이팅 회로를 포함한다. 페이지 버퍼는 상기 메모리 셀 어레이와 상기 Y-게이팅 회로 사이에 연결되며, 상기 일군의 메모리 셀들 각각에 대응하는 듀얼 레지스터를 구비한다. 상기 듀얼 레지스터는 제 1 레지스터와 그와 관련된 제 2 레지스터로 구성된다. 상기 제 1 및 제 2 레지스터들은 서로 상기 메모리 셀 어레이의 셀들 및 상기 Y-게이팅 회로와 데이터를 교환하기 위해 사용된다.

Description

듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리 장치들 및 그것의 사용 방법{MEMORY DEVICES WITH PAGE BUFFER HAVING DUAL REGISTERS AND METHOD OF USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 플래시 메모리 장치에 관한 것이다.
최근의 반도체 메모리 장치는 고집적 및 대용량을 요구하고 있으며, 고속으로 동작하는 시스템을 지원하는 데 사용된다. 이러한 경향은 비휘발성 메모리(예를 들면, DRAM 및 SRAM)와 휘발성 메모리(예를 들면, 플래시 메모리)에 모두 적용된다.
플래시 메모리는 일반적으로 노어 플래시 메모리(NOR-type flash memory)와 낸드 플래시 메모리(NAND-type flash memory)로 구분된다. 상기 노어 플래시 메모리는 고속으로 소량의 정보를 비순차적으로 독출하는데 사용되는 반면, 상기 낸드 플래시 메모리는 순차적으로 정보를 독출하는데 사용된다.
플래시 메모리 장치는 메모리 셀들을 사용하여 데이터를 저장한다. 상기 메모리 셀들은 복수개의 셀 트랜지스터들로 구성되며, 각 셀 트랜지스터는 제어 전극과 플로팅 게이트를 구비한다. 상기 플래시 메모리 장치는 절연막을 통한 터널링을 이용하여 정보를 저장하기 때문에, 정보 저장에는 약간의 시간이 소요된다.
짧은 시간에 대용량의 정보를 저장하기 위하여, 낸드 플래시 메모리는 페이지 버퍼회로로 알려진 레지스터를 사용한다. 저장영역에 빠르게 저장되도록 대용량의 데이터가 외부에서 제공된다. 상기 대용량의 데이터는 먼저 상기 레지스터에 저장되고, 이후에 상기 메모리 셀들에 저장된다.
통상적인 낸드 플래시 메모리의 경우에, 데이터의 페이지 크기는 512 바이트를 넘지 않는다. 낸드 플래시 메모리의 프로그램 시간(또는 정보 저장 시간)이 약 200 내지 500 마이크로초(microsecond)이고 1-바이트 데이터가 100 나노초(nanosecond) 동안에 외부로부터 페이지 버퍼로 로딩된다고 가정하면, 상기 페이지 버퍼회로의 512 바이트 정보를 로딩하는데 약 50 마이크로초가 소요된다.
도 1은 종래 기술에 따른 메모리 장치의 특정한 예를 보여주는 도면이다. 또한, 도 1은 미국 특허공보 제 5,831,900의 도 7에 설명을 위해 참조번호를 추가한 도면이다.
도 1을 참조하면, 페이지 버퍼들(20-i)이 주변 회로(surrounding circuitry)에 의해 리셋된 후에, 데이터는 데이터 라인(IO)으로부터 래치(30)로 로딩된다. 상기 로딩된 데이터는 트랜지스터(Q4)를 통해(때로는 적절한 프로그램 명령어 신호를 받아들여서) 상기 메모리 셀들(20-1, 20-2, 20-3)로 프로그램된다. 이러한 프로그램 방법을 이용하여 낸드 플래시 메모리를 프로그램한다.
그러나, 이와 같은 프로그램 방법은 다음과 같은 한계를 갖는다. 즉, 이러한 프로그램 동작에서 데이터를 래치(30)로 로딩하려면, 먼저 로딩된 데이터가 이전 프로그램 주기에서 프로그래밍을 종료할 때까지 기다려야만 할 것이다. 상술한 바와 같이, 래치(30)로 로딩되는 데이터는 바이트 단위(예를 들어, 8비트)로 처리된다. 따라서, 데이터를 2048 바이트만큼의 페이지로 로딩하기 위해서는 긴 시간이 소요된다. 이는 상기 레지스터의 정보가 대응하는 메모리 셀들에 저장될 때까지 상기 래치(30)가 지속적으로 데이터를 저장하기 때문이다.
종래 기술에 있어서의 또 다른 문제는 카피백(copyback) 문제이다. 때때로 데이터의 제 1 페이지에서 제 2 페이지로의 카피 동작을 수행하는 것이 필요하다. 제 1 페이지의 메모리 셀들의 데이터가 트랜지스터(Q7)를 통해 상기 래치회로(30)에 래치된 된 후 상기 카피 동작을 수행하려면, 래치된 데이터를 트랜지스터(Q4)를 통해 상기 제 2 페이지로 프로그램한다. 이 경우, 상기 래치회로 때문에 제 2 페이지로 카피된 프로그램된 데이터가 반전된다. 즉, "1"이 "0"이 되고 "0"이 "1"이 된다. 종래 기술에서는, 플래그 셀들을 메모리 셀 어레이에 제공하고 데이터의 반전 여부에 따라 상기 플래그 셀들의 값을 갱신(update)함으로써 이러한 문제를 해결하였다.
도 2는 종래 기술에 따른 상술한 문제의 특정한 예를 보여주는 도면이다. 또한, 도 2는 미국 특허 공보 제 5,996,041의 도 8 및 도 9의 도면에 설명을 위해 참조부호를 추가한 도면이다.
도 2를 참조하면, 카피백 동작들이 도시되어 있다. 메모리 셀 어레이 내의 제 1 페이지의 데이터가 페이지 버퍼로 로딩된다. 이후, 상기 데이터는 상기 메모리 셀 어레이의 다른 위치로 카피되나 반전되지는 않는다. 우측에 있는 비트는 플래그 셀로서 이 데이터가 반전됨을 나타낸다.
종래 기술은 메모리 장치가 얼마나 커질 수 있는 가에 대한 한계를 지니고 있다. 예를 들어, 페이지 버퍼회로가 2048 바이트의 정보를 임시적으로 저장할 수 있다고 가정하면, 1 바이트의 정보가 100 나노초의 주기로 페이지 버퍼회로에 로딩될 때 상기 2048 바이트의 정보를 로딩하는데 약 200 마이크로초가 소요된다. 따라서, 상기 로딩 시간은 200 내지 500 마이크로초의 정보 저장 시간(또는 프로그램 시간)과 비슷해진다. 그 결과, 낸드 플래시 메모리의 정보 저장 특성은 상기 로딩 시간에 의해 심각한 영향을 받게 된다.
낸드 플래시 메모리의 집적도가 증가함에 따라, 종래의 플래시 메모리와 비교하여 더욱 큰 용량의 데이터를 처리해야만 한다. 또한, 데이터 처리에 있어서 정보 저장 특성이 열화 되지 않도록 해야만 한다.
본 발명은 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 종래 기술에 비해 데이터 저장 속도가 빠르며 카피백(copyback) 동작을 더욱 편리하게 수행할 수 있는 메모리 장치를 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명에 따른 메모리 장치는 데이터를 저장하기 위한 메모리 셀들의 어레이와 일군의 메모리 셀들에 저장된 데이터를 선택하기 위한 Y-게이팅 회로(Y-gating circuit)를 구비한다. 상기 메모리 셀 어레이와 상기 Y-게이팅 회로 사이에는 페이지 버퍼가 접속된다.
상기 페이지 버퍼는 상기 일군의 메모리 셀 각각에 대응하는 듀얼 레지스터(dual register)를 포함한다. 상기 듀얼 레지스터는 제 1 레지스터 및 이에 관련된 제 2 레지스터로 구성된다. 상기 제 1 및 2 레지스터들은 서로 상기 메모리 셀 어레이의 셀들 및 상기 Y-게이팅 회로와 데이터를 교환하해 사용된다.
이하 첨부된 도면에 의거하여 본 발명에 따른 반도체 메모리 장치 및 그것의 사용 방법에 대해 상세히 설명한다.
도 3을 참조하면, 본 발명에 따른 메모리 장치(100)는 낸드 플래시 메모리일 수 있다. 상기 메모리 장치(100)는 데이터를 저장하기 위한 메모리 셀들의 어레이(110), 페이지 레지스터 및 감지증폭기(S/A) 블록(120), 그리고 일군의 메모리 셀들에 저장된 데이터를 선택하기 위한 Y-게이팅 회로(130)를 구비한다. 상기 메모리 셀 어레이(110)와 상기 Y-게이팅 회로(130) 사이에 상기 페이지 레지스터 및 감지증폭기 블록(120)이 접속된다.
상기 페이지 레지스터 및 감지증폭기 블록(120)은 듀얼 레지스터(dual register)를 갖는 페이지 버퍼(122)를 포함한다. 상기 듀얼 레지스터에 대해서는 이후 상세히 설명될 것이다.
또한, 상기 메모리 장치(100)는 X-버퍼 래치 및 디코더들(X-buffers latches and decoders), Y-버퍼 래치 및 디코더들(Y-buffers latches and decoders), 명령어 레지스터(command register), 제어 로직 및 고전압 발생기(control logic and high voltage generator), 그리고 글로벌 버퍼들(global buffers)과 같은 구성요소들을 더 포함한다. 이후의 설명을 통해 알 수 있듯이, 상기 구성요소들은 데이터, 어드레스 및 도시된 명령어 신호들을 교환한다.
도 4는 상기 메모리 셀 어레이(110) 배열의 일례를 보여주는 도면이다.
도 4를 참조하면, 번갈아 BLe 및 BLo로 표시된 비트라인들이 도시되어 있다. 여기서, "e"와 "o"는 각각 짝수와 홀수일 수 있다. 다수의 메모리 셀들(M1, M2, ..., Mm)은 각 비트라인에 접속된다.
일군의 메모리 셀들(예를 들어, M1)은 하나의 워드라인(예를 들어, WL1)에 의해 제어된다. 본 발명의 목적상 상기 일군의 메모리 셀들을 하나의 페이지 단위로 본다.
도 5를 참조하여, 페이지 레지스터 및 감지증폭기(S/A) 블록(120)과 Y-게이팅 회로(130)가 좀 더 상세히 설명된다.
상기 Y-게이팅 회로(130)는 상기 페이지 레지스터 및 감지증폭기 블록(120)과 데이터 라인(131) 사이에 연결된다. 비트들(D0-D7)은 상기 데이터 라인(131)에 의해 전달될 수 있다.
또한, 상기 Y-게이팅 회로(130)는 두 개의 NMOS 트랜지스터들(132, 133)들로 구성된다. 상기 NMOS 트랜지스터들(132, 133)은 열 어드레스(column address) 정보로부터 발생될 수 있는 YA 및 YB 신호들에 의해 제어된다.
상기 페이지 레지스터 및 감지증폭기 블록(120)은 하나의 페이지 버퍼(122)를 포함한다. 상기 페이지 버퍼(122)는 감지 노드(E)를 구비한 감지 라인(125)을 포함한다. 하나 이상의 비트라인들이 상기 페이지 버퍼(122)의 E 노드에 연결될 수 있다. 도 5의 예에서, 상기 노드(E)에 두 개의 비트라인들(BLe, BLo)이 연결된다.
트랜지스터(141)는 대응하는 비트라인(BLe)에 연결된 소스, 신호(VIRPWR)를 제공하는 노드에 연결된 드레인, 그리고 게이트 제어 신호(VBLe)를 입력받도록 연결되는 게이트를 구비한다.
트랜지스터(142)는 비트라인(BLo)에 연결된 소스, 상기 신호(VIRPWR)를 제공하는 노드에 연결된 드레인, 그리고 상기 게이트 입력받도록 연결되는 게이트를 구비한다.
상기 신호(VIRPWR)를 제공하는 노드는 제 1 또는 제 2 전원전압으로 충전된다. 따라서, 상기 트랜지스터들(141, 142)은 상기 게이트 제어 신호들(VBLe, VBLo)에 응답하여 상기 제 1 또는 제 2 전원전압을 비트라인들(BL2 and BLo)로 인가한다.
또한, NMOS 트랜지스터(143)는 BLSHFe 신호에 응답하여 상기 비트라인(BLe)을 상기 노드(E)에 연결한다. 그리고, NMOS 트랜지스터(144)는 BLSHFo 신호에 응답하여 상기 비트라인(BLo)을 노드(E) 라인에 연결한다.
따라서, 상기 페이지 버퍼(122)는 감지 라인(125)의 노드(E)를 통해 상기 비트라인들(BLe, BLo)에 연결된다. 독출 동작이 수행되는 동안에, PMOS 트랜지스터(148)는 상기 감지 라인(125)을 통해 상기 비트라인들(BLe, BLo)로 전류를 제공한다. 상기 PMOS 트랜지스터(148)는 전원 전압과 감지 라인 사이에 연결되며, 제어 신호(PLOAD)에 따라 턴-온/턴오프 된다.
중요한 것은 상기 페이지 버퍼(122)가 두 개의 레지스터들(150, 170)을 구비한다는 것이다. 종래에는 단지 하나의 레지스터만이 구비되었다. 상기 레지스터들(150, 170)은 모두 감지 라인(125)에 연결된다.
제 2 레지스터(150)는 메인 레지스터(150)로도 알려져 있다. 상기 메인 레지스터(150)는 두 개의 NMOS 트랜지스터들(151, 152), 두 개의 인버터들(153, 154), 그리고 PMOS 트랜지스터(155)를 포함한다. 데이터는 인버터들(153, 154)로 구성된 메인 래치(156)에 저장된다. 상기 PMOS 트랜지스터(155)는 메인 래치(156)용 프리차지 회로를 구성한다.
제 1 레지스터(170)를 보조 레지스터(170)라고도 한다. 상기 보조 레지스터(170)는 두 개의 NMOS 트랜지스터들(171, 172), 두 개의 인버터들(173, 174), 그리고 PMOS 트랜지스터(175)를 포함한다. 데이터는 인버터들(173, 174)로 구성된 보조 래치(176)에 저장된다. 상기 PMOS 트랜지스터(175)는 보조 래치(176)용 프리차지 회로를 구성한다.
본 발명에 따른 상기 페이지 버퍼(122)의 듀얼 레지스터(상기 두 개의 레지스터들(150, 170)로 구성됨)는 많은 장점을 갖는다. 페이지 버퍼회로의 크기를 증가시키는 것으로 밝혀진 기능들이 종래 기술에 비해 잘 수행된다.
상기 두 개의 페이지 버퍼 레지스터들(150, 170), 메모리 셀 어레이(110), 및 Y-게이팅 회로(130) 사이에서 데이터가 원활히 교환되도록 제어하는 구조가 추가적으로 제공된다.
제어 신호(PDUMP)에 의해 제어되는 NMOS 트랜지스터(181)가 턴-온 되어 보조 레지스터(170)와 메인 레지스터(150) 사이로 데이터가 전달된다. 또는, 상기 NMOS 트랜지스터(180)가 턴-오프 되어 상기 보조 레지스터(170)와 상기 메인 레지스터(150)가 전기적으로 절연된다. 이때, 상기 데이터는 감지 라인(125)을 통해 전달된다. NMOS 트랜지스터(181)는 절연 스위치(isolation switch)로도 알려져 있다.
NMOS 트랜지스터들(182, 183)은 외부로부터 입력된 신호들(DI, nDi)에 응답하여 상기 보조 레지스터(170)에 정보를 저장하는데 각각 사용된다.
NMOS 트랜지스터(184)는 프로그램될 정보가 상기 메인 레지스터(150)로부터 비트라인들(BLe, BLo) 중 선택된 어느 하나로 전달될 때, 상기 메인 레지스터(150)를 상기 선택된 하나의 비트라인에/로부터 연결/차단한다.
NMOS 트랜지스터(185)는 제어 신호(PBDO)에 의해 제어된다. 선택된 주기 동안, 상기 NMOS 트랜지스터(185)는 선택된 비트라인을 통해 독출된 정보를 페이지 버퍼(122)의 외부로 출력한다.
트랜지스터(186)는 프로그램 상태를 검사하기 위해 준비되며, 프로그램 패스/페일 정보(program pass/fail information)를 메인 레지스터(150)의 노드(B)에 제공한다.
지금부터 본 발명에 따른 반도체 메모리 장치의 사용 방법에 대해 상세히 설명한다.
도 6 내지 도 8 및 도 4를 참조하여 본 발명에 따른 프로그램 방법이 설명된다. 이때, "프로그래밍(programming)"이라 함은 메모리 장치의 외부로부터 그 장치의 메모리 셀들로 데이터가 입력되는 것을 의미한다.
도 6은 본 발명에 따른 프로그램 방법을 보여주는 순서도(600)를 보여주는 도면이다. 상기 순서도(600)에 의거한 프로그램 방법은 도 3에 도시된 메모리 장치(100)에 의해서도 실행될 수 있다.
단계 610에서, 제 1 외부 데이터는 Y-게이팅 회로(130)를 통해 페이지 버퍼(122)로 전달된다. 이때, 상기 데이터는 하나 또는 다수의 데이터로 구성되거나 전체 페이지의 데이터로 구성될 수 있다.
단계 620에서, 상기 제 1 데이터는 페이지 버퍼의 제 1 레지스터에 저장된다. 이때, 상기 제 1 레지스터는 보조 레지스터(170)일 수 있다.
선택 단계인 단계 630에서, 스위치 회로가 활성화되어 상기 제 1 레지스터를 제 2 레지스터에 연결시킨다. 이때, 상기 제 2 레지스터는 메인 레지스터(150)일 수 있다. 상기 스위치 회로는 NMOS 트랜지스터(181)일 수 있으며, 제어 신호(PDUMP)에 의해 제어된다.
단계 640에서, 상기 제 1 레지스터에 저장된 상기 제 1 데이터가 상기 제 2 레지스터에 저장된다.
단계 650에서, 상기 스위치 회로가 활성화되어 상기 제 1 레지스터를 제 2 레지스터로부터 절연시킨다.
단계 660에서, 상기 제 2 레지스터에 저장된 상기 제 1 데이터가 메모리 셀 어레이의 셀에 저장된다. 즉, 프로그램된다. 동시에, 제 2 외부 데이터가 상기 제 1 입력 레지스터에 입력되어 저장된다. 따라서, 정보 로딩 시간을 증가시키지 않고 정보 저장 동작을 수행할 수 있다.
도 3에서 설명된 실시예에 있어, 단계 660에서 제 1 및 제 2 데이터가 동시에 저장될 수 있는 것은 상기 제 1 레지스터가 상기 제 2 레지스터로부터 절연되어 있기 때문이다. 물론, 다른 방법으로도 가능하다.
도 7과 도 8을 참조하여 본 발명에 따른 프로그램 방법을 더욱 상세히 설명한다. 도 7은 도 5의 회로에 인가될 수 있는 명령어 신호들을 보여주며, 가로축은 아홉 개의 시구간들(time segments; 1, 2, ..., 9)로 나뉜다.
도 8은 도 7의 명령어 신호를 인가함으로써 도 5의 회로로 데이터가 어떻게 전달되는 가를 보여주는 도면이다. 또한, 도 8은 도 7과 동일한 교차 참조된 시구간들(cross referenced time segments)을 이용하여 도 7을 따라 설명되어야 한다.
먼저 시구간 1에서, 데이터 라인(131)에 전원 전압이 인가되고, 트랜지스터(175)는 PBSET 신호에 의해 턴-온 된다. 이를 제 1 페이지 버퍼에 대한 페이지 버퍼 설정(page buffer setting)이라고 한다.
시구간 2에서, 보조 래치(176)의 노드(D)는 하이 레벨이고 NMOS 트랜지스터들(132, 133)은 PBSET 신호에 의해 턴-온 된다. 따라서, DI 및 nDI 신호들의 위상에 따라 데이터 라인의 데이터 "0" 또는 "1"이 보조 래치(176)로 저장된다. 이를 제 1 페이지의 데이터 로딩이라고 하며, 대체적으로 앞서 설명한 단계 610에 해당한다.
시구간 3에서, 제어 신호(PDUMP)가 하이 레벨로 천이되어, 상기 보조 레지스터(170)로부터 감지 라인(125)으로 상기 저장된 데이터가 전달된다. 상기 데이터를 메인 레지스터(150)로 전달하기 전에, 상기 감지 라인(125)과 래치(156)의 노드(A)는 트랜지스터들(148, 155)에 의해 각각 프리차지 된다.
시구간 4에서, 신호들은 로우 레벨(로직 "0")을 갖는다. 이를 HV 인에이블이라 한다.
시구간 5에서, 비트라인들(BLe, BLo) 중에서 어느 하나가 프리차지 되어 설정된다.
시구간 6과 7에서, 앞서 설명한 단계 660에 해당하는 두 가지 동작이 동시에 수행된다. 즉, BLSLT 신호를 활성화하여 메인 레지스터(150)로부터 선택된 비트라인(BLe)으로 프로그램될 데이터가 전달되며, 전달된 데이터는 다시 메모리 셀로 전달된다. 또한, 프로그램될 다음 데이터가 메모리 장치의 외부로부터 상기 보조 레지스터(170)로 저장(로딩)된다.
일반적으로, 프로그램 동작은 페이지 단위로 수행되고 데이터 로딩 동작은 바이트 단위로 수행된다. 데이터 로딩은 데이터가 상기 데이터 라인으로부터 상기보조 레지스터(170)로 전달되는 것을 의미하며, 프로그램 동작은 데이터가 상기 메인 레지스터(150)로부터 상기 메모리 셀 어레이(110)의 메모리 셀들로 전달되는 것을 의미한다. 상술한 바와 같이, 페이지 단위는 복수개의 메모리 셀들이 하나의 워드라인에 의해 연결되고 제어되는 것을 의미한다.
상기 두 가지 동작이 동시에 수행되기 때문에, 큰 용량의 데이터에서도 데이터 저장 특성이 유지된다. 따라서, 보조 레지스터(170)를 구비한 페이지 버퍼회로를 구현하여 상기 페이지 버퍼회로의 크기를 상당히 증가시킬 수 있다.
시구간 8에서는 독출 동작을 판별하고, 시구간 9에서는 다음 로딩/프로그램 동작 동안에 상기 비트라인들이 다시 프리차지 된다.
도 9와 도 10을 참조하여 도 3의 메모리 장치의 독출 동작을 더 상세히 설명한다. 어레이(110)의 메모리 셀들 중 하나의 셀로부터 데이터가 독출되고, 독출될 메모리 셀들의 게이트 제어 신호들이 적절한 전압들을 워드라인들로 인가하는 것으로 가정한다.
도 9는 도 5의 회로에 인가될 수 있는 명령어 신호들을 보여주는 도면으로, 가로축은 여섯 개의 시구간들(time segments; 1, 2, ..., 6)로 구분된다.
도 10은 도 9와 도 10의 명령어 신호들에 의해 데이터가 도 5의 신호에 어떻게 전달되는 가를 보여주는 도면이다. 또한, 도 10은 도 9와 동일한 교차 참조된 시구간들(cross referenced time segments)을 이용하여 도 9를 따라 설명되어야 한다.
간략히 말하면, 보조 레지스터(170)를 지나서 메인 레지스터(150)를 통해 데이터가 바로 독출된다. 이에 따라, 상기 보조 레지스터(170)는 데이터 독출을 방해하지 않고, 상술한 바와 같이 데이터의 로딩과 프로그래밍을 용이하게 만든다.
안정적인 독출 동작을 위해, VIRPWR 신호를 로우 레벨(로직 "0")로 천이하고 제어 신호들(VBLe, VBLo)를 하이 레벨로 활성화시킴으로써 먼저 상기 비트라인들(BLe, BLo)이 NMOS 트랜지스터들(141, 142)을 통해 방전된다(시구간 1).
동시에 PBRST 신호가 하이 레벨에서 로우 레벨로 천이되므로, 상기 메인 레지스터(150)가 소정의 상태(즉, 하이 레벨)로 설정된다.
이후, PLOAD 신호가 로우 레벨로 천이되므로 PMOS 로드 트랜지스터(148)가 턴-온 된다. NMOS 트랜지스터(143)의 제어 신호(BLSHFe)는 비트라인 프리차지 전압과 상기 NMOS 트랜지스터(143)의 문턱전압을 합친 전압을 갖도록 천이된다. 적절한 전압을 갖는 비트라인(BLe)이 프리차지 된 후에, 상기 BLSHFe 신호는 접지전압의 로우 레벨로 천이된다(시구간 2).
상기 비트라인의 프리차지된 전압은 선택된 메모리 셀의 로직 상태에 따라 변한다. 예를 들어, 상기 선택된 메모리 셀이 오프-셀인 경우, 상기 비트라인의 프리차지된 전압은 그대로 유지된다. 그러나, 상기 선택된 메모리 셀이 온-셀인 경우, 상기 비트라인의 프리차지된 전압은 낮아진다(시구간 3).
상기 BLSHFE 신호의 전압이 상기 프리차지 전압과 앞선 BLSHFe 신호 레벨의 중간 전압으로 변하면, 상기 선택된 메모리 셀이 오프-셀일 때 상기 NMOS 트랜지스터(143)를 차단함으로써 감지 라인(143) 상의 전압은 전원전압으로 유지된다. 그러나, 상기 BLSHFE 신호의 전압이 변하지 않으면, 상기 감지 라인(125) 상의 전압은 비트라인(BLe) 신호를 따라 낮아진다(또는 상기 비트라인(BLe)에 동기된다). 상기 BLSHFe 신호가 접지전압의 로우 레벨로 천이되는 중간 지점에서, 상기 PLOAD 신호는 상기 전원전압으로 변한다.
이후에, NMOS 트랜지스터(152)의 게이트 제어 신호는 상기 전원전압의 하이 레벨로 천이되고, NMOS 트랜지스터(151)는 감지 라인의 로직 상태에 따라 턴-온 또는 턴-오프 된다. 그 결과, 상기 감지 라인(125)의 로직 상태가 상기 메인 레지스터(150)에 저장된다(시구간 4).
상기 메인 레지스터(150)에 저장된 데이터는 제어 신호(PBDO)에 의해 제어되는 NMOS 트랜지스터(185)를 통해, 그 다음에는 Y-게이팅 회로(130)를 통해 데이터 라인으로 전달된다(시구간 6).
이하 본 발명에 따른 카피백(copyback) 방법이 설명된다. 독출 동작을 수행하는 동안에, 제 1 어드레스에서의 메모리 셀들의 제 1 페이지로부터 제 2 어드레스에서의 메모리 셀들의 제 2 페이지로 데이터를 카피하는 페이지 카피 동작(page copy operation)을 수행할 필요가 있다.
도 11은 본 발명에 따른 카피백 동작의 순서도(1100)를 나타내는 도면이다. 상기 순서도(1100)에 의거한 카피백 방법은 도 3의 메모리 장치에 의해서도 실현될 수 있다.
단계 1110에서, 보조 레지스터(170)로 데이터를 독출함으로써, 제 1 셀의 데이터가 페이지 버퍼의 제 1 레지스터에 저장된다. 이때, 데이터 독출 동작은 앞서 설명된 바와 같이 이루어진다.
단계 1120에서, 상기 보조 레지스터(170)와 메인 레지스터(150) 사이에 상기 독출된 데이터를 전달함으로써, 상기 제 1 레지스터에 저장된 데이터는 페이지 버퍼의 제 2 레지스터에 저장된다. 이러한 전달 과정은 상기 제 1 레지스터를 제 2 레지스터에 연결하는 스위치를 활상화시키는 과정을 포함한다.
단계 1130, 상기 제 2 레지스터의 데이터는 메모리 셀 어레이의 제 2 셀에 저장된다. 이때의 저장 동작은 상술한 바와 같이 프로그램 동작과 동일하게 수행된다.
도 12와 도 13을 참조하여 도 3의 메모리 장치의 카피백 동작을 더욱 상세히 설명한다. 데이터는 어레이(110)의 최초 메모리 셀들로부터 페이지 버퍼(122)로 독출되고, 다시 다른 셀들로 카피백 되는 것으로 가정한다.
도 12는 도 5의 회로에 인가될 수 있는 명령어 신호들을 도시하고 있으며, 가로축은 11 개의 시구간들(1, 2, ..., 11)로 나눠진다.
먼저 데이터가 셀들에서 페이지 버퍼로 독출된다. 메인 레지스터(150) 대신 보조 레지스터(170)로 데이터가 독출된다는 점을 제외하고는 처음 4 개의 시구간들(1, 2, 3, 4)의 신호 명령어들은 실제로 도 10의 그것들과 동일함은 자명하다.
도 13은 상기 페이지 버퍼로 독출된 데이터를 보여주는 도면이다. 여기에 도시된 빈 공간은 저장된 데이터의 극성(반전 여부)을 나타내는 지시 비트(indicator bit)가 추가적으로 요구되는 도 2의 종래 기술에 해당한다.
다시 도 12를 참조하면, 시구간 5 와 6 동안에, 상기 보조 레지스터(170)에서 상기 페이지 버퍼의 메인 레지스터(150)로 데이터가 전달된다.
시구간 7, 8, 9, 10, 11 동안에, 상기 메인 레지스터(150)에서 메모리의 다른 셀들로 데이터가 프로그램된다. 시구간 5-11 동안의 상기 신호 명령어들은 실제로 도 8의 그것들과 동일함은 자명하다.
도 14는 재프로그램된 데이터를 보여주는 도면이다. 상기 최초의 셀들에 어떻게 저장되든 상기 데이터는 반전되지 않고 본 발명에 따른 다른 셀들에 저장됨은 자명하다. 따라서, 도 2의 지시 비트를 포함할 필요가 없어 공간을 더욱 줄일 수 있다.
이하 본 발명에 따른 소거 동작이 설명된다. 일반적으로, 소거 동작은 데이터를 비우는 것을 의미한다. 플래시 메모리에 있어서, 고전압이 메모리 셀들에 인가됨으로써 문턱전압은 -1V와 -3V 사이의 전압이 된다. 레지스터들의 데이터는 소거된다.
도 15는 본 발명에 다른 실시예에 따른 소거 동작 후의 판별 독출 동작(verify read operation)의 순서도이다. 상기 순서도에 의거한 방법은 도 3의 메모리 장치에 의해서도 실행될 수 있다.
단계 1510에서, 제 1 메모리 셀의 데이터는 페이지 버퍼의 제 1레지스터를 통해 전달된다.
단계 1520에서, 상기 페이지 버퍼의 제 1 레지스터에 저장된 데이터는 제 2 레지스터에 의해 전가된다.
선택 단계인 단계 1530에서, 상기 메모리 셀의 상태가 패스(pass)인지 페일(fail)인지의 여부를 판별하기 위해, 상기 제 2 레지스터에 저장된 데이터가 트랜지스터(186)에 의해 검사된다.
도 16과 도 17을 참조하여 도 3의 메모리 장치에서의 소거 동작을 설명한다. 도 16은 도 5의 회로에 인가될 수 있는 명령어 신호들을 보여주는 도면으로, 가로축은 일곱 개의 시구간들(time segments; 1, 2, ..., 7)로 구분된다.
도 17은 도 16의 명령어 신호들을 인가함으로써 도 5의 회로에서 데이터가 어떻게 소거되는 가를 보여주는 도면이다. 또한, 도 17은 도 16과 동일한 교차 참조된 시구간들(cross referenced time segments)을 이용하여 도 16을 따라 설명되어야 한다.
시구간 1과 2에서, 소거 실행 명령어를 입력받는다. 시구간 3에서, 비트라인들(BLe, BLo)은 방전을 위해 접지된다. 시구간 4에서, 제 1 셀에 대한 판별 독출 동작이 수행된다. 시구간 5에서, 제 2 셀에 대한 판별 독출 동작이 수행된다.
시구간 6에서, 데이터가 제 1 레지스터를 통해 전달된다. 상기 데이터는 메모리 셀의 데이터 및 페이지 버퍼의 메인 레지스터(150)와 보조 레지스터(170)로 부터의 데이터를 포함한다.
본 발명은 페이지의 크기가 증가하더라도, 메모리의 프로그램 시간(또는 정보 저장 시간)이 약간 변하거나 전혀 변하지 않는 장점을 갖는다. 또한, 상기 페이지의 크기가 증가함에 비례하여, 페이지 버퍼회로에 정보를 로딩하는 시간도 증가한다.
도 18, 도 19, 도 20, 도 21을 참조하여 메모리들에 저장된 대용량의 데이터를 조절하는 예들이 설명된다. 또한, 본 발명의 효율성도 같이 설명된다.
도 18은 서로 다른 두 가지(즉, A와 B) 경우의 용량을 갖는 메모리 장치에 있어서, 그 용량들이 어떻게 계산되는 가를 보여주는 도면이다.
삼차원 박스는 메모리 장치의 전체 용량을 나타내며, 각각 다수의 페이지들(a stack of pages)을 갖는 다수의 블록으로 생각할 수도 있다.
각 페이지(및 각 블록)는 1 바이트의 폭을 가지며, 1 바이트는 8 비트, 즉 I/O0-I/O7과 같다.
A의 경우에 있어서, 하나의 페이지는 (512+16)528 바이트의 길이를 갖는다. 블록들이 각각 32 개의 페이지들로 이루어지고 메모리 장치가 2048 개의 블록들로 구성된다고 가정하면, 그 메모리 장치의 용량은 264 메가비트(Mbit)가 된다.
B의 경우에 있어서, 하나의 페이지는 (2048+64)2112 바이트의 길이를 갖는다. 블록들이 각각 64 개의 페이지들로 이루어지고 메모리 장치가 1024 개의 블록들로 구성된다고 가정하면, 그 메모리 장치의 용량은 1 기가비트(Gbit)가 된다.
도 19는 도 18의 A와 B 경우의 메모리 장치들을 포함한 메모리 장치들에 대한 다양한 설계 선택을 보여주는 도면이다.
도 20은 데이터의 페이지들을 연속적으로 "짝수"와 "홀수"로 지정하여 하나의 블록이 32 개의 페이지들(예를 들어, 도 18의 A 메모리 장치)로부터 64 개의 페이지들(예들 들어, 도 18의 B 메모리 장치)로 어떻게 재구성될 수 있는 가를 보여주는 도면이다.
본 발명에 따르면, 종래 기술보다 빠른 로딩 시간을 얻을 수 있다. 이를 예를 들어 설명한다.
T1 = 1 바이트 로딩 시간 = 0.1 마이크로초
F2 = 1 개의 페이지(528 바이트인 경우와 2112 바이트인 경우 모두)
T3 = 프로그램 시간 = 200 마이크로초
F4 = 1 개의 블록(여기서는 32 개의 페이지들)
종래 기술에 따른 일련의 데이터 로딩과 프로그래밍에 소요되는 시간은 다음과 같다.
총 소요시간(종래 기술) = {(T1 x F2) + T3} x F4
상기 수식 1에 따르면, 528 바이트의 메모리 장치는 8089.6 마이크로초가 소요되고 2112 바이트의 메모리 장치는 13158.4 마이크로초가 소요된다. 따라서, 짧은 시간 내에 대용량의 정보를 페이지 버퍼에 저장하는 것은 불가능하다(정보 저장 특성이 열화된다).
도 21을 참조하면, 본 발명에 따르면 데이터가 더 효과적으로 로딩되고 프로그램될 것이다. 이때, 총 소요시간은 다음과 같다.
총 소요시간(본 발명) = (T1 x F2) + (T3 x F4)
상기 수식 2에 따르면, 2112 바이트의 메모리 장치는 6612.2 마이크로초가 소요된다. 이러한 소요시간은 상기 수식 1에서의 소요시간에 약 절반에 해당한다. 이는 대용량(예를 들어, 2048 바이트 이상)의 페이지 버퍼회로가 사용될 수 있음을 의미한다.
본 발명에 따른 메모리 장치는 메인 레지스터와 보조 레지스터로 구성된 듀얼 레지스터를 구비한다. 따라서, 데이터 저장 속도를 높이고 카피백(copyback) 동작을 보다 원활히 수행할 수 있다. 결과적으로, 메모리 장치의 성능이 향상된다.
도 1은 종래 기술에 따른 페이지 버퍼를 구비한 메모리 장치를 나타낸 도면;
도 2는 종래 기술에 따른 카피백(copyback) 동작 및 그로 인해 데이터가 반전되기 때문에 필요한 플래그 비트를 나타낸 도면;
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타낸 블록도;
도 4는 도 3에 도시된 메모리의 어레이 스킴(array scheme)을 나타낸 도면;
도 5는 도 3에 도시된 메모리의 페이지 레지스터 및 Y-게이팅 회로를 나타낸 상세 회로도;
도 6은 본 발명의 실시예에 따른 프로그램 방법을 나타낸 순서도;
도 7은 도 6의 프로그램 방법을 수행하기 위한 신호 명령어들의 타이밍도;
도 8은 도 7의 신호 명령어들이 인가되는 동안 도 5에 도시된 회로에서의 데이터 흐름을 나타낸 도면;
도 9는 도 3에 도시된 메모리 장치에서의 독출 방법을 수행하기 위한 신호 명령어들의 타이밍도;
도 10은 도 9의 신호 명령어들이 인가되는 동안 도 5에 도시된 회로에서의 데이터 흐름을 나타낸 도면;
도 11은 본 발명의 실시예에 따른 카피백 방법을 보여주는 순서도;
도 12는 도 3에 도시된 메모리 장치에서 본 발명의 실시예에 따른 카피백 동작을 수행하기 위한 신호 명령어들의 타이밍도;
도 13은 도 12에 도시된 제 1 영역의 신호 명령어들을 따라 메모리 셀들로부터 페이지 버퍼로 전달되어진 데이터를 나타낸 도면;
도 14는 도 12에 도시된 제 2 영역의 신호 명령어들을 따라 메모리 셀들로부터 페이지 버퍼로 전달되어진 데이터를 나타낸 도면;
도 15는 본 발명의 실시예에 따른 소거 동작의 순서도;
도 16은 도 3에 도시된 메모리 장치에서의 소거 동작을 수행하기 위한 신호 명령어들의 타이밍도;
도 17은 도 16의 신호 명령어들이 인가되는 동안 도 5에 도시된 회로에서의 데이터 흐름을 나타낸 도면;
도 18은 두 가지의 메모리 장치 설계에 있어 메모리의 크기가 어떻게 계산되는 가를 나타낸 도면;
도 19는 도 18의 두 가지 설계를 포함하여, 메모리 장치에 대한 다양한 설계 선택을 나타낸 도면;
도 20은 하나의 블록의 배열을 보여주는 블록도; 그리고
도 21은 더 큰 정전용량을 갖기 위한 본 발명에 따른 데이터 로딩 방법의 시간 순서를 나타낸 도면이다.

Claims (22)

  1. 데이터를 저장하는 메모리 셀들의 어레이와;
    일군의 메모리 셀들에 저장된 데이터를 선택하는 Y-게이팅 회로와;
    감지 노드를 통해 상기 메모리 셀 어레이와 상기 Y-게이팅 회로 사이에 연결되고, 상기 일군의 메모리 셀들 각각에 대응하는 제 1 레지스터 및 이에 관련된 제 2 레지스터를 포함하는 페이지 버퍼와;
    상기 감지노드는 상기 제 1 및 제 2 레지스터들에 공통으로 연결되고;
    상기 제 1 레지스터는 메모리 셀로 데이터를 기입하는데 사용되고, 상기 제 2 레지스터는 동시에 상기 Y-게이팅 회로를 통해 외부 데이터를 저장하는데 사용되며; 그리고
    상기 제 1 레지스터와 상기 제 2 레지스터를 선택적으로 절연시키기 위한 절연 스위치(isolation switch)를 포함하는 비휘발성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 레지스터들은 각각,
    상기 데이터를 저장하는 래치와; 그리고
    상기 래치를 프리차지하기 위한 프리차지 회로를 포함하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 래치를 상기 Y-게이팅 회로에 연결하기 위한 트랜지스터를 더 포함하는 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이와 상기 페이지 버퍼 사이에서 데이터를 전달하기 위한 복수개의 비트라인들을 더 포함하고, 상기 비트라인들 중 2 개의 비트라인들은 상기 페이지 버퍼의 감지 노드에서 끝나는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 레지스터는 상기 감지 노드를 통해 상기 제 2 레지스터로 데이터를 전달하기 위해 사용되는 비휘발성 메모리 장치.
  7. 제 4 항에 있어서,
    상기 감지 노드를 상기 래치에 선택적으로 연결하기 위한 트랜지스터를 더 포함하는 비휘발성 메모리 장치.
  8. Y-게이팅 회로를 통해 제 1 외부 데이터를 전달하는 단계;
    상기 제 1 데이터를 페이지 버퍼의 제 1 레지스터에 저장하는 단계;
    절연 스위치를 활성화하는 단계와;
    상기 제 1 데이터를 상기 활성화된 절연 스위치 및 감지 노드를 통해 상기 페이지 버퍼의 제 2 레지스터에 저장하는 단계; 그리고
    상기 제 1 데이터를 상기 감지 노드를 통해 메모리 셀 어레이의 제 1 셀에 저장하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 제 1 외부 데이터는 전체 페이지의 데이터인 비휘발성 메모리 장치의 프로그램 방법.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 Y-게이팅 회로에 의해 상기 제 1 외부 데이터가 바이트 단위로 전달되는 비휘발성 메모리 장치의 프로그램 방법.
  12. 제 11 항에 있어서,
    상기 바이트 단위는 8 비트인 비휘발성 메모리 장치의 프로그램 방법.
  13. 제 8 항에 있어서,
    상기 제 1 데이터는 페이지 버퍼의 제 1 레지스터로부터 그것의 제 2 레지스터로 페이지 단위로 저장되는 비휘발성 메모리 장치의 프로그램 방법.
  14. 제 8 항에 있어서,
    상기 제 1 데이터는 상기 제 2 레지스터로부터 메모리 셀의 제 1 셀로 페이지 단위로 저장되는 비휘발성 메모리 장치의 프로그램 방법.
  15. 제 8 항에 있어서,
    상기 제 1 데이터를 상기 제 1 셀에 저장하는 동시에, 제 2 외부 데이터를 입력받아 상기 제 1 레지스터에 저장하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  16. 제 15 항에 있어서,
    상기 제 1 레지스터와 상기 제 2 레지스터를 절연하기 위한 절연 스위치(isolation switch)를 활성화하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  17. 제 15 항에 있어서,
    상기 제 2 데이터를 상기 메모리 셀 어레이의 제 2 셀에 저장하는 단계를 더 포함하되, 상기 제 1 셀은 제 1 비트라인을 통해 상기 제 1 레지스터에 연결되고, 상기 제 2 셀은 제 2 비트라인을 통해 상기 제 1 레지스터에 연결되는 하는 비휘발성 메모리 장치의 프로그램 방법.
  18. 메모리 셀 어레이의 제 1 셀의 데이터를 페이지 버퍼의 제 1 레지스터에 저장하는 단계;
    절연스위치를 활성화시키는 단계와;
    상기 절연스위치를 통해 상기 데이터를 상기 페이지 버퍼의 제 2 레지스터에 저장하는 단계; 그리고
    상기 데이터를 상기 메모리 셀 어레이의 제 2 셀에 저장하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  19. 삭제
  20. 제 18 항에 있어서,
    상기 데이터는 제 1 메모리 셀에 어떻게 저장되었든 반전되지 않고 상기 제 2 메모리 셀에 저장되는 비휘발성 메모리 장치의 프로그램 방법.
  21. 감지 노드를 통해 제 1 메모리 셀의 데이터를 페이지 버퍼회로의 제 1 레지스터에 전달하는 단계;
    상기 감지 노드를 통해 상기 페이지 버퍼회로의 제 1 레지스터에 저장된 데이터를 제 2 레지스터에 전달하는 단계; 그리고
    상기 제 2 레지스터에 저장된 데이터를 검사하는 단계를 포함하는 비휘발성 메모리 장치의 패스/페일 검사 방법.
  22. 제 21 항에 있어서,
    상기 제 1 레지스터와 상기 제 2 레지스터가 연결되도록 절연 스위치(isolation switch)를 활성화시키는 단계를 더 포함하는 비휘발성 메모리 장치의 패스/페일 검사 방법.
KR10-2002-0032903A 2001-07-23 2002-06-12 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법 KR100476923B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US30757201P 2001-07-23 2001-07-23
US60/307,572 2001-07-23
US10/013,191 2001-12-07
US10/013,191 US6671204B2 (en) 2001-07-23 2001-12-07 Nonvolatile memory device with page buffer having dual registers and methods of using the same

Publications (2)

Publication Number Publication Date
KR20030011234A KR20030011234A (ko) 2003-02-07
KR100476923B1 true KR100476923B1 (ko) 2005-03-17

Family

ID=26684552

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0032903A KR100476923B1 (ko) 2001-07-23 2002-06-12 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법

Country Status (7)

Country Link
US (1) US6671204B2 (ko)
EP (1) EP1280161B1 (ko)
JP (1) JP4122185B2 (ko)
KR (1) KR100476923B1 (ko)
CN (1) CN1241206C (ko)
DE (1) DE60208500T2 (ko)
TW (1) TW561488B (ko)

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003030993A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体記憶装置
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP3851865B2 (ja) 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
US6687158B2 (en) * 2001-12-21 2004-02-03 Fujitsu Limited Gapless programming for a NAND type flash memory
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
US6836432B1 (en) * 2002-02-11 2004-12-28 Advanced Micro Devices, Inc. Partial page programming of multi level flash
JP3935139B2 (ja) 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7221588B2 (en) 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
KR100528483B1 (ko) * 2004-01-02 2005-11-15 삼성전자주식회사 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
KR100575336B1 (ko) * 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
US7490283B2 (en) * 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
KR100635202B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로
KR100567912B1 (ko) * 2004-05-28 2006-04-05 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
JP4504138B2 (ja) * 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
KR100634438B1 (ko) * 2004-10-05 2006-10-16 삼성전자주식회사 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의공통 소오스 라인 제어 스킴
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer
KR100642911B1 (ko) * 2004-11-30 2006-11-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법
US7120051B2 (en) 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7158421B2 (en) 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
KR100669342B1 (ko) * 2004-12-21 2007-01-16 삼성전자주식회사 낸드 플래시 메모리 장치의 프로그램 방법
US7849381B2 (en) 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
KR100666171B1 (ko) * 2005-01-10 2007-01-09 삼성전자주식회사 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법
KR100666170B1 (ko) * 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
KR100672149B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 동작 방법
KR100672150B1 (ko) * 2005-02-23 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100672147B1 (ko) * 2005-03-15 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 체크 보드 프로그램 시에 프로그램페일을 방지하기 위한 페이지 버퍼
KR100672125B1 (ko) * 2005-03-15 2007-01-19 주식회사 하이닉스반도체 사전 소거 검증을 위한 페이지 버퍼를 갖는 불휘발성 메모리 장치
KR100680478B1 (ko) 2005-03-22 2007-02-08 주식회사 하이닉스반도체 면적이 감소된 플래시 메모리 장치와 그 액세스 제어 방법
KR100723772B1 (ko) * 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
JP4896011B2 (ja) * 2005-03-31 2012-03-14 スパンション エルエルシー 半導体装置及びその制御方法
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
KR100626392B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
KR100626393B1 (ko) * 2005-04-07 2006-09-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 멀티-페이지 카피백 방법
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR100713983B1 (ko) * 2005-09-22 2007-05-04 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
KR100737914B1 (ko) * 2005-11-10 2007-07-10 삼성전자주식회사 페이지 버퍼 및 그것의 구동 방법, 그리고 이를 구비한불휘발성 메모리 장치
US7263004B2 (en) * 2005-12-08 2007-08-28 Elite Semiconductor Memory Technology Inc. Method and apparatus for determining sensing timing of flash memory
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
JP4761959B2 (ja) * 2005-12-26 2011-08-31 株式会社東芝 半導体集積回路装置
KR100724334B1 (ko) * 2006-01-03 2007-06-04 삼성전자주식회사 데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성반도체 메모리 장치 및 그의 구동방법
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
KR100666183B1 (ko) * 2006-02-01 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100666184B1 (ko) * 2006-02-02 2007-01-09 삼성전자주식회사 하부 비트라인들과 상부 비트라인들이 전압제어블락을공유하는 3-레벨 불휘발성 반도체 메모리 장치
US7663922B2 (en) * 2006-02-02 2010-02-16 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices with lower and upper bit lines sharing a voltage control block, and memory cards and systems having the same
KR100739254B1 (ko) * 2006-02-08 2007-07-12 주식회사 하이닉스반도체 프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의페이지 버퍼 회로 및 그 프로그램 동작 방법
US7336543B2 (en) * 2006-02-21 2008-02-26 Elite Semiconductor Memory Technology Inc. Non-volatile memory device with page buffer having dual registers and methods using the same
EP1850347A1 (en) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Method and device for writing to a flash memory
US7336532B2 (en) * 2006-05-12 2008-02-26 Elite Semiconductor Memory Method for reading NAND memory device and memory cell array thereof
KR100778082B1 (ko) 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
US7359248B2 (en) * 2006-07-06 2008-04-15 Elite Semiconductor Memory Technology Inc Methods for programming and reading NAND flash memory device and page buffer performing the same
KR100754226B1 (ko) * 2006-08-22 2007-09-03 삼성전자주식회사 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치
KR100919156B1 (ko) 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100837274B1 (ko) 2006-08-28 2008-06-11 삼성전자주식회사 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100894809B1 (ko) * 2006-09-22 2009-04-24 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
US7848141B2 (en) * 2006-10-31 2010-12-07 Hynix Semiconductor Inc. Multi-level cell copyback program method in a non-volatile memory device
KR100875293B1 (ko) 2007-02-08 2008-12-23 삼성전자주식회사 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템
US7577015B2 (en) * 2007-03-30 2009-08-18 Intel Corporation Memory content inverting to minimize NTBI effects
KR100843242B1 (ko) 2007-04-04 2008-07-02 삼성전자주식회사 플래시 메모리 장치 및 그 구동방법
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR100890016B1 (ko) * 2007-05-10 2009-03-25 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
US7924628B2 (en) * 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
US7869276B2 (en) * 2007-11-29 2011-01-11 Macronix International Co., Ltd. Nand type memory and programming method thereof
KR101462605B1 (ko) 2008-10-29 2014-11-19 삼성전자주식회사 플래시 메모리 장치 및 이의 테스트 방법
KR101016078B1 (ko) * 2009-01-21 2011-02-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101575851B1 (ko) * 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
JP5350949B2 (ja) * 2009-09-11 2013-11-27 Ｎｅｃエンベデッドプロダクツ株式会社 不揮発性メモリの試験方法及びメモリ試験装置
US8218380B2 (en) 2009-10-30 2012-07-10 Apple Inc. Degradation equalization for a memory
JP2011129176A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
KR101099911B1 (ko) * 2009-12-17 2011-12-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101069013B1 (ko) * 2010-07-09 2011-09-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 동작 방법
JP2012038385A (ja) * 2010-08-06 2012-02-23 Renesas Electronics Corp データ処理装置
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20130072666A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
US10434440B2 (en) * 2013-08-12 2019-10-08 Waters Technologies Corporation Mobile phase controller for supercritical fluid chromatography systems
US20150095551A1 (en) * 2013-09-30 2015-04-02 Micron Technology, Inc. Volatile memory architecutre in non-volatile memory devices and related controllers
WO2016031023A1 (ja) * 2014-08-28 2016-03-03 株式会社 東芝 半導体記憶装置
KR20160071054A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9996280B2 (en) 2016-03-15 2018-06-12 Sandisk Technologies Llc Data register copying for non-volatile storage array operations
US9761312B1 (en) 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9997250B2 (en) * 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
CN108572785B (zh) * 2017-03-08 2021-11-02 北京兆易创新科技股份有限公司 一种nand-flash存储器读操作方法及装置
US10832763B2 (en) * 2018-12-18 2020-11-10 International Business Machines Corporation Global bit line latch performance and power optimization
US11894065B2 (en) 2022-01-05 2024-02-06 Macronix International Co., Ltd. Three-dimensional memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056680A (ja) * 1990-12-19 1993-01-14 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH11176177A (ja) * 1997-12-12 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
US5930172A (en) * 1998-06-23 1999-07-27 Advanced Micro Devices, Inc. Page buffer for a multi-level flash memory with a limited number of latches per memory cell
KR19990074594A (ko) * 1998-03-12 1999-10-05 윤종용 반도체 메모리 장치 및 그 장치의 패스/페일 검사 방법
KR20000059746A (ko) * 1999-03-08 2000-10-05 윤종용 낸드 플래시 메모리 장치
KR20010039060A (ko) * 1999-10-28 2001-05-15 윤종용 플래시 메모리 장치
EP1280161A1 (en) * 2001-07-23 2003-01-29 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and methods of using the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
TW389909B (en) 1995-09-13 2000-05-11 Toshiba Corp Nonvolatile semiconductor memory device and its usage
KR0172366B1 (ko) 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
US5724303A (en) 1996-02-15 1998-03-03 Nexcom Technology, Inc. Non-volatile programmable memory having an SRAM capability
JP3789977B2 (ja) 1996-05-10 2006-06-28 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3397600B2 (ja) 1996-11-01 2003-04-14 株式会社東芝 不揮発性半導体記憶装置
KR100259972B1 (ko) 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
KR100268429B1 (ko) 1997-03-18 2000-11-01 윤종용 동기형반도체메모리장치의데이터의입력회로및데이터입력방법
KR100255957B1 (ko) 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
JP3983940B2 (ja) * 1999-06-28 2007-09-26 東芝マイクロエレクトロニクス株式会社 不揮発性半導体メモリ
JP3709126B2 (ja) * 2000-07-05 2005-10-19 シャープ株式会社 不揮発性半導体メモリ装置の消去方法
US6512694B2 (en) * 2001-03-16 2003-01-28 Simtek Corporation NAND stack EEPROM with random programming capability

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH056680A (ja) * 1990-12-19 1993-01-14 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH11176177A (ja) * 1997-12-12 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
KR19990074594A (ko) * 1998-03-12 1999-10-05 윤종용 반도체 메모리 장치 및 그 장치의 패스/페일 검사 방법
US5930172A (en) * 1998-06-23 1999-07-27 Advanced Micro Devices, Inc. Page buffer for a multi-level flash memory with a limited number of latches per memory cell
KR20000059746A (ko) * 1999-03-08 2000-10-05 윤종용 낸드 플래시 메모리 장치
KR20010039060A (ko) * 1999-10-28 2001-05-15 윤종용 플래시 메모리 장치
EP1280161A1 (en) * 2001-07-23 2003-01-29 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and methods of using the same

Also Published As

Publication number Publication date
KR20030011234A (ko) 2003-02-07
US20030016562A1 (en) 2003-01-23
JP2003151291A (ja) 2003-05-23
CN1241206C (zh) 2006-02-08
EP1280161A1 (en) 2003-01-29
JP4122185B2 (ja) 2008-07-23
CN1399279A (zh) 2003-02-26
DE60208500D1 (de) 2006-03-30
US6671204B2 (en) 2003-12-30
TW561488B (en) 2003-11-11
DE60208500T2 (de) 2006-08-31
EP1280161B1 (en) 2006-01-04

Similar Documents

Publication Publication Date Title
KR100476923B1 (ko) 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법
US6717857B2 (en) Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof
US6996014B2 (en) Memory devices with page buffer having dual registers and method of using the same
US7353326B2 (en) Flash memory device supporting cache read operation
KR100485107B1 (ko) 불휘발성 반도체 기억 장치
JP3647996B2 (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
US8320200B2 (en) Semiconductor storage device and method of reading data therefrom
JP4429007B2 (ja) Ｎａｎｄ型フラッシュメモリのページバッファ
KR20130046521A (ko) 전압 선택 회로 및 이를 구비한 집적회로
JPH11176177A (ja) 不揮発性半導体記憶装置
US6826081B2 (en) Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method
US6104635A (en) Non-volatile memory device readable write data latch, and internal control thereof
US5617350A (en) Flash memory system having reduced disturb and method
US20120134198A1 (en) Memory system
KR20060016553A (ko) 페이지 버퍼 및 이를 이용한 플래쉬 메모리 셀의 독출 방법
KR20070109419A (ko) 플래시 메모리 장치의 페이지 버퍼
JP3187121B2 (ja) 半導体記憶装置
JP2002124092A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 14