JP3647996B2 - 不揮発性半導体メモリ装置とその読出及びプログラム方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000000034 method Methods 0.000 title claims description 12
- 230000015654 memory Effects 0.000 claims description 96
- 238000013500 data storage Methods 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 7
- 230000010076 replication Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 20
- 238000002955 isolation Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的消去可能でプログラム可能な不揮発性半導体メモリ装置に関し、中でも特に、ＮＡＮＤ形フラッシュメモリに関する。
【０００２】
【従来の技術】
他のメモリ同様に不揮発性半導体メモリでも、高密度集積化と共に性能及び動作速度の向上が図られている。ＥＥＰＲＯＭに代表される不揮発性半導体メモリは、フローティングゲート形のＭＯＳトランジスタをメモリセルとして使用しており、この多数のメモリセルを行と列のマトリックス形態で配列し、そして、同じ行にあるメモリセルの制御ゲートをワードラインに、同じ列にあるメモリセルのドレインをビットラインに接続してメモリセルアレイが構成される。
【０００３】
このような不揮発性半導体メモリにおいては、動作速度を向上するために、いずれか一本の選択ワードラインと接続した全メモリセルのデータを対応するビットラインを通じ一括して読出すページ読出が遂行される。この際の多数のビットラインに一括読出されたデータは、ページバッファと呼ばれるビットラインごとのデータラッチを備えたデータ貯蔵手段に一時的に貯蔵される。一方、書込すなわちプログラム動作は、データ入出力パッドを通して入力されるデータをページバッファに順次貯蔵した後、その貯蔵データを一本の選択ワードラインに接続したメモリセルへ一括プログラムするページプログラムで遂行される。このページ読出とページプログラムについては、大韓民国公開特許第９４−１８８７０号などに詳しい。
【０００４】
ページ読出及びページプログラム（書込）は、メモリセルアレイ内の任意の行データを他の行へ複写する場合に応用される。この複写動作は、読出とプログラムの複合的遂行によって行われる。その一手法として、複写する行のデータを読出してセルアレイとは別途の外部記憶回路に一旦貯蔵し、そして複写先行のアドレスを入力してから外部記憶回路の貯蔵データを再入力し、一括プログラムする方法がある。図１は、このようなページ複写について説明するブロック図で、ページ複写時のメモリ主要部のデータ移動経路を示している。また図２は、ページ複写時における不揮発性半導体メモリの制御信号のタイミングを示している。
【０００５】
図１を参照すると、ページ複写のために必要な構成は、メモリセルアレイ１００と、ページ読出及びページプログラム時にデータを一時貯蔵するページバッファ（データ貯蔵手段）３００と、外部記憶回路４００と、であり、セルアレイとは別途に設けられた外部記憶回路４００は、ページバッファ３００と接続されている。ページ複写を遂行するためには、メモリセルアレイ１００の複写元の複写行１０１のデータ(DATA)を読出して外部記憶回路４００へ一旦貯蔵し、そしてこれを複写先行１０２へプログラムしなければならない。この動作を遂行するために、例えば１６メガビットのＣＭＯＳ−ＮＡＮＤ−ＥＥＰＲＯＭの外部端子には図２に示す各制御信号を提供する必要がある。
【０００６】
図２を参照すると、コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、入出力端子Ｉ／Ｏを通じてコマンドを印加することにより、メモリは該当動作を始める。
【０００７】
まず、区間Ｔ１で読出命令(READ COMMAND)“００ｈ”を印加してから区間Ｔ２で３サイクルのアドレスを印加すると(ADDRESS INPUT) 、該アドレスで指定される行の全メモリセルデータがビットラインを通じて一括読出しされ、ページバッファ３００の内部レジスタに貯蔵される。このデータ感知動作(DATA SENSED) は区間Ｔ３で遂行される。次いで、読出エネーブル信号バーＲＥがトグル(toggle)されて印加される区間Ｔ４で、ページバッファ３００に貯蔵されたデータを入出力端子Ｉ／Ｏを通じて出力するデータ出力動作(DATA OUTPUT) が遂行される。この区間Ｔ４では例えば２５６バイトのデータが順次出力され、そのページ読出されたデータは、ページ複写のためにマイクロプロセッサ等の制御手段により外部記憶回路４００に貯蔵される。
【０００８】
この後、入出力端子Ｉ／Ｏを通じてデータローディング命令(DATA LOADING COMMAND)“８０ｈ”を入力してから区間Ｔ５で３サイクルのアドレスを印加すると(ADDRESS INPUT) 、外部記憶回路４００に貯蔵された２５６バイトのデータが区間Ｔ６でメモリ内に順次ローディングされる(DATA INPUT)。
【０００９】
そして、ページプログラム命令(PAGE PROGRAM COMMAND)“１０ｈ”が区間Ｔ７で印加されると、区間Ｔ８で複写先行１０２の全メモリセルにデータが一括プログラムされ(PAGE PROGRAMMED) 、複写動作が完了する。
【００１０】
この複写技術では外部記憶回路４００を必要としており、ページ単位で読出した複写データを一旦外へ出力した後に再入力する方法であるため、複写時間が長くなるという不具合がある。例えば、１行が２５６バイトで、対応するページバッファの容量が２５６バイトの場合、データをページバッファ３００から外部記憶回路４００へ出力し、そしてページバッファ３００へ再入力する際、その読出サイクルと書込サイクルとをそれぞれ８０ｎｓと仮定すると、複写動作全体にかかる時間は約４１ｕｓになり得る。そこで図３に示すような、外部記憶回路４００を使用せずにメモリセルアレイ１００及びページバッファ３００のみでページ複写動作を遂行する技術が提案されている。
【００１１】
図３に示す技術の特徴は、複写行１０１のデータをページバッファ３００に一括貯蔵した後、該ページバッファ３００から直接的に複写先行１０２へプログラムを行う点にある。従って、外部記憶回路を必要とせず、図１の技術に比べて複写時間が短縮される。しかし一方で、構造上の影響から複写データの反転問題が生じる。即ち、ページバッファ３００の構造上、データ読出動作でページバッファ３００が貯蔵するデータとデータプログラム動作でページバッファ３００が貯蔵するデータとでは論理が反転する関係となるため、このようなページバッファ３００をそのまま複写に使用すれば、読出された複写データは論理反転してプログラムされることになってしまう。従って、複写先行１０２へ複写されたデータは元のデータの反転したものとなって提供されることになる。これではデータ処理の上で混乱をきたし、好ましくない。
【００１２】
【発明が解決しようとする課題】
上記のような従来技術に着目して本発明の目的は、外部記憶回路を使用せずにすみ、しかも複写データが反転しないような高速複写を行える読出及びプログラム方法とそのための回路を提供することにある。
【００１３】
【課題を解決するための手段】
この目的にために本発明は、ページ読出及びページプログラムを行うことが可能となった電気的消去可能でプログラム可能な不揮発性半導体メモリ装置の読出及びプログラム方法において、１行分のデータを読出してページバッファへ反転して貯蔵し、そして該貯蔵データを他の行へプログラムした場合に、該プログラムした他の行に対し複写が奇数回か偶数回かを示すフラグをたて、該他の行のデータを読出して出力する際に、前記フラグに従って出力データを補正するようにしたことを特徴とする。
【００１４】
即ち本発明によれば、電気的消去可能でプログラム可能なＮＡＮＤセル形フラッシュメモリ装置において、メモリセルアレイから１行分のデータをページバッファへ読出し、反転して貯蔵し、そして該貯蔵データを他の行へプログラムするページ複写を行い、そして、該他の行のデータを前記ページバッファへ読出して出力する際に、奇数回のページ複写の場合は該出力データを反転させて出力するようになっていることを特徴とするＮＡＮＤセル形フラッシュメモリ装置が提供される。
【００１５】
具体的には本発明によれば、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、メモリセルアレイの１行ごとに設けられ、該メモリセルアレイの読出及びプログラムと共に読出及びプログラムされるフラグセルと、前記メモリセルアレイの列及び前記フラグセルの列に接続されたデータラッチを有し、読出及びプログラム時に前記メモリセルアレイのデータ及び前記フラグセルのフラグを同時に反転して貯蔵するデータ貯蔵手段と、該データ貯蔵手段の貯蔵データを出力する際に、前記メモリセルアレイのデータを前記フラグセルのフラグに従って補正する補正手段と、
を備えたことを特徴とする。
【００１６】
或いは、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、読出及びプログラム時に１行分のメモリトランジスタのデータを反転して貯蔵するページバッファと、メモリセルアレイの各行に対応させて設けられ、前記ページバッファへ１行分のデータを読出して貯蔵しそして該貯蔵データを他の行へプログラムしたときに、データと共に反転する所定論理のフラグを記憶するフラグセルと、前記ページバッファへ１行分のデータを読出しそしてこれを出力する際に、該読出行に対応した前記フラグセルのフラグに従って出力データを補正する補正手段と、を備えたことを特徴とする。
【００１７】
また或いは、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもち、ページ読出及びページプログラムが可能とされた電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、メモリセルアレイの１行ごとにメモリトランジスタを少なくとも１ずつ追加形成してフラグセルを構成し、該フラグセルに記憶されるフラグも前記メモリセルアレイのデータと共に反転して貯蔵するページバッファを設け、そして、該ページバッファの貯蔵データを出力する際に、前記フラグセルのフラグに従い前記メモリセルアレイのデータを補正する補正手段を設けたことを特徴とする。
【００１８】
これら補正手段は、フラグセルのフラグとメモリセルアレイのデータとを排他的論理和するＸＯＲゲートで構成すれば簡素な回路ですむ。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２０】
図４は、本発明に係るページ複写を行うための読出及びプログラム回路のブロック図であって、メモリセルアレイ１００と、このメモリセルアレイ１００にデータをプログラムするときに複写データであるかどうかを示すフラグをたてるフラグセル部２００と、読出及びプログラム時にメモリセルアレイ１００及びフラグセル部２００のデータを一時的に貯蔵するためのページバッファ（データ貯蔵手段）３００と、ページバッファ３００から出力されるメモリセルアレイ１００のデータを、同時にページバッファ３００から出力されるフラグセル部２００のフラグに基づいて補正し、出力バッファ６００へ送る補正手段５００と、が示されている。
【００２１】
まず、ページバッファ３００の構成と複写動作の基となるデータの読出及びプログラム動作を、図５の回路図と図６及び図７のタイミングチャートを参照して説明する。
【００２２】
図５は、ページバッファ３００中のいずれか１つの単位ページバッファ（データラッチ）と、メモリセルアレイ１００内のメモリセルストリング３１０との関係を示した回路図である。ページバッファ３００内の単位ページバッファは各ビットラインＢＬごとに設けられており、各ビットラインＢＬには、選択トランジスタとフローティングゲート形のメモリトランジスタとを直列接続してなるＮＡＮＤ構造のメモリセルストリング３０１が接続されている。ビットラインＢＬと単位ページバッファとは、データ消去時にビットラインＢＬとページバッファ３００とを分離させる分離用トランジスタ３０２を介し接続される。
【００２３】
各単位ページバッファは、読出動作時にビットラインＢＬへ電流を供給するＰＭＯＳの負荷トランジスタ３０７、ビットラインＢＬ及び単位ページバッファ３００内の放電を行って初期化するＮＭＯＳの初期化トランジスタ３０３、感知ノードＳＯと単位ページバッファ内の貯蔵ノードＰＢを電気的に隔離するＮＭＯＳの隔離トランジスタ３０４、２個のインバータ３０５，３０６からなり、貯蔵ノードＰＢのラッチを行うラッチ回路３１０、感知ノードＳＯにゲート接続されてラッチ回路３１０のラッチ論理を決定するＮＭＯＳの感知トランジスタ３０８、ラッチ信号φＬａｔｃｈに応答して感知トランジスタ３０８を接地接続させるＮＭＯＳの感知活性化トランジスタ３０９、そして、貯蔵ノードＰＢのラッチデータを出力するときに反転して出力するためのインバータ３１１を備えている。
【００２４】
図６の波形図には、ページ読出に際するページバッファ３００の動作タイミングを示してある。図示のように読出動作は、区間Ｔ１１におけるページバッファ３００のリセット(PAGE BUFFER RESET) 、区間Ｔ２２におけるデータ感知(DATA SENSED) 、区間Ｔ３３におけるデータラッチ(DATA LATCHED)の順に進行する。
【００２５】
まずリセット区間Ｔ１１では、コントロール信号ＳＢＬ，ＤＣＢが論理“ハイ”になることにより、感知ノードＳＯ及び貯蔵ノードＰＢが例えば０Ｖの接地電圧にリセットされる。これに従ってラッチ回路３１０のインバータ３０５の出力端及びインバータ３０６の入力端は、電源電圧Ｖｃｃレベルとなる。
【００２６】
このページバッファ３００のリセット後に続くデータ感知区間Ｔ２２では、分離用トランジスタ３０２が導通状態とされ、初期化トランジスタ３０３及び隔離トランジスタ３０４は初期化信号ＤＣＢ及び隔離信号ＳＢＬに従いオフになることにより、メモリセルの記憶データが感知される。このときに基準電圧Ｖｒｅｆは、最初に一旦０Ｖとなり負荷トランジスタ３０７をオンさせてビットラインＢＬのプリチャージを行った後に例えば１．７Ｖのレベルとなり、負荷トランジスタ３０７から感知電流が感知ノードＳＯを通じてビットラインＢＬへ提供される。そして、メモリセルのデータが“１”の場合、即ちメモリセルがデプレッションモードのトランジスタになっている場合は、負荷トランジスタ３０７による感知電流がメモリセルストリング３０１を通じて全部放電されるので、感知ノードＳＯは０．６Ｖ程度を維持するようになり、これにより感知トランジスタ３０８がオフとなる。一方、メモリセルのデータが“０”の場合、即ちエンハンスメントモードのトランジスタとなっている場合は、負荷トランジスタ３０７による感知電流がメモリセルストリング３０１を通じて流れることができないので、感知ノードＳＯはほぼＶｃｃを維持するようになり、これにより感知トランジスタ３０８がオンとなる。
【００２７】
この後にデータラッチ区間Ｔ３３になるとラッチ信号φＬａｔｃｈがＶｃｃとされ、これに従い感知活性化トランジスタ３０９が導通する。すると、メモリセルデータが“１”の場合は感知トランジスタ３０８がオフしているので、ラッチ回路３１０の状態はそのままで貯蔵ノードＰＢは０Ｖ（＝ロウ）になる。一方、メモリセルデータが“０”の場合は感知トランジスタ３０８がオンしているので、ラッチ回路３１０のインバータ３０５の出力端及びインバータ３０６の入力端が放電されて論理変化し、貯蔵ノードＰＢはＶｃｃ（＝ハイ）になる。
【００２８】
このように読出動作において、メモリセルデータが“１”の場合はラッチ回路３１０の貯蔵ノードＰＢは“０”、メモリセルデータが“０”の場合はラッチ回路３１０の貯蔵ノードＰＢは“１”をラッチする。
【００２９】
図７の波形図には、ページプログラムに際するページバッファ３００の動作タイミングを示してある。図示ようにプログラム動作は、区間Ｔ２１におけるビットラインＢＬのリセット(BIT LINE RESET)、区間Ｔ３１におけるデータローディング(DATA LOADING)、区間Ｔ４１におけるプログラム(PROGRAM) の順に進行する。
【００３０】
まずリセット区間Ｔ２１で初期化信号ＤＣＢを論理“ハイ”とすることにより、ビットラインＢＬ及び感知ノードＳＯが０Ｖにリセットされる。このときの基準電圧ＶｒｅｆはＶｃｃレベルにあるので負荷トランジスタ３０７はオフしている。
【００３１】
このビットラインＢＬのリセット後にデータローディング区間Ｔ３１になると、データ“１”の書込であれば、ＩＮラインを通して提供されるその“１”の入力データに従ってラッチ回路３１０の貯蔵ノードＰＢはＶｃｃとなる。一方、データ“０”の書込であれば、その“０”の入力データに従ってラッチ回路３１０の貯蔵ノードＰＢは０Ｖとなる。
【００３２】
この後に続くプログラム区間Ｔ４１では、データ“１”書込であれば貯蔵ノードＰＢのＶｃｃがビットラインＢＬへ伝達されてメモリセルのフローティングゲートのプログラムが防止されるので、選択メモリセルはデプレッションモードのトランジスタとなる。一方、データ“０”書込であれば貯蔵ノードＰＢの０ＶがビットラインＢＬへ伝達されてメモリセルのフローティングゲートがプログラム可能になるので、選択メモリセルはエンハンスメントモードのトランジスタとなる。尚、信号ＢＬＳＨＦ，ＳＢＬは電圧降下なくデータ電圧を伝えるためにＶｃｃ以上のＶｐａｓｓとされる。
【００３３】
このようにプログラム動作において、書込むデータが“１”の場合はラッチ回路３１０の貯蔵ノードＰＢは“１”、書込むデータが“０”の場合はラッチ回路３１０の貯蔵ノードＰＢは“０”をラッチする。即ち、読出とプログラムでページバッファ３００の貯蔵論理は逆の関係になる。
【００３４】
上記基本動作のページバッファ３００を使用したページ複写、即ち複写のためのページ読出及びページプログラムと複写データの出力について、図８〜図１１を参照して説明する。
【００３５】
この例のフラグセル部２００は、メモリセルアレイ１００に追加して設けられ、メモリセルアレイ１００の１行ごとに１ずつ追加されて全部で１列を形成するメモリトランジスタで構成される。即ち、このフラグセル部２００をなすフラグセルの１つ１つは、メモリセルアレイ１００のメモリトランジスタと同じもので、メモリ設計時に１列を追加構成してこれを複写時のための専用メモリとして活用するものである。このように形成されたフラグセル部２００を使用して、複写以外の通常のノーマルプログラムの場合には、プログラム行に対応するフラグセルに例えばデータ“０”を書込み、そして、１行分の複写データをプログラムする複写プログラムの場合には、複写先行に対応するフラグセルにデータ“１”を書込む。つまり、元のデータから反転した複写データの入った複写先行についてはフラグセルに特別なフラグを記憶させ、これにより反転したデータであるかどうかを判別できるようになっている。
【００３６】
図８は、１行のデータを他の行へ複写するときの動作を説明したブロック図である。この図８に示すように、〔１００１１００１：０（＝フラグ）〕のデータが記憶された複写行１０１のデータを複写先行１０２へ複写すると、図３の場合と同様に、複写先行１０２には〔０１１００１１０：１〕の反転した複写データが貯蔵される。即ち、ページバッファ３００を用いた複写による反転で複写データと共にフラグも反転され、複写先行１０２のフラグセルにはフラグ“１”が貯蔵される。
【００３７】
また図９に示すように、もし、複写先行１０２の既にページ複写された後のページデータを再複写することになれば、再度の反転が行われるので、再複写先行１０３に貯蔵されるデータは元の複写行１０１と同じ状態に戻る。従って、再複写先行１０３のフラグセルには、フラグ“０”が入れられる。
【００３８】
このようなメモリセルアレイ１００及びフラグセル部２００に対しページ読出を行って出力する場合について、図１０及び図１１に示してある。
【００３９】
図１０は、複写行１０１（又は再複写先行１０３）の読出動作を説明している。複写行１０１のデータは、ページ読出によってページバッファ３００に貯蔵される。このとき同時に、フラグも同様に読出されてページバッファ３００に貯蔵されることになる。そして、出力バッファ６００へのデータ出力に際しては、排他的論理和ゲートの補正手段５００によりフラグと出力データが演算されて出力されることになるが、この場合にはフラグが“０”なので、出力バッファ６００を通じて出力されるデータは、〔１００１１００１〕の元のデータそのままとなる。
【００４０】
一方図１１は、複写先行１０２の読出動作の場合を説明しており、このときには、フラグ“１”がページバッファ３００に一緒に貯蔵されることになる。そして、補正手段５００でフラグと出力データが演算される結果、複写先行１０２のデータは補正、つまり反転されて出力されることになる。即ち、ページバッファ３００に貯蔵される読出データは〔０１１００１１０〕であるが、補正手段５００においてフラグ“１”と排他的論理和されるので、出力バッファ６００を通じて出力されるデータは、〔１００１１００１〕の元の複写行１０１のデータに補正される。
【００４１】
図１２には、ノーマルページプログラム時の各制御信号のタイミングチャートを示してある。コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、区間Ｔ３０で入出力端子Ｉ／Ｏを通じてデータローディング命令(DATA LOADING COMMAND)“８０ｈ”を入力し、次いで区間Ｔ３１で３サイクルのアドレスを印加する(ADDRESS INPUT) 。そして区間Ｔ３２で、例えば２５６バイトの書込データをページバッファ３００へ順次入力する(DATA INPUT)。この後に区間Ｔ３３でページプログラム命令(PAGE PROGRAM COMMAND)“１０ｈ”を入力すると、区間Ｔ３４でメモリセルへのページプログラムが遂行される(PAGE PROGRAMMED) 。
【００４２】
このプログラム動作では、コマンドラッチエネーブル信号ＣＬＥが“ハイ”のときに書込エネーブル信号バーＷＥをトグルさせることによって、入出力端子Ｉ／Ｏに入力されるデータがコマンドであることが認識され、このコマンドがローディング命令であればデータローディング動作が認識される。また、アドレスラッチエネーブル信号ＡＬＥが“ハイ”であるときに入出力端子Ｉ／Ｏを通じてデータを入力すると、これはアドレスとして認識される。更に、コマンドラッチエネーブル信号ＣＬＥ及びアドレスラッチエネーブル信号ＡＬＥの両者が“ロウ”のときに書込エネーブル信号バーＷＥをトグルさせると、入出力端子Ｉ／Ｏを通じて入力されるデータがプログラムのための書込データとして認識される。そして、コマンドラッチエネーブル信号ＣＬＥが“ハイ”のときに書込エネーブル信号バーＷＥをトグルさせることによって、入出力端子Ｉ／Ｏに入力されるデータがコマンドであることが認識され、このコマンドがページプログラム命令であればページプログラム動作が認識される。従って、１ページを２５６バイト構成とした場合、データローディング命令“８０ｈ”を入力して３サイクルのアドレスを入力することで、２５６バイトのデータが順次にページバッファ３００へ入力され、そして、ページプログラム命令“１０ｈ”を入力することで、選択行の全メモリセルがページプログラムされる。このとき、当該選択行のフラグセルには、フラグ“０”が書込まれる。
【００４３】
図１３には、ページ複写時の各制御信号のタイミングチャートを示してある。コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、区間Ｔ４０で読出命令(READ COMMAND)“００ｈ”を入力して区間Ｔ４１で複写行１０１のアドレスを知らせる３サイクルのアドレスを入力すると(ADDRESS INPUT) 、区間Ｔ４２でデータ感知が遂行される(DATA SENSED) 。このデータ感知によりページバッファ３００にページデータが一時貯蔵される。そして、区間Ｔ４３でページ複写プログラム命令(PAGE COPY PROGURAM COMMAND)“１５ｈ”を印加し、区間Ｔ４４で複写先行１０２のアドレスを知らせる３サイクルのアドレスを提供すると(ADDRESS INPUT) 、ページバッファ３００の貯蔵データはそのまま複写先行１０２のメモリセルへプログラムされる。この場合、上記のページバッファ３００の基本動作に従ってデータが反転されることになるので、複写先行１０２のフラグセルには、フラグ“１”が書込まれる。
【００４４】
このページ複写による複写先行１０２のデータをページ読出する場合には、フラグが“１”となっているので、補正手段５００による補正が行われ、複写元の複写行１０１にあった元のデータが出力バッファ６００を通じて出力される。即ち、このときに出力バッファ６００を通じて出力される最終データは、反転複写されたデータを更に反転したものになり、結局、元のデータとなる。
【００４５】
【発明の効果】
以上のように、本発明によれば、１行のフラグセルを設けて複写行データと同時に読出及びプログラムするだけで、外部記憶回路を使用することなく複写を行なえ且つ元のデータのままの状態でデータ出力を行なうことが可能になる。従って、高速でデータ処理の容易なページ複写を実現できる。
【図面の簡単な説明】
【図１】 従来のページ複写動作を説明するメモリの要部ブロック図。
【図２】図１に説明するページ複写での信号波形図。
【図３】従来のページ複写動作の他の例を説明するメモリの要部ブロック図。
【図４】本発明に係るメモリの要部ブロック図。
【図５】ページバッファの回路図。
【図６】図５に示すページバッファの読出時の信号波形図。
【図７】図５に示すページバッファのプログラム時の信号波形図。
【図８】本発明に係るページ複写動作を説明するメモリの要部ブロック図。
【図９】本発明に係るページ複写動作で再複写する場合を説明するメモリの要部ブロック図。
【図１０】本発明に係る複写元又は再複写データの出力動作を説明するメモリの要部ブロック図。
【図１１】本発明に係る複写データの出力動作を説明するメモリの要部ブロック図。
【図１２】本発明に係るページプログラム時の信号波形図。
【図１３】本発明に係るページ複写時の信号波形図。
【符号の説明】
１００ メモリセルアレイ
２００ フラグセル部
３００ ページバッファ
５００ 補正手段
６００ 出力バッファ
【発明の属する技術分野】
本発明は、電気的消去可能でプログラム可能な不揮発性半導体メモリ装置に関し、中でも特に、ＮＡＮＤ形フラッシュメモリに関する。
【０００２】
【従来の技術】
他のメモリ同様に不揮発性半導体メモリでも、高密度集積化と共に性能及び動作速度の向上が図られている。ＥＥＰＲＯＭに代表される不揮発性半導体メモリは、フローティングゲート形のＭＯＳトランジスタをメモリセルとして使用しており、この多数のメモリセルを行と列のマトリックス形態で配列し、そして、同じ行にあるメモリセルの制御ゲートをワードラインに、同じ列にあるメモリセルのドレインをビットラインに接続してメモリセルアレイが構成される。
【０００３】
このような不揮発性半導体メモリにおいては、動作速度を向上するために、いずれか一本の選択ワードラインと接続した全メモリセルのデータを対応するビットラインを通じ一括して読出すページ読出が遂行される。この際の多数のビットラインに一括読出されたデータは、ページバッファと呼ばれるビットラインごとのデータラッチを備えたデータ貯蔵手段に一時的に貯蔵される。一方、書込すなわちプログラム動作は、データ入出力パッドを通して入力されるデータをページバッファに順次貯蔵した後、その貯蔵データを一本の選択ワードラインに接続したメモリセルへ一括プログラムするページプログラムで遂行される。このページ読出とページプログラムについては、大韓民国公開特許第９４−１８８７０号などに詳しい。
【０００４】
ページ読出及びページプログラム（書込）は、メモリセルアレイ内の任意の行データを他の行へ複写する場合に応用される。この複写動作は、読出とプログラムの複合的遂行によって行われる。その一手法として、複写する行のデータを読出してセルアレイとは別途の外部記憶回路に一旦貯蔵し、そして複写先行のアドレスを入力してから外部記憶回路の貯蔵データを再入力し、一括プログラムする方法がある。図１は、このようなページ複写について説明するブロック図で、ページ複写時のメモリ主要部のデータ移動経路を示している。また図２は、ページ複写時における不揮発性半導体メモリの制御信号のタイミングを示している。
【０００５】
図１を参照すると、ページ複写のために必要な構成は、メモリセルアレイ１００と、ページ読出及びページプログラム時にデータを一時貯蔵するページバッファ（データ貯蔵手段）３００と、外部記憶回路４００と、であり、セルアレイとは別途に設けられた外部記憶回路４００は、ページバッファ３００と接続されている。ページ複写を遂行するためには、メモリセルアレイ１００の複写元の複写行１０１のデータ(DATA)を読出して外部記憶回路４００へ一旦貯蔵し、そしてこれを複写先行１０２へプログラムしなければならない。この動作を遂行するために、例えば１６メガビットのＣＭＯＳ−ＮＡＮＤ−ＥＥＰＲＯＭの外部端子には図２に示す各制御信号を提供する必要がある。
【０００６】
図２を参照すると、コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、入出力端子Ｉ／Ｏを通じてコマンドを印加することにより、メモリは該当動作を始める。
【０００７】
まず、区間Ｔ１で読出命令(READ COMMAND)“００ｈ”を印加してから区間Ｔ２で３サイクルのアドレスを印加すると(ADDRESS INPUT) 、該アドレスで指定される行の全メモリセルデータがビットラインを通じて一括読出しされ、ページバッファ３００の内部レジスタに貯蔵される。このデータ感知動作(DATA SENSED) は区間Ｔ３で遂行される。次いで、読出エネーブル信号バーＲＥがトグル(toggle)されて印加される区間Ｔ４で、ページバッファ３００に貯蔵されたデータを入出力端子Ｉ／Ｏを通じて出力するデータ出力動作(DATA OUTPUT) が遂行される。この区間Ｔ４では例えば２５６バイトのデータが順次出力され、そのページ読出されたデータは、ページ複写のためにマイクロプロセッサ等の制御手段により外部記憶回路４００に貯蔵される。
【０００８】
この後、入出力端子Ｉ／Ｏを通じてデータローディング命令(DATA LOADING COMMAND)“８０ｈ”を入力してから区間Ｔ５で３サイクルのアドレスを印加すると(ADDRESS INPUT) 、外部記憶回路４００に貯蔵された２５６バイトのデータが区間Ｔ６でメモリ内に順次ローディングされる(DATA INPUT)。
【０００９】
そして、ページプログラム命令(PAGE PROGRAM COMMAND)“１０ｈ”が区間Ｔ７で印加されると、区間Ｔ８で複写先行１０２の全メモリセルにデータが一括プログラムされ(PAGE PROGRAMMED) 、複写動作が完了する。
【００１０】
この複写技術では外部記憶回路４００を必要としており、ページ単位で読出した複写データを一旦外へ出力した後に再入力する方法であるため、複写時間が長くなるという不具合がある。例えば、１行が２５６バイトで、対応するページバッファの容量が２５６バイトの場合、データをページバッファ３００から外部記憶回路４００へ出力し、そしてページバッファ３００へ再入力する際、その読出サイクルと書込サイクルとをそれぞれ８０ｎｓと仮定すると、複写動作全体にかかる時間は約４１ｕｓになり得る。そこで図３に示すような、外部記憶回路４００を使用せずにメモリセルアレイ１００及びページバッファ３００のみでページ複写動作を遂行する技術が提案されている。
【００１１】
図３に示す技術の特徴は、複写行１０１のデータをページバッファ３００に一括貯蔵した後、該ページバッファ３００から直接的に複写先行１０２へプログラムを行う点にある。従って、外部記憶回路を必要とせず、図１の技術に比べて複写時間が短縮される。しかし一方で、構造上の影響から複写データの反転問題が生じる。即ち、ページバッファ３００の構造上、データ読出動作でページバッファ３００が貯蔵するデータとデータプログラム動作でページバッファ３００が貯蔵するデータとでは論理が反転する関係となるため、このようなページバッファ３００をそのまま複写に使用すれば、読出された複写データは論理反転してプログラムされることになってしまう。従って、複写先行１０２へ複写されたデータは元のデータの反転したものとなって提供されることになる。これではデータ処理の上で混乱をきたし、好ましくない。
【００１２】
【発明が解決しようとする課題】
上記のような従来技術に着目して本発明の目的は、外部記憶回路を使用せずにすみ、しかも複写データが反転しないような高速複写を行える読出及びプログラム方法とそのための回路を提供することにある。
【００１３】
【課題を解決するための手段】
この目的にために本発明は、ページ読出及びページプログラムを行うことが可能となった電気的消去可能でプログラム可能な不揮発性半導体メモリ装置の読出及びプログラム方法において、１行分のデータを読出してページバッファへ反転して貯蔵し、そして該貯蔵データを他の行へプログラムした場合に、該プログラムした他の行に対し複写が奇数回か偶数回かを示すフラグをたて、該他の行のデータを読出して出力する際に、前記フラグに従って出力データを補正するようにしたことを特徴とする。
【００１４】
即ち本発明によれば、電気的消去可能でプログラム可能なＮＡＮＤセル形フラッシュメモリ装置において、メモリセルアレイから１行分のデータをページバッファへ読出し、反転して貯蔵し、そして該貯蔵データを他の行へプログラムするページ複写を行い、そして、該他の行のデータを前記ページバッファへ読出して出力する際に、奇数回のページ複写の場合は該出力データを反転させて出力するようになっていることを特徴とするＮＡＮＤセル形フラッシュメモリ装置が提供される。
【００１５】
具体的には本発明によれば、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、メモリセルアレイの１行ごとに設けられ、該メモリセルアレイの読出及びプログラムと共に読出及びプログラムされるフラグセルと、前記メモリセルアレイの列及び前記フラグセルの列に接続されたデータラッチを有し、読出及びプログラム時に前記メモリセルアレイのデータ及び前記フラグセルのフラグを同時に反転して貯蔵するデータ貯蔵手段と、該データ貯蔵手段の貯蔵データを出力する際に、前記メモリセルアレイのデータを前記フラグセルのフラグに従って補正する補正手段と、
を備えたことを特徴とする。
【００１６】
或いは、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、読出及びプログラム時に１行分のメモリトランジスタのデータを反転して貯蔵するページバッファと、メモリセルアレイの各行に対応させて設けられ、前記ページバッファへ１行分のデータを読出して貯蔵しそして該貯蔵データを他の行へプログラムしたときに、データと共に反転する所定論理のフラグを記憶するフラグセルと、前記ページバッファへ１行分のデータを読出しそしてこれを出力する際に、該読出行に対応した前記フラグセルのフラグに従って出力データを補正する補正手段と、を備えたことを特徴とする。
【００１７】
また或いは、フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもち、ページ読出及びページプログラムが可能とされた電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、メモリセルアレイの１行ごとにメモリトランジスタを少なくとも１ずつ追加形成してフラグセルを構成し、該フラグセルに記憶されるフラグも前記メモリセルアレイのデータと共に反転して貯蔵するページバッファを設け、そして、該ページバッファの貯蔵データを出力する際に、前記フラグセルのフラグに従い前記メモリセルアレイのデータを補正する補正手段を設けたことを特徴とする。
【００１８】
これら補正手段は、フラグセルのフラグとメモリセルアレイのデータとを排他的論理和するＸＯＲゲートで構成すれば簡素な回路ですむ。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２０】
図４は、本発明に係るページ複写を行うための読出及びプログラム回路のブロック図であって、メモリセルアレイ１００と、このメモリセルアレイ１００にデータをプログラムするときに複写データであるかどうかを示すフラグをたてるフラグセル部２００と、読出及びプログラム時にメモリセルアレイ１００及びフラグセル部２００のデータを一時的に貯蔵するためのページバッファ（データ貯蔵手段）３００と、ページバッファ３００から出力されるメモリセルアレイ１００のデータを、同時にページバッファ３００から出力されるフラグセル部２００のフラグに基づいて補正し、出力バッファ６００へ送る補正手段５００と、が示されている。
【００２１】
まず、ページバッファ３００の構成と複写動作の基となるデータの読出及びプログラム動作を、図５の回路図と図６及び図７のタイミングチャートを参照して説明する。
【００２２】
図５は、ページバッファ３００中のいずれか１つの単位ページバッファ（データラッチ）と、メモリセルアレイ１００内のメモリセルストリング３１０との関係を示した回路図である。ページバッファ３００内の単位ページバッファは各ビットラインＢＬごとに設けられており、各ビットラインＢＬには、選択トランジスタとフローティングゲート形のメモリトランジスタとを直列接続してなるＮＡＮＤ構造のメモリセルストリング３０１が接続されている。ビットラインＢＬと単位ページバッファとは、データ消去時にビットラインＢＬとページバッファ３００とを分離させる分離用トランジスタ３０２を介し接続される。
【００２３】
各単位ページバッファは、読出動作時にビットラインＢＬへ電流を供給するＰＭＯＳの負荷トランジスタ３０７、ビットラインＢＬ及び単位ページバッファ３００内の放電を行って初期化するＮＭＯＳの初期化トランジスタ３０３、感知ノードＳＯと単位ページバッファ内の貯蔵ノードＰＢを電気的に隔離するＮＭＯＳの隔離トランジスタ３０４、２個のインバータ３０５，３０６からなり、貯蔵ノードＰＢのラッチを行うラッチ回路３１０、感知ノードＳＯにゲート接続されてラッチ回路３１０のラッチ論理を決定するＮＭＯＳの感知トランジスタ３０８、ラッチ信号φＬａｔｃｈに応答して感知トランジスタ３０８を接地接続させるＮＭＯＳの感知活性化トランジスタ３０９、そして、貯蔵ノードＰＢのラッチデータを出力するときに反転して出力するためのインバータ３１１を備えている。
【００２４】
図６の波形図には、ページ読出に際するページバッファ３００の動作タイミングを示してある。図示のように読出動作は、区間Ｔ１１におけるページバッファ３００のリセット(PAGE BUFFER RESET) 、区間Ｔ２２におけるデータ感知(DATA SENSED) 、区間Ｔ３３におけるデータラッチ(DATA LATCHED)の順に進行する。
【００２５】
まずリセット区間Ｔ１１では、コントロール信号ＳＢＬ，ＤＣＢが論理“ハイ”になることにより、感知ノードＳＯ及び貯蔵ノードＰＢが例えば０Ｖの接地電圧にリセットされる。これに従ってラッチ回路３１０のインバータ３０５の出力端及びインバータ３０６の入力端は、電源電圧Ｖｃｃレベルとなる。
【００２６】
このページバッファ３００のリセット後に続くデータ感知区間Ｔ２２では、分離用トランジスタ３０２が導通状態とされ、初期化トランジスタ３０３及び隔離トランジスタ３０４は初期化信号ＤＣＢ及び隔離信号ＳＢＬに従いオフになることにより、メモリセルの記憶データが感知される。このときに基準電圧Ｖｒｅｆは、最初に一旦０Ｖとなり負荷トランジスタ３０７をオンさせてビットラインＢＬのプリチャージを行った後に例えば１．７Ｖのレベルとなり、負荷トランジスタ３０７から感知電流が感知ノードＳＯを通じてビットラインＢＬへ提供される。そして、メモリセルのデータが“１”の場合、即ちメモリセルがデプレッションモードのトランジスタになっている場合は、負荷トランジスタ３０７による感知電流がメモリセルストリング３０１を通じて全部放電されるので、感知ノードＳＯは０．６Ｖ程度を維持するようになり、これにより感知トランジスタ３０８がオフとなる。一方、メモリセルのデータが“０”の場合、即ちエンハンスメントモードのトランジスタとなっている場合は、負荷トランジスタ３０７による感知電流がメモリセルストリング３０１を通じて流れることができないので、感知ノードＳＯはほぼＶｃｃを維持するようになり、これにより感知トランジスタ３０８がオンとなる。
【００２７】
この後にデータラッチ区間Ｔ３３になるとラッチ信号φＬａｔｃｈがＶｃｃとされ、これに従い感知活性化トランジスタ３０９が導通する。すると、メモリセルデータが“１”の場合は感知トランジスタ３０８がオフしているので、ラッチ回路３１０の状態はそのままで貯蔵ノードＰＢは０Ｖ（＝ロウ）になる。一方、メモリセルデータが“０”の場合は感知トランジスタ３０８がオンしているので、ラッチ回路３１０のインバータ３０５の出力端及びインバータ３０６の入力端が放電されて論理変化し、貯蔵ノードＰＢはＶｃｃ（＝ハイ）になる。
【００２８】
このように読出動作において、メモリセルデータが“１”の場合はラッチ回路３１０の貯蔵ノードＰＢは“０”、メモリセルデータが“０”の場合はラッチ回路３１０の貯蔵ノードＰＢは“１”をラッチする。
【００２９】
図７の波形図には、ページプログラムに際するページバッファ３００の動作タイミングを示してある。図示ようにプログラム動作は、区間Ｔ２１におけるビットラインＢＬのリセット(BIT LINE RESET)、区間Ｔ３１におけるデータローディング(DATA LOADING)、区間Ｔ４１におけるプログラム(PROGRAM) の順に進行する。
【００３０】
まずリセット区間Ｔ２１で初期化信号ＤＣＢを論理“ハイ”とすることにより、ビットラインＢＬ及び感知ノードＳＯが０Ｖにリセットされる。このときの基準電圧ＶｒｅｆはＶｃｃレベルにあるので負荷トランジスタ３０７はオフしている。
【００３１】
このビットラインＢＬのリセット後にデータローディング区間Ｔ３１になると、データ“１”の書込であれば、ＩＮラインを通して提供されるその“１”の入力データに従ってラッチ回路３１０の貯蔵ノードＰＢはＶｃｃとなる。一方、データ“０”の書込であれば、その“０”の入力データに従ってラッチ回路３１０の貯蔵ノードＰＢは０Ｖとなる。
【００３２】
この後に続くプログラム区間Ｔ４１では、データ“１”書込であれば貯蔵ノードＰＢのＶｃｃがビットラインＢＬへ伝達されてメモリセルのフローティングゲートのプログラムが防止されるので、選択メモリセルはデプレッションモードのトランジスタとなる。一方、データ“０”書込であれば貯蔵ノードＰＢの０ＶがビットラインＢＬへ伝達されてメモリセルのフローティングゲートがプログラム可能になるので、選択メモリセルはエンハンスメントモードのトランジスタとなる。尚、信号ＢＬＳＨＦ，ＳＢＬは電圧降下なくデータ電圧を伝えるためにＶｃｃ以上のＶｐａｓｓとされる。
【００３３】
このようにプログラム動作において、書込むデータが“１”の場合はラッチ回路３１０の貯蔵ノードＰＢは“１”、書込むデータが“０”の場合はラッチ回路３１０の貯蔵ノードＰＢは“０”をラッチする。即ち、読出とプログラムでページバッファ３００の貯蔵論理は逆の関係になる。
【００３４】
上記基本動作のページバッファ３００を使用したページ複写、即ち複写のためのページ読出及びページプログラムと複写データの出力について、図８〜図１１を参照して説明する。
【００３５】
この例のフラグセル部２００は、メモリセルアレイ１００に追加して設けられ、メモリセルアレイ１００の１行ごとに１ずつ追加されて全部で１列を形成するメモリトランジスタで構成される。即ち、このフラグセル部２００をなすフラグセルの１つ１つは、メモリセルアレイ１００のメモリトランジスタと同じもので、メモリ設計時に１列を追加構成してこれを複写時のための専用メモリとして活用するものである。このように形成されたフラグセル部２００を使用して、複写以外の通常のノーマルプログラムの場合には、プログラム行に対応するフラグセルに例えばデータ“０”を書込み、そして、１行分の複写データをプログラムする複写プログラムの場合には、複写先行に対応するフラグセルにデータ“１”を書込む。つまり、元のデータから反転した複写データの入った複写先行についてはフラグセルに特別なフラグを記憶させ、これにより反転したデータであるかどうかを判別できるようになっている。
【００３６】
図８は、１行のデータを他の行へ複写するときの動作を説明したブロック図である。この図８に示すように、〔１００１１００１：０（＝フラグ）〕のデータが記憶された複写行１０１のデータを複写先行１０２へ複写すると、図３の場合と同様に、複写先行１０２には〔０１１００１１０：１〕の反転した複写データが貯蔵される。即ち、ページバッファ３００を用いた複写による反転で複写データと共にフラグも反転され、複写先行１０２のフラグセルにはフラグ“１”が貯蔵される。
【００３７】
また図９に示すように、もし、複写先行１０２の既にページ複写された後のページデータを再複写することになれば、再度の反転が行われるので、再複写先行１０３に貯蔵されるデータは元の複写行１０１と同じ状態に戻る。従って、再複写先行１０３のフラグセルには、フラグ“０”が入れられる。
【００３８】
このようなメモリセルアレイ１００及びフラグセル部２００に対しページ読出を行って出力する場合について、図１０及び図１１に示してある。
【００３９】
図１０は、複写行１０１（又は再複写先行１０３）の読出動作を説明している。複写行１０１のデータは、ページ読出によってページバッファ３００に貯蔵される。このとき同時に、フラグも同様に読出されてページバッファ３００に貯蔵されることになる。そして、出力バッファ６００へのデータ出力に際しては、排他的論理和ゲートの補正手段５００によりフラグと出力データが演算されて出力されることになるが、この場合にはフラグが“０”なので、出力バッファ６００を通じて出力されるデータは、〔１００１１００１〕の元のデータそのままとなる。
【００４０】
一方図１１は、複写先行１０２の読出動作の場合を説明しており、このときには、フラグ“１”がページバッファ３００に一緒に貯蔵されることになる。そして、補正手段５００でフラグと出力データが演算される結果、複写先行１０２のデータは補正、つまり反転されて出力されることになる。即ち、ページバッファ３００に貯蔵される読出データは〔０１１００１１０〕であるが、補正手段５００においてフラグ“１”と排他的論理和されるので、出力バッファ６００を通じて出力されるデータは、〔１００１１００１〕の元の複写行１０１のデータに補正される。
【００４１】
図１２には、ノーマルページプログラム時の各制御信号のタイミングチャートを示してある。コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、区間Ｔ３０で入出力端子Ｉ／Ｏを通じてデータローディング命令(DATA LOADING COMMAND)“８０ｈ”を入力し、次いで区間Ｔ３１で３サイクルのアドレスを印加する(ADDRESS INPUT) 。そして区間Ｔ３２で、例えば２５６バイトの書込データをページバッファ３００へ順次入力する(DATA INPUT)。この後に区間Ｔ３３でページプログラム命令(PAGE PROGRAM COMMAND)“１０ｈ”を入力すると、区間Ｔ３４でメモリセルへのページプログラムが遂行される(PAGE PROGRAMMED) 。
【００４２】
このプログラム動作では、コマンドラッチエネーブル信号ＣＬＥが“ハイ”のときに書込エネーブル信号バーＷＥをトグルさせることによって、入出力端子Ｉ／Ｏに入力されるデータがコマンドであることが認識され、このコマンドがローディング命令であればデータローディング動作が認識される。また、アドレスラッチエネーブル信号ＡＬＥが“ハイ”であるときに入出力端子Ｉ／Ｏを通じてデータを入力すると、これはアドレスとして認識される。更に、コマンドラッチエネーブル信号ＣＬＥ及びアドレスラッチエネーブル信号ＡＬＥの両者が“ロウ”のときに書込エネーブル信号バーＷＥをトグルさせると、入出力端子Ｉ／Ｏを通じて入力されるデータがプログラムのための書込データとして認識される。そして、コマンドラッチエネーブル信号ＣＬＥが“ハイ”のときに書込エネーブル信号バーＷＥをトグルさせることによって、入出力端子Ｉ／Ｏに入力されるデータがコマンドであることが認識され、このコマンドがページプログラム命令であればページプログラム動作が認識される。従って、１ページを２５６バイト構成とした場合、データローディング命令“８０ｈ”を入力して３サイクルのアドレスを入力することで、２５６バイトのデータが順次にページバッファ３００へ入力され、そして、ページプログラム命令“１０ｈ”を入力することで、選択行の全メモリセルがページプログラムされる。このとき、当該選択行のフラグセルには、フラグ“０”が書込まれる。
【００４３】
図１３には、ページ複写時の各制御信号のタイミングチャートを示してある。コマンドラッチエネーブル端子ＣＬＥ、アドレスラッチエネーブル端子ＡＬＥ、書込エネーブル端子バーＷＥ、及び読出エネーブル端子バーＲＥにそれぞれ対応する制御信号を所定の波形で印加し、区間Ｔ４０で読出命令(READ COMMAND)“００ｈ”を入力して区間Ｔ４１で複写行１０１のアドレスを知らせる３サイクルのアドレスを入力すると(ADDRESS INPUT) 、区間Ｔ４２でデータ感知が遂行される(DATA SENSED) 。このデータ感知によりページバッファ３００にページデータが一時貯蔵される。そして、区間Ｔ４３でページ複写プログラム命令(PAGE COPY PROGURAM COMMAND)“１５ｈ”を印加し、区間Ｔ４４で複写先行１０２のアドレスを知らせる３サイクルのアドレスを提供すると(ADDRESS INPUT) 、ページバッファ３００の貯蔵データはそのまま複写先行１０２のメモリセルへプログラムされる。この場合、上記のページバッファ３００の基本動作に従ってデータが反転されることになるので、複写先行１０２のフラグセルには、フラグ“１”が書込まれる。
【００４４】
このページ複写による複写先行１０２のデータをページ読出する場合には、フラグが“１”となっているので、補正手段５００による補正が行われ、複写元の複写行１０１にあった元のデータが出力バッファ６００を通じて出力される。即ち、このときに出力バッファ６００を通じて出力される最終データは、反転複写されたデータを更に反転したものになり、結局、元のデータとなる。
【００４５】
【発明の効果】
以上のように、本発明によれば、１行のフラグセルを設けて複写行データと同時に読出及びプログラムするだけで、外部記憶回路を使用することなく複写を行なえ且つ元のデータのままの状態でデータ出力を行なうことが可能になる。従って、高速でデータ処理の容易なページ複写を実現できる。
【図面の簡単な説明】
【図１】 従来のページ複写動作を説明するメモリの要部ブロック図。
【図２】図１に説明するページ複写での信号波形図。
【図３】従来のページ複写動作の他の例を説明するメモリの要部ブロック図。
【図４】本発明に係るメモリの要部ブロック図。
【図５】ページバッファの回路図。
【図６】図５に示すページバッファの読出時の信号波形図。
【図７】図５に示すページバッファのプログラム時の信号波形図。
【図８】本発明に係るページ複写動作を説明するメモリの要部ブロック図。
【図９】本発明に係るページ複写動作で再複写する場合を説明するメモリの要部ブロック図。
【図１０】本発明に係る複写元又は再複写データの出力動作を説明するメモリの要部ブロック図。
【図１１】本発明に係る複写データの出力動作を説明するメモリの要部ブロック図。
【図１２】本発明に係るページプログラム時の信号波形図。
【図１３】本発明に係るページ複写時の信号波形図。
【符号の説明】
１００ メモリセルアレイ
２００ フラグセル部
３００ ページバッファ
５００ 補正手段
６００ 出力バッファ
Claims (6)
- フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、
メモリセルアレイの１行ごとに設けられ、該メモリセルアレイの読出及びプログラムと共に読出及びプログラムされるフラグセルと、
前記メモリセルアレイの列及び前記フラグセルの列に接続されたデータラッチを有し、読出及びプログラム時に前記メモリセルアレイのデータ及び前記フラグセルのフラグを同時に反転して貯蔵するデータ貯蔵手段と、
該データ貯蔵手段の貯蔵データを出力する際に、前記メモリセルアレイのデータを前記フラグセルのフラグに従って補正する補正手段と、
を備えたことを特徴とする不揮発性半導体メモリ装置。 - フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもつ電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、
読出及びプログラム時に１行分のメモリトランジスタのデータを反転して貯蔵するページバッファと、
メモリセルアレイの各行に対応させて設けられ、前記ページバッファへ１行分のデータを読出して貯蔵しそして該貯蔵データを他の行へプログラムしたときに、データと共に反転する所定論理のフラグを記憶するフラグセルと、
前記ページバッファへ１行分のデータを読出しそしてこれを出力する際に、該読出行に対応した前記フラグセルのフラグに従って出力データを補正する補正手段と、
を備えたことを特徴とする不揮発性半導体メモリ装置。 - フローティングゲート形のメモリトランジスタを行と列のマトリックス形態に配列したメモリセルアレイをもち、ページ読出及びページプログラムが可能とされた電気的消去可能でプログラム可能な不揮発性半導体メモリ装置において、
メモリセルアレイの１行ごとにメモリトランジスタを少なくとも１ずつ追加形成してフラグセルを構成し、
該フラグセルに記憶されるフラグも前記メモリセルアレイのデータと共に反転して貯蔵するページバッファを設け、そして、
該ページバッファの貯蔵データを出力する際に、前記フラグセルのフラグに従い前記メモリセルアレイのデータを補正する補正手段を設けたことを特徴とする不揮発性半導体メモリ装置。 - 補正手段は、フラグセルのフラグとメモリセルアレイのデータとを排他的論理和する請求項１〜３のいずれか１項に記載の不揮発性半導体メモリ装置。
- 電気的消去可能でプログラム可能なＮＡＮＤセル形フラッシュメモリ装置において、
メモリセルアレイから１行分のデータをページバッファへ読出し、反転して貯蔵し、そして該貯蔵データを他の行へプログラムするページ複写を行い、そして、
該他の行のデータを前記ページバッファへ読出して出力する際に、奇数回のページ複写の場合は該出力データを反転させて出力するようになっていることを特徴とするＮＡＮＤセル形フラッシュメモリ装置。 - ページ読出及びページプログラムを行うことが可能となった電気的消去可能でプログラム可能な不揮発性半導体メモリ装置の読出及びプログラム方法において、
１行分のデータを読出してページバッファへ反転して貯蔵し、そして該貯蔵データを他の行へプログラムした場合に、該プログラムした他の行に対し複写が奇数回か偶数回かを示すフラグをたて、
該他の行のデータを読出して出力する際に、前記フラグに従って出力データを補正するようにしたことを特徴とする読出及びプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P40639 | 1995-11-10 | ||
| KR1019950040639A KR0172366B1 (ko) | 1995-11-10 | 1995-11-10 | 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09180477A JPH09180477A (ja) | 1997-07-11 |
| JP3647996B2 true JP3647996B2 (ja) | 2005-05-18 |
Family
ID=19433644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29900596A Expired - Fee Related JP3647996B2 (ja) | 1995-11-10 | 1996-11-11 | 不揮発性半導体メモリ装置とその読出及びプログラム方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5996041A (ja) |
| JP (1) | JP3647996B2 (ja) |
| KR (1) | KR0172366B1 (ja) |
| DE (1) | DE19646216C2 (ja) |
| IT (1) | IT1286092B1 (ja) |
| TW (1) | TW347537B (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04255996A (ja) * | 1991-02-08 | 1992-09-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
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-
1995
- 1995-11-10 KR KR1019950040639A patent/KR0172366B1/ko not_active IP Right Cessation
-
1996
- 1996-11-08 US US08/744,437 patent/US5996041A/en not_active Expired - Fee Related
- 1996-11-08 IT IT96MI002323A patent/IT1286092B1/it active IP Right Grant
- 1996-11-08 DE DE19646216A patent/DE19646216C2/de not_active Expired - Fee Related
- 1996-11-11 JP JP29900596A patent/JP3647996B2/ja not_active Expired - Fee Related
- 1996-12-23 TW TW085115921A patent/TW347537B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE19646216C2 (de) | 1999-09-09 |
| TW347537B (en) | 1998-12-11 |
| KR970029868A (ko) | 1997-06-26 |
| DE19646216A1 (de) | 1997-05-15 |
| ITMI962323A1 (it) | 1998-05-08 |
| IT1286092B1 (it) | 1998-07-07 |
| JPH09180477A (ja) | 1997-07-11 |
| KR0172366B1 (ko) | 1999-03-30 |
| US5996041A (en) | 1999-11-30 |
| ITMI962323A0 (it) | 1996-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040824 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050131 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050210 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |