JPH0261900A - テスト信号発生回路 - Google Patents
テスト信号発生回路Info
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- JPH0261900A JPH0261900A JP63213454A JP21345488A JPH0261900A JP H0261900 A JPH0261900 A JP H0261900A JP 63213454 A JP63213454 A JP 63213454A JP 21345488 A JP21345488 A JP 21345488A JP H0261900 A JPH0261900 A JP H0261900A
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- JP
- Japan
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- signal
- test
- circuit
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- memory cell
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- 238000012360 testing method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路に内蔵され回路の動作をテスト
するテスト回路に関し、特に、テスト回路と共に半導体
集積回路に内蔵され、テスト回路にテスト信号を出力す
るテスト信号発生回路に関する。
するテスト回路に関し、特に、テスト回路と共に半導体
集積回路に内蔵され、テスト回路にテスト信号を出力す
るテスト信号発生回路に関する。
［従来の技術］
半導体集積回路においては、内部回路が正常に動作して
いるかどうかを調べるため、半導体集積回路の内部にテ
スト回路を備え、外部からの信号入力によってこのテス
ト回路を動作させて内部の回路をテストすることが一般
に行われている。このような半導体集積回路ではユーザ
が使用する通常の動作時に前記のテスト回路が動作する
と半導体集積回路の誤動作を引起こす。このため、テス
ト回路はテスト時以外には動作しない構造になっている
ことが必要である。
いるかどうかを調べるため、半導体集積回路の内部にテ
スト回路を備え、外部からの信号入力によってこのテス
ト回路を動作させて内部の回路をテストすることが一般
に行われている。このような半導体集積回路ではユーザ
が使用する通常の動作時に前記のテスト回路が動作する
と半導体集積回路の誤動作を引起こす。このため、テス
ト回路はテスト時以外には動作しない構造になっている
ことが必要である。
そこで、従来は、第４図に示すように、３値入力回路を
使用してテスト回路の状態を制御するという方法がとら
れていた。即ち、半導体集積回路１の外部からテスト端
子を兼用する入力端子２を介して高電圧のテスト用の制
御信号を入力すると、高電圧検出回路３がこれを検出し
てテスト回路４にテスト信号を出力する。高電圧信号は
、通常の動作状態では使用されないので、通常動作時に
テスト回路４が動作するのを防止できる。
使用してテスト回路の状態を制御するという方法がとら
れていた。即ち、半導体集積回路１の外部からテスト端
子を兼用する入力端子２を介して高電圧のテスト用の制
御信号を入力すると、高電圧検出回路３がこれを検出し
てテスト回路４にテスト信号を出力する。高電圧信号は
、通常の動作状態では使用されないので、通常動作時に
テスト回路４が動作するのを防止できる。
［発明が解決しようとする課題］
しかしながら、上述した従来のテスト信号発生方法では
、３値入力回路を使用し、入力端子２に高電圧を入力す
ることによりテスト信号を発生させているため、ノイズ
等で入力端子２に高電圧が印加された場合でも、テスト
信号が発生されて、テストモード（テスト回路４が動作
可能な状態）になってしまい、半導体集積回路の誤動作
を引起こすことがあった。
、３値入力回路を使用し、入力端子２に高電圧を入力す
ることによりテスト信号を発生させているため、ノイズ
等で入力端子２に高電圧が印加された場合でも、テスト
信号が発生されて、テストモード（テスト回路４が動作
可能な状態）になってしまい、半導体集積回路の誤動作
を引起こすことがあった。
本発明はかかる問題点に鑑みてなされたものであって、
テストモード時以外は、ノイズ等が入力されてもテスト
信号が発生することがなく、半導体集積回路の信頼性を
大幅に向上させることが可能なテスト信号発生回路を提
供することを目的とする。
テストモード時以外は、ノイズ等が入力されてもテスト
信号が発生することがなく、半導体集積回路の信頼性を
大幅に向上させることが可能なテスト信号発生回路を提
供することを目的とする。
［課題を解決するための手段］
本発明に係るテスト信号発生回路は、半導体集積回路の
動作をテストするテスト回路と共に前記半導体集積回路
に内蔵され、外部信号に基づいて前記テスト回路にテス
ト信号を出力するテスト信号発生回路において、電気的
に書込み、消去が可能な不揮発性半導体メモリ（ＥＥＰ
ＲＯＭ；ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙｍｅ
ｍｏｒｙ ）セルと、このメモリセルに書込まれたデー
タを外部信号に基づいて読み出す手段と、この手段にて
読み出されたデータに基づいてテスト信号を発生する手
段とを具備したことを特徴とする。
動作をテストするテスト回路と共に前記半導体集積回路
に内蔵され、外部信号に基づいて前記テスト回路にテス
ト信号を出力するテスト信号発生回路において、電気的
に書込み、消去が可能な不揮発性半導体メモリ（ＥＥＰ
ＲＯＭ；ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙｍｅ
ｍｏｒｙ ）セルと、このメモリセルに書込まれたデー
タを外部信号に基づいて読み出す手段と、この手段にて
読み出されたデータに基づいてテスト信号を発生する手
段とを具備したことを特徴とする。
［作用コ
本発明においては、ＥＥＰＲＯＭのメモリセルに書込ま
れたデータに基づいてテスト信号を発生させるので、テ
スト時には、外部信号に基づいてメモリセルに書込まれ
たデータを読出してテスト信号を発生させ、テストが終
了したら、上記メモリセルのデータを書き替えることに
より、以後、テスト信号が発生するのを防止できる。Ｅ
ＥＰＲＯＭのメモリセルへのデータの書込みは、通常、
数ｍ５ｅｃを要するので、ノイズが入力された場合でも
上記メモリセルが再度書き替えられることはなく、結局
、ノイズによってテスト信号が発生することはない。こ
のため、半導体集積回路の信頼性を大福に向上させるこ
とができる。
れたデータに基づいてテスト信号を発生させるので、テ
スト時には、外部信号に基づいてメモリセルに書込まれ
たデータを読出してテスト信号を発生させ、テストが終
了したら、上記メモリセルのデータを書き替えることに
より、以後、テスト信号が発生するのを防止できる。Ｅ
ＥＰＲＯＭのメモリセルへのデータの書込みは、通常、
数ｍ５ｅｃを要するので、ノイズが入力された場合でも
上記メモリセルが再度書き替えられることはなく、結局
、ノイズによってテスト信号が発生することはない。こ
のため、半導体集積回路の信頼性を大福に向上させるこ
とができる。
［実施例］
以下、添付の図面を参照して本発明の実施例について説
明する。
明する。
第２図は本発明に係るテスト信号発生回路を、ＥＥＰＲ
ＯＭを内蔵した半導体集積回路に適用した例を示すブロ
ック図である。ＥＥＰＲＯＭは電気的に書込み、消去が
可能な不揮発性メモリセルを多数配設してなるＥＥＰＲ
ＯＭセルアレイ１１と、アドレス信号に基づいてＥ Ｅ
Ｐ ＲＯＭセルアレイ１１の対応するメモリセルのワ
ード線を指定するＸデコーダ１２と、同じく対応するメ
モリセルのビット線を指定するＹデコーダ１３と、Ｙデ
コーダ１３の出力に従って指定されたメモリセルを選択
するＹセレクタ１４と、Ｙセレクタ１４を介して読み出
されるデータをデータバスに出力すると共に、データバ
ス側から書込みデータをセルアレイ１１に書込むための
センスアンプ書込み回路１５とにより構成されている。
ＯＭを内蔵した半導体集積回路に適用した例を示すブロ
ック図である。ＥＥＰＲＯＭは電気的に書込み、消去が
可能な不揮発性メモリセルを多数配設してなるＥＥＰＲ
ＯＭセルアレイ１１と、アドレス信号に基づいてＥ Ｅ
Ｐ ＲＯＭセルアレイ１１の対応するメモリセルのワ
ード線を指定するＸデコーダ１２と、同じく対応するメ
モリセルのビット線を指定するＹデコーダ１３と、Ｙデ
コーダ１３の出力に従って指定されたメモリセルを選択
するＹセレクタ１４と、Ｙセレクタ１４を介して読み出
されるデータをデータバスに出力すると共に、データバ
ス側から書込みデータをセルアレイ１１に書込むための
センスアンプ書込み回路１５とにより構成されている。
ＥＥＰＲＯＭセルアレイ１１、Ｙセレクタ１４及びセン
スアンプ・書込み回路１５は通常のデータメモリとして
必要な容量に加え、テスト用に１ビット分のデータの記
憶、読み出し及び書込みを行うための付加回路部１６を
追加した構成となっている。Ｙデコーダ１３は、この付
加回路部１６を指定するため、通常のアドレス信号に加
えリセット信号を入力し、これをアドレス指定のための
信号として使用する。
スアンプ・書込み回路１５は通常のデータメモリとして
必要な容量に加え、テスト用に１ビット分のデータの記
憶、読み出し及び書込みを行うための付加回路部１６を
追加した構成となっている。Ｙデコーダ１３は、この付
加回路部１６を指定するため、通常のアドレス信号に加
えリセット信号を入力し、これをアドレス指定のための
信号として使用する。
センスアンプ・書込み回路１５の上記付加回路部１６か
らの読み出しデータは、保持回路１７に与えられている
。この保持回路１７は、リセット信号によって上記読み
出しデータを保持し、テスト信号を出力する。
らの読み出しデータは、保持回路１７に与えられている
。この保持回路１７は、リセット信号によって上記読み
出しデータを保持し、テスト信号を出力する。
本実施例のテスト信号発生回路は、上記回路中、付加回
路部１６、保持回路１７、Ｘデコーダ１２及びＹデコー
ダ１３にて構成される。このテスト信号発生回路の詳細
を第１図に示す。
路部１６、保持回路１７、Ｘデコーダ１２及びＹデコー
ダ１３にて構成される。このテスト信号発生回路の詳細
を第１図に示す。
ＥＥＰＲＯＭセルアレイ１１を構成する。メモリセル２
１は、例えば、浮遊ゲートを持つ不揮発性メモリトラン
ジスタ２２と、これを制御するＮチャネルＭＯ３）ラン
ジスタ２３とにより構成される。このメモリセル２１は
Ｘデコーダ１２からワード線２４を介して゛Ｈ′″信号
が与えられることにより選択される。このメモリセル２
１の出力はＹセレクタ１４を構成するＮチャネルＭＯＳ
トランジスタ２５に与えられる。このトランジスタ２５
はＹデコーダ１３からビット線２６を介して“Ｈパ信号
が与えられることにより選択される。
１は、例えば、浮遊ゲートを持つ不揮発性メモリトラン
ジスタ２２と、これを制御するＮチャネルＭＯ３）ラン
ジスタ２３とにより構成される。このメモリセル２１は
Ｘデコーダ１２からワード線２４を介して゛Ｈ′″信号
が与えられることにより選択される。このメモリセル２
１の出力はＹセレクタ１４を構成するＮチャネルＭＯＳ
トランジスタ２５に与えられる。このトランジスタ２５
はＹデコーダ１３からビット線２６を介して“Ｈパ信号
が与えられることにより選択される。
トランジスタ２５の出力は、センスアンプ２７を介して
保持回路１７に与えられている。
保持回路１７に与えられている。
保持回路１７はセンスアンプ２７の出力をトランスファ
ゲート３０、インバータ３１．３２を介してテスト信号
として出力すると共に、インバータ３１．３２間に保持
する。データはインバータ３３を介して入力されたリセ
ット信号の反転信号でトランスファゲート３４を導通さ
せ、インバータ３１の入出力をインバータ３５を介して
帰還させることにより保持される。
ゲート３０、インバータ３１．３２を介してテスト信号
として出力すると共に、インバータ３１．３２間に保持
する。データはインバータ３３を介して入力されたリセ
ット信号の反転信号でトランスファゲート３４を導通さ
せ、インバータ３１の入出力をインバータ３５を介して
帰還させることにより保持される。
書込み回路２８は書込み信号によって動作し、書込み用
のデータ信号をＹセレクタ１４を介してメモリセル２１
に書込む。
のデータ信号をＹセレクタ１４を介してメモリセル２１
に書込む。
以上の構成において、先ず、メモリセル２１にはデータ
として、ＩＩ Ｌ ＩＴレベルが書込まれている。
として、ＩＩ Ｌ ＩＴレベルが書込まれている。
この状態でアドレス信号及びリセット信号を全てＩＩ
ＨＩ＋レベルにすると、Ｘデコーダ１２及びＹデコーダ
１３はワード線２４及びビット線２６を選択する。これ
により、トランジスタ２２，２３゜２５がオンし、セン
スアンプ２７はメモリセル２１の出力“Ｌ ”を反転し
て゛′Ｈ′ルベルを出力する。それが保持回路１７に伝
達され、テスト信号がＨ”レベルのテストモードになる
（第３図Ａ点参照〉。また、テストモードの解除はアド
レス信号がメモリセル２１を選択していない状態のとき
（少なくとも１ビツトはＨ”レベル以外のとき）、リセ
ット信号を゛Ｈ″レベルにすることにより行われる。即
ち、このときには、少なくともトランジスタ２３．２５
のいずれか一方がオフであるため、センスアンプ２７は
”Ｌ“レベルを出力し、リセット信号の入力によって、
保持回路１７はこれを保持するので、テスト信号も“Ｌ
ＩＩレベルとなり、テストモードが解除される（第３
図Ｂ点参照）。
ＨＩ＋レベルにすると、Ｘデコーダ１２及びＹデコーダ
１３はワード線２４及びビット線２６を選択する。これ
により、トランジスタ２２，２３゜２５がオンし、セン
スアンプ２７はメモリセル２１の出力“Ｌ ”を反転し
て゛′Ｈ′ルベルを出力する。それが保持回路１７に伝
達され、テスト信号がＨ”レベルのテストモードになる
（第３図Ａ点参照〉。また、テストモードの解除はアド
レス信号がメモリセル２１を選択していない状態のとき
（少なくとも１ビツトはＨ”レベル以外のとき）、リセ
ット信号を゛Ｈ″レベルにすることにより行われる。即
ち、このときには、少なくともトランジスタ２３．２５
のいずれか一方がオフであるため、センスアンプ２７は
”Ｌ“レベルを出力し、リセット信号の入力によって、
保持回路１７はこれを保持するので、テスト信号も“Ｌ
ＩＩレベルとなり、テストモードが解除される（第３
図Ｂ点参照）。
次に、アドレス信号、データ信号、書込み信号、リセッ
ト信号を全てＨ”レベルにすると、メモリセル２１のデ
ータが消去され、これ以降不揮発性メモリトランジスタ
２２はそのゲートに“Ｈ”レベルが印加されても、オフ
状態のままとなる。
ト信号を全てＨ”レベルにすると、メモリセル２１のデ
ータが消去され、これ以降不揮発性メモリトランジスタ
２２はそのゲートに“Ｈ”レベルが印加されても、オフ
状態のままとなる。
その結果、アドレス信号、リセット信号の状態に拘らず
、テスト信号は゛Ｌ″レベルのみとなり、以後テストモ
ードには入らなくなる（第３図Ｃ点及びＤ点参照）。
、テスト信号は゛Ｌ″レベルのみとなり、以後テストモ
ードには入らなくなる（第３図Ｃ点及びＤ点参照）。
従って、本発明によれば、初期状態、つまり不揮発性メ
モリトランジスタ２２にデータが書込まれている状態で
は、アドレス信号とリセット信号によりテストモードに
入ることが可能であるが、アドレス信号、データ信号、
書込み信号、リセット信号を全て“Ｈ”レベルにし、メ
モリセル２２のデータを消去した後は、アドレス信号、
書込み信号、リセット信号を“Ｈ”レベルにし、且つ、
データ信号を“Ｌ ”レベル（第３図Ｅ点参照）として
、不揮発性メモリトランジスタ２２にデータを書込まな
い限りテストモードには入らなくなる。
モリトランジスタ２２にデータが書込まれている状態で
は、アドレス信号とリセット信号によりテストモードに
入ることが可能であるが、アドレス信号、データ信号、
書込み信号、リセット信号を全て“Ｈ”レベルにし、メ
モリセル２２のデータを消去した後は、アドレス信号、
書込み信号、リセット信号を“Ｈ”レベルにし、且つ、
データ信号を“Ｌ ”レベル（第３図Ｅ点参照）として
、不揮発性メモリトランジスタ２２にデータを書込まな
い限りテストモードには入らなくなる。
通常、このような状態を指定することはなく、しかも、
書込みには数ｍ５ｅｃを要するので、万一、ノイズによ
ってこのような状態が生成されても、テスト信号は発生
することがない。
書込みには数ｍ５ｅｃを要するので、万一、ノイズによ
ってこのような状態が生成されても、テスト信号は発生
することがない。
［発明の効果］
以上説明したように本発明にれば、ＥＥＰＲＯＭセルへ
の書込みデータに基づいてテスト信号を発生させること
により、ノイズ等によるテスト信号の発生を防止でき、
誤動作のない信頼性が高い半導体集積回路を提供するこ
とができるという効果を奏する。
の書込みデータに基づいてテスト信号を発生させること
により、ノイズ等によるテスト信号の発生を防止でき、
誤動作のない信頼性が高い半導体集積回路を提供するこ
とができるという効果を奏する。
第１図は本発明の実施例に係るテスト信号発生回路のブ
ロック図、第２図は同回路をＥＥＰＲＯＭを内蔵した回
路に適用した例を示すブロック図、第３図は同テスト信
号発生回路の動作を示すタイミング図、第４図は従来の
テスト回路内蔵半導体集積回路のブロック図である。 １；半導体集積回路、２；入力端子、３；高電圧検出回
路、４；テスト回路、１１ 、ＥＥＰＲＯＭセルアレイ
、１２；Ｘデコーダ、１３；Ｙデコーダ、１４；Ｙセレ
クタ、１５；センスアンプ・書込み回路、１６；付加回
路部、１７；保持回路、２１；メモリセル、２２；不揮
発性メモリトランジスタ、２３．２５；ＮチャネルＭＯ
３）ランジスタ、２７；センスアンプ、２８：書込み回
路出願人 日本電気アイジ−マイコンシステム株式会社
ロック図、第２図は同回路をＥＥＰＲＯＭを内蔵した回
路に適用した例を示すブロック図、第３図は同テスト信
号発生回路の動作を示すタイミング図、第４図は従来の
テスト回路内蔵半導体集積回路のブロック図である。 １；半導体集積回路、２；入力端子、３；高電圧検出回
路、４；テスト回路、１１ 、ＥＥＰＲＯＭセルアレイ
、１２；Ｘデコーダ、１３；Ｙデコーダ、１４；Ｙセレ
クタ、１５；センスアンプ・書込み回路、１６；付加回
路部、１７；保持回路、２１；メモリセル、２２；不揮
発性メモリトランジスタ、２３．２５；ＮチャネルＭＯ
３）ランジスタ、２７；センスアンプ、２８：書込み回
路出願人 日本電気アイジ−マイコンシステム株式会社
Claims (1)
- （１）半導体集積回路の動作をテストするテスト回路と
共に前記半導体集積回路に内蔵され、外部信号に基づい
て前記テスト回路にテスト信号を出力するテスト信号発
生回路において、電気的に書込み、消去が可能な不揮発
性半導体メモリセルと、このメモリセルに書込まれたデ
ータを外部信号に基づいて読み出す手段と、この手段に
て読み出されたデータに基づいてテスト信号を発生する
手段とを具備したことを特徴とするテスト信号発生回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213454A JPH0261900A (ja) | 1988-08-26 | 1988-08-26 | テスト信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63213454A JPH0261900A (ja) | 1988-08-26 | 1988-08-26 | テスト信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261900A true JPH0261900A (ja) | 1990-03-01 |
Family
ID=16639484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63213454A Pending JPH0261900A (ja) | 1988-08-26 | 1988-08-26 | テスト信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502094A (ja) * | 2004-06-11 | 2008-01-24 | サムスン エレクトロニクス カンパニー リミテッド | メモリテストモードインターフェース方法及び装置 |
-
1988
- 1988-08-26 JP JP63213454A patent/JPH0261900A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008502094A (ja) * | 2004-06-11 | 2008-01-24 | サムスン エレクトロニクス カンパニー リミテッド | メモリテストモードインターフェース方法及び装置 |
| JP4920589B2 (ja) * | 2004-06-11 | 2012-04-18 | サムスン エレクトロニクス カンパニー リミテッド | メモリテストモードインターフェース方法及び装置 |
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