JPH01154398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01154398A JPH01154398A JP62314772A JP31477287A JPH01154398A JP H01154398 A JPH01154398 A JP H01154398A JP 62314772 A JP62314772 A JP 62314772A JP 31477287 A JP31477287 A JP 31477287A JP H01154398 A JPH01154398 A JP H01154398A
- Authority
- JP
- Japan
- Prior art keywords
- data
- writing
- read
- output
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000872 buffer Substances 0.000 abstract description 6
- 230000008859 change Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 101150019878 F13a1 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
プログラマブルＲＯＭ等の半導体記憶装置に関し、
ＦＲＯＭライター等の外部回路の負担を軽減させること
を目的とし、 外部からのデータが所定のライトサイクルでメモリセル
に書き込まれ、また、所定のリードサイクルで該メモリ
セルからデータが読み出される半導体記憶装置において
、前記所定のライトサイクルで書き込まれるデータを、
少なくとも該ライトサイクルに引き続くリードサイクル
まで保持する保持手段と、該リードサイクルでメモリセ
ルから読み出されたデータと保持手段に保持されたデー
タとの一致を取り、メモリセルへの書き込み動作の良否
を判定する判定手段と、判定手段の判定結果を外部に出
力する出力手段と、を備えて構成している。
を目的とし、 外部からのデータが所定のライトサイクルでメモリセル
に書き込まれ、また、所定のリードサイクルで該メモリ
セルからデータが読み出される半導体記憶装置において
、前記所定のライトサイクルで書き込まれるデータを、
少なくとも該ライトサイクルに引き続くリードサイクル
まで保持する保持手段と、該リードサイクルでメモリセ
ルから読み出されたデータと保持手段に保持されたデー
タとの一致を取り、メモリセルへの書き込み動作の良否
を判定する判定手段と、判定手段の判定結果を外部に出
力する出力手段と、を備えて構成している。
本発明は、半導体記憶装置に関し、特に、不揮発性、か
つ、書き換え可能なプログラマブルＲＯＭ （Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）に係り、書き換え時に書き
込み動作の良否を判定しながらデータの書き込みを行う
半導体記憶装置に関する。
つ、書き換え可能なプログラマブルＲＯＭ （Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ）に係り、書き換え時に書き
込み動作の良否を判定しながらデータの書き込みを行う
半導体記憶装置に関する。
プログラマブルＲＯＭは、不揮発性、かつ、書き換え可
能といった特長から、ソフトウェアの開発時など、プロ
グラムや消去が頻繁に行われるときに使用され、特に、
Ｅ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ プログラマブ
ルＲＯＭ）やＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅ Ｐ ＲＯＭ）では、近年、書き込み電
圧の低電圧化やメモリ容量の大容量化を始めとした性能
向上が進み、ワンチップマイクロコンピュータなどに内
蔵されてプログラムやデータ格納用に広く用いられてい
る。
能といった特長から、ソフトウェアの開発時など、プロ
グラムや消去が頻繁に行われるときに使用され、特に、
Ｅ Ｐ ＲＯＭ （Ｅｒａｓａｂｌｅ プログラマブ
ルＲＯＭ）やＥ Ｅ Ｐ ＲＯＭ （Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｅ Ｐ ＲＯＭ）では、近年、書き込み電
圧の低電圧化やメモリ容量の大容量化を始めとした性能
向上が進み、ワンチップマイクロコンピュータなどに内
蔵されてプログラムやデータ格納用に広く用いられてい
る。
第３図はＥＰＲＯＭＩを内蔵したマイクロコンビエータ
（以下、ＣＰＵ２という）に対してプログラムやデータ
等を書き込むときの接続図を示し、この場合、ＣＰＵ２
には外部回路としてのＰＲＯＭライター３が接続される
。
（以下、ＣＰＵ２という）に対してプログラムやデータ
等を書き込むときの接続図を示し、この場合、ＣＰＵ２
には外部回路としてのＰＲＯＭライター３が接続される
。
ＰＲＯＭライター３は、書き込み動作を制御するライタ
ー側ＣＰＵ４と、書き込みデータＷＤを格納するＲＡＭ
（Ａ）５と、ＣＰＵ２から読み出したデータ（以下、
読み出しデータＲＤ）を格納するＲＡＭ （Ｂ）６と、
ＲＡＭ （Ａ）５とＲＡＭ（Ｂ）６の内容を比較してＣ
ＰＵ２に対する書き込み動作の良否を判定する判定回路
７と、を有している。
ー側ＣＰＵ４と、書き込みデータＷＤを格納するＲＡＭ
（Ａ）５と、ＣＰＵ２から読み出したデータ（以下、
読み出しデータＲＤ）を格納するＲＡＭ （Ｂ）６と、
ＲＡＭ （Ａ）５とＲＡＭ（Ｂ）６の内容を比較してＣ
ＰＵ２に対する書き込み動作の良否を判定する判定回路
７と、を有している。
ＰＲＯＭライター３は、ライター側ＣＰＵ４で発生した
アドレス信号に従ってＲＡＭ （Ａ）５からデータを読
み出し、これをＣＰＵ２に転送してＥＰＲＯＭＩの指定
アドレスに格納する。一方、ＥＰＲＯＭＩに格納された
データはライター側ＣＰ ｔＪ ４からのアドレス信号
に従って読み出され、ＲＡＭ （Ｂ）６に格納された後
、このＲＡＭ （Ｂ）６のデータ（すなわち、ＥＰＲＡ
Ｏ１に書き込まれたデータ）とＲＡＭ （Ｂ）６のデー
タ（すなわち、ＥＰＲＯＭＩへの書き込みデータ）が判
定回路７で比較される。その結果、両データに異なった
部分が認められたとき、判定回路７はＥＰＲＯＭＩへの
書き込みが失敗したとして当該失敗部分のアドレスを示
す信号をライター側ＣＰＵ４に出力し、これによりライ
ター側ＣＰＵ４は失敗した部分について再度書き込みを
行うべく、上述の書き込み動作を実行する。そして、判
定回路７の比較を再度繰り返し、判定回路７から信号が
出力されなくなった時点でＣＰＵ２のＥＰＲＯＭＩに対
するデータの書き込みを完了する。
アドレス信号に従ってＲＡＭ （Ａ）５からデータを読
み出し、これをＣＰＵ２に転送してＥＰＲＯＭＩの指定
アドレスに格納する。一方、ＥＰＲＯＭＩに格納された
データはライター側ＣＰ ｔＪ ４からのアドレス信号
に従って読み出され、ＲＡＭ （Ｂ）６に格納された後
、このＲＡＭ （Ｂ）６のデータ（すなわち、ＥＰＲＡ
Ｏ１に書き込まれたデータ）とＲＡＭ （Ｂ）６のデー
タ（すなわち、ＥＰＲＯＭＩへの書き込みデータ）が判
定回路７で比較される。その結果、両データに異なった
部分が認められたとき、判定回路７はＥＰＲＯＭＩへの
書き込みが失敗したとして当該失敗部分のアドレスを示
す信号をライター側ＣＰＵ４に出力し、これによりライ
ター側ＣＰＵ４は失敗した部分について再度書き込みを
行うべく、上述の書き込み動作を実行する。そして、判
定回路７の比較を再度繰り返し、判定回路７から信号が
出力されなくなった時点でＣＰＵ２のＥＰＲＯＭＩに対
するデータの書き込みを完了する。
しかしながら、このような従来のＥＦＲＯＭ等のプログ
ラマブルＲＯＭにあっては、データの書き込みや読み出
しに必要な基本的な構成を有するのみであったため、例
えば、上述したような書き込み時の良否判定機能のほぼ
全てを、ＰＲＯＭライター等の外部回路に具備させる必
要があり、外部回路の負担が大きくなるといった問題点
があった。
ラマブルＲＯＭにあっては、データの書き込みや読み出
しに必要な基本的な構成を有するのみであったため、例
えば、上述したような書き込み時の良否判定機能のほぼ
全てを、ＰＲＯＭライター等の外部回路に具備させる必
要があり、外部回路の負担が大きくなるといった問題点
があった。
本発明は、このような問題点に鑑みてなされたもので、
プログラマブルＲＯＭ内若しくはプログラマブルＲＯＭ
を内蔵する集積回路のチップ内に、書き込み時の良否判
定機能を持たせることにより、ＰＲＯＭライター等の外
部回路の負担を軽減させることを目的としている。
プログラマブルＲＯＭ内若しくはプログラマブルＲＯＭ
を内蔵する集積回路のチップ内に、書き込み時の良否判
定機能を持たせることにより、ＰＲＯＭライター等の外
部回路の負担を軽減させることを目的としている。
本発明では、上記目的を達成するために、外部からのデ
ータが所定のライトサイクルでメモリセルに書き込まれ
、また、所定のリードサイクルで該メモリセルからデー
タが読み出される半導体記憶装置において、前記所定の
ライトサイクルで書き込まれるデータを、少なくとも該
ライトサイクルに引き続くリードサイクルまで保持する
保持手段と、該リードサイクルでメモリセルから読み出
されたデータと保持手段に保持されたデータとの一致を
取り、メモリセルへの書き込み動作の良否を判定する判
定手段と、判定手段の判定結果を外部に出力する出力手
段と、を備えて構成している。
ータが所定のライトサイクルでメモリセルに書き込まれ
、また、所定のリードサイクルで該メモリセルからデー
タが読み出される半導体記憶装置において、前記所定の
ライトサイクルで書き込まれるデータを、少なくとも該
ライトサイクルに引き続くリードサイクルまで保持する
保持手段と、該リードサイクルでメモリセルから読み出
されたデータと保持手段に保持されたデータとの一致を
取り、メモリセルへの書き込み動作の良否を判定する判
定手段と、判定手段の判定結果を外部に出力する出力手
段と、を備えて構成している。
本発明では、メモリセルに格納されたデータと、該メモ
リセルに格納する前のデータとの一致がチップ内部で取
られ、該一致の結果に基づいてメモリセルへの書き込み
動作の良否が判定され、判定結果がチップ外部に出力さ
れる。
リセルに格納する前のデータとの一致がチップ内部で取
られ、該一致の結果に基づいてメモリセルへの書き込み
動作の良否が判定され、判定結果がチップ外部に出力さ
れる。
したがって、ＦＲＯＭライター等の外部回路は、判定結
果に基づいて単にデータの再転送を行うだけでよく、負
担は著しく軽減される。
果に基づいて単にデータの再転送を行うだけでよく、負
担は著しく軽減される。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ワンチップマイクロコンピュータに内蔵
されたＥＰＲＯＭに適用した例である。
示す図であり、ワンチップマイクロコンピュータに内蔵
されたＥＰＲＯＭに適用した例である。
まず、構成を説明する。第１図において、１０はＥＦＲ
ＯＭであり、ＥＰＲＯＭｌ０は図示しない多数のメモリ
セルからなるセルアレイを有している。
ＯＭであり、ＥＰＲＯＭｌ０は図示しない多数のメモリ
セルからなるセルアレイを有している。
このセルアレイは交差状に配列された多数のビット線と
ワード線の各交差点にメモリセルを接続してなり、所定
のワード線とビット線とを選択して、その印加電圧を操
作することにより、１つのセルが選ばれ、このメモリセ
ルのフローティング電極に電荷が蓄積されてデータの書
き込みが行われる。
ワード線の各交差点にメモリセルを接続してなり、所定
のワード線とビット線とを選択して、その印加電圧を操
作することにより、１つのセルが選ばれ、このメモリセ
ルのフローティング電極に電荷が蓄積されてデータの書
き込みが行われる。
なお、書き込まれたデータは、このメモリセルアレイに
紫外線が照射されるまで消去されず、仮に無電源となっ
てもデータはそのまま保持される。
紫外線が照射されるまで消去されず、仮に無電源となっ
てもデータはそのまま保持される。
メモリセルからの読み出しは、書き込みと同様に所定の
ワード線とビット線とを選択し、選択されたビット線の
電位変化を、センスアンプｌｌａ〜１１ｎで増幅するこ
とにより行われる。このセンスアンプｌｌａ〜ｌｌｎは
ビット線数分設けられており、チップ外部からのアウト
プットイネーブル信号６Ｅがアクティブ（“Ｌ”レベル
）のとき、増幅動作を行う。センスアンプｌｌａ〜ｌｌ
ｎで増幅された読み出しデータＲＤ、〜ＲＤｎは図示し
ない同一チップ内のインストラクションデコーダに送ら
れ、インストラクションデコーダは、マイクロコンピュ
ータの一部機能を担い、マイクロコンピュータはインス
トラクションデコーダによる読み出しデータＲＤ、〜Ｒ
Ｄｎのデコード結果に基づいて所定の演算処理を実行す
る。
ワード線とビット線とを選択し、選択されたビット線の
電位変化を、センスアンプｌｌａ〜１１ｎで増幅するこ
とにより行われる。このセンスアンプｌｌａ〜ｌｌｎは
ビット線数分設けられており、チップ外部からのアウト
プットイネーブル信号６Ｅがアクティブ（“Ｌ”レベル
）のとき、増幅動作を行う。センスアンプｌｌａ〜ｌｌ
ｎで増幅された読み出しデータＲＤ、〜ＲＤｎは図示し
ない同一チップ内のインストラクションデコーダに送ら
れ、インストラクションデコーダは、マイクロコンピュ
ータの一部機能を担い、マイクロコンピュータはインス
トラクションデコーダによる読み出しデータＲＤ、〜Ｒ
Ｄｎのデコード結果に基づいて所定の演算処理を実行す
る。
一方、読み出しデータＲＤ ＋〜ＲＤｎは、ＥＯＲ（Ｅ
ｘｃｌｕｓｉｖｅ −０Ｒ） １２ａ〜１２ｎの一方の
端子にも入力され、ＥＯＲ１２ａ〜１２ｎの他方の端子
にはＤ −Ｆ Ｆ （Ｄｅｌａｙ−Ｆｌｉｐ Ｆｌｏｐ
）１３ａ 〜１３ｎのＱ出力が入力している。Ｄ−ＦＦ
１３ａ〜１３ｎはポジティブエツジトリガで動作し、Ｌ
Ｅ大入力トリガ入力）が“Ｌ”から“Ｈ”レベルへと立
ち上がるとき、Ｄ入力のレベルをラッチし、Ｄ入力はチ
ップ外辺に設けられた端子Ｏ３〜Ｏｎに接続されている
。
ｘｃｌｕｓｉｖｅ −０Ｒ） １２ａ〜１２ｎの一方の
端子にも入力され、ＥＯＲ１２ａ〜１２ｎの他方の端子
にはＤ −Ｆ Ｆ （Ｄｅｌａｙ−Ｆｌｉｐ Ｆｌｏｐ
）１３ａ 〜１３ｎのＱ出力が入力している。Ｄ−ＦＦ
１３ａ〜１３ｎはポジティブエツジトリガで動作し、Ｌ
Ｅ大入力トリガ入力）が“Ｌ”から“Ｈ”レベルへと立
ち上がるとき、Ｄ入力のレベルをラッチし、Ｄ入力はチ
ップ外辺に設けられた端子Ｏ３〜Ｏｎに接続されている
。
なお、この端子０＋ 〜Ｏｎにはライトサイクル期間（
後述する）において、外部回路（例えば、ＦＲＯＭライ
ター）から書き込みデータＷＤが入力される一方、リー
ドサイクル期間（後述する）においで、ＥＰＲＯＭｌ０
からの読み出しデータＲＤ （ＲＤ、−ＲＤ、１）がコ
ノ端子０＋〜Ｏｎを介して外部回路に出力される。
後述する）において、外部回路（例えば、ＦＲＯＭライ
ター）から書き込みデータＷＤが入力される一方、リー
ドサイクル期間（後述する）においで、ＥＰＲＯＭｌ０
からの読み出しデータＲＤ （ＲＤ、−ＲＤ、１）がコ
ノ端子０＋〜Ｏｎを介して外部回路に出力される。
また、端子０．〜Ｏｎと前述のＥ ＯＲ１２ａ 〜１２
ｎとの間にはスリーステートバッファ１４３〜１４ｎが
挿入されており、スリーステートバッファ１４ａ〜１４
ｎは、出力手段としての機能を有し、アウトプットイネ
ーブル信号ＯＥがアクティブのとき、そのインピーダン
スを最小にして端子０１〜ＯｎとＥＯＲ１２ａ〜１２ｎ
間を接続する。
ｎとの間にはスリーステートバッファ１４３〜１４ｎが
挿入されており、スリーステートバッファ１４ａ〜１４
ｎは、出力手段としての機能を有し、アウトプットイネ
ーブル信号ＯＥがアクティブのとき、そのインピーダン
スを最小にして端子０１〜ＯｎとＥＯＲ１２ａ〜１２ｎ
間を接続する。
１５はＮＯＲゲートであり、ＮＯＲゲート１５はインバ
ータ１６で反転されたアウトプットイネーブル信号ＯＥ
とチップ外部からのチップイネーブル信号ＣＥとに従っ
てＤ−ＦＦ１３ａ〜１３ｎのラッチタイミングを決定す
るトリガ信号を出力する。すなわち、アウトプットイネ
ーブル信号ＯＥが“Ｈ”レベルのとき、チップイネーブ
ル信号τ１が“Ｈ”から“Ｌ”レベルに立ち下がると、
ＮＯＲゲート１５の出力をＬ”から“Ｈ”レベルへと変
化させてポジティブエツジトリガ信号を発生する。
ータ１６で反転されたアウトプットイネーブル信号ＯＥ
とチップ外部からのチップイネーブル信号ＣＥとに従っ
てＤ−ＦＦ１３ａ〜１３ｎのラッチタイミングを決定す
るトリガ信号を出力する。すなわち、アウトプットイネ
ーブル信号ＯＥが“Ｈ”レベルのとき、チップイネーブ
ル信号τ１が“Ｈ”から“Ｌ”レベルに立ち下がると、
ＮＯＲゲート１５の出力をＬ”から“Ｈ”レベルへと変
化させてポジティブエツジトリガ信号を発生する。
Ｄ−ＦＦ１３ａ〜１３ｎはこのトリガ信号を受けて端子
Ｏ１〜Ｏｎに入力された書き込みデータＷＤをＱ出力に
取り込んでランチし、このラッチ状態を次回のトリガ信
号の発生まで保持する。したがって、Ｄ−ＦＦ１３ａ〜
ｔ３ｎはメモリセルに書き込まれるデータを保持する保
持手段としての機能を有している。
Ｏ１〜Ｏｎに入力された書き込みデータＷＤをＱ出力に
取り込んでランチし、このラッチ状態を次回のトリガ信
号の発生まで保持する。したがって、Ｄ−ＦＦ１３ａ〜
ｔ３ｎはメモリセルに書き込まれるデータを保持する保
持手段としての機能を有している。
なお、端子０１〜Ｏｎに入力された書き込みデータＷＤ
は、ＥＰＲＯＭｌ０内のメモリセルに書き込むためのも
のであり、図示を省略した書き込み回路を介してビット
線に伝えられ、該当するメモリセルに書き込まれる。
は、ＥＰＲＯＭｌ０内のメモリセルに書き込むためのも
のであり、図示を省略した書き込み回路を介してビット
線に伝えられ、該当するメモリセルに書き込まれる。
一方、アウトプットイネーブル信号ＯＥが“Ｌ”レベル
になるとセンスアンプ１１ ａ −１１ｎが増幅動作を
開始し、所定のワード線およびビット線で選択されたメ
モリセル内のデータを読み出して読み出しデータＲＤ、
〜ＲＤｎを出力する。ＥＯＲ１２ａ〜１２ｎはこの読み
出しデータＲＤ、 〜ＲＤｎとＤ −Ｆ Ｆ１３ａ 〜
１３ｎのＱ出力との一致を取り、その結果、一致したと
きは“Ｌ”、一致しないときは“■（”となる判定結果
信号を生成する。すなわち、ＥＯＲ回路１２ａ〜１２ｎ
はメモリセルへの書き込み動作の良否を判定する判定手
段としての機能を有している。このＥＯＲ回路１２ａ〜
１２ｎから出力された判定結果信号は既にアウトプット
イネーブル信号σ丁のアクティブによって開かれている
スリーステートバッファ１４ａ〜１４ｎを通過して端子
ＯＩ〜Ｏｎから外部回路に送出される。
になるとセンスアンプ１１ ａ −１１ｎが増幅動作を
開始し、所定のワード線およびビット線で選択されたメ
モリセル内のデータを読み出して読み出しデータＲＤ、
〜ＲＤｎを出力する。ＥＯＲ１２ａ〜１２ｎはこの読み
出しデータＲＤ、 〜ＲＤｎとＤ −Ｆ Ｆ１３ａ 〜
１３ｎのＱ出力との一致を取り、その結果、一致したと
きは“Ｌ”、一致しないときは“■（”となる判定結果
信号を生成する。すなわち、ＥＯＲ回路１２ａ〜１２ｎ
はメモリセルへの書き込み動作の良否を判定する判定手
段としての機能を有している。このＥＯＲ回路１２ａ〜
１２ｎから出力された判定結果信号は既にアウトプット
イネーブル信号σ丁のアクティブによって開かれている
スリーステートバッファ１４ａ〜１４ｎを通過して端子
ＯＩ〜Ｏｎから外部回路に送出される。
次に、第２図のタイミングチャートを参照しながら、回
路動作を説明する。
路動作を説明する。
まず、で百＝’Ｌ”、ｎ１＝”Ｈ”の期間は、このチッ
プが動作モードにあり、かつ、このチップに対してデー
タの書き込みを行ういわゆるライトサイクルであること
を示している。ライトサイクルにおいて、外部回路は書
き込みデータＷＤを端子Ｏ，〜Ｏｎに送出し、図示しな
いチップ内部の書き込み回路を介してＢＦＲＯＭｌｏに
書き込むとともに、Ｄ−ＦＦ１３ａ〜１３ｎのＤ入力に
も印加する。 Ｄ −Ｆ Ｆ１３ａ ＝１３ｎはライト
サイクルの開始直後、すなわち、チップイネーブル信号
■が“Ｈ”→“Ｌ”へと変化したときに出力されるＮＯ
Ｒゲート１５からのトリガ信号に従ってＤ入力の書き込
みデータＷＤをＱ出力にラッチする。
プが動作モードにあり、かつ、このチップに対してデー
タの書き込みを行ういわゆるライトサイクルであること
を示している。ライトサイクルにおいて、外部回路は書
き込みデータＷＤを端子Ｏ，〜Ｏｎに送出し、図示しな
いチップ内部の書き込み回路を介してＢＦＲＯＭｌｏに
書き込むとともに、Ｄ−ＦＦ１３ａ〜１３ｎのＤ入力に
も印加する。 Ｄ −Ｆ Ｆ１３ａ ＝１３ｎはライト
サイクルの開始直後、すなわち、チップイネーブル信号
■が“Ｈ”→“Ｌ”へと変化したときに出力されるＮＯ
Ｒゲート１５からのトリガ信号に従ってＤ入力の書き込
みデータＷＤをＱ出力にラッチする。
今回のライトサイクルが完了し、再びチップイネーブル
信号τ丁が“Ｈ”から“Ｌ”へと立ち下がると、今度は
、アウトプットイネーブル信号０百も同様に立ち下がり
、いわゆる読み出しのためのリードサイクルに移行する
。このアウトプットイネーブル信号ＯＥの立ち下がりに
より、センスアンプｌｌａ〜ｌｌｎが増幅動作を開始し
てメモリセル内のデータを読み出し、読み出された読み
出しデータＲＤ、 〜ＲＤｎはＥ ＯＲ１２ａ 〜１２
ｎでＤ−ＦＦ１３ａ〜１３ｎのＱ出力と一致が取られる
。そして、ＥＯＲ１２ａ〜１２ｎからの判定結果信号は
、既にσ１−“Ｌ”により開かれたスリーステートバッ
ファ１４ａ〜１４ｎを通過して端子Ｏ３〜Ｏｎから外部
回路に出力される。
信号τ丁が“Ｈ”から“Ｌ”へと立ち下がると、今度は
、アウトプットイネーブル信号０百も同様に立ち下がり
、いわゆる読み出しのためのリードサイクルに移行する
。このアウトプットイネーブル信号ＯＥの立ち下がりに
より、センスアンプｌｌａ〜ｌｌｎが増幅動作を開始し
てメモリセル内のデータを読み出し、読み出された読み
出しデータＲＤ、 〜ＲＤｎはＥ ＯＲ１２ａ 〜１２
ｎでＤ−ＦＦ１３ａ〜１３ｎのＱ出力と一致が取られる
。そして、ＥＯＲ１２ａ〜１２ｎからの判定結果信号は
、既にσ１−“Ｌ”により開かれたスリーステートバッ
ファ１４ａ〜１４ｎを通過して端子Ｏ３〜Ｏｎから外部
回路に出力される。
このように、本実施例では、外部回路から入力された書
き込みデータをラッチする１）−ＦＦ１３ａ〜１３ｎと
、ＥＰＲＯＭｌ０から読み出された読み出しデータＲＤ
＋ 〜ＲＤｎＣ！＝Ｄ−ＦＦ１３ａ 〜１３ｎのＱ出力
との一致を取るＥＯＲ１２ａ〜１２ｎと、を有している
ので、１つのライトサイクルを完了した次のリードサイ
クルで、該ライトサイクルにおける書き込み動作の良否
を判定することができ、その判定結果をＰＲＯＭライタ
ー等の外部回路に通知することができる。
き込みデータをラッチする１）−ＦＦ１３ａ〜１３ｎと
、ＥＰＲＯＭｌ０から読み出された読み出しデータＲＤ
＋ 〜ＲＤｎＣ！＝Ｄ−ＦＦ１３ａ 〜１３ｎのＱ出力
との一致を取るＥＯＲ１２ａ〜１２ｎと、を有している
ので、１つのライトサイクルを完了した次のリードサイ
クルで、該ライトサイクルにおける書き込み動作の良否
を判定することができ、その判定結果をＰＲＯＭライタ
ー等の外部回路に通知することができる。
すなわち、ＥＦＲＯＭを内蔵したワンチップマイクロコ
ンピュータに書き込み動作の判定機能を持たせることが
できるので、データの書き込みに失敗した場合、ＰＲＯ
Ｍライター等の外部回路はこの失敗を示す判定結果に従
ってデータの再転送をするだけでよく、外部回路の負担
を著しく軽減することができる。
ンピュータに書き込み動作の判定機能を持たせることが
できるので、データの書き込みに失敗した場合、ＰＲＯ
Ｍライター等の外部回路はこの失敗を示す判定結果に従
ってデータの再転送をするだけでよく、外部回路の負担
を著しく軽減することができる。
なお、本実施例ではＥＰＲＯＭを内蔵したワンチップマ
イクロコンピュータに適用した例を示したが、これに限
らず、書き込み動作の確認を必要とする半導体記憶装置
の全てに適用することができる。
イクロコンピュータに適用した例を示したが、これに限
らず、書き込み動作の確認を必要とする半導体記憶装置
の全てに適用することができる。
また、プログラムＲＯＭの書き込み回数は、−般に一度
だけの場合が多いことに着目し、高価な消去窓付のセラ
ミック製パンケージの代わりに、窓のない安価なプラス
チック製パッケージを使用して低価格化を図ったいわゆ
るワンタイムＰＲＯＭ （ＯＴＰＲＯＭ）にも本発明を
適用することができる。
だけの場合が多いことに着目し、高価な消去窓付のセラ
ミック製パンケージの代わりに、窓のない安価なプラス
チック製パッケージを使用して低価格化を図ったいわゆ
るワンタイムＰＲＯＭ （ＯＴＰＲＯＭ）にも本発明を
適用することができる。
〔発明の効果〕
本発明によれば、プログラマブルＲＯＭ内若しくは、プ
ログラマブルＲＯＭを内蔵する集積回路チップ内に書き
込み時の良否判定機能を持たせることができ、 ＦＲＯＭライター等の外部回路の負担を著しく軽減させ
ることができる。
ログラマブルＲＯＭを内蔵する集積回路チップ内に書き
込み時の良否判定機能を持たせることができ、 ＦＲＯＭライター等の外部回路の負担を著しく軽減させ
ることができる。
第１．２図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその構成を示す回路図、 第２図はその動作を説明するための図である。 第３図は従来のＥＦＲＯＭを内蔵したＣ Ｐ ｔＪとＦ
ＲＯＭライターとを示す図である。 １２ａ 〜１２ｎ −Ｅ ＯＲ（判定手段）、１３ａ
〜１３ｎ−−−・Ｄ−Ｆ Ｆ （保持手段）、１４ａ〜
１４ｎ・・・・・・スリーステートバッファ（出力手段
）。
示す図であり、 第１図はその構成を示す回路図、 第２図はその動作を説明するための図である。 第３図は従来のＥＦＲＯＭを内蔵したＣ Ｐ ｔＪとＦ
ＲＯＭライターとを示す図である。 １２ａ 〜１２ｎ −Ｅ ＯＲ（判定手段）、１３ａ
〜１３ｎ−−−・Ｄ−Ｆ Ｆ （保持手段）、１４ａ〜
１４ｎ・・・・・・スリーステートバッファ（出力手段
）。
Claims (1)
- 【特許請求の範囲】 外部からのデータが所定のライトサイクルでメモリセル
に書き込まれ、 また、所定のリードサイクルで該メモリセルからデータ
が読み出される半導体記憶装置において、前記所定のラ
イトサイクルで書き込まれるデータを、少なくとも該ラ
イトサイクルに引き続くリードサイクルまで保持する保
持手段と、 該リードサイクルでメモリセルから読み出されたデータ
と保持手段に保持されたデータとの一致を取り、メモリ
セルへの書き込み動作の良否を判定する判定手段と、 判定手段の判定結果を外部に出力する出力手段と、 を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314772A JPH01154398A (ja) | 1987-12-10 | 1987-12-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314772A JPH01154398A (ja) | 1987-12-10 | 1987-12-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154398A true JPH01154398A (ja) | 1989-06-16 |
Family
ID=18057403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314772A Pending JPH01154398A (ja) | 1987-12-10 | 1987-12-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154398A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745912A (en) * | 1992-04-02 | 1998-04-28 | Kabushiki Kaisha Toshiba | Memory card apparatus including a link table for managing the correspondency between the recorded contents in the memory card and that in the link table |
| WO2008053677A1 (fr) * | 2006-10-30 | 2008-05-08 | Renesas Technology Corp. | Mram à vérification d'enregistrement |
| US7561475B2 (en) | 2006-01-04 | 2009-07-14 | Samsung Electronics Co., Ltd. | Flash memory controller |
| EP3109863B1 (en) * | 2012-05-18 | 2023-07-26 | Japan Science and Technology Agency | Memory circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172597A (ja) * | 1986-01-24 | 1987-07-29 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
| JPS62223895A (ja) * | 1986-03-25 | 1987-10-01 | Nec Corp | 半導体装置 |
-
1987
- 1987-12-10 JP JP62314772A patent/JPH01154398A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62172597A (ja) * | 1986-01-24 | 1987-07-29 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
| JPS62223895A (ja) * | 1986-03-25 | 1987-10-01 | Nec Corp | 半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745912A (en) * | 1992-04-02 | 1998-04-28 | Kabushiki Kaisha Toshiba | Memory card apparatus including a link table for managing the correspondency between the recorded contents in the memory card and that in the link table |
| US7561475B2 (en) | 2006-01-04 | 2009-07-14 | Samsung Electronics Co., Ltd. | Flash memory controller |
| WO2008053677A1 (fr) * | 2006-10-30 | 2008-05-08 | Renesas Technology Corp. | Mram à vérification d'enregistrement |
| EP3109863B1 (en) * | 2012-05-18 | 2023-07-26 | Japan Science and Technology Agency | Memory circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5402383A (en) | Electrically erasable non-volatile semiconductor memory device for selective use in boot block type or normal type flash memory devices | |
| JPS61294565A (ja) | 半導体記憶装置 | |
| US7085158B2 (en) | Nonvolatile semiconductor memory device and one-time programming control method thereof | |
| JPS59135698A (ja) | Ｅｅｐｒｏｍ装置 | |
| JP3905204B2 (ja) | 半導体記憶装置 | |
| JP3542637B2 (ja) | 電流測定方法及びマイクロコントローラシステム | |
| JPH01154398A (ja) | 半導体記憶装置 | |
| JPH02214156A (ja) | 不揮発性半導体装置 | |
| JPH01295349A (ja) | 半導体不揮発性メモリー装置 | |
| JPH03142800A (ja) | 電気的消去・書き込み可能なプログラマブル・リード・オンリー・メモリ | |
| JPH0337897A (ja) | マイクロコンピュータ | |
| JPS62205599A (ja) | 書込可能読出専用記憶回路 | |
| JP3135770B2 (ja) | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 | |
| JPH05166391A (ja) | メモリ装置 | |
| JPH1186600A (ja) | 不揮発性半導体記憶装置 | |
| JPS6233398A (ja) | 半導体記憶装置 | |
| JPS62289999A (ja) | デ−タの書込方法 | |
| JPH0261900A (ja) | テスト信号発生回路 | |
| JPH09198880A (ja) | 不揮発性半導体メモリ | |
| JPS63152100A (ja) | 半導体記憶装置 | |
| JPH01121945A (ja) | シングルチップマイクロコンピュータ | |
| JPH1186568A (ja) | 不揮発性半導体記憶装置 | |
| JPH11185485A (ja) | 半導体記憶装置及びデータ処理装置 | |
| JP2000285686A (ja) | 不揮発性メモリの書き込み回路 | |
| JPS63131237A (ja) | テスト回路付マイクロコンピユ−タ |