JPH09198880A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH09198880A JPH09198880A JP849896A JP849896A JPH09198880A JP H09198880 A JPH09198880 A JP H09198880A JP 849896 A JP849896 A JP 849896A JP 849896 A JP849896 A JP 849896A JP H09198880 A JPH09198880 A JP H09198880A
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
Abstract
(57)【要約】
【課題】ＥＥＰＲＯＭにおいて、データの書込み中であ
ってもデータの読み出しが可能になり、それを使用する
システムのデータ処理効率を大幅に改善する。 【解決手段】ＥＥＰＲＯＭセルのアレイ２０と、同一行
のセルに接続された書込み専用のワード線および読み出
し専用のワード線と、同一列のセルに接続された書込み
専用のデータ線および読み出し専用のデータ線と、セル
アレイに対するデータの書込み／読み出しを制御する書
込み制御回路１１および読み出し制御回路１２と、セル
アレイに対するデータの書込み中に外部から読み出し要
求があった時、読み出しアドレスと書込みアドレスとが
一致するか否かを検査し、アドレスが一致した場合には
書込みデータの最後にロードされたデータに対するデー
タポーリングを出力し、アドレスが異なった場合には通
常の読み出しを行うように切り換え制御する書込みアド
レス制御回路１３とを具備する。
ってもデータの読み出しが可能になり、それを使用する
システムのデータ処理効率を大幅に改善する。 【解決手段】ＥＥＰＲＯＭセルのアレイ２０と、同一行
のセルに接続された書込み専用のワード線および読み出
し専用のワード線と、同一列のセルに接続された書込み
専用のデータ線および読み出し専用のデータ線と、セル
アレイに対するデータの書込み／読み出しを制御する書
込み制御回路１１および読み出し制御回路１２と、セル
アレイに対するデータの書込み中に外部から読み出し要
求があった時、読み出しアドレスと書込みアドレスとが
一致するか否かを検査し、アドレスが一致した場合には
書込みデータの最後にロードされたデータに対するデー
タポーリングを出力し、アドレスが異なった場合には通
常の読み出しを行うように切り換え制御する書込みアド
レス制御回路１３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ、特に電気的消去・再書込み可能な読み出し専用メ
モリ（ＥＥＰＲＯＭ）に係り、ＲＯＭの代用としてＥＥ
ＰＲＯＭを使用する分野や高速データ処理の分野に使用
される。
モリ、特に電気的消去・再書込み可能な読み出し専用メ
モリ（ＥＥＰＲＯＭ）に係り、ＲＯＭの代用としてＥＥ
ＰＲＯＭを使用する分野や高速データ処理の分野に使用
される。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、一般に、その特性上、
書込み時間が他の書込み可能なメモリ（ＲＡＭなど）に
比べて遥かに長い。そこで、従来のＥＥＰＲＯＭを使用
しているマイクロコンピュータ（以下、マイコンと記
す）においては、ＥＥＰＲＯＭの書込み中に次のアクセ
スを開始できず、書き込みが終了するまで次のアクセス
を待つという方法が採用されている。
書込み時間が他の書込み可能なメモリ（ＲＡＭなど）に
比べて遥かに長い。そこで、従来のＥＥＰＲＯＭを使用
しているマイクロコンピュータ（以下、マイコンと記
す）においては、ＥＥＰＲＯＭの書込み中に次のアクセ
スを開始できず、書き込みが終了するまで次のアクセス
を待つという方法が採用されている。
【０００３】ＥＥＰＲＯＭが書込み中であるか否かを外
部で検知するために、従来はＥＥＰＲＯＭのデータポー
リング機能としてのデータ出力あるいはＲ／Ｂ（レディ
／ビジー）信号出力をモニタしていた。
部で検知するために、従来はＥＥＰＲＯＭのデータポー
リング機能としてのデータ出力あるいはＲ／Ｂ（レディ
／ビジー）信号出力をモニタしていた。
【０００４】また、図５に示すように、従来のＥＥＰＲ
ＯＭにおける制御回路５１は、外部信号に応じて読み出
し専用モードあるいは書込み専用モードの機能を選択的
に果たすように動作する。これにより、ＥＥＰＲＯＭの
書込み中は、常に書込み動作を優先的に行っており、外
部からの読み出し要求が与えられてもデータの読み出し
を禁止してデータポーリング機能のデータを出力してい
た。
ＯＭにおける制御回路５１は、外部信号に応じて読み出
し専用モードあるいは書込み専用モードの機能を選択的
に果たすように動作する。これにより、ＥＥＰＲＯＭの
書込み中は、常に書込み動作を優先的に行っており、外
部からの読み出し要求が与えられてもデータの読み出し
を禁止してデータポーリング機能のデータを出力してい
た。
【０００５】また、ＥＥＰＲＯＭへの書込みデータのロ
ード（入力）に際して、最初の書込みデータがＥＥＰＲ
ＯＭ内に取り込まれた後は、ＥＥＰＲＯＭの制御回路が
書込み専用モードの機能で動作するので、ＥＥＰＲＯＭ
は、次の書込みデータをロードするかあるいは書込みデ
ータロードのウインドゥ時間を超えたら、これまでに書
込みデータとしてロードされた一連のデータを実際にＥ
ＥＰＲＯＭ内のメモリセルへ書き込むことになる。
ード（入力）に際して、最初の書込みデータがＥＥＰＲ
ＯＭ内に取り込まれた後は、ＥＥＰＲＯＭの制御回路が
書込み専用モードの機能で動作するので、ＥＥＰＲＯＭ
は、次の書込みデータをロードするかあるいは書込みデ
ータロードのウインドゥ時間を超えたら、これまでに書
込みデータとしてロードされた一連のデータを実際にＥ
ＥＰＲＯＭ内のメモリセルへ書き込むことになる。
【０００６】換言すれば、従来のＥＥＰＲＯＭを使用し
ているマイコンは、ＥＥＰＲＯＭの書込み中は読み出し
ができず、データポーリング機能のデータ出力あるいは
Ｒ／Ｂ信号をモニタしてＥＥＰＲＯＭの書き込みが終了
するまで次のアクセスを待っていたので、他の書込み可
能なメモリ（ＲＡＭなど）を使用する場合に比べてデー
タ処理効率が著しく悪かった。
ているマイコンは、ＥＥＰＲＯＭの書込み中は読み出し
ができず、データポーリング機能のデータ出力あるいは
Ｒ／Ｂ信号をモニタしてＥＥＰＲＯＭの書き込みが終了
するまで次のアクセスを待っていたので、他の書込み可
能なメモリ（ＲＡＭなど）を使用する場合に比べてデー
タ処理効率が著しく悪かった。
【０００７】また、一般に、ＥＥＰＲＯＭの書込み中に
読み出しアクセスを行った場合、どのアドレスに対して
も常にデータポーリング機能が働き、書込み中以外のア
ドレスに対するデータは読み出すことができなかった。
読み出しアクセスを行った場合、どのアドレスに対して
も常にデータポーリング機能が働き、書込み中以外のア
ドレスに対するデータは読み出すことができなかった。
【０００８】また、従来のＥＥＰＲＯＭは、書込みデー
タのロードに際して、最初の書込みデータがＥＥＰＲＯ
Ｍ内に取り込まれた後は、次の書込みデータのロードは
可能であるが、ＥＥＰＲＯＭの読み出しはできない。
タのロードに際して、最初の書込みデータがＥＥＰＲＯ
Ｍ内に取り込まれた後は、次の書込みデータのロードは
可能であるが、ＥＥＰＲＯＭの読み出しはできない。
【０００９】
【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、データの書込み中には読み出しができ
ないので、ＥＥＰＲＯＭを使用するシステムのデータ処
理効率が悪いという問題があった。
ＥＥＰＲＯＭは、データの書込み中には読み出しができ
ないので、ＥＥＰＲＯＭを使用するシステムのデータ処
理効率が悪いという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、データの書込み中であってもデータの読み出
しが可能になり、それを使用するシステムのデータ処理
効率を大幅に改善し得る電気的消去・再書込み可能な不
揮発性半導体メモリを提供することを目的とする。
たもので、データの書込み中であってもデータの読み出
しが可能になり、それを使用するシステムのデータ処理
効率を大幅に改善し得る電気的消去・再書込み可能な不
揮発性半導体メモリを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、電気的消去・再書込み可能な不揮発性メモリ
セルアレイと、上記メモリセルアレイの行方向に設けら
れ、同一行のメモリセルに接続された書込み専用のワー
ド線および読み出し専用のワード線と、上記メモリセル
アレイの列方向に設けられ、同一列のメモリセルに接続
された書込み専用のデータ線および読み出し専用のデー
タ線と、上記メモリセルアレイに対するデータの書込み
を制御する書込み専用の書込み制御回路と、上記メモリ
セルアレイに対するデータの読み出しを制御する読み出
し専用の読み出し制御回路と、前記メモリセルアレイに
対するデータの書込み中に外部から読み出し要求があっ
た時、読み出しアドレスと書込みアドレスとが一致する
か否かを検査し、両者のアドレスが一致した場合には書
込みデータの最後にロードされたデータに対するデータ
ポーリングを出力し、両者のアドレスが異なった場合に
は通常の読み出しを行うように前記書込み制御回路およ
び読み出し制御回路を切り換え制御する書込みアドレス
制御回路とを具備することを特徴とする。
メモリは、電気的消去・再書込み可能な不揮発性メモリ
セルアレイと、上記メモリセルアレイの行方向に設けら
れ、同一行のメモリセルに接続された書込み専用のワー
ド線および読み出し専用のワード線と、上記メモリセル
アレイの列方向に設けられ、同一列のメモリセルに接続
された書込み専用のデータ線および読み出し専用のデー
タ線と、上記メモリセルアレイに対するデータの書込み
を制御する書込み専用の書込み制御回路と、上記メモリ
セルアレイに対するデータの読み出しを制御する読み出
し専用の読み出し制御回路と、前記メモリセルアレイに
対するデータの書込み中に外部から読み出し要求があっ
た時、読み出しアドレスと書込みアドレスとが一致する
か否かを検査し、両者のアドレスが一致した場合には書
込みデータの最後にロードされたデータに対するデータ
ポーリングを出力し、両者のアドレスが異なった場合に
は通常の読み出しを行うように前記書込み制御回路およ
び読み出し制御回路を切り換え制御する書込みアドレス
制御回路とを具備することを特徴とする。
【００１２】
【発明の実施の形態】本発明の不揮発性半導体メモリに
おいては、ＥＥＰＲＯＭの書込み中に外部から読み出し
要求があった時、読み出しアドレスと書込みアドレスと
を書込みアドレス制御回路により検査する。この結果、
両者のアドレスが一致した場合には書込みデータの最後
にロードされたデータに対するデータポーリングを出力
し、両者のアドレスが異なった場合には通常の読み出し
を行う。
おいては、ＥＥＰＲＯＭの書込み中に外部から読み出し
要求があった時、読み出しアドレスと書込みアドレスと
を書込みアドレス制御回路により検査する。この結果、
両者のアドレスが一致した場合には書込みデータの最後
にロードされたデータに対するデータポーリングを出力
し、両者のアドレスが異なった場合には通常の読み出し
を行う。
【００１３】これにより、データの書込み中であっても
書込み中以外のアドレスのデータの読み出しが可能にな
り、本発明のメモリを使用するシステムのデータ処理効
率（スループット）を大幅に改善することが可能にな
る。
書込み中以外のアドレスのデータの読み出しが可能にな
り、本発明のメモリを使用するシステムのデータ処理効
率（スループット）を大幅に改善することが可能にな
る。
【００１４】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１は、本発明の実施の形態に係る
ＥＥＰＲＯＭを示している。図１のＥＥＰＲＯＭは、図
５を参照して前述した従来のＥＥＰＲＯＭと比べて、制
御回路が書込み専用の書込み制御回路１１と読み出し専
用の読み出し制御回路１２とに分離されている点、書込
みアドレス制御回路１３が付加されている点などが異な
る。上記変更に伴って、本実施の形態に係るＥＥＰＲＯ
Ｍでは、データの書込み中であっても書込み中以外のア
ドレスに対応するメモリセルのデータの読み出しが可能
となるように構成されている。
を詳細に説明する。図１は、本発明の実施の形態に係る
ＥＥＰＲＯＭを示している。図１のＥＥＰＲＯＭは、図
５を参照して前述した従来のＥＥＰＲＯＭと比べて、制
御回路が書込み専用の書込み制御回路１１と読み出し専
用の読み出し制御回路１２とに分離されている点、書込
みアドレス制御回路１３が付加されている点などが異な
る。上記変更に伴って、本実施の形態に係るＥＥＰＲＯ
Ｍでは、データの書込み中であっても書込み中以外のア
ドレスに対応するメモリセルのデータの読み出しが可能
となるように構成されている。
【００１５】ＥＥＰＲＯＭセルのアレイにおける１つの
カラムのメモリセルに対して書込み専用のデータ線と読
み出し専用のデータ線との２本のデータ線がカラム方向
（列方向）に設けられている（従来のＥＥＰＲＯＭで
は、１つのカラムのメモリセルに対して１本のデータ線
がカラム方向に設けられていた）。
カラムのメモリセルに対して書込み専用のデータ線と読
み出し専用のデータ線との２本のデータ線がカラム方向
（列方向）に設けられている（従来のＥＥＰＲＯＭで
は、１つのカラムのメモリセルに対して１本のデータ線
がカラム方向に設けられていた）。
【００１６】即ち、図１中のメモリセル２０（ＥＥＰＲ
ＯＭセルのアレイ）においては、図２に示すように、同
一行の複数のメモリセル３０（代表的に１個のみ示す）
に共通に接続された書込み専用のワード線ＷＷＬおよび
読み出し専用のワード線ＲＷＬがセルアレイの行方向に
設けられており、同一列（カラム）のメモリセルに共通
に接続された書込み専用のデータ線ＷＤＬおよび読み出
し専用のデータ線ＲＤＬがセルアレイの列方向に設けら
れている。
ＯＭセルのアレイ）においては、図２に示すように、同
一行の複数のメモリセル３０（代表的に１個のみ示す）
に共通に接続された書込み専用のワード線ＷＷＬおよび
読み出し専用のワード線ＲＷＬがセルアレイの行方向に
設けられており、同一列（カラム）のメモリセルに共通
に接続された書込み専用のデータ線ＷＤＬおよび読み出
し専用のデータ線ＲＤＬがセルアレイの列方向に設けら
れている。
【００１７】アドレスバッファ・ラッチ回路２１は、Ｅ
ＥＰＲＯＭの外部から入力するアドレス信号（例えばＡ
０〜Ａ１２）をラッチするものである。アドレスデコー
ダ回路２２は、上記アドレスバッファ・ラッチ回路２１
から入力する内部アドレス信号をデコードしてセルアレ
イ内の特定のメモリセルを選択指定するものである。
ＥＰＲＯＭの外部から入力するアドレス信号（例えばＡ
０〜Ａ１２）をラッチするものである。アドレスデコー
ダ回路２２は、上記アドレスバッファ・ラッチ回路２１
から入力する内部アドレス信号をデコードしてセルアレ
イ内の特定のメモリセルを選択指定するものである。
【００１８】書込み制御回路１１は、セルアレイに対す
るデータの書込みを制御するものであり、読み出し制御
回路１２は、セルアレイに対するデータの読み出しを制
御するものであり、書込みデータラッチ回路２３は、セ
ルアレイに対する書込みデータをラッチするものであ
る。
るデータの書込みを制御するものであり、読み出し制御
回路１２は、セルアレイに対するデータの読み出しを制
御するものであり、書込みデータラッチ回路２３は、セ
ルアレイに対する書込みデータをラッチするものであ
る。
【００１９】ゲート制御回路２４は、上記書込み制御回
路１１および読み出し制御回路１２により制御され、セ
ルアレイに対するデータの入／出力を制御するものであ
る。入／出力（Ｉ／Ｏ）バッファ・ラッチ回路２５は、
前記書込み制御回路１１および読み出し制御回路１２に
より制御され、入／出力データＤ０〜Ｄ７をラッチする
ものである。
路１１および読み出し制御回路１２により制御され、セ
ルアレイに対するデータの入／出力を制御するものであ
る。入／出力（Ｉ／Ｏ）バッファ・ラッチ回路２５は、
前記書込み制御回路１１および読み出し制御回路１２に
より制御され、入／出力データＤ０〜Ｄ７をラッチする
ものである。
【００２０】書込みアドレス制御回路１３は、セルアレ
イに対するデータの書込み中に外部から読み出し要求が
あった時、読み出しアドレスと書込みアドレスとが一致
するか否かを検査し、両者のアドレスが一致した場合に
は書込みデータの最後にロードされたデータに対するデ
ータポーリングを出力し、両者のアドレスが異なった場
合には通常の読み出しを行うように前記書込み制御回路
１１および読み出し制御回路１２を切り換え制御するも
のである。
イに対するデータの書込み中に外部から読み出し要求が
あった時、読み出しアドレスと書込みアドレスとが一致
するか否かを検査し、両者のアドレスが一致した場合に
は書込みデータの最後にロードされたデータに対するデ
ータポーリングを出力し、両者のアドレスが異なった場
合には通常の読み出しを行うように前記書込み制御回路
１１および読み出し制御回路１２を切り換え制御するも
のである。
【００２１】なお、Ｒ／Ｂはレディ／ビジー信号、／Ｗ
Ｅは書込みイネーブル信号、／ＣＥはチップイネーブル
信号、／ＯＥは出力イネーブル信号、ＤＩＳはシリアル
制御信号である。
Ｅは書込みイネーブル信号、／ＣＥはチップイネーブル
信号、／ＯＥは出力イネーブル信号、ＤＩＳはシリアル
制御信号である。
【００２２】図３（ａ）および（ｂ）は、それぞれ図２
中のメモリセルの相異なる具体例を示している。図３
（ａ）に示すメモリセルは、書込み制御用のワード線Ｗ
ＷＬおよび書込みデータ線ＷＤＬに接続されたセルトラ
ンジスタ３１と、読み出しデータ線ＲＤＬに接続された
読み出し用のＮＭＯＳトランジスタ３２と、読み出し制
御用のワード線ＲＷＬに接続された読み出し制御用のＮ
ＭＯＳトランジスタ３３とからなる。
中のメモリセルの相異なる具体例を示している。図３
（ａ）に示すメモリセルは、書込み制御用のワード線Ｗ
ＷＬおよび書込みデータ線ＷＤＬに接続されたセルトラ
ンジスタ３１と、読み出しデータ線ＲＤＬに接続された
読み出し用のＮＭＯＳトランジスタ３２と、読み出し制
御用のワード線ＲＷＬに接続された読み出し制御用のＮ
ＭＯＳトランジスタ３３とからなる。
【００２３】ここで、上記セルトランジスタ３１は、積
層構造の浮遊ゲート・制御ゲートを有するＮＭＯＳトラ
ンジスタからなり、その制御ゲートに書込み制御用のワ
ード線ＷＷＬが接続され、そのドレインに書込みデータ
線ＷＤＬが接続され、そのソースが所定電位ノード（例
えば接地ノード）に接続されている。また、前記読み出
し用トランジスタ３２は、そのゲートに前記セルトラン
ジスタ３１の浮遊ゲートが接続され、そのドレインに読
み出し制御用のワード線ＲＷＬが接続されている。ま
た、前記読み出し制御用トランジスタ３３は、前記読み
出し用トランジスタ３２のソースと所定電位ノード（例
えば接地ノード）との間に接続され、そのゲートに読み
出し制御用のワード線ＲＷＬが接続されている。
層構造の浮遊ゲート・制御ゲートを有するＮＭＯＳトラ
ンジスタからなり、その制御ゲートに書込み制御用のワ
ード線ＷＷＬが接続され、そのドレインに書込みデータ
線ＷＤＬが接続され、そのソースが所定電位ノード（例
えば接地ノード）に接続されている。また、前記読み出
し用トランジスタ３２は、そのゲートに前記セルトラン
ジスタ３１の浮遊ゲートが接続され、そのドレインに読
み出し制御用のワード線ＲＷＬが接続されている。ま
た、前記読み出し制御用トランジスタ３３は、前記読み
出し用トランジスタ３２のソースと所定電位ノード（例
えば接地ノード）との間に接続され、そのゲートに読み
出し制御用のワード線ＲＷＬが接続されている。
【００２４】また、図３（ｂ）に示すメモリセルは、書
込み制御用のワード線ＷＷＬおよび書込みデータ線ＷＤ
Ｌに接続された第１のセルトランジスタ３４と、読み出
し制御用のワード線ＲＷＬおよび読み出しデータ線ＲＤ
Ｌに接続された第２のセルトランジスタ３５とからな
る。ここで、上記２つのセルトランジスタ３４、３５
は、それぞれ積層構造の浮遊ゲート・制御ゲートを有す
るＮＭＯＳトランジスタからなり、上記浮遊ゲートが共
通に接続されている（浮遊ゲートを共有している）。
込み制御用のワード線ＷＷＬおよび書込みデータ線ＷＤ
Ｌに接続された第１のセルトランジスタ３４と、読み出
し制御用のワード線ＲＷＬおよび読み出しデータ線ＲＤ
Ｌに接続された第２のセルトランジスタ３５とからな
る。ここで、上記２つのセルトランジスタ３４、３５
は、それぞれ積層構造の浮遊ゲート・制御ゲートを有す
るＮＭＯＳトランジスタからなり、上記浮遊ゲートが共
通に接続されている（浮遊ゲートを共有している）。
【００２５】図４は、図１のＥＥＰＲＯＭにおける内部
メモリセルへの書込み中に読み出し要求があった時の書
込みアドレス制御回路の制御動作の流れを概略的に示す
フローチャートである。
メモリセルへの書込み中に読み出し要求があった時の書
込みアドレス制御回路の制御動作の流れを概略的に示す
フローチャートである。
【００２６】次に、図１のＥＥＰＲＯＭの動作につい
て、図４に示すフローチャートを参照しながら説明す
る。まず、ＥＥＰＲＯＭに外部からある１つの書込みデ
ータが書き込まれたとする。すると、書込みアドレス制
御回路１３は、書込みデータがロードされた全てのアド
レスを記憶しておく。これは、例えばページ書込みモー
ドの時、その書込みが選択されたページのどのカラムに
対応するデータが書き換えられるかを表わすアドレスを
記憶しておくことを意味する。この場合、ページ全体が
書き換えられるモードであるとすると、そのページを表
わすアドレスだけを記憶するだけでよい。
て、図４に示すフローチャートを参照しながら説明す
る。まず、ＥＥＰＲＯＭに外部からある１つの書込みデ
ータが書き込まれたとする。すると、書込みアドレス制
御回路１３は、書込みデータがロードされた全てのアド
レスを記憶しておく。これは、例えばページ書込みモー
ドの時、その書込みが選択されたページのどのカラムに
対応するデータが書き換えられるかを表わすアドレスを
記憶しておくことを意味する。この場合、ページ全体が
書き換えられるモードであるとすると、そのページを表
わすアドレスだけを記憶するだけでよい。
【００２７】次に、ＥＥＰＲＯＭへの最初の書込みデー
タのロード後に、内部でメモリセルへの書込み動作が開
始する。このＥＥＰＲＯＭの書込み動作中に外部から読
み出し要求があった時、書込みアドレス制御回路１３に
記憶されている現在書込み中のアドレス（書込みアドレ
ス）と読み出し要求があったアドレス（読み出しアドレ
ス）とが一致しているかどうかを書込みアドレス制御回
路１３により判断する。この結果、両者のアドレスが一
致した場合には、書込みデータの最後にロードされたデ
ータに対するデータポーリングを出力し、また、両者の
アドレスが異なった場合には通常の読み出しを行うよう
に制御する。
タのロード後に、内部でメモリセルへの書込み動作が開
始する。このＥＥＰＲＯＭの書込み動作中に外部から読
み出し要求があった時、書込みアドレス制御回路１３に
記憶されている現在書込み中のアドレス（書込みアドレ
ス）と読み出し要求があったアドレス（読み出しアドレ
ス）とが一致しているかどうかを書込みアドレス制御回
路１３により判断する。この結果、両者のアドレスが一
致した場合には、書込みデータの最後にロードされたデ
ータに対するデータポーリングを出力し、また、両者の
アドレスが異なった場合には通常の読み出しを行うよう
に制御する。
【００２８】つまり、書込みアドレス制御回路１３は、
ＥＥＰＲＯＭの書込み中に外部から読み出し要求があっ
た時、読み出しアドレスが書込み中のアドレスかどうか
を検査し、出力端子にデータポーリングのデータを出力
するか、メモリセルの実際の読み出し動作を行うかの切
り換えを制御する。
ＥＥＰＲＯＭの書込み中に外部から読み出し要求があっ
た時、読み出しアドレスが書込み中のアドレスかどうか
を検査し、出力端子にデータポーリングのデータを出力
するか、メモリセルの実際の読み出し動作を行うかの切
り換えを制御する。
【００２９】上記通常の読み出し時に、一見、書き込み
と読み出しが同時に行われているように思われるが、書
込み中は既に書込みデータが書込みデータラッチ回路２
３にラッチされているので、その書込みは内部で自動的
に行われており、読み出し要求に対しては、内部メモリ
セルの実際の読み出し動作を行って出力用データバスへ
出力する。
と読み出しが同時に行われているように思われるが、書
込み中は既に書込みデータが書込みデータラッチ回路２
３にラッチされているので、その書込みは内部で自動的
に行われており、読み出し要求に対しては、内部メモリ
セルの実際の読み出し動作を行って出力用データバスへ
出力する。
【００３０】この時、読み出しアドレスと書込みアドレ
スとが別アドレスであるので、読み出し対象のメモリセ
ルと書込み対象のメモリセルとが別であり、問題は生じ
ない。
スとが別アドレスであるので、読み出し対象のメモリセ
ルと書込み対象のメモリセルとが別であり、問題は生じ
ない。
【００３１】また、書込み制御回路１１と読み出し制御
回路１２とが分離されているので、ＥＥＰＲＯＭへの最
初の書込みデータのロード後であっても、ある１つの書
込みデータのロードと次の書込みデータのロードとの間
にデータの読み出しが可能である。
回路１２とが分離されているので、ＥＥＰＲＯＭへの最
初の書込みデータのロード後であっても、ある１つの書
込みデータのロードと次の書込みデータのロードとの間
にデータの読み出しが可能である。
【００３２】上記実施例のＥＥＰＲＯＭによれば、デー
タの書込み中であっても書込み中以外のアドレスのデー
タの読み出しが可能になるので、書込み終了まで待つ処
理が不要になり、書込み終了まで待つ時間を省略できる
（従来のＥＥＰＲＯＭでは待ち時間が約１０ｍｓ）。こ
れにより、上記ＥＥＰＲＯＭを使用するシステムのデー
タ処理効率（スループット）を大幅に改善することが可
能になる。また、ＥＥＰＲＯＭへの書込みプログラムを
実行した後で直ぐにＥＥＰＲＯＭ内の次のプログラムを
実行することが可能になる。
タの書込み中であっても書込み中以外のアドレスのデー
タの読み出しが可能になるので、書込み終了まで待つ処
理が不要になり、書込み終了まで待つ時間を省略できる
（従来のＥＥＰＲＯＭでは待ち時間が約１０ｍｓ）。こ
れにより、上記ＥＥＰＲＯＭを使用するシステムのデー
タ処理効率（スループット）を大幅に改善することが可
能になる。また、ＥＥＰＲＯＭへの書込みプログラムを
実行した後で直ぐにＥＥＰＲＯＭ内の次のプログラムを
実行することが可能になる。
【００３３】また、例えば従来はＥＥＰＲＯＭに記憶さ
れている複数のデータをＥＥＰＲＯＭの別の記憶領域に
コピーする場合、そのデータをバックアップ用のメモリ
（ＲＡＭなど）に一旦格納し、その後にバックアップ用
のメモリからＥＥＰＲＯＭへデータの転送を行ってい
る。
れている複数のデータをＥＥＰＲＯＭの別の記憶領域に
コピーする場合、そのデータをバックアップ用のメモリ
（ＲＡＭなど）に一旦格納し、その後にバックアップ用
のメモリからＥＥＰＲＯＭへデータの転送を行ってい
る。
【００３４】これに対して、本実施の形態によるＥＥＰ
ＲＯＭによれば、ＥＥＰＲＯＭへの書込みデータのロー
ドおよびＥＥＰＲＯＭの読み出しデータのロードをデー
タ長単位でシリアルに行うことが可能になるので、ＥＥ
ＰＲＯＭのデータをＥＥＰＲＯＭのある書込みページ内
にバックアップ用のメモリを経由せずにコピーすること
が可能になる。
ＲＯＭによれば、ＥＥＰＲＯＭへの書込みデータのロー
ドおよびＥＥＰＲＯＭの読み出しデータのロードをデー
タ長単位でシリアルに行うことが可能になるので、ＥＥ
ＰＲＯＭのデータをＥＥＰＲＯＭのある書込みページ内
にバックアップ用のメモリを経由せずにコピーすること
が可能になる。
【００３５】即ち、従来のＥＥＰＲＯＭでは、コピーの
対象となるデータをバックアップ用のメモリへコピー
し、その後にバックアップ用のメモリからＥＥＰＲＯＭ
へデータを転送していた処理を必要としたが、本実施の
形態に係るＥＥＰＲＯＭでは上記したような処理が不要
になるので、コピー時間を省略できると共にバックアッ
プ用のメモリを別の処理のために使用することが可能に
なる。この場合、上記バックアップ用のメモリとの間で
データをコピー、転送するためのプログラムが不要にな
るので、上記ＥＥＰＲＯＭを使用するマイコンなどのシ
ステムにおけるプログラム格納用のＲＯＭの使用効率が
向上することになる。
対象となるデータをバックアップ用のメモリへコピー
し、その後にバックアップ用のメモリからＥＥＰＲＯＭ
へデータを転送していた処理を必要としたが、本実施の
形態に係るＥＥＰＲＯＭでは上記したような処理が不要
になるので、コピー時間を省略できると共にバックアッ
プ用のメモリを別の処理のために使用することが可能に
なる。この場合、上記バックアップ用のメモリとの間で
データをコピー、転送するためのプログラムが不要にな
るので、上記ＥＥＰＲＯＭを使用するマイコンなどのシ
ステムにおけるプログラム格納用のＲＯＭの使用効率が
向上することになる。
【００３６】また、一般にＥＥＰＲＯＭを使用するシス
テムにおいて、従来はＥＥＰＲＯＭへの書込み中に読み
出しが不可能であり、書込み命令を実行した後で次の命
令のフェッチができなかったので、ＥＥＰＲＯＭへのア
クセスを他のメモリに格納されたプログラムに基づいて
制御する必要があった。
テムにおいて、従来はＥＥＰＲＯＭへの書込み中に読み
出しが不可能であり、書込み命令を実行した後で次の命
令のフェッチができなかったので、ＥＥＰＲＯＭへのア
クセスを他のメモリに格納されたプログラムに基づいて
制御する必要があった。
【００３７】これに対して、本実施の形態によるＥＥＰ
ＲＯＭによれば、従来はＥＥＰＲＯＭを使用するシステ
ムにおけるＲＯＭに格納されていたプログラムをＥＥＰ
ＲＯＭに格納することにより、ＥＥＰＲＯＭ単体でその
ＥＥＰＲＯＭに格納されたプログラムを実行することに
より同一のＥＥＰＲＯＭへの書込みが可能になる。この
場合、ＥＥＰＲＯＭの記憶領域のうちのプログラム領域
以外の余った領域をデータ記憶領域あるいは拡張メモリ
領域として割り当てるアプリケーション・プログラムを
使用する際に非常に有効である。
ＲＯＭによれば、従来はＥＥＰＲＯＭを使用するシステ
ムにおけるＲＯＭに格納されていたプログラムをＥＥＰ
ＲＯＭに格納することにより、ＥＥＰＲＯＭ単体でその
ＥＥＰＲＯＭに格納されたプログラムを実行することに
より同一のＥＥＰＲＯＭへの書込みが可能になる。この
場合、ＥＥＰＲＯＭの記憶領域のうちのプログラム領域
以外の余った領域をデータ記憶領域あるいは拡張メモリ
領域として割り当てるアプリケーション・プログラムを
使用する際に非常に有効である。
【００３８】上記したように本実施の形態のＥＥＰＲＯ
Ｍは、機能的にＲＯＭの動作と従来のＥＥＰＲＯＭの動
作との両方を行うことが可能になるので、本実施の形態
のＥＥＰＲＯＭを使用するシステムの低価格化と小型化
が可能になる。
Ｍは、機能的にＲＯＭの動作と従来のＥＥＰＲＯＭの動
作との両方を行うことが可能になるので、本実施の形態
のＥＥＰＲＯＭを使用するシステムの低価格化と小型化
が可能になる。
【００３９】また、本実施の形態によるＥＥＰＲＯＭを
使用するシステムによれば、使用するソフトウェアのバ
ージョンアップおよびアプリケーション・プログラム毎
の内容変更が容易になるので、ソフトウェアの開発期間
の短縮と開発コストの低減化が可能になる。
使用するシステムによれば、使用するソフトウェアのバ
ージョンアップおよびアプリケーション・プログラム毎
の内容変更が容易になるので、ソフトウェアの開発期間
の短縮と開発コストの低減化が可能になる。
【００４０】
【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、データの書込み中であってもデータの
読み出しが可能になり、それを使用するシステムのデー
タ処理効率を大幅に改善し得るＥＥＰＲＯＭを実現する
ことができる。
メモリによれば、データの書込み中であってもデータの
読み出しが可能になり、それを使用するシステムのデー
タ処理効率を大幅に改善し得るＥＥＰＲＯＭを実現する
ことができる。
【図１】本発明の実施の形態に係るＥＥＰＲＯＭの一部
を示すブロック図。
を示すブロック図。
【図２】図１中のメモリセルアレイ内における１つのメ
モリセルを示す回路図。
モリセルを示す回路図。
【図３】図２中のメモリセルの複数の具体例を示す回路
図。
図。
【図４】図１のＥＥＰＲＯＭにおけるメモリセルへの書
込み中に読み出し要求があった時の書込みアドレス制御
回路の制御動作の流れを概略的に示すフローチャート。
込み中に読み出し要求があった時の書込みアドレス制御
回路の制御動作の流れを概略的に示すフローチャート。
【図５】従来のＥＥＰＲＯＭの一部を示すブロック図。
１１…書込み制御回路、 １２…読み出し制御回路、 １３…書込みアドレス制御回路、 ２０…メモリセル、 ２１…アドレスバッファラッチ回路、 ２２…アドレスデコーダ回路、 ２３…書込みデータラッチ回路、 ２４…ゲート制御回路、 ２５…入／出力（Ｉ／Ｏ）バッファラッチ回路、 ３０…メモリセル、 ＷＷＬ…書込み専用のワード線、 ＲＷＬ…読み出し専用のワード線、 ＷＤＬ…書込み専用のデータ線、 ＲＤＬ…読み出し専用のデータ線。
Claims (4)
- 【請求項１】 電気的消去・再書込み可能な不揮発性メ
モリセルアレイと、上記メモリセルアレイの行方向に設
けられ、同一行のメモリセルに接続された書込み専用の
ワード線および読み出し専用のワード線と、上記メモリ
セルアレイの列方向に設けられ、同一列のメモリセルに
接続された書込み専用のデータ線および読み出し専用の
データ線と、上記メモリセルアレイに対するデータの書
込みを制御する書込み専用の書込み制御回路と、上記メ
モリセルアレイに対するデータの読み出しを制御する読
み出し専用の読み出し制御回路と、前記メモリセルアレ
イに対するデータの書込み中に外部から読み出し要求が
あった時、読み出しアドレスと書込みアドレスとが一致
するか否かを検査し、両者のアドレスが一致した場合に
は書込みデータの最後にロードされたデータに対するデ
ータポーリングを出力し、両者のアドレスが異なった場
合には通常の読み出しを行うように前記書込み制御回路
および読み出し制御回路を切り換え制御する書込みアド
レス制御回路とを具備することを特徴とする不揮発性半
導体メモリ。 - 【請求項２】 請求項１記載の不揮発性半導体メモリ
は、マイクロコンピュータと同一の半導体チップ上に形
成されていることを特徴とする不揮発性半導体メモリ。 - 【請求項３】 請求項１または２記載の不揮発性半導体
メモリにおいて、前記書込み制御回路および読み出し制
御回路は、前記メモリセルアレイに対する書込みデータ
のロードとデータの読み出しをデータ長単位でシリアル
に行うように制御することを特徴とする不揮発性半導体
メモリ。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
不揮発性半導体メモリにおいて、前記書込み制御回路
は、前記メモリセルアレイに対するデータの書込みシー
ケンス動作を制御するシーケンス制御回路を含むことを
特徴とする不揮発性半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP849896A JPH09198880A (ja) | 1996-01-22 | 1996-01-22 | 不揮発性半導体メモリ |
| US08/755,217 US5757698A (en) | 1996-01-22 | 1996-11-22 | Nonvolatile semiconductor for reading data at a read request even during the writing of data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP849896A JPH09198880A (ja) | 1996-01-22 | 1996-01-22 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198880A true JPH09198880A (ja) | 1997-07-31 |
Family
ID=11694787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP849896A Abandoned JPH09198880A (ja) | 1996-01-22 | 1996-01-22 | 不揮発性半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5757698A (ja) |
| JP (1) | JPH09198880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093275A1 (en) * | 2000-05-30 | 2001-12-06 | Hitachi,Ltd | Semiconductor device and mobile communication terminal |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6236597B1 (en) * | 1996-09-16 | 2001-05-22 | Altera Corporation | Nonvolatile memory cell with multiple gate oxide thicknesses |
| KR100782964B1 (ko) | 2002-02-19 | 2007-12-07 | 가부시끼가이샤 도시바 | 데이터 표시 시스템, 데이터 중계 장치, 데이터 중계 방법,데이터 시스템, 및 싱크 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139199A (ja) * | 1985-12-12 | 1987-06-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0337897A (ja) * | 1989-07-05 | 1991-02-19 | Nec Corp | マイクロコンピュータ |
| WO1995030226A1 (en) * | 1994-04-29 | 1995-11-09 | Atmel Corporation | High-speed, non-volatile electrically programmable and erasable cell and method |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3357382B2 (ja) * | 1991-05-28 | 2002-12-16 | 株式会社日立製作所 | 多ポートメモリ |
| JPH08249895A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 不輝発性半導体記憶装置 |
-
1996
- 1996-01-22 JP JP849896A patent/JPH09198880A/ja not_active Abandoned
- 1996-11-22 US US08/755,217 patent/US5757698A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09512658A (ja) * | 1994-04-29 | 1997-12-16 | アトメル・コーポレイション | 高速で、不揮発性の電気的にプログラム可能で、かつ消去可能なセルおよび方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093275A1 (en) * | 2000-05-30 | 2001-12-06 | Hitachi,Ltd | Semiconductor device and mobile communication terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757698A (en) | 1998-05-26 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
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