JPS61280098A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
- Publication number
- JPS61280098A JPS61280098A JP60120452A JP12045285A JPS61280098A JP S61280098 A JPS61280098 A JP S61280098A JP 60120452 A JP60120452 A JP 60120452A JP 12045285 A JP12045285 A JP 12045285A JP S61280098 A JPS61280098 A JP S61280098A
- Authority
- JP
- Japan
- Prior art keywords
- register
- volatile
- memory
- ram
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電気的に書込み、消去可能な不揮発性記憶装置
に係ね、特に書換え時間の短縮化と書換え回数の制限を
なくすことに好適な不揮発性記憶装置に関する。
に係ね、特に書換え時間の短縮化と書換え回数の制限を
なくすことに好適な不揮発性記憶装置に関する。
電気的に書換え可能な不揮発性記憶装置は、その記憶素
子の特性上、書込み、消去時間が読出し時間に比べ著し
く遅く、また書換えの回数に制約がある。このような素
子をＲＡＭセルと組合せた半導体記憶装置が、“アイ・
ニス・ニス・シー・シー、ダイジェスト・オプ・テクニ
カル・ペーパーズ（ｌ８８ＣＣＤｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌｐａｐｅｒｓ ）”第１７０−１７１
頁（１９８３年２月２４日）等に見られる。この方法は
ＲＡＭの高速アクセス性とＥ” ＦＲＯＭの不揮発性の
特性を得ることができるが、半導体構造の異なる素子を
組合せることにより、セル面積がＲＡＭ及び不揮発性素
子の１ビット分の面積の和に対してかなり太きくなると
いう問題があった。不揮発性メモリの書換え速度を向上
させる方法として同じく前出の１９８３年ｌ５ＳＣＣＤ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌｐａｐｅｒｓ第
１６４〜１６５頁に示されたごとく、データ線毎にカラ
ム（列）ラッチを用意し、ロー（行）アドレス毎に一括
して、書込みを行なう方法が用いられている。この方法
による書込時間の短縮分はカラムラッチにより同時に書
込が行なえるデータ分に相当し、読出し速度と同程度の
書込時間を実現することはできなかった。
子の特性上、書込み、消去時間が読出し時間に比べ著し
く遅く、また書換えの回数に制約がある。このような素
子をＲＡＭセルと組合せた半導体記憶装置が、“アイ・
ニス・ニス・シー・シー、ダイジェスト・オプ・テクニ
カル・ペーパーズ（ｌ８８ＣＣＤｉｇｅｓｔ ｏｆ Ｔ
ｅｃｈｎｉｃａｌｐａｐｅｒｓ ）”第１７０−１７１
頁（１９８３年２月２４日）等に見られる。この方法は
ＲＡＭの高速アクセス性とＥ” ＦＲＯＭの不揮発性の
特性を得ることができるが、半導体構造の異なる素子を
組合せることにより、セル面積がＲＡＭ及び不揮発性素
子の１ビット分の面積の和に対してかなり太きくなると
いう問題があった。不揮発性メモリの書換え速度を向上
させる方法として同じく前出の１９８３年ｌ５ＳＣＣＤ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌｐａｐｅｒｓ第
１６４〜１６５頁に示されたごとく、データ線毎にカラ
ム（列）ラッチを用意し、ロー（行）アドレス毎に一括
して、書込みを行なう方法が用いられている。この方法
による書込時間の短縮分はカラムラッチにより同時に書
込が行なえるデータ分に相当し、読出し速度と同程度の
書込時間を実現することはできなかった。
本発明の目的は１セル当りにＲＡＭと不揮発性メモリを
組合せたメモリと書換え時間、書換え回数を同程度とし
、セル面積をＥ” Ｅ’ＲＯＭと同程度にできる不揮発
性記憶装置を提供することにある。
組合せたメモリと書換え時間、書換え回数を同程度とし
、セル面積をＥ” Ｅ’ＲＯＭと同程度にできる不揮発
性記憶装置を提供することにある。
本発明はＥ” ＦＲＯＭのメモリアレイのデータ線毎に
ラッチをつけ、このラッチにＥ” ＦＲＯＭプレイの行
アドレスと共通のアドレスを割付ける。この共通のアド
レス線は他の状態信号によっていずれかが選択される構
成にする。ラッチが指定されている間はラッチがＲＡＭ
としての動作をし、Ｅ！ ＦＲＯＭが指定している間は
このラッチがカラムラッチとして書換え用の中間ラッチ
となる構成にすることで上記性質を有する記憶装置を実
現している。
ラッチをつけ、このラッチにＥ” ＦＲＯＭプレイの行
アドレスと共通のアドレスを割付ける。この共通のアド
レス線は他の状態信号によっていずれかが選択される構
成にする。ラッチが指定されている間はラッチがＲＡＭ
としての動作をし、Ｅ！ ＦＲＯＭが指定している間は
このラッチがカラムラッチとして書換え用の中間ラッチ
となる構成にすることで上記性質を有する記憶装置を実
現している。
以下、本発明の一実施例を第１図により説明する。図に
おいて１１．１２は電気的に書込み・消去のできる不揮
発性記憶素子行列、２はアドレスデコーダ、３はレジス
タ、４は書込・消去電圧制御回路、５はデータ人出力回
路、６はエツジ検出回路、７１，７２．７３は論理ゲー
トである。状態信号８４が″′１″状態ではアドレス人
力８２をデコードして得られたワード選択信号８２１に
対してゲート７１を介してレジスタ３が選択される。
おいて１１．１２は電気的に書込み・消去のできる不揮
発性記憶素子行列、２はアドレスデコーダ、３はレジス
タ、４は書込・消去電圧制御回路、５はデータ人出力回
路、６はエツジ検出回路、７１，７２．７３は論理ゲー
トである。状態信号８４が″′１″状態ではアドレス人
力８２をデコードして得られたワード選択信号８２１に
対してゲート７１を介してレジスタ３が選択される。
また書込・消去電圧制御回路４に対しては書込・消去電
圧発生を阻止する。この結果、この装置は１１領域を読
出し専用メモリ、３領域をＲ，ＡＭ領領域する記憶装置
として動作する。状態信号８４が０”状態では、ワード
選択信号８２１に対して不揮発性メモリ素子列１２が選
択され、４に対する書込・消去起動が動作可能外状態に
なる。この結果、この滓量は１１．１２を電気的に書換
え可能な不揮発性記憶装置となり、レジスタ３は、カラ
ムランチとして動作する。
圧発生を阻止する。この結果、この装置は１１領域を読
出し専用メモリ、３領域をＲ，ＡＭ領領域する記憶装置
として動作する。状態信号８４が０”状態では、ワード
選択信号８２１に対して不揮発性メモリ素子列１２が選
択され、４に対する書込・消去起動が動作可能外状態に
なる。この結果、この滓量は１１．１２を電気的に書換
え可能な不揮発性記憶装置となり、レジスタ３は、カラ
ムランチとして動作する。
状態信号８４の状態の変化に応じて、エツジ検出回路６
は第２図に示すようなエツジ検出信号８４１．８４２を
生成する。８４１はＯＦＬゲート７３に入力し、領域１
２のデータがレジスタ３に読出される。又８４２は同じ
＜ＯＲゲート７３に入力すると同時に４に対し消去・書
込起動人力８４３と々る。この結果、８４２の信号によ
ってレジスタ３のデータが領域１２に書込まれる。
は第２図に示すようなエツジ検出信号８４１．８４２を
生成する。８４１はＯＦＬゲート７３に入力し、領域１
２のデータがレジスタ３に読出される。又８４２は同じ
＜ＯＲゲート７３に入力すると同時に４に対し消去・書
込起動人力８４３と々る。この結果、８４２の信号によ
ってレジスタ３のデータが領域１２に書込まれる。
従って、８４の状態信号に応じて、バックアップ用の不
揮発性メモリのあるＲＡＭと、書換え禁止状態を作れる
電気的書換え可能な不揮発性メモリを構成できる。不揮
発性ＲＡＭを構成する領域１２および３は分離された領
域に配列できるから、１ビット単位でＲＡＭと不揮発性
記憶素子を組合せた不揮発性ＲＡＭにくらべ、面積を減
小できる。
揮発性メモリのあるＲＡＭと、書換え禁止状態を作れる
電気的書換え可能な不揮発性メモリを構成できる。不揮
発性ＲＡＭを構成する領域１２および３は分離された領
域に配列できるから、１ビット単位でＲＡＭと不揮発性
記憶素子を組合せた不揮発性ＲＡＭにくらべ、面積を減
小できる。
また、ＲＡＭを構成するレジスタがカラムランチとして
機能するから、特別のカラムラッチを付けずにワード線
単位での書込・消去を一度に行なうことができる。書換
え頻度の少ないメモリ容量にくらべて、書換え頻度の高
いメモリ容量が比較的少すい、マイコンシステム等の応
用に適する不揮発性メモリ装置を構成できる。
機能するから、特別のカラムラッチを付けずにワード線
単位での書込・消去を一度に行なうことができる。書換
え頻度の少ないメモリ容量にくらべて、書換え頻度の高
いメモリ容量が比較的少すい、マイコンシステム等の応
用に適する不揮発性メモリ装置を構成できる。
本発明によれば、書換え可能な不揮発性素子列の一部を
ＲＡＭのバックアップメモリとする不揮発性ＲＡＭが構
成でき、電気的に書換え可能なＲＯＭ（Ｅ” ＰＲＯＭ
）と不揮発性’ＲＡＭの機能をもつ新機な不揮発性メモ
リができる。不揮発性ＲＡＭの機能は、 Ｅ” ＰＩ’
ＬＯＭを構成する、記憶素子及びレジスタが使えるため
、面積の増加を極小にする効果がある。
ＲＡＭのバックアップメモリとする不揮発性ＲＡＭが構
成でき、電気的に書換え可能なＲＯＭ（Ｅ” ＰＲＯＭ
）と不揮発性’ＲＡＭの機能をもつ新機な不揮発性メモ
リができる。不揮発性ＲＡＭの機能は、 Ｅ” ＰＩ’
ＬＯＭを構成する、記憶素子及びレジスタが使えるため
、面積の増加を極小にする効果がある。
第１図は本発明による装置の構成図、第２図はレジスタ
とＥ” ＦＲＯＭの間のデータ転送を行表うタイミング
図である。 １１．１２・・・電気的に書換え可能な不揮発性記憶素
子列、２・・・アドレスデコーダ、３・・・レジスタ、
４・・・書換・消去電圧制御回路、５・・・データ入出
力第１図 葛 ２ 図
とＥ” ＦＲＯＭの間のデータ転送を行表うタイミング
図である。 １１．１２・・・電気的に書換え可能な不揮発性記憶素
子列、２・・・アドレスデコーダ、３・・・レジスタ、
４・・・書換・消去電圧制御回路、５・・・データ入出
力第１図 葛 ２ 図
Claims (1)
- 【特許請求の範囲】 １、電気的に書換え可能な不揮発性記憶素子行列と、ア
ドレスデコーダ、書込・消去電圧制御回路を有する半導
体記憶装置において、全データ線に対応した記憶回路で
構成されるレジスタと、このレジスタと記憶素子列の任
意の行に対する選択信号を共通化し、別の状態信号に応
じてレジスタあるいは記憶素子列のいずれかが選択され
、レジスタが選択されている間、レジスタのデータを記
憶素子列に代つて読出し、書込を行なうことを可能にす
ると同時に、レジスタと共通化されていない選択信号で
指定される不揮発性メモリヘの書換・消去機能を禁止す
ることを特徴とする不揮発性記憶装置。 ２、第１の請求範囲において状態信号の変化に同期して
選択信号で共通化されたレジスタと記憶素子列間のデー
タの転送を行なうことを特徴とする不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120452A JPS61280098A (ja) | 1985-06-05 | 1985-06-05 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120452A JPS61280098A (ja) | 1985-06-05 | 1985-06-05 | 不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280098A true JPS61280098A (ja) | 1986-12-10 |
Family
ID=14786536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120452A Pending JPS61280098A (ja) | 1985-06-05 | 1985-06-05 | 不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280098A (ja) |
-
1985
- 1985-06-05 JP JP60120452A patent/JPS61280098A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7573738B2 (en) | Mode selection in a flash memory device | |
| DE102005014815B4 (de) | Datenleseverfahren und Halbleiterbauelement | |
| JP4122151B2 (ja) | 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリ | |
| JP3489958B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100634458B1 (ko) | 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치 | |
| KR100919156B1 (ko) | 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법 | |
| EP2132748B1 (en) | Decoding control with address transition detection in page erase function | |
| US7386657B2 (en) | Random access interface in a serial memory device | |
| JP2003030993A (ja) | 半導体記憶装置 | |
| JPH09180477A (ja) | 不揮発性半導体メモリ装置とその読出及びプログラム方法 | |
| JPH0778997B2 (ja) | 不揮発性半導体メモリ | |
| KR20030011234A (ko) | 듀얼 레지스터들을 갖는 페이지 버퍼가 구비된 메모리장치들 및 그것의 사용 방법 | |
| JP2003317487A (ja) | 半導体記憶装置 | |
| JPH06119230A (ja) | 半導体記憶装置 | |
| US20040221092A1 (en) | Flash memory device with partial copy-back mode | |
| JPH11176177A (ja) | 不揮発性半導体記憶装置 | |
| JPH0256758B2 (ja) | ||
| JP2001512614A (ja) | 可変ページサイズを有する再プログラム可能メモリデバイス | |
| JP3214395B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2842442B2 (ja) | マイクロコンピュータ、不揮発性半導体記憶装置、ならびにその書込みおよび消去方法 | |
| JP2696864B2 (ja) | メモリ装置 | |
| JPS61280098A (ja) | 不揮発性記憶装置 | |
| JPH03296986A (ja) | 半導体記憶装置 | |
| US6504791B1 (en) | Method for page mode writing in an electrically erasable/programmable non-volatile memory and corresponding architecture | |
| TWI235380B (en) | Output multiplexing implementation for a simultaneous operation flash memory device |