JP2001512614A - 可変ページサイズを有する再プログラム可能メモリデバイス - Google Patents

Abstract

(57)【要約】 改良された再プログラム可能メモリデバイスは、サイズが可変であるメモリセルのアレイ内でのページを規定すること、規定された可変ページ内に含まれるデータのみを消去し、メモリセルのアレイ内の残りのデータに影響を及ぼさないことと、および規定された可変ページを再プログラムすることを可能にする。可変ページサイズを有する改良された再プログラム可能メモリデバイスは、メモリセルが行と列で配置されたメモリセルのアレイ（１１０）と、メモリセルのアレイに結合され、メモリセルのアレイにアクセスするアドレスデコード論理（１２０，１３０）と、メモリセルのアレイに接続され、メモリセルのアレイにアクセスするときに、複数のメモリセルとデータバスとの間の電圧レベルを増幅する増幅器論理（１４２，１４４）と、メモリセルのアレイに結合され、メモリセルのアレイの選択された行のいずれのワードがアクセスされるかを決定し、かつ複数のメモリセルのアレイを増幅器論理（１４２，１４４）に接続する列選択論理（１７０）と、増幅器論理（１４２，１４４）に結合され、メモリセルのアレイにアクセスする制御信号（１８２，１８４，１８６）と、アドレスデコード論理に結合され、消去されるメモリセルのアレイ内で、ページサイズを変化させるブロックイネーブル信号（１２２）と、を含む。

Description

【発明の詳細な説明】 可変ページサイズを有する再プログラム可能メモリデバイス発明の分野 本発明は、概して再プログラム可能メモリデバイスに関し、特に、内部電気的 消去可能なプログラム可能読み出し専用メモリデバイスを備えたマイクロコント ローラ（以後ＭＣＵと記す）に関する。本発明は、改良された再プログラム可能 メモリデバイスが、サイズ可変のメモリセルのアレイ内でページを規定し、規定 された可変ページ内に含まれるデータのみを消去して、メモリセルのアレイ内の 残りのデータには影響を及ぼさず、その後規定された可変ページに新規データを 書き込むことを可能にする。従来技術の説明 現時点の技術水準では、プログラムメモリデバイスに消去および書き込みを行 うための再プログラム可能メモリデバイスが２種類存在する。第１のおよび従来 タイプの再プログラム可能メモリデバイスは、メモリセルのアレイ内で最小アド レス可能プログラムメモリ位置の消去および書き込みをし得る。最小アドレス可 能プログラムメモリ位置は典型的にはワードとして規定される。従って、この種 類のデバイスのページサイズは１ワードである。Ｘ数のページを消去してプログ ラムするには、再プログラム可能メモリデバイスはＸ回の消去／書き込みコマン ドを実行しなければならない。この技術水準の結果は、メモリの各ページごとに 独立な消去および書き込みサイクルであり、したがって時間のかかるプロセスで ある。 従来技術で説明される第２のタイプの再プログラム可能メモリデバイスは、Ｍ ＣＵによりアクセスできるプログラムメモリの全物理的内容としてページを規定 する。従って、この再プログラム可能メモリデバイスは、プログラムメモリの全 内容を消去する信号消去コマンドを送る。続いて各プログラムメモリのワードが 個々の書き込みコマンドによって再プログラムされる。この再プログラム可能メ モリデバイスの第２の種別に属するデバイスは、典型的にはフラッシュメモリデ バイスと呼ばれる。フラッシュメモリデバイスは、従来の再プログラム可能メモ リデバイスに対して全物理的プログラムメモリの再プログラムに要する時間を低 減する利点を提供するが、全てか無かという手法の不利益を被る。即ちフラッシ ュメモリデバイスは、プログラムメモリの選択的アドレスの消去および書き込み ができず、代わりに全物理的プログラムメモリを消去し、全プログラムメモリを 再書き込みすることを要する。 最近の開発では、チップレベルのブロックでフラッシュメモリが使用されてい る。即ち、一つの大きなフラッシュメモリを有するのではなく、ＭＣＵがブロッ クごとの単位で選択的に消去および再書き込みを行うことを可能にする、より小 さなブロックのフラッシュメモリーがいくつか存在し得る。しかし、たとえブロ ックフラッシュメモリを用いても、ＭＣＵは、消去および再書き込みのために個 々のブロックを細分化することもできなければ、従来の再プログラム可能メモリ デバイス同様、ワードの選択的な消去もできない。 結局、従来技術のもとでは、半導体メーカーは単一のデバイス上に従来の再プ ログラム可能メモリとフラッシュメモリとの両方を備えてきた。しかしこの実施 法では、従来の再プログラム可能メモリデバイスとフラッシュメモリとの両方が 物理的に存在することを要する。この適用の結果、２つの別々のプログラムメモ リが、各々の技術に従い別個に制御される。従って、従来技術のもとでは、再プ ログラム可能メモリデバイスは、単に最小アドレス可能プログラムメモリ位置の 選択的消去および書き込み、または全プログラムメモリのバルク消去および書き 込みしか可能としないため、可変ページサイズを有する改良された再プログラム 可能メモリデバイスの必要性が存在する。 発明の要旨 本発明の実施形態の一つによると、本発明の目的は、メモリセルの単一の物理 的アレイのバルクおよび選択的消去の両方が可能な、改良された再プログラム可 能メモリデバイスを提供することである。 本発明の別の目的は、データを消去するために、メモリセルのアレイ内で可変 メモリページサイズの指定が可能である、改良された再プログラム可能メモリデ バイスを提供することである。 本発明の別の目的は、可変メモリページサイズ化を可能にし、再プログラム可 能メモリマイクロコントローラ以外のデバイスであって、マイクロプロセッサ、 デジタル信号プロセッサおよび他の形態の電子論理を含むがそれらに限定されな いデバイスにも適用し得る、改良された再プログラム可能メモリデバイスを提供 することである。 本発明のさらなる目的は、廉価に製造でき、動作に信頼性があり、可変メモリ ページサイズ化を可能にする改良された再プログラム可能メモリデバイスを提供 し、それにより改良された再プログラム可能メモリデバイスを平均的消費者にと って経済的に使用可能にすることである。 好適な実施形態の簡単な説明 本発明の実施形態の一つによると、メモリセルが行と列とで配列されたメモリ セルのアレイと、メモリセルのアレイに結合され、メモリセルのアレイにアクセ スするアドレスデコード論理と、メモリセルのアレイに結合され、メモリセルの アレイにアクセスするときに、複数のメモリセルとデータバスとの間の電圧レベ ルを増幅する増幅器論理（amplifier logic）と、メモリセルのアレイに結合さ れ、メモリセルのアレイの選択された行のいずれのワードがアクセスされるかを 決定し、かつ複数のメモリセルを増幅器論理に接続する列選択論理と、増幅器論 理に結合され、メモリセルのアレイにアクセスする制御信号と、アドレスデコー ド論理に結合され、消去すべきメモリセルのアレイ内でページサイズを多様化す るブロックイネーブル信号と、を含む再プログラム可能メモリデバイスが開示さ れる。 本発明の別の実施形態によると、改良された再プログラム可能メモリデバイス は、同じプログラムメモリ空間において２つの動作モードが可能である。第１の モードでは、再プログラム可能メモリデバイスは、メモリセルのアレイ内の最小 アドレス可能プログラムメモリ位置に消去および書き込みを行う。第２のモード では、再プログラム可能メモリデバイスは、メモリセルのアレイの全内容を消去 する単一の消去コマンドをアサートする。従って、本発明のこの実施形態におい ては、改良された再プログラム可能メモリデバイスは、従来の再プログラム可能 メモリデバイスの能力と、プログラムメモリセルの一つの物理的アレイ上のフラ ッシュメモリデバイスの能力とを、改良された再プログラム可能メモリデバイス に統合している。 本発明の別の実施形態によると、改良された再プログラム可能メモリデバイス は、可変ページサイズプログラムメモリの消去が可能である。すなわち、改良さ れた再プログラム可能メモリデバイスは、プログラムメモリの単一ワードより大 きいが、メモリセルのアレイの物理的限界よりも小さいページを規定し得る。こ の実施形態では、改良された再プログラム可能メモリデバイスは、可変ページプ ログラムメモリに単一の消去コマンドを送る。従って再プログラム可能メモリデ バイスによって規定された可変ページのプログラムメモリ内容は、この単一コマ ンドによって消去される。 本発明の別の実施形態によると、改良された再プログラム可能メモリデバイス は、単一のプログラムメモリ空間上で３つの動作モードが可能である。これらの モードは、従来の再プログラム可能メモリデバイスにおいて見られる単一ワード 消去モード、フラッシュメモリデバイスに見られるバルク消去モード、および上 述の実施形態で説明された可変ページサイズでの消去モードとして上述されてい る。 本発明の前述、およびその他の目的、特徴ならびに利点は、以下の本発明の好 適な実施形態のより詳細な説明および添付の図面により明らかになる。 図面の簡単な説明 図１は、本発明のブロック図である。 図２は、単一ワード消去の相対的タイミング制御信号図である。 図３は、バルク消去の相対的タイミング制御信号図である 図４は、可変ページ消去の相対的タイミング制御信号図である。 好適な実施形態の詳細な説明 図１を参照して、可変ページサイズを有する再プログラム可能メモリデバイス １００を示す。デバイス１００は、マトリクスフォーマット、即ち行と列で配列 されたメモリセルのアレイ１１０を含む。本発明の実施形態の一つでは、メモリ セルのアレイ１１０は、１４３３６個の個々のセルを含んでいる。この実施形態 におけるマトリクスは、２２４のメモリセル列と６４のメモリセル行である。各 行は１６個のメモリワードを含み、各ワードは１４メモリセル（ビット）長であ る。従って、記載した実施形態では、６４×１６のマトリクスを形成する１０２ ４個のアドレス可能ワードがある。本発明は、上述したメモリセルのアレイサイ ズ、メモリジオメトリ、またはワード長に限定されない。 メモリセルのアレイの従来技術は、電気的に消去可能なプログラム読み出し専 用メモリ（ＥＥＰＲＯＭ）である。しかし、本発明はＥＥＰＲＯＭ技術に限定さ れない。 行デコード論理１２０および列デコード論理１３０は、メモリセルのアレイ１ １０に結合される。行デコード論理１２０および列デコード論理１３０の機能は 、当該分野では周知のように、アドレスバス１６０をデコードして、特定のメモ リ位置にアクセスすることである。１４３３６個のメモリセルとして上述した実 施形態では、６４のアドレス可能行と１６のアドレス可能列とがある。 増幅器論理１４０は、メモリセルのアレイ１１０とデータバス１５０との間の 電圧レベルを増幅するために、メモリセルアレイ１１０に結合されている。メモ リセルのアレイ１１０とデータバス１５０とは、異なった電圧域で動作する。増 幅器論理１４０は、メモリセルのアレイ１１０の電圧レベルをデータバス１５０ の互換電圧レベルに、同じそれぞれの論理レベルを与えるよう変換し、また逆の 変換を行う解決法を提供する。複数の感知増幅器１４２は、メモリ読み出し動作 中に、メモリセルのアレイ１１０の出力電圧レベルをデータバス１５０と互換可 能な電圧レベルに変換する。 複数の書き込み増幅器１４４は、二つの機能を提供する。第１に、書き込み増 幅器１４４は、メモリ消去動作中に、アドレスされたメモリセルのアレイ１１０ を駆動し、論理レベル０と互換可能な電圧レベルにする。第２に、書き込み増幅 器１４４は、メモリ書き込み動作中に、データバス１５０の入力電圧レベルを、 メモリセルのアレイ１１０が必要とする電圧レベルと互換可能となるように変換 する。ワード長が１４ビットである上述の実施形態では、１４の独立感知増幅器 １４２および１４の独立書き込み増幅器１４４がある。しかしながら、本発明は 、これらの感知もしくは書き込み増幅器の数に限定されない。 列選択論理１７０は、列アドレスデコード論理１３０によってデコードされた アドレスバス１６０を読み出し、メモリアクセスのタイプに応じて、感知増幅器 １４２または書き込み増幅器１４４のいずれかをそれぞれのメモリセル１１０の 列に接続する。従って、列選択論理１７０は、デコードされた列アドレスによっ て規定されたメモリセルのアレイ１１０と増幅器論理１４０とのブリッジを形成 する。 制御信号１８２〜１８６は、メモリアクセスサイクルのタイプを決定する。消 去信号１８２をアサートすることにより、メモリセルのアレイ１１０内の特定さ れた（単数もしくは複数の）メモリ位置の内容の消去が可能になり得る。プログ ラム信号１８４をアサートすることにより、データバスの内容をメモリセルのア レイ１１０内のアドレスされた位置に書き込むことが可能になり得る。予備充電 信号（precharge signal）１８６を論理レベル０に非アサートする（deassertin g）ことにより、メモリセルのアレイ１１０内のアドレスされた位置の内容を読 み出すこと、およびそれらの内容をデータバス１５０に転送することが可能にな り得る。予備充電信号１８６は、好適な実施形態では、メモリを読み出すための アクティブなロー信号として規定されているが、本発明はこの論理設定に限定さ れるものではない。 行１２２および列１３２ブロックイネーブル信号は、行１２０および列１３０ アドレスデコード論理にそれぞれ結合される。行１２２および列１３２ブロック イネーブル信号は、行１２０および列１３０アドレスデコード論理の一つ以上の ビットを強制的に論理レベル１にすることにより（または、論理レベル０になる のを阻止することにより）、メモリセルのアレイ１１０内の可変ページサイズの 消去を可能とする。行１２２および列１３２ブロックイネーブル信号は、好適な 実施形態ではアクティブなロー信号として規定されているが、本発明はこの論理 設定に限定されるものではない。 行ブロックイネーブル信号１２２は、行アドレスデコード論理１２０に結合さ れている。消去サイクルを実行するときに、行ブロックイネーブル信号１２２の 特定の組み合わせをアサートすることにより、（１）メモリセルのアレイ１１０ の単一の行、（２）メモリセルのアレイ１１０の全ての行を同時的に、または（ ３）メモリセルのアレイ１１０内の行の全数よりも少ない、メモリセルのアレイ １１０の複数の行を同時的に、のいずれかが選択され得る。 列イネーブル信号１３２は、列デコード論理１３０に結合されている。消去サ イクルを実行するときに、列ブロックイネーブル信号１３２の特定の組み合わせ をアサートすることにより、（１）メモリセルのアレイ１１０の単一の列、（２ ）メモリセルのアレイ１１０の全ての列を同時的に、または（３）メモリセルの アレイ１１０内の列の全数よりも少ない、メモリセルのアレイ１１０の複数の列 を同時的に、のいずれかが選択される。従って、行１２２および列１３２ブロッ クイネーブル信号のアサートの調整により、一回のサイクルで、メモリセルのア レイ１１０内の可変ページサイズを、単一のアドレス可能メモリ位置からメモリ セルのアレイ１１０全体までの範囲で消去することができる。 図２は、一回の消去サイクルを実行することにより、図１のメモリセルのアレ イ１１０のアドレス可能メモリ位置の一つを消去するための、図１の再プログラ ム可能メモリデバイス１００の動作を示している。アドレスバス２６０が安定し ていて、行２２２および列２３２ブロックイネーブル信号が論理レベル１にある とき、消去信号２８２および予備充電信号２８６がほぼ同時に論理レベル１で駆 動される。アドレスバス２６０上のアドレス位置にあるメモリワードの内容は消 去される。ほぼ同時に、消去信号２８２が論理レベル０となり、プログラム信号 ２８４が論理レベル１となって、これによりメモリ消去サイクルの終了とメモリ 書き込みサイクルの開始が記される。 プログラム信号２８４がアサートされることにより、書き込み増幅器１４４が イネーブルとなり、データバス２５０の内容がアドレスされたメモリ位置に書き 込まれる。プログラム信号２８４および予備充電信号２８６が論理レベル０にな るとき、書き込みサイクルは完了する。このサイクルは、メモリセルのアレイ１ １０内のアドレス可能な各メモリワードの消去およびアドレス可能な各メモリセ ルワードへの書き込みに関して繰り返される。 図３は、図１の再プログラム可能メモリデバイス１００が、一回の消去サイク ルで同時に、図１のメモリセルのアレイ１１０全体を消去するときの動作を示し ている。アドレスバス３６０が安定していて、行３２２および列３３２ブロック イネーブル信号が、論理レベル０にあるとき、消去信号３８２および予備充電信 号３８６がほぼ同時に論理レベル１に駆動される。メモリセルのアレイ１１０の 全内容が消去される。消去信号３８２および予備充電信号３８６が論理レベル０ となり、行３２２および列３３２ブロックイネーブルでは論理レベル１となって 、消去サイクルが完了する。 プログラム信号３８４がアサートされ予備充電信号３８６が論理レベル１とな ることにより、書き込み増幅器１４４がイネーブルとなり、データバス３５０の 内容がアドレスされたメモリ位置に書き込まれる。プログラム信号３８４および 予備充電信号３８６が論理レベル０に復帰する一方で、新規のアドレスがアドレ スバス３６０に書き込まれ（post on）、新規のデータワードがデータバス３５ ０に書き込まれる。メモリセルのアレイ１１０内のアドレス可能な各メモリワー ドに書き込みを行うために、この書き込みサイクルが繰り返される。 図４は、一回の消去サイクルで同時に、図１のメモリセルのアレイ１１０内の 複数の行および列メモリ位置を消去し、これら複数の行および列メモリ位置が、 図１のメモリセルのアレイ１１０全体よりも小さいときの図１の再プログラム可 能メモリデバイス１００の動作を示している。アドレスバス４６０が安定してい て、行ブロックイネーブル信号４２２が論理レベル１で、列ブロックイネーブル 信号４３２が論理レベル０であるとき、消去信号４８２および予備充電信号４８ ６が、ほぼ同時に論理レベル１に駆動される。メモリセルのアドレスされた行の 内容（１６メモリワード）が消去される。消去信号４８２および予備充電信号４ ８６が論理レベル０となり、列ブロックイネーブル信号４３２が論理レベル１と なって、消去サイクルが完了する。 プログラム信号４８４がアサートされ予備充電信号４８６が論理レベル１とな ることにより、書き込み増幅器１４４がイネーブルとなり、データバス４５０の 内容がアドレスされたメモリ位置に書き込まれる。プログラム信号４８４および 予備充電信号４８６が論理レベル０に復帰する一方で、新規のアドレスがアドレ スバス４６０に、新規のデータワードがデータバス４５０に書き込まれる。メモ リ行のアドレス可能な各メモリワードに書き込みを行うために、この書き込みサ イクルが繰り返される。 この実施形態では、単一の行ブロックイネーブルおよび単一の列ブロックイネ ーブルが開示されている。しかしながら、請求の範囲に記載の発明は、メモリセ ルのアレイ１１０のページサイズ変更において、より高い柔軟性を与えるため、 多数の行および列ブロックイネーブル信号を含む。 行ブロックイネーブル（ｘ２２）、列ブロックイネーブル（ｘ３２）、データ バス（ｘ５０）、アドレスバス（ｘ６０）、消去信号（ｘ８２）、プログラム信 号（ｘ８４）、および予備充電信号（ｘ８６）は、各図の各信号と同じである。 数字表記中の最上位桁（ｘ）は、図の番号を反映している。 本発明を好適な実施形態に応じて説明したが、形態と詳細の変更が、本発明の 精神と範囲から逸脱することなく行い得ることは、当業者によって理解される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボレス，ブライアン アメリカ合衆国 アリゾナ 85215，メサ, ノース タボー ストリート 4220 (72)発明者 ペナ，ヘンリー アメリカ合衆国 アリゾナ 85225，チャ ンドラー，サウス スプリングス ドライ ブ 263 (72)発明者 ルーク，ゴードン イー. アメリカ合衆国 アリゾナ 85203，メサ, イースト ハリファックス 1702 【要約の続き】 御信号（１８２，１８４，１８６）と、アドレスデコー ド論理に結合され、消去されるメモリセルのアレイ内 で、ページサイズを変化させるブロックイネーブル信号 （１２２）と、を含む。

Claims (1)

1. 【特許請求の範囲】 １．メモリセルのアレイであって、該メモリセルが行と列で配置されたメモリセ ルのアレイと、 該メモリセルのアレイに結合され、該メモリセルのアレイにアクセスするアド レスデコード論理と、 該メモリセルのアレイに接続され、該メモリセルのアレイにアクセスするとき に、複数の該メモリセルとデータバスとの間の電圧レベルを増幅する増幅器論理 と、 該メモリセルのアレイに結合され、該メモリセルのアレイの選択された行のい ずれのワードがアクセスされるかを決定し、かつ該複数のメモリセルを該増幅器 論理に接続する列選択論理と、 該増幅器論理に結合され、該メモリセルのアレイにアクセスする、制御信号と 、 該アドレスデコード論理に結合され、消去すべき該メモリセルのアレイ内で、 ページサイズを変化させるブロックイネーブル信号と、 を組み合わせて含む、再プログラム可能メモリデバイス。 ２．前記メモリセルのアレイが電気的に消去可能なプログラム読み出し専用メモ リ（ＥＥＰＲＯＭ）である、請求項１に記載のメモリセルのアレイ。 ３．前記アドレスデコード論理が、 前記メモリセルのアレイに結合され、該メモリセルのアレイ内のアドレス特定 行にアクセスする行アドレスデコード論理であって、各行が複数のメモリワード を含む、行アドレスデコード論理と、 該メモリセルのアレイに結合され、該メモリセルのアレイ内のアドレス特定列 にアクセスする列アドレスデコード論理であって、各列が複数のメモリワードを 含む、列アドレスデコード論理と、 を含む、請求項１に記載のアドレスデコード論理。 ４．前記増幅器論理が、 前記メモリセルのアレイの出力を、前記データバスと互換可能な電圧レベルに 変換する、複数の感知増幅器と、 該メモリセルのアレイを消去し、該データバスの入力を該メモリセルのアレイ の再プログラムと互換可能な電圧レベルに変換する複数の書き込み増幅器と、 を含む、請求項１に記載の増幅器論理。 ５．前記制御信号が、 前記複数の書き込み増幅器をイネーブルし、前記メモリセルのアレイを消去す る消去信号と、 該複数の書き込み増幅器をイネーブルし、該メモリセルのアレイを再プログラ ムするプログラム信号と、 前記複数の感知増幅器をイネーブルし、該メモリセルのアレイを読み出す、予 備充電信号と、 を含む、請求項１に記載の制御信号。 ６．前記ブロックイネーブル信号が、 行ブロックイネーブル信号と、 列ブロックイネーブル信号と、 を含む、請求項１に記載のブロックイネーブル信号。 ７．前記行ブロックイネーブル信号が、消去サイクルを実行しているとき、前記 メモリセルのアレイの一つの行を選択する、請求項６に記載の行ブロックイネー ブル信号。 ８．前記行ブロックイネーブル信号が、消去サイクルを実行しているとき、前記 メモリセルのアレイの全ての行を同時に選択する、請求項６に記載の行ブロック イネーブル信号。 ９．前記行ブロックイネーブル信号が、前記メモリセルのアレイの複数の行を同 時に選択し、該複数の行が該メモリセルのアレイの行の全数より少ない、請求項 ６に記載の行ブロックイネーブル信号。 １０．前記列ブロックイネーブル信号が、消去サイクルを実行しているとき、前 記メモリセルのアレイの一つの列を選択する、請求項６に記載の列ブロックイネ ーブル信号。 １１．前記列ブロックイネーブル信号が、消去サイクルを実行しているとき、前 記メモリセルのアレイの全ての列を同時に選択する、請求項６に記載の列ブロッ クイネーブル信号。 １２．前記列ブロックイネーブル信号が、前記メモリセルのアレイの複数の列を 同時に選択し、該複数の列が該メモリセルのアレイの列の全数より少ない、請求 項６に記載の列ブロックイネーブル信号。 １３．前記メモリセルのアレイが１０２４メモリワードである、請求項１に記載 のメモリセルのアレイ。 １４．前記メモリセルのアレイが、アドレス可能な６４の行とアドレス可能な１ ６の列から構成される、請求項１３に記載のメモリセルのアレイ。 １５．各行が１６メモリワードで構成される、請求項１４に記載のメモリセルの アレイ。 １６．各メモリワードが１４ビットで構成される、請求項１５に記載のメモリセ ルのアレイ。 １７．前記メモリセルのアレイが、５１２、２０４８、４０９６、８１９２、１ ６３８４、３２７６８メモリワードのいずれかである、請求項１に記載のメモリ セルのアレイ。