JP2009003570A - 半導体記憶装置 - Google Patents
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Abstract
【課題】外部からID読み出し要求が入力された場合でも、システムブートに支障を来すことがない半導体記憶装置を提供する。
【解決手段】データを記憶するメモリ部と、メモリ部に対するアクセスを制御するメモリコントローラとを有し、メモリコントローラは、パワーオンリセット期間中に外部からID読み出し要求が入力されたら、ダミーIDを外部に出力する機能を有する。
【選択図】図13
【解決手段】データを記憶するメモリ部と、メモリ部に対するアクセスを制御するメモリコントローラとを有し、メモリコントローラは、パワーオンリセット期間中に外部からID読み出し要求が入力されたら、ダミーIDを外部に出力する機能を有する。
【選択図】図13
Description
この発明は、データを記憶するメモリ部と、その読み出し/書き込み制御を行うメモリコントローラとを備えた半導体記憶装置に関する。
電気的書き換え可能な不揮発性半導体メモリ(EEPROM)の一つとして、NAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、単位セル面積がNOR型に比べて小さく、大容量化が容易である。また、セル単位での読み出し/書き込み速度は、NOR型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し/書き込みが行われるセル範囲(物理的ページ長)を大きくすることで、実質的に高速の読み出し/書き込みが可能である。
このような特長を活かして、NAND型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
メモリカード等においては、不揮発性メモリとメモリコントローラとをパッケージして、ホストから供給されるコマンドと論理アドレスにより、不揮発性メモリの読み出し/書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている(特許文献1参照)。
従来のこの種のNAND型フラッシュメモリでは、パワーオンリセットのBusy期間が終了するまでは、外部システムからID Read要求が入力されてもデータを返送することができず、システムブートに支障を来す可能性があった。
特開2006−155335号公報
この発明は、外部からID読み出し要求が入力された場合でも、システムブートに支障を来すことがない半導体記憶装置を提供することを目的とする。
この発明の一態様による半導体記憶装置は、データを記憶するメモリ部と、前記メモリ部に対するアクセスを制御するメモリコントローラとを有し、前記メモリコントローラは、パワーオンリセット期間中に外部からID読み出し要求が入力されたら、ダミーIDを外部に出力する機能を有することを特徴とする。
この発明によれば、外部からID読み出し要求が入力された場合でも、システムブートに支障を来すことがない。
以下、図面を参照して、この発明の実施の形態を説明する。
[半導体メモリの構成]
図1は、本実施の形態に係る半導体メモリを示すブロック図である。
図1は、本実施の形態に係る半導体メモリを示すブロック図である。
この実施の形態の半導体メモリは、例えば一つ或いは複数個のNANDフラッシュメモリ21と、その読み出し/書き込みを制御するメモリコントローラ22とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ21は、一つのメモリコントローラ22で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス(Logic Block Address)NANDフラッシュメモリ(以下、LBA−NANDメモリと略称する)という。
LBA−NANDメモリ20に搭載されるNANDフラッシュメモリ21は、1又は複数のメモリチップから構成されている。図1では二つのメモリチップchip1,chip2を示しているが、その場合も一つのメモリコントローラ22で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば4チップとする。
メモリコントローラ22は、フラッシュメモリ21との間でデータ転送を行うためのNANDフラッシュインタフェース23、ホストデバイスとの間でデータ転送を行うためのホストインタフェース25、読み出し/書き込みデータ等を一時保持するバッファRAM26、データ転送制御を行うMPU24、NANDフラッシュメモリ21内のファームウェア(FW)の読み出し/書き込みのシーケンス制御等に用いられるハードウェアシーケンサ27を有する1チップコントローラである。
なお、NANDフラッシュメモリ21とメモリコントローラ22とが1チップであるか別チップであるかは、このLBA−NANDメモリ20にとって本質的ではない。
図2は、図1のNANDフラッシュメモリ21のメモリコア部のセルアレイ構成を示している。
メモリセルアレイ1は、複数の電気的書き換え可能な不揮発性メモリセル(図の例では32個のメモリセル)M0−M31が直列接続されたNANDセルユニット(NANDストリング)NUを配列して構成される。
NANDセルユニットNUの一端は、選択ゲートトランジスタS1を介してビット線BLo,BLeに、他端は選択ゲートトランジスタS2を介して共通ソース線CELSRCに接続される。メモリセルM0−M31の制御ゲートはそれぞれワード線WL0−WL31に接続され、選択ゲートトランジスタS1,S2のゲートは選択ゲート線SGD,SGSに接続される。
ワード線方向に配列されるNANDセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックBLK0−BLKn−1が配置される。
ビット線BLe,BLoの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路3が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ2が配置される。図では、隣接する偶数番ビット線BLeと奇数番ビット線BLoがビット線選択回路により選択的にセンスアンプ回路3の各センスアンプSAに接続される場合を示している。
以上のように構成されたLBA−NANDメモリ20において、コマンド、アドレス(論理アドレス又は物理アドレス)及びデータ、並びにチップ・イネーブル信号/CE、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、レディ/ビジー信号RY/BY等の外部制御信号は、ホストI/F25に入力される。ホストI/F25では、コマンドや制御信号を、MPU24及びハードウェアシーケンサ27に振り分けると共に、アドレス及びデータをバッファRAM26に格納する。
外部から入力された論理アドレスは、NANDフラッシュI/F23で、NANDフラッシュメモリ21の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ27の制御の下、データの転送制御及び書き込み/消去/読み出しのシーケンス制御が実行される。変換された物理アドレスは、NANDフラッシュメモリ21内のアドレスレジスタを介して、ロウデコーダ2やカラムデコーダ(図示せず)に転送される。書き込みデータは、I/O制御回路等を介してセンスアンプ回路3にロードされ、読み出しデータはI/O制御回路等を介して、外部に出力される。
[メモリ領域]
図3は、この実施の形態のLBA−NANDメモリのメモリ領域の詳細を示す図である。
図3は、この実施の形態のLBA−NANDメモリのメモリ領域の詳細を示す図である。
本実施形態のLBA−NANDメモリ20は、コマンドによりアクセスの切り換えが可能な複数のデータ領域(論理ブロックアクセス領域)を持つ。具体的にこの実施の形態では、用途とデータの信頼性により分けられる2つ又は3つのデータ記憶領域がある。
図3(a)に示すスタンダードオペレーションモードでは、それぞれが特性の異なる情報を記憶する2つのデータ記憶領域を有する。1つはSLC(Single Level Cell)を用いた2値データ記憶領域SDA(SLC Data Area)であり、もう一つはMLC(Multi Level Cell)を用いた多値データ記憶領域MDA(MLC Data Area)である。2値データ記憶領域SDAは、ファイルシステム又はネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域MDAは、音楽、画像、各種アプリケーション等を記憶するのに適している。
図3(b)に示すオプショナルパワーオンモードでは、上記特性の異なる情報を記憶する2つのデータ記憶領域SDA,MDAに加えて、ブートコードを記憶するブートコードブロックがメモリ領域の先頭に設けられる。
これら2つのモードにおいて、2値データ記憶領域SDAと多値データ記憶領域MDAの境界は、コマンドの指示によって任意に変更可能となっている。例えば、MLC(4値)をSLC(2値)としても使用可能なメモリセルアレイを用い、メモリ領域全てをMLCとして使用した場合の記憶容量が4GBであるメモリにおいて、図4に示すように、2値データ記憶領域SDAの記憶容量を、0MB,50MB,500MB及び1GBにそれぞれ設定した場合、多値データ記憶領域MDAの記憶容量は、それぞれ4GB,3.9GB,3GB及び2GBになる。
図5は、2値データ記憶領域SDAのセットアップのタイミングチャートである。
ここで、CLEはコマンド・ラッチ・イネーブル、CEはチップ・イネーブル、WEはライト・イネーブル、ALEはアドレス・ラッチ・イネーブル、REはリード・イネーブル、RY/BYはReady/Busyの各制御信号を示している。コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、セットSDAコマンド“A5h”及びアロケーション・ユニット1st,2nd,3rd,4thを順次入力する。アロケーション・ユニットは、例えば図6に示すように、2値データ記憶領域SDAの境界位置を指定する。これにより、メモリコントローラ22に、SDAとMDAとの境界エリアが設定されるので、以後の論理アドレスと物理アドレスの変換処理は、設定された境界エリアに基づいて実行される。
図7は、2値データ記憶領域SDAのサイズ確認のタイミングチャートである。
コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、ゲットSDAユニットコマンド“B5h”及び4バイトのダミーデータを順次入力する。これにより、SDAの境界エリアがコントローラ22から読み出される。
図8は、多値データ記憶領域MDAのサイズ確認のタイミングチャートである。
コマンド入力のタイミングで、リードSDAコマンド“00h”を読み込み、続いてアドレス・ラッチの5サイクルで、ゲットMDAユニットコマンド“B0h”及び4バイトのダミーデータを順次入力する。これにより、MDAの境界エリアがコントローラ22から読み出される。
[アクセスモード]
スタンダードオペレーションでは、LBAアクセスモードとなる。すなわち、 NAND型フラッシュメモリでは、メモリアドレスが物理アドレスであるページアドレスとコラムアドレスで与えられるが、LBAアクセスモードでは、ハードディスクに対するアクセスと同様、メモリアドレスが論理アドレスであるセクタアドレスとセクタ数によって与えられる。論理アドレスから物理アドレスへは、メモリコントローラ22によって変換される。図9には、このアクセスモードでのシーケンスが示されている。
スタンダードオペレーションでは、LBAアクセスモードとなる。すなわち、 NAND型フラッシュメモリでは、メモリアドレスが物理アドレスであるページアドレスとコラムアドレスで与えられるが、LBAアクセスモードでは、ハードディスクに対するアクセスと同様、メモリアドレスが論理アドレスであるセクタアドレスとセクタ数によって与えられる。論理アドレスから物理アドレスへは、メモリコントローラ22によって変換される。図9には、このアクセスモードでのシーケンスが示されている。
リード時には、図9(a)に示すように、まず、リードSDAコマンド “00h”かリードMDAコマンド“0Ah”を与える。“00h”は2値データ記憶領域SDAへのリードであることを示し、“0Ah”は多値データ記憶領域MDAへのリードであることを示している。続いて、5サイクルをかけて、セクタ数(下位8ビット)、セクタ数(上位8ビット)、セクタアドレス(下位8ビット)、セクタアドレス(中間8ビット)及びセクタアドレス(上位8ビット)の順にアドレスを入力する。次に、読み出しコマンドであることを示すコード“30h”を入力する。これにより、メモリコントローラ22が論理アドレスを物理アドレスに変換し、変換された物理アドレスがNANDフラッシュメモリ21内のアドレスレジスタに格納されてロウデコーダ2及びカラムデコーダ(図示せず)によってメモリセルアレイ1がアクセスされ、指定されたデータが読み出される。以後は、同様にリードコマンド“0xh”が入力されるが、アドレスとしてセクタアドレスとセクタ数を与えているので、以後のアクセスは、指定されたセクタ数が全て読み出されるまでメモリコントローラ22でアドレスを連続的に更新すればよい。このため、図9(a)のリードシーケンスでは、以後のアドレス指定のサイクルにダミーのアドレスを与えて、内部で生成された物理アドレスでアクセスを行うようにしている。なお、このように2回目以降のアクセスにダミーアドレス及び読み出しコマンド“30h”を与える代わりに、継続コマンド“F8h”を与え、この継続コマンドによってアドレスの更新及び読み出しコマンドの発生を行うようにしても良い。
ライト時には、図9(b)に示すように、まず、オート・プログラム・コマンドとして“80h”か“8Ah”を与える。“80h”は2値データ記憶領域SDAへのライトであることを示し、“8Ah”は多値データ記憶領域MDAへのライトであることを示している。続いて、5サイクルをかけて、セクタ数(下位8ビット)、セクタ数(上位8ビット)、セクタアドレス(下位8ビット)、セクタアドレス(中間8ビット)及びセクタアドレス(上位8ビット)の順にアドレスを入力する。続いて書き込みデータを入力した後、書き込みコマンドであることを示すコード“10h”を入力する。これにより、メモリコントローラ22が論理アドレスを物理アドレスに変換し、変換された物理アドレスによってメモリセルアレイ1にデータが書き込まれる。
一方、本実施形態に係るLBA−NANDメモリは、NANDアクセスモードも備えている。図10には、NANDアクセスモードでのシーケンスが示されている。
NANDアクセスモードでは、5サイクルでカラムアドレス(下位8ビット)、カラムアドレス(上位8ビット)、ページアドレス(下位8ビット)、ページアドレス(中間8ビット)及びページアドレス(上位8ビット)の順にアドレスが与えられる点を除き、LBAアクセスモードと同じである。このNANDアクセスモードは、既存のNANDフラッシュメモリのアクセスと同様で、本実施形態のLBA−NANDメモリを物理アドレスでアクセスする必要がある用途で使用される。
[アクセスモードの切り換え]
次に、これらのアクセスモードの切り換えについて説明する。
次に、これらのアクセスモードの切り換えについて説明する。
図11は、スタンダードオペレーションモード時のフローを示している。パワーオンしてメモリコントローラ22がブートした後は、LBAアクセスモードとなり、パワーダウンコマンドが入力されてパワーオフになるまでこれが続く。
一方、図12は、オプショナルパワーオンモード時のフローを示している。パワーオンしてメモリコントローラ2がブートした後は、NANDアクセスモードとなり、メモリ領域の最初に設けたブートコードブロックをアクセスする。その後、切り換えコマンド(Set_Transfer_Protocol)でLBAアクセスモードに切り替わり、再び切り換えコマンド(Set_Transfer_Protocol)でNANDアクセスモードに切り替わる。以後、パワーオフするまでこれを適宜繰り返す。
このオプショナルパワーオンモードによれば、NANDアクセスモードを備えているため、ブートアップ時にNAND単体と同じアドレスシーケンスしか発行できないシステムでも、支障なくアクセスが可能である。また、コマンドによってNANDアクセスモードとLBAアクセスモードとを適宜切り換え可能であるため、外部システムに対して柔軟な対応が可能である。更に、パワーオン後に最初にNANDアクセスモードとなるので、ブートコードブロックのアクセスのために再起動する必要がない。
なお、上記スタンダードオペレーションモードとオプショナルパワーオンモードとは、何らかのスイッチ、コマンドにより切換可能にしても良いし、パワーオン毎にモードが切り替わるようにしても良い。
ところで、上記のシーケンスでは、図13に示すように、パワーオンの後、メモリコントローラ22がブートするまでの一定期間、ダミーIDを出力できるようにしている。すなわち、コントローラ22を内蔵するLBA−NANDメモリ20では、パワーオン・リセットのBusy期間が長くなる可能性があり、Busy期間が終了するまでは、外部からのID Read要求に応答することができない。このため、ID Read要求を出力したシステムが、何らかのデータが返らないとエラーになるようなシステムの場合、システムブートに不具合を生じる可能性がある。このため、本実施形態では、ブート期間中にID Read要求が受け付けられたら、コントローラ22から強制的にダミーIDを出力するハードウェアを備えている。
[ステータスリード]
上述したNANDアクセスモードの場合、アドレス指定がアドレス領域を超えることは無いが、LBAアクセスモードの場合、論理/物理アドレス変換をメモリ内部のコントローラ22で行うため、セクタアドレス及びセクタ数の指定を間違えると、変換後の物理アドレスがアドレス領域を超えてしまうことが起こり得る。このため、本実施の形態では、ホストシステムから指定されたセクタアドレス及びセクタ数によって変換された物理アドレスが、フラッシュメモリ21のアドレス領域を超えた場合には、ステータス読み出しによってアドレス領域エラーを通知するようにしている。
上述したNANDアクセスモードの場合、アドレス指定がアドレス領域を超えることは無いが、LBAアクセスモードの場合、論理/物理アドレス変換をメモリ内部のコントローラ22で行うため、セクタアドレス及びセクタ数の指定を間違えると、変換後の物理アドレスがアドレス領域を超えてしまうことが起こり得る。このため、本実施の形態では、ホストシステムから指定されたセクタアドレス及びセクタ数によって変換された物理アドレスが、フラッシュメモリ21のアドレス領域を超えた場合には、ステータス読み出しによってアドレス領域エラーを通知するようにしている。
図14は、ステータスリードを伴うLBAアクセスのタイミングチャートである。
まず、ホストシステムからメモリ20へライト又はリードのコマンドを入力し、引き続き例えば5サイクルでアドレスを入力する。続いてホストシステムからメモリ20へステータスリードのコマンドを入力する。メモリコントローラ22では、これに応答して内部で論理アドレスから変換された物理アドレスがフラッシュメモリ21のアドレス領域を逸脱しているかどうかを判定する。もし、アドレス領域内であれば、「アドレス領域エラー無し」をステータスとして通知し、もしアドレス領域を超えていたら「アドレス領域エラー」をステータスとして通知する。これにより、ホストシステム側で誤ったアドレスを付与したことが分かり、不具合の解析対応が容易になる。
[データ構造]
図15は、本実施形態のLBA−NANDメモリで使用されるデータの構造を示している。
図15は、本実施形態のLBA−NANDメモリで使用されるデータの構造を示している。
2値データ記憶領域SDA及び多値データ記憶領域MDA共に、セクタ・マルチプルが1(SM=1)の場合、読み出し及び書き込みとも、図示のデータフォーマットの512Byte(データ本体)と、16Byte(冗長データ)の計528Byteを転送単位とする。
読み出しデータの16Byteの冗長データのフォーマットは、ホストシステムからのコンフィグレーション・コマンドによって幾つかのフォーマットタイプの中から選択することができる。例えば、Type aをスマート・メディア・フォーマットとし、Type bをECCのPass/Fail結果出力とし、Type cをAll 1データとし、これらの中から一つをコマンドによって選択可能にすることができる。これらの冗長データは、読み出し時にLBA−NANDメモリ20内のメモリコントローラ22内で生成されて読み出される。
書き込みデータについては、16Byteの冗長データがダミーデータとなる。転送された528Byteのデータのうち、NAND型フラッシュフラッシュメモリ21に格納されるのは、512Byteである。LBA−NANDメモリ22内では転送されたデータのうち、拡張16バイトを削除し、内部で書き込みデータに合わせたECCコードを生成して、これが書き込みデータと共にフラッシュメモリ22に記憶される。
なお、ECCデータは、LBA−NANDメモリ20内のメモリコントローラ22が生成する。 ECCデータで転送されたデータの正しさを確認するのは、書き込み時はLBA−NANDメモリ20内のメモリコントローラ22であり、読み出し時はホストシステムである。
16Byteの冗長データを省いた512Byteを転送単位とする読み出し/書き込みもできる。これらは、データ構成の変更、切り換えを指示するためのコンフィグレーション・コマンドによる切り換えは不要である。
セクタ・マルチプルSM=4とすることにより、データ転送単位を2112Byteとすることができる。これは、SM=1のデータフォーマットを4回繰り返すことになる。Type2とType3とは、16Byteの冗長データが528Byteの各データ転送単位内に記録されているか、64Byte分最後にまとめて記録されているかの違いである。
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてNAND型を使用しているが、NOR型他の形式のメモリを用いても良い。
1…メモリセルアレイ、2…ロウデコーダ、3…センスアンプ回路、20…LBA−NANDメモリ、21…NANDフラッシュメモリ、22…メモリコントローラ、23…NANDフラッシュインタフェース、24…MPU、25…ホストインタフェース、26…バッファRAM、27…ハードウェアシーケンサ。
Claims (4)
- データを記憶するメモリ部と、
前記メモリ部に対するアクセスを制御するメモリコントローラと
を有し、
前記メモリコントローラは、パワーオンリセット期間中に外部からID読み出し要求が入力されたら、ダミーIDを外部に出力する機能を有する
ことを特徴とする半導体記憶装置。 - 前記メモリ部は、ブートコードが記憶されるブートコード記憶領域を有し、
前記メモリコントローラは、前記パワーオンリセット直後に前記ブートコード記憶領域をアクセスするものであることを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリコントローラは、外部から供給された論理アドレスを前記メモリ部の物理アドレスに変換して前記メモリ部をアクセスする論理アドレスアクセスモードと、外部から入力された前記物理アドレスに従って前記メモリ部をアクセスする物理アドレスアクセスモードとを有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリ部は、ブートコードが記憶されるブートコード記憶領域を有し、
前記メモリコントローラは、前記パワーオンリセット直後に前記物理アドレスアクセスモードにより前記ブートコード記憶領域をアクセスするものであることを特徴とする請求項3記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007161749A JP2009003570A (ja) | 2007-06-19 | 2007-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007161749A JP2009003570A (ja) | 2007-06-19 | 2007-06-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
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JP2009003570A true JP2009003570A (ja) | 2009-01-08 |
Family
ID=40319914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007161749A Withdrawn JP2009003570A (ja) | 2007-06-19 | 2007-06-19 | 半導体記憶装置 |
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2007
- 2007-06-19 JP JP2007161749A patent/JP2009003570A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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