JPH10261294A - マイクロコンピュータ及び半導体装置 - Google Patents
マイクロコンピュータ及び半導体装置Info
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- JPH10261294A JPH10261294A JP6517597A JP6517597A JPH10261294A JP H10261294 A JPH10261294 A JP H10261294A JP 6517597 A JP6517597 A JP 6517597A JP 6517597 A JP6517597 A JP 6517597A JP H10261294 A JPH10261294 A JP H10261294A
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- Japan
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- microcomputer
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- memory
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Abstract
(57)【要約】
【課題】マイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関し、電気的に消去・書き
込み可能な不揮発性メモリの消去及び書き込み動作に伴
う高電圧印可による信頼性の低下を防ぐこと。 【解決手段】メモリセルアレイをワードライン方向に複
数に分割し、ソースラインを挟んで両側に配置される２
本のワードラインのアドレスを連続させる。メモリセル
アレイは複数のブロックに分割され、メモリセルを配列
したメモリセルアレイ部３００、３０２、３０３、３０
５、３０６、３０８及び高電圧印可ＯＮ／ＯＦＦ制御手
段を内蔵したＸデコーダ３０１、３０４、３０７で構成
されている。メモリセルのワードライン線はメモリセル
アレイ３０２、３０３及び３０５、３０６の間では接続
されないよう離して配置されている。
理機能を含んだ半導体装置に関し、電気的に消去・書き
込み可能な不揮発性メモリの消去及び書き込み動作に伴
う高電圧印可による信頼性の低下を防ぐこと。 【解決手段】メモリセルアレイをワードライン方向に複
数に分割し、ソースラインを挟んで両側に配置される２
本のワードラインのアドレスを連続させる。メモリセル
アレイは複数のブロックに分割され、メモリセルを配列
したメモリセルアレイ部３００、３０２、３０３、３０
５、３０６、３０８及び高電圧印可ＯＮ／ＯＦＦ制御手
段を内蔵したＸデコーダ３０１、３０４、３０７で構成
されている。メモリセルのワードライン線はメモリセル
アレイ３０２、３０３及び３０５、３０６の間では接続
されないよう離して配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に構
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
成されたマイクロコンピュータ及びゲートアレイ等の論
理機能を含んだ半導体装置に関する。
【０００２】
【従来の技術】従来、ＦＬＡＳＨメモリブロックを内蔵
するマイクロコンピュータ及び半導体装置に於いては、
消去及び書き込みを高電圧を印可し行っている。特にＦ
ＬＡＳＨメモリブロックを内蔵するマイクロコンピュー
タ及び半導体装置に於いては、消去の為の最小ブロック
が比較的大きく特開平０６２１５５８７に示される様に
多数のワードラインに渡って消去を行う為に、プログラ
ムを行う際も消去時に消去されてしまった領域全てを再
度書き込み必要が生じていた。
するマイクロコンピュータ及び半導体装置に於いては、
消去及び書き込みを高電圧を印可し行っている。特にＦ
ＬＡＳＨメモリブロックを内蔵するマイクロコンピュー
タ及び半導体装置に於いては、消去の為の最小ブロック
が比較的大きく特開平０６２１５５８７に示される様に
多数のワードラインに渡って消去を行う為に、プログラ
ムを行う際も消去時に消去されてしまった領域全てを再
度書き込み必要が生じていた。
【０００３】
【発明が解決しようとする課題】従来、上記構成をとっ
ていた為、消去時及び書き込み時に印可される高電圧が
ストレスとなりマイクロコンピュータ及び半導体装置の
信頼性を悪化させるという大きな欠点を有していた。
ていた為、消去時及び書き込み時に印可される高電圧が
ストレスとなりマイクロコンピュータ及び半導体装置の
信頼性を悪化させるという大きな欠点を有していた。
【０００４】
【課題を解決するための手段】上記目的を達成すべく、
請求項１に係わるマイクロコンピュータはマイクロコン
ピュータの外部から電気的に書き込み・消去可能な不揮
発性メモリを内蔵するマイクロコンピュータに於いて、
メモリセルの配列をワードライン方向に複数に分割して
選択する手段を有し、ソースラインを挟んで隣り合った
ワードラインのアドレスが連続する事を特徴とする。
請求項１に係わるマイクロコンピュータはマイクロコン
ピュータの外部から電気的に書き込み・消去可能な不揮
発性メモリを内蔵するマイクロコンピュータに於いて、
メモリセルの配列をワードライン方向に複数に分割して
選択する手段を有し、ソースラインを挟んで隣り合った
ワードラインのアドレスが連続する事を特徴とする。
【０００５】請求項２に係わるマイクロコンピュータ
は、請求項１記載のマイクロコンピュータに於いて、２
本のワードラインと前記ワードラインに挟まれた１本の
ソースラインを配置してなるメモリセルを基本単位とし
て有する事を特徴とする。
は、請求項１記載のマイクロコンピュータに於いて、２
本のワードラインと前記ワードラインに挟まれた１本の
ソースラインを配置してなるメモリセルを基本単位とし
て有する事を特徴とする。
【０００６】請求項３に係わる半導体装置は、半導体装
置の外部から電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体装置に於いて、メモリセルの配列
をワードライン方向に複数に分割して選択する手段を有
し、ソースラインを挟んで隣り合ったワードラインのア
ドレスが連続する事を特徴とする。
置の外部から電気的に書き込み・消去可能な不揮発性メ
モリを内蔵する半導体装置に於いて、メモリセルの配列
をワードライン方向に複数に分割して選択する手段を有
し、ソースラインを挟んで隣り合ったワードラインのア
ドレスが連続する事を特徴とする。
【０００７】請求項４に係わる半導体装置は、請求項３
記載の半導体装置に於いて、２本のワードラインと前記
ワードラインに挟まれた１本のソースラインを配置して
なるメモリセルを基本単位として有する事を特徴とす
る。
記載の半導体装置に於いて、２本のワードラインと前記
ワードラインに挟まれた１本のソースラインを配置して
なるメモリセルを基本単位として有する事を特徴とす
る。
【０００８】
【作用】請求項１及び２に係わるマイクロコンピュータ
では、メモリセルアレイを複数のブロックに分けて選択
する事ができる。
では、メモリセルアレイを複数のブロックに分けて選択
する事ができる。
【０００９】請求項３及び４に係わる半導体装置では、
メモリセルアレイを複数のブロックに分けて選択する事
ができる。
メモリセルアレイを複数のブロックに分けて選択する事
ができる。
【００１０】
【発明の実施の形態】以下本発明における実施例を図を
用いて説明する。
用いて説明する。
【００１１】図１は本発明によるマイクロコンピュータ
の一実施例の構成の一部を表すブロック図である。不揮
発性メモリセルで構成されるメモリセルアレイ１００を
中心にＹデコーダ１０１、センスアンプ１０２、出力バ
ッファ１０３により電気的に消去・書き込み可能な不揮
発性メモリブロック１２０が構成されている。ＣＰＵ１
０９はアドレス信号１１４及び制御信号１１３によりメ
モリブロックのデータの読み出しを行う。メモリブロッ
クの内容はプログラムまたはデータが格納される。不揮
発性メモリへ書き込みを行うには、書き込み制御回路１
０８を介しマイクロコンピュータの外部よりデータを読
み込み、データバス１１５を通して行われる。不揮発性
メモリブロック１２０に正しくデータが書き込まれたか
はＣＰＵ１０９を利用して行うことも、書き込み制御回
路１０８を介して外部から行う事が可能である。消去及
び書き込み時はメモリセルアレイ１００に対し１２〜１
５Ｖの高電圧が印可される。
の一実施例の構成の一部を表すブロック図である。不揮
発性メモリセルで構成されるメモリセルアレイ１００を
中心にＹデコーダ１０１、センスアンプ１０２、出力バ
ッファ１０３により電気的に消去・書き込み可能な不揮
発性メモリブロック１２０が構成されている。ＣＰＵ１
０９はアドレス信号１１４及び制御信号１１３によりメ
モリブロックのデータの読み出しを行う。メモリブロッ
クの内容はプログラムまたはデータが格納される。不揮
発性メモリへ書き込みを行うには、書き込み制御回路１
０８を介しマイクロコンピュータの外部よりデータを読
み込み、データバス１１５を通して行われる。不揮発性
メモリブロック１２０に正しくデータが書き込まれたか
はＣＰＵ１０９を利用して行うことも、書き込み制御回
路１０８を介して外部から行う事が可能である。消去及
び書き込み時はメモリセルアレイ１００に対し１２〜１
５Ｖの高電圧が印可される。
【００１２】図３は不揮発性メモリセルで構成されるメ
モリセルアレイの一実施例である。メモリセルアレイは
複数のブロックに分割され、メモリセルを配列したメモ
リセルアレイ部３００、３０２、３０３、３０５、３０
６、３０８及び高電圧印可ＯＮ／ＯＦＦ制御手段を内蔵
したＸデコーダ３０１、３０４、３０７で構成されてい
る。メモリセルのワードライン線はメモリセルアレイ３
０２、３０３及び３０５、３０６の間では接続されない
よう離して配置されている。
モリセルアレイの一実施例である。メモリセルアレイは
複数のブロックに分割され、メモリセルを配列したメモ
リセルアレイ部３００、３０２、３０３、３０５、３０
６、３０８及び高電圧印可ＯＮ／ＯＦＦ制御手段を内蔵
したＸデコーダ３０１、３０４、３０７で構成されてい
る。メモリセルのワードライン線はメモリセルアレイ３
０２、３０３及び３０５、３０６の間では接続されない
よう離して配置されている。
【００１３】図４は前記メモリセルアレイ部３００、３
０２及びＸデコーダ３０１の一実施例である。メモリセ
ルアレイ部４００は２本のワードラインＷＬ００及びＷ
Ｌ０１で挟まれた一本のソースラインＳＬ００を一つの
単位として複数配列して構成されている。各ワードライ
ン及びソースラインはそれぞれＸデコーダ４０１に接続
される。ワードライン及びソースラインと直交する形に
ビットラインＢＬ００，ＢＬ０１，ＢＬ０２・・・・が
配列される。メモリセルとビットラインとの接続はマス
クＲＯＭ等と同様にワードラインを中心としてソースラ
インと反対側でなされている。同様にメモリセルアレイ
部４０２も２本のワードラインＷＬ１０及びＷＬ１１で
挟まれた一本のソースラインＳＬ１０を一つの単位とし
て複数配列して構成されている。各ワードライン及びソ
ースラインはそれぞれＸデコーダ４０１に接続される。
ワードライン及びソースラインと直交する形にビットラ
インＢＬ００，ＢＬ１１，ＢＬ１２・・・・が配列され
る。メモリセルとビットラインとの接続はマスクＲＯＭ
等と同様にワードラインを中心としてソースラインと反
対側でなされている。消去動作を行う場合、入力された
アドレスに従ってＸデコーダで選択された２本のワード
ライン対ＷＬ００及びＷＬ０１に高電圧（本実施例では
１５Ｖ）が印可され、前記ワードラインに接続されたメ
モリーセルが消去される。前記２本のワードラインはア
ドレスマップ上連続したブロックとして配置される必要
が有る。連続したブロックとして配置しない場合はアド
レスマップが飛び飛びとなる。消去動作の場合ソースラ
インは全て接地線へ接続される。書き込み動作の場合
は、入力されたアドレスに従ってＸデコーダで選択され
た１本のワードラインＷＬ００が選択状態にバイアス
（本実施例では２Ｖ）され、更に該当するソースライン
ＳＬ００がＸデコーダにより選択され高電圧（本実施例
では１２．５Ｖ）が印可され、書き込み動作が行われ
る。書き込みの場合、書き込みデータに従ったバイアス
がビットラインへ供給される。消去及び書き込み動作共
に入力されたアドレスに対し選択されるのは複数に分割
されたメモリセルアレイ部の一つである。
０２及びＸデコーダ３０１の一実施例である。メモリセ
ルアレイ部４００は２本のワードラインＷＬ００及びＷ
Ｌ０１で挟まれた一本のソースラインＳＬ００を一つの
単位として複数配列して構成されている。各ワードライ
ン及びソースラインはそれぞれＸデコーダ４０１に接続
される。ワードライン及びソースラインと直交する形に
ビットラインＢＬ００，ＢＬ０１，ＢＬ０２・・・・が
配列される。メモリセルとビットラインとの接続はマス
クＲＯＭ等と同様にワードラインを中心としてソースラ
インと反対側でなされている。同様にメモリセルアレイ
部４０２も２本のワードラインＷＬ１０及びＷＬ１１で
挟まれた一本のソースラインＳＬ１０を一つの単位とし
て複数配列して構成されている。各ワードライン及びソ
ースラインはそれぞれＸデコーダ４０１に接続される。
ワードライン及びソースラインと直交する形にビットラ
インＢＬ００，ＢＬ１１，ＢＬ１２・・・・が配列され
る。メモリセルとビットラインとの接続はマスクＲＯＭ
等と同様にワードラインを中心としてソースラインと反
対側でなされている。消去動作を行う場合、入力された
アドレスに従ってＸデコーダで選択された２本のワード
ライン対ＷＬ００及びＷＬ０１に高電圧（本実施例では
１５Ｖ）が印可され、前記ワードラインに接続されたメ
モリーセルが消去される。前記２本のワードラインはア
ドレスマップ上連続したブロックとして配置される必要
が有る。連続したブロックとして配置しない場合はアド
レスマップが飛び飛びとなる。消去動作の場合ソースラ
インは全て接地線へ接続される。書き込み動作の場合
は、入力されたアドレスに従ってＸデコーダで選択され
た１本のワードラインＷＬ００が選択状態にバイアス
（本実施例では２Ｖ）され、更に該当するソースライン
ＳＬ００がＸデコーダにより選択され高電圧（本実施例
では１２．５Ｖ）が印可され、書き込み動作が行われ
る。書き込みの場合、書き込みデータに従ったバイアス
がビットラインへ供給される。消去及び書き込み動作共
に入力されたアドレスに対し選択されるのは複数に分割
されたメモリセルアレイ部の一つである。
【００１４】図２は本発明による半導体集積回路の一実
施例の構成の一部を表すブロック図である。不揮発性メ
モリセルで構成されるメモリセルアレイ２００を中心に
Ｙデコーダ２０１、センスアンプ２０２、出力バッファ
２０３により電気的に消去・書き込み可能な不揮発性メ
モリブロック２２０が構成されている。ゲートアレイブ
ロック２０９はアドレス信号２１４及び制御信号２１３
によりメモリブロックのデータの読み出しを行う。メモ
リブロックの内容はデータまたはプログラムが格納され
る。不揮発性メモリへ書き込みを行うには、書き込み制
御回路２０８が外部よりデータを読み込み、データバス
２１５を通して行なう。不揮発性メモリブロック２２０
に正しくデータが書き込まれたかはゲートアレイブロッ
ク２０９を利用して行うことも、書き込み制御回路２０
８を介して外部から行う事が可能である。消去及び書き
込み時はメモリセルアレイ２００に対し１２〜１５Ｖの
高電圧が印可される。
施例の構成の一部を表すブロック図である。不揮発性メ
モリセルで構成されるメモリセルアレイ２００を中心に
Ｙデコーダ２０１、センスアンプ２０２、出力バッファ
２０３により電気的に消去・書き込み可能な不揮発性メ
モリブロック２２０が構成されている。ゲートアレイブ
ロック２０９はアドレス信号２１４及び制御信号２１３
によりメモリブロックのデータの読み出しを行う。メモ
リブロックの内容はデータまたはプログラムが格納され
る。不揮発性メモリへ書き込みを行うには、書き込み制
御回路２０８が外部よりデータを読み込み、データバス
２１５を通して行なう。不揮発性メモリブロック２２０
に正しくデータが書き込まれたかはゲートアレイブロッ
ク２０９を利用して行うことも、書き込み制御回路２０
８を介して外部から行う事が可能である。消去及び書き
込み時はメモリセルアレイ２００に対し１２〜１５Ｖの
高電圧が印可される。
【００１５】
【発明の効果】以上のように請求項１及び２に係るマイ
クロコンピュータによれば、メモリセルアレイを複数ブ
ロックに分割する事により、消去動作により消去される
メモリセルを少なくする事により、不必要なメモリセル
の消去を防止できそれに伴い不必要な再書き込みも防止
する事が可能となり、メモリセルの高電圧印可に伴なう
ストレスによる特性の劣化特に信頼性に係わる特性の劣
化を防止でき、マイクロコンピュータの信頼性を大幅に
向上する事が可能となる。
クロコンピュータによれば、メモリセルアレイを複数ブ
ロックに分割する事により、消去動作により消去される
メモリセルを少なくする事により、不必要なメモリセル
の消去を防止できそれに伴い不必要な再書き込みも防止
する事が可能となり、メモリセルの高電圧印可に伴なう
ストレスによる特性の劣化特に信頼性に係わる特性の劣
化を防止でき、マイクロコンピュータの信頼性を大幅に
向上する事が可能となる。
【００１６】請求項３及び４に係わる半導体装置によれ
ば、メモリセルアレイを複数ブロックに分割する事によ
り、消去動作により消去されるメモリセルを少なくする
事により、不必要なメモリセルの消去を防止できそれに
伴い不必要な再書き込みも防止する事が可能となり、メ
モリセルの高電圧印可に伴なうストレスによる特性の劣
化特に信頼性に係わる特性の劣化を防止でき、半導体装
置の信頼性を大幅に向上する事が可能となる。
ば、メモリセルアレイを複数ブロックに分割する事によ
り、消去動作により消去されるメモリセルを少なくする
事により、不必要なメモリセルの消去を防止できそれに
伴い不必要な再書き込みも防止する事が可能となり、メ
モリセルの高電圧印可に伴なうストレスによる特性の劣
化特に信頼性に係わる特性の劣化を防止でき、半導体装
置の信頼性を大幅に向上する事が可能となる。
【図１】本発明によるマイクロコンピュータの構成の一
部を表すブロック図である。
部を表すブロック図である。
【図２】本発明による半導体装置の構成の一部を表すブ
ロック図である。
ロック図である。
【図３】本発明による不揮発性メモリアレイの構成を表
すブロック図である。
すブロック図である。
【図４】本発明による不揮発性メモリアレイの一つの構
成を表すブロック図である。
成を表すブロック図である。
１００ 不揮発性メモリセルアレイ １０１ Ｙデコーダ １０２ センスアンプ １０３ 出力バッファ １０５ アドレスマルチプレクサ １０６ 制御回路 １０７ 読み出し禁止制御回路 １０８ 書き込み制御回路 １０９ ＣＰＵ １１０ 出力制御回路 １１１ 読み出し禁止設定信号 １１２ 書き込み制御回路からの読み出し信号 １１３ ＣＰＵからの読み出し信号 １１４ ＣＰＵからのアドレス信号 １１５ データバス １１６ 書き込み制御回路からのアドレス信号 １１７ 読み出し禁止設定信号 ２００ 不揮発性メモリセルアレイ ２０１ Ｙデコーダ ２０２ センスアンプ ２０３ 出力バッファ ２０５ アドレスマルチプレクサ ２０６ 制御回路 ２０７ 読み出し禁止制御回路 ２０８ 書き込み制御回路 ２０９ ゲートアレイブロック ２１０ 出力制御回路 ２１１ 読み出し禁止設定信号 ２１２ 書き込み制御回路からの読み出し信号 ２１３ ＣＰＵからの読み出し信号 ２１４ ＣＰＵからのアドレス信号 ２１５ データバス ２１６ 書き込み制御回路からのアドレス信号 ２１７ 読み出し禁止設定信号 ３００ メモリセルアレイ ３０１ Ｘデコーダ ３０２ メモリセルアレイ ３０３ メモリセルアレイ ３０４ Ｘデコーダ ３０５ メモリセルアレイ ３０６ メモリセルアレイ ３０７ Ｘデコーダ ３０８ メモリセルアレイ ４００ メモリセルアレイ ４０１ Ｘデコーダ ４０２ メモリセルアレイ
Claims (4)
- 【請求項１】マイクロコンピュータの外部から電気的に
書き込み・消去可能な不揮発性メモリを内蔵するマイク
ロコンピュータに於いて、メモリセルの配列をワードラ
イン方向に複数に分割して選択する手段を有し、ソース
ラインを挟んで隣り合ったワードラインのアドレスが連
続する事を特徴とするマイクロコンピュータ。 - 【請求項２】請求項１記載のマイクロコンピュータに於
いて、２本のワードラインと前記ワードラインに挟まれ
た１本のソースラインを配置してなるメモリセルを基本
単位として有する事を特徴とするマイクロコンピュー
タ。 - 【請求項３】半導体装置の外部から電気的に書き込み・
消去可能な不揮発性メモリを内蔵する半導体装置に於い
て、メモリセルの配列をワードライン方向に複数に分割
して選択する手段を有し、ソースラインを挟んで隣り合
ったワードラインのアドレスが連続する事を特徴とする
半導体装置。 - 【請求項４】請求項３記載の半導体装置に於いて、２本
のワードラインと前記ワードラインに挟まれた１本のソ
ースラインを配置してなるメモリセルを基本単位として
有する事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517597A JPH10261294A (ja) | 1997-03-18 | 1997-03-18 | マイクロコンピュータ及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6517597A JPH10261294A (ja) | 1997-03-18 | 1997-03-18 | マイクロコンピュータ及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261294A true JPH10261294A (ja) | 1998-09-29 |
Family
ID=13279313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6517597A Withdrawn JPH10261294A (ja) | 1997-03-18 | 1997-03-18 | マイクロコンピュータ及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10261294A (ja) |
-
1997
- 1997-03-18 JP JP6517597A patent/JPH10261294A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050517 |