JPH11167796A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11167796A JPH11167796A JP25901498A JP25901498A JPH11167796A JP H11167796 A JPH11167796 A JP H11167796A JP 25901498 A JP25901498 A JP 25901498A JP 25901498 A JP25901498 A JP 25901498A JP H11167796 A JPH11167796 A JP H11167796A
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 複数個の不揮発性半導体記憶装置を用いるこ
となく、かつ、できる限リチップ面積の増大を抑えて、
ベリファイを含めた消去、書き込み動作と、読み出し動
作を同時実行可能とした不揮発性半導体記憶装置を提供
する。 【解決手段】 消去単位であるブロックを含んで成るメ
モリセルアレイを２個（１０１，１０２）有して成り、
各メモリセルアレイのブロック（１１１〜１１４、１１
５〜１１８）の対応するワード線はそれぞれ共通に接続
されて、各メモリセルアレイ毎に設けられたデコーダ１
３１，１３２により共通に駆動される構成の不揮発性半
導体記億装置に於いて、上記メモリセルアレイの個数と
同数の２個のセンスアンプ１４１，１４２を設け、該２
個のセンスアンプの同時使用により、２つの機能動作
（読み出し動作、ベリファイを含めた書き込み動作、及
びベリファイを含めた消去動作の３つの機能動作より選
択された複数の機能動作）の同時実行を可能としたこと
を特徴とする。
となく、かつ、できる限リチップ面積の増大を抑えて、
ベリファイを含めた消去、書き込み動作と、読み出し動
作を同時実行可能とした不揮発性半導体記憶装置を提供
する。 【解決手段】 消去単位であるブロックを含んで成るメ
モリセルアレイを２個（１０１，１０２）有して成り、
各メモリセルアレイのブロック（１１１〜１１４、１１
５〜１１８）の対応するワード線はそれぞれ共通に接続
されて、各メモリセルアレイ毎に設けられたデコーダ１
３１，１３２により共通に駆動される構成の不揮発性半
導体記億装置に於いて、上記メモリセルアレイの個数と
同数の２個のセンスアンプ１４１，１４２を設け、該２
個のセンスアンプの同時使用により、２つの機能動作
（読み出し動作、ベリファイを含めた書き込み動作、及
びベリファイを含めた消去動作の３つの機能動作より選
択された複数の機能動作）の同時実行を可能としたこと
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ、フ
ラッシュメモリなどの書き換え可能な不揮発性半導体記
憶装置に開する。
ラッシュメモリなどの書き換え可能な不揮発性半導体記
憶装置に開する。
【０００２】
【従来の技術】まず、不揮発性半導体記憶装置の構造を
説明する。
説明する。
【０００３】図７は、不揮発性半導体記憶装置のメモリ
セルの構造を示す。メモリセルＭＣは、コントロールゲ
ートＣＧ、フローティングゲートＦＧ、ソースＳ及びド
レインＤを備えている。メモリセルＭＣは、フローティ
ングゲートＦＧに電子が注入されることによりデータを
記憶する。
セルの構造を示す。メモリセルＭＣは、コントロールゲ
ートＣＧ、フローティングゲートＦＧ、ソースＳ及びド
レインＤを備えている。メモリセルＭＣは、フローティ
ングゲートＦＧに電子が注入されることによりデータを
記憶する。
【０００４】図８は、ＮＯＲ型フラッシュメモリのブロ
ック構造を示す図であり、特に、ＸデコーダＸＤとワー
ド線ＷＬ１、ＷＬ２、…、ＷＬｍとの関係を示す。不揮
発性半導体記憶装置としては、例えば、フラッシュメモ
リが挙げられる。フラッシュメモリの代表的なメモリセ
ルの接続方法としてＮＯＲ型がある。ＮＯＲ型のフラッ
シュメモリＦＭではｍ×ｎ個のメモリセルＭＣがマトリ
ックス状に接続されている。その各マトリックスをブロ
ックＢＬＫ１、ＢＬＫ２と呼ぶ。
ック構造を示す図であり、特に、ＸデコーダＸＤとワー
ド線ＷＬ１、ＷＬ２、…、ＷＬｍとの関係を示す。不揮
発性半導体記憶装置としては、例えば、フラッシュメモ
リが挙げられる。フラッシュメモリの代表的なメモリセ
ルの接続方法としてＮＯＲ型がある。ＮＯＲ型のフラッ
シュメモリＦＭではｍ×ｎ個のメモリセルＭＣがマトリ
ックス状に接続されている。その各マトリックスをブロ
ックＢＬＫ１、ＢＬＫ２と呼ぶ。
【０００５】ブロックＢＬＫ１、ＢＬＫ２の構成を説明
する。ｍ本のワード線ＷＬ１、…、ＷＬｍのそれぞれに
コントロールゲートＣＧがｎ個接続され、ｎ本のビット
線ＢＬ１、…、ＢＬｎのそれぞれにドレインＤがｍ個接
続され、ソースＳは全てのメモリセルＭＣに共通に接続
されている。消去動作の詳細は後に説明する。ブロック
ＢＬＫ１、ＢＬＫ２毎にソースＳが共通に接続されてい
るという構造上の特徴があるため、メモリセルＭＣに記
憶されたデータが消去されるときはブロック単位で一括
して消去される。メモリセル単位で１ビット毎に消去を
行うことはできない。各ブロックのワード線は、それぞ
れ対応する他のブロックのワード線と接続されており、
ＸデコーダＸＤからの出力信号により共通に駆動され
る。
する。ｍ本のワード線ＷＬ１、…、ＷＬｍのそれぞれに
コントロールゲートＣＧがｎ個接続され、ｎ本のビット
線ＢＬ１、…、ＢＬｎのそれぞれにドレインＤがｍ個接
続され、ソースＳは全てのメモリセルＭＣに共通に接続
されている。消去動作の詳細は後に説明する。ブロック
ＢＬＫ１、ＢＬＫ２毎にソースＳが共通に接続されてい
るという構造上の特徴があるため、メモリセルＭＣに記
憶されたデータが消去されるときはブロック単位で一括
して消去される。メモリセル単位で１ビット毎に消去を
行うことはできない。各ブロックのワード線は、それぞ
れ対応する他のブロックのワード線と接続されており、
ＸデコーダＸＤからの出力信号により共通に駆動され
る。
【０００６】図７、図８を参照して、フラッシュメモリ
ＦＭの読み出し動作、書き込み動作および消去動作を簡
単に説明する。
ＦＭの読み出し動作、書き込み動作および消去動作を簡
単に説明する。
【０００７】フラッシュメモリＦＭの読み出し動作を説
明する。フラッシュメモリＦＭの外部から制御信号及び
アドレス信号等から成る読み出し信号が与えられると、
コントロールゲートＣＧに高電圧（例えば、５Ｖ）、ド
レインＤに低電圧（例えば、１Ｖ）、ソースＳに低電圧
（例えば、０Ｖ）が印加される。この時に、ソースＳ−
ドレインＤ間に流れる電流の大小を検出することによ
り、メモリセルＭＣに記憶されたテータの”１”、”
０”の判定を行う。そして、メモリセルＭＣからの読み
出しデータを外部へ送り、読み出しが完了する。
明する。フラッシュメモリＦＭの外部から制御信号及び
アドレス信号等から成る読み出し信号が与えられると、
コントロールゲートＣＧに高電圧（例えば、５Ｖ）、ド
レインＤに低電圧（例えば、１Ｖ）、ソースＳに低電圧
（例えば、０Ｖ）が印加される。この時に、ソースＳ−
ドレインＤ間に流れる電流の大小を検出することによ
り、メモリセルＭＣに記憶されたテータの”１”、”
０”の判定を行う。そして、メモリセルＭＣからの読み
出しデータを外部へ送り、読み出しが完了する。
【０００８】フラッシュメモリＦＭの書き込み動作を説
明する。フラッシュメモリＦＭの外部から、制御信号、
データ及びアドレス信号が与えられると、コントロール
ゲートＣＧに高電圧（例えば、１２Ｖ）、ドレインＤに
高電圧（例えば、７Ｖ）、ソースＳに低電圧（例えば、
０Ｖ）が印加される。このとき、ドレイン接合近傍で発
生したホットエレクトロンが、コントロールゲートＣＧ
に印加された高電圧により、フローティングゲートＦＧ
に注入される。この後、書き込み状態をオフにして、ベ
リファイ動作を行う。データを書き込まれたメモリセル
のベリファイが成功なら書き込み動作は完了する。ベリ
ファイが失敗の場合は、再び書き込みを行って、ベリフ
ァイ動作を行う。この動作を規定回数実施し、最終的に
ベリファイ失敗となった場合は、フラッシュメモリＦＭ
の外部へ書き込みエラーのステータス信号を返す。
明する。フラッシュメモリＦＭの外部から、制御信号、
データ及びアドレス信号が与えられると、コントロール
ゲートＣＧに高電圧（例えば、１２Ｖ）、ドレインＤに
高電圧（例えば、７Ｖ）、ソースＳに低電圧（例えば、
０Ｖ）が印加される。このとき、ドレイン接合近傍で発
生したホットエレクトロンが、コントロールゲートＣＧ
に印加された高電圧により、フローティングゲートＦＧ
に注入される。この後、書き込み状態をオフにして、ベ
リファイ動作を行う。データを書き込まれたメモリセル
のベリファイが成功なら書き込み動作は完了する。ベリ
ファイが失敗の場合は、再び書き込みを行って、ベリフ
ァイ動作を行う。この動作を規定回数実施し、最終的に
ベリファイ失敗となった場合は、フラッシュメモリＦＭ
の外部へ書き込みエラーのステータス信号を返す。
【０００９】最後に、フラッシュメモリＦＭの消去動作
を説明する。前述したように消去動作はブロック単位で
一括して行われる。フラッシュメモリＦＭの外部から制
御信号及びアドレス信号から成る消去信号が与えられる
と、コントロールゲートＣＧに低電圧（例えば、０
Ｖ）、ドレインＤに低電圧（例えば、０Ｖ）、ソースＳ
に高電圧（例えば、１２Ｖ）が印加される。このような
電圧が印加されると、フローティングゲートＦＧとソー
スＳとの間に強電界が発生し、トンネル現象を利用して
フローティングゲートＦＧ内の電子をソースＳに放電さ
せることができる。この後、消去状態をオフにして、書
き込み時と同様にベリファイ動作を行う。消去すべきブ
ロックのすべてのメモリセルのベリファイが成功なら消
去動作は完了する。ベリファイが失敗の場合は、再び、
消去動作を行って、ベリファイ動作を行う。この動作を
規定回数実施し、最終的にベリファイ失敗となった場合
は、フラッシュメモリＦＭの外部へ消去エラーのステー
タス信号を返す。
を説明する。前述したように消去動作はブロック単位で
一括して行われる。フラッシュメモリＦＭの外部から制
御信号及びアドレス信号から成る消去信号が与えられる
と、コントロールゲートＣＧに低電圧（例えば、０
Ｖ）、ドレインＤに低電圧（例えば、０Ｖ）、ソースＳ
に高電圧（例えば、１２Ｖ）が印加される。このような
電圧が印加されると、フローティングゲートＦＧとソー
スＳとの間に強電界が発生し、トンネル現象を利用して
フローティングゲートＦＧ内の電子をソースＳに放電さ
せることができる。この後、消去状態をオフにして、書
き込み時と同様にベリファイ動作を行う。消去すべきブ
ロックのすべてのメモリセルのベリファイが成功なら消
去動作は完了する。ベリファイが失敗の場合は、再び、
消去動作を行って、ベリファイ動作を行う。この動作を
規定回数実施し、最終的にベリファイ失敗となった場合
は、フラッシュメモリＦＭの外部へ消去エラーのステー
タス信号を返す。
【００１０】一般に、読み出し動作、ベリファイ動作を
含めた書き込み動作およびベリファイ動作を含めた消去
動作のそれぞれの動作速度は、読み出し動作、ベリファ
イ動作を含めた書き込み動作、ベリファイ動作を含めた
消去動作の順に遅くなる。読み出し動作には、約１００
ｎｓ程度、ベリファイ動作を含めた書き込み動作には、
約６０μｓ程度、ベリファイ動作を含めた消去動作に
は、約３００ｍｓ程度、の時間を要する。すなわち、読
み出し動作に比べて、書き込み動作および消去動作は桁
違いに遅い。以上より、フラッシュメモリでは、ベリフ
ァイ動作を含めた書き込み動作またはベリファイ動作を
含めた消去動作中に、読み出し動作を行うことができれ
ば、非常に有効である。
含めた書き込み動作およびベリファイ動作を含めた消去
動作のそれぞれの動作速度は、読み出し動作、ベリファ
イ動作を含めた書き込み動作、ベリファイ動作を含めた
消去動作の順に遅くなる。読み出し動作には、約１００
ｎｓ程度、ベリファイ動作を含めた書き込み動作には、
約６０μｓ程度、ベリファイ動作を含めた消去動作に
は、約３００ｍｓ程度、の時間を要する。すなわち、読
み出し動作に比べて、書き込み動作および消去動作は桁
違いに遅い。以上より、フラッシュメモリでは、ベリフ
ァイ動作を含めた書き込み動作またはベリファイ動作を
含めた消去動作中に、読み出し動作を行うことができれ
ば、非常に有効である。
【００１１】図９は、従来の不揮発性半導体記憶装置の
ブロック構成図を示す。不揮発性半導体記憶装置は、メ
モリセルアレイ１０１とメモリセルアレイ１０２とを含
む。メモリセルアレイ１０１は、ブロック１１１、１１
２、１１３及び１１４を含む。メモリセルアレイ１０２
は、ブロック１１５、１１６、１１７及び１１８を含
む。メモリセルアレイ１０１、１０２は、それぞれ、対
応するワード線がブロック間で共通接続されている。こ
れらのメモリセルアレイ１０１及び１０２のワード線
は、それぞれ、Ｘデコーダ１３１及び１３２により共通
に駆動される。各ブロックのソース線電圧切換スイッチ
１２１、…、及び１２８は、それぞれ、対応するブロッ
ク１１１、…、及び１１８のソース線に所定の電圧を選
択的に供給する。
ブロック構成図を示す。不揮発性半導体記憶装置は、メ
モリセルアレイ１０１とメモリセルアレイ１０２とを含
む。メモリセルアレイ１０１は、ブロック１１１、１１
２、１１３及び１１４を含む。メモリセルアレイ１０２
は、ブロック１１５、１１６、１１７及び１１８を含
む。メモリセルアレイ１０１、１０２は、それぞれ、対
応するワード線がブロック間で共通接続されている。こ
れらのメモリセルアレイ１０１及び１０２のワード線
は、それぞれ、Ｘデコーダ１３１及び１３２により共通
に駆動される。各ブロックのソース線電圧切換スイッチ
１２１、…、及び１２８は、それぞれ、対応するブロッ
ク１１１、…、及び１１８のソース線に所定の電圧を選
択的に供給する。
【００１２】センスアンプ６４は、ブロック１１１、１
１２、１１３、１１４およびブロック１１５、１１６、
１１７、１１８に対して共通に設けられている。制御回
路１５は、読み出し制御回路１５１、書き込み制御回路
１５２、消去制御回路１５３、ソーススイッチ制御回路
１５４、センスアンプ制御回路１５５及びベリファイ制
御回路１５６を含む。不揮発性半導体記憶装置は、メモ
リ外部と制御回路１５との間の信号授受を司っている入
出力インターフェース回路１６と、Ｙデコーダ１７１、
１７２と、ビット線選択回路１８１、１８２とを含む。
１２、１１３、１１４およびブロック１１５、１１６、
１１７、１１８に対して共通に設けられている。制御回
路１５は、読み出し制御回路１５１、書き込み制御回路
１５２、消去制御回路１５３、ソーススイッチ制御回路
１５４、センスアンプ制御回路１５５及びベリファイ制
御回路１５６を含む。不揮発性半導体記憶装置は、メモ
リ外部と制御回路１５との間の信号授受を司っている入
出力インターフェース回路１６と、Ｙデコーダ１７１、
１７２と、ビット線選択回路１８１、１８２とを含む。
【００１３】図１０は、従来の不揮発性半導体記憶装置
に於ける、メモリセルアレイ１０１（ブロック１１１、
…、１１４）、Ｘデコーダ１３１、Ｙデコーダ１７１、
ビット線選択回路１８１およびセンスアンプ６４の開係
を示す構成図である。
に於ける、メモリセルアレイ１０１（ブロック１１１、
…、１１４）、Ｘデコーダ１３１、Ｙデコーダ１７１、
ビット線選択回路１８１およびセンスアンプ６４の開係
を示す構成図である。
【００１４】図９を参照して、従来の不揮発性半導体記
憶装置の動作を説明する。ブロック１１１の消去動作を
説明する。まず、ブロック１１１に接続されるソース線
電圧切換スイッチ１２１を制御回路１５が切り換え、ブ
ロック１１１のソース電圧を高電圧（例えば、１２Ｖ）
に設定する。更に、制御回路１５は、Ｘデコーダ１３１
を介して、消去パルス印加中は低電圧（例えば、０Ｖ）
を、消去ベリファイ動作中は高電圧（例えば、５Ｖ）を
ワード線に与える。
憶装置の動作を説明する。ブロック１１１の消去動作を
説明する。まず、ブロック１１１に接続されるソース線
電圧切換スイッチ１２１を制御回路１５が切り換え、ブ
ロック１１１のソース電圧を高電圧（例えば、１２Ｖ）
に設定する。更に、制御回路１５は、Ｘデコーダ１３１
を介して、消去パルス印加中は低電圧（例えば、０Ｖ）
を、消去ベリファイ動作中は高電圧（例えば、５Ｖ）を
ワード線に与える。
【００１５】消去動作中は、Ｘデコーダ１３２が使用可
能であるにもかかわらず、センスアンプ６４が消去ベリ
ファイ動作に使用されているため、Ｘデコーダ１３２に
接続されたブロック群、すなわち、メモリセルアレイ１
０２のブロック１１５〜１１８からの読み出し動作が行
えない。即ち、ブロック１１１の消去動作を一時中断し
なければ、ブロック１１５〜１１８からの読み出し動作
を行うことができない。このことは、消去動作に長い時
間を要してしまうような場合に大きな欠点となる。
能であるにもかかわらず、センスアンプ６４が消去ベリ
ファイ動作に使用されているため、Ｘデコーダ１３２に
接続されたブロック群、すなわち、メモリセルアレイ１
０２のブロック１１５〜１１８からの読み出し動作が行
えない。即ち、ブロック１１１の消去動作を一時中断し
なければ、ブロック１１５〜１１８からの読み出し動作
を行うことができない。このことは、消去動作に長い時
間を要してしまうような場合に大きな欠点となる。
【００１６】一方、消去動作、書き込み動作、読み出し
動作中の２つ以上の動作を同時に実行可能とするため
に、複数個の従来型不揮発性半導体記億装置を実装する
手法がある。それぞれの従来型不揮発性半導体記憶装置
は、１つの機能動作しか行うことができないが、システ
ム全体でみれば、同時に複数機能の動作が可能となる。
複数の不揮発性半導体記憶装置を実装する手法は、消去
動作、書き込み動作に要する時間が読み出し動作に要す
る時間に比べて非常に長い場合に有効になってくるけれ
ども、小型軽量化を進めていく上では、複数の不揮発性
半導体記憶装置の実装は、実装面積を大きくとってしま
うため、搭載に制約を生じることがある。
動作中の２つ以上の動作を同時に実行可能とするため
に、複数個の従来型不揮発性半導体記億装置を実装する
手法がある。それぞれの従来型不揮発性半導体記憶装置
は、１つの機能動作しか行うことができないが、システ
ム全体でみれば、同時に複数機能の動作が可能となる。
複数の不揮発性半導体記憶装置を実装する手法は、消去
動作、書き込み動作に要する時間が読み出し動作に要す
る時間に比べて非常に長い場合に有効になってくるけれ
ども、小型軽量化を進めていく上では、複数の不揮発性
半導体記憶装置の実装は、実装面積を大きくとってしま
うため、搭載に制約を生じることがある。
【００１７】また、ベリファイを含めた消去動作または
書き込み動作と、読み出し動作とを同時実行可能とした
不揮発性半導体記億装置として、特開平７−２８１９５
２号公報に示されるものがあるが、不揮発性半導体記憶
装置に於いては、各ブロック毎に、センスアンプ及びＸ
デコーダ等の制御回路を設けているので、チップ面積が
非常に大きくなるという問題点があった。
書き込み動作と、読み出し動作とを同時実行可能とした
不揮発性半導体記億装置として、特開平７−２８１９５
２号公報に示されるものがあるが、不揮発性半導体記憶
装置に於いては、各ブロック毎に、センスアンプ及びＸ
デコーダ等の制御回路を設けているので、チップ面積が
非常に大きくなるという問題点があった。
【００１８】
【発明が解決しようとする課題】上記で述べたように、
単一の不揮発性半導体記憶装置では、一度に一つの機能
動作しか実行できないため、例えば、消去動作中に於い
ては、消去動作を一時中断しなければ、読み出し動作を
実行することができない。この問題点を解決するため
に、複数個の不揮発性半導体記憶装置を実装する手法も
あるが、かかる手法では、実装面積を大きくとってしま
い、搭載に制約を生じるという問題点があった。また、
特開平７−２８１９５２号公報の不揮発性半導体記憶装
置に於いては、各ブロック毎にＸデコーダ、センスアン
プ等を設けており、これにより、チップ面積が極めて大
きくなるという問題点があった。
単一の不揮発性半導体記憶装置では、一度に一つの機能
動作しか実行できないため、例えば、消去動作中に於い
ては、消去動作を一時中断しなければ、読み出し動作を
実行することができない。この問題点を解決するため
に、複数個の不揮発性半導体記憶装置を実装する手法も
あるが、かかる手法では、実装面積を大きくとってしま
い、搭載に制約を生じるという問題点があった。また、
特開平７−２８１９５２号公報の不揮発性半導体記憶装
置に於いては、各ブロック毎にＸデコーダ、センスアン
プ等を設けており、これにより、チップ面積が極めて大
きくなるという問題点があった。
【００１９】本発明は上記に鑑み成されたものであり、
複数個の不揮発性半導体記憶装置を用いることなく、か
つ、できる限りチップ面積の増大を抑えて、ベリファイ
を含めた消去動作または書き込み動作と、読み出し動作
とを同時実行可能とした不揮発性半導体記憶装置を提供
することを目的とする。
複数個の不揮発性半導体記憶装置を用いることなく、か
つ、できる限りチップ面積の増大を抑えて、ベリファイ
を含めた消去動作または書き込み動作と、読み出し動作
とを同時実行可能とした不揮発性半導体記憶装置を提供
することを目的とする。
【００２０】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、メモリセルがワード線とビット線とを
介してマトリックス状に接続された複数のブロックを含
む複数のメモリセルアレイを備えており、各メモリセル
アレイに含まれる該複数のブロックの対応する該ワード
線はそれぞれ共通に接続されており、該ワード線は該メ
モリセルアレイ毎に設けられたデコーダにより共通に駆
動され、該メモリセルはブロック単位で消去される不揮
発性半導体記憶装置であって、該メモリセルからデータ
を読み出す複数のセンスアンプと、該複数のセンスアン
プを同時に使用して複数の動作を同時に実行する制御回
路とを備えており、これにより上記目的が達成される。
導体記憶装置は、メモリセルがワード線とビット線とを
介してマトリックス状に接続された複数のブロックを含
む複数のメモリセルアレイを備えており、各メモリセル
アレイに含まれる該複数のブロックの対応する該ワード
線はそれぞれ共通に接続されており、該ワード線は該メ
モリセルアレイ毎に設けられたデコーダにより共通に駆
動され、該メモリセルはブロック単位で消去される不揮
発性半導体記憶装置であって、該メモリセルからデータ
を読み出す複数のセンスアンプと、該複数のセンスアン
プを同時に使用して複数の動作を同時に実行する制御回
路とを備えており、これにより上記目的が達成される。
【００２１】該メモリセルアレイの個数と該センスアン
プの個数とが等しくてもよい。
プの個数とが等しくてもよい。
【００２２】該複数のセンスアンプは、読み出し専用セ
ンスアンプとベリファイ専用センスアンプとを含んでい
てもよい。
ンスアンプとベリファイ専用センスアンプとを含んでい
てもよい。
【００２３】該不揮発性半導体記憶装置は、該メモリセ
ルアレイが接続される該センスアンプを切り換えるセン
スアンプ切換回路をさらに備えていてもよい。
ルアレイが接続される該センスアンプを切り換えるセン
スアンプ切換回路をさらに備えていてもよい。
【００２４】該制御回路は、該メモリセルアレイが接続
される該センスアンプの切換を制御するセンスアンプ切
換制御回路を含み、該センスアンプ切換回路は、該セン
スアンプ切換制御回路からの信号に基づいて該メモリセ
ルアレイが接続される該センスアンプを切り換えてもよ
い。
される該センスアンプの切換を制御するセンスアンプ切
換制御回路を含み、該センスアンプ切換回路は、該セン
スアンプ切換制御回路からの信号に基づいて該メモリセ
ルアレイが接続される該センスアンプを切り換えてもよ
い。
【００２５】該不揮発性半導体記憶装置は、該メモリセ
ルアレイのそれぞれと該センスアンプ切換回路との間に
設けられ該メモリセルアレイ毎に該ビット線から第１の
ビット線を選択するビット線選択回路をさらに備えてお
り、該センスアンプ切換回路は、該第１のビット線が接
続される該センスアンプを切り換えてもよい。
ルアレイのそれぞれと該センスアンプ切換回路との間に
設けられ該メモリセルアレイ毎に該ビット線から第１の
ビット線を選択するビット線選択回路をさらに備えてお
り、該センスアンプ切換回路は、該第１のビット線が接
続される該センスアンプを切り換えてもよい。
【００２６】該不揮発性半導体記憶装置は、該メモリセ
ルアレイ毎に設けられたＹデコーダをさらに備えてお
り、該ビット線選択回路は、該Ｙデコーダからの信号に
基づいて該第１のビット線を選択してもよい。
ルアレイ毎に設けられたＹデコーダをさらに備えてお
り、該ビット線選択回路は、該Ｙデコーダからの信号に
基づいて該第１のビット線を選択してもよい。
【００２７】該不揮発性半導体記憶装置は、該メモリセ
ルアレイのそれぞれと該センスアンプ切換回路との間に
設けられ該ブロック毎に該ビット線から第１のビット線
を選択するビット線選択回路と、該ブロック毎に選択さ
れた該第１のビット線から該メモリセルアレイ毎に第２
のビット線を選択するブロック選択回路とをさらに備え
ており、該センスアンプ切換回路は、該第２のビット線
が接続される該センスアンプを切り換えてもよい。
ルアレイのそれぞれと該センスアンプ切換回路との間に
設けられ該ブロック毎に該ビット線から第１のビット線
を選択するビット線選択回路と、該ブロック毎に選択さ
れた該第１のビット線から該メモリセルアレイ毎に第２
のビット線を選択するブロック選択回路とをさらに備え
ており、該センスアンプ切換回路は、該第２のビット線
が接続される該センスアンプを切り換えてもよい。
【００２８】該不揮発性半導体記憶装置は、該メモリセ
ルアレイ毎に設けられたＹデコーダと、該メモリセルア
レイ毎に設けられたブロック選択制御回路とをさらに備
えており、該ビット線選択回路は、該Ｙデコーダからの
信号に基づいて該第１のビット線を選択し、該ブロック
選択回路は、該ブロック選択制御回路からの信号に基づ
いて該第２のビット線を選択してもよい。
ルアレイ毎に設けられたＹデコーダと、該メモリセルア
レイ毎に設けられたブロック選択制御回路とをさらに備
えており、該ビット線選択回路は、該Ｙデコーダからの
信号に基づいて該第１のビット線を選択し、該ブロック
選択回路は、該ブロック選択制御回路からの信号に基づ
いて該第２のビット線を選択してもよい。
【００２９】該複数の動作は、読み出し動作、ベリファ
イ動作を含む消去動作及びベリファイ動作を含む書き込
み動作を含んでいてもよい。
イ動作を含む消去動作及びベリファイ動作を含む書き込
み動作を含んでいてもよい。
【００３０】例えば、２個のメモリセルアレイと２個の
センスアンプを備えたものに於いては、消去ベリファイ
動作には、２個備えているセンスアンプのうちの一方の
センスアンプを用い、消去を行っていないメモリセルア
レイは、他方のセンスアンプを用いて読み出しを行うこ
とができる。
センスアンプを備えたものに於いては、消去ベリファイ
動作には、２個備えているセンスアンプのうちの一方の
センスアンプを用い、消去を行っていないメモリセルア
レイは、他方のセンスアンプを用いて読み出しを行うこ
とができる。
【００３１】消去ベリファイ動作と読み出し動作とを同
時に行わせることができる有利な点は、以下の点にあ
る。消去動作後、ベリファイ動作を行い、所定の条件を
満たさない場合は、その条件を満たすまで、消去パルス
を印加し、消去動作を繰り返し実行することになる。こ
の場合、ベリファイ条件を満たすまで、消去動作は続い
ている。センスアンプを１個しか有さない場合は、消去
動作が終了するまで、次の、読み出し動作を行うことが
できない。しかしながら、センスアンプを、例えば、２
個備えていれば、上述したような消去動作が長く続くよ
うな場合でも、もう一方のセンスアンプを使用すること
により、読み出し動作を行うことができる。
時に行わせることができる有利な点は、以下の点にあ
る。消去動作後、ベリファイ動作を行い、所定の条件を
満たさない場合は、その条件を満たすまで、消去パルス
を印加し、消去動作を繰り返し実行することになる。こ
の場合、ベリファイ条件を満たすまで、消去動作は続い
ている。センスアンプを１個しか有さない場合は、消去
動作が終了するまで、次の、読み出し動作を行うことが
できない。しかしながら、センスアンプを、例えば、２
個備えていれば、上述したような消去動作が長く続くよ
うな場合でも、もう一方のセンスアンプを使用すること
により、読み出し動作を行うことができる。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００３３】（実施の形態１）図１は、本発明の実施の
形態に係るフラッシュメモリの構成を示すブロック図で
ある。図９に示した従来の不揮発性半導体記憶装置との
相違点は、センスアンプを、メモリセルアレイの個数と
同数の、２個設けている点である。前述した要素と同一
の要素には同一の参照符号を付しており、これらについ
ての説明は省略する。
形態に係るフラッシュメモリの構成を示すブロック図で
ある。図９に示した従来の不揮発性半導体記憶装置との
相違点は、センスアンプを、メモリセルアレイの個数と
同数の、２個設けている点である。前述した要素と同一
の要素には同一の参照符号を付しており、これらについ
ての説明は省略する。
【００３４】図１に示すように、全メモリセルは、２個
のメモリセルアレイ１０１及び１０２に分割されてい
る。メモリセルアレイ１０１は、４個のブロック１１
１，１１２，１１３及び１１４を含み、メモリセルアレ
イ１０２は、４個のブロック１１５，１１６，１１７及
び１１８を含む。ブロックは消去の単位である。各ブロ
ック１１１，１１２、…、及び１１８毎に、それぞれ、
ソース線電圧切換スイッチ１２１，１２２、…、及び１
２８が設けられている。また、各メモリセルアレイ１０
１及び１０２毎に、Ｘデコーダ１３１及び１３２が設け
られている。それぞれのＸデコーダ１３１、１３２は、
各メモリセルアレイ１０１、１０２の４個のブロック１
１１〜１１４、１１５〜１１８のワード線をそれぞれ共
通に駆動する。
のメモリセルアレイ１０１及び１０２に分割されてい
る。メモリセルアレイ１０１は、４個のブロック１１
１，１１２，１１３及び１１４を含み、メモリセルアレ
イ１０２は、４個のブロック１１５，１１６，１１７及
び１１８を含む。ブロックは消去の単位である。各ブロ
ック１１１，１１２、…、及び１１８毎に、それぞれ、
ソース線電圧切換スイッチ１２１，１２２、…、及び１
２８が設けられている。また、各メモリセルアレイ１０
１及び１０２毎に、Ｘデコーダ１３１及び１３２が設け
られている。それぞれのＸデコーダ１３１、１３２は、
各メモリセルアレイ１０１、１０２の４個のブロック１
１１〜１１４、１１５〜１１８のワード線をそれぞれ共
通に駆動する。
【００３５】更に、センスアンプ１４１、１４２、Ｙデ
コーダ１７１、１７２、ビット線選択回路１８１、１８
２およびセンスアンプ切換回路１９が設けられている。
２個のメモリセルアレイ１０１及び１０２は、それぞ
れ、何れかのセンスアンプ１４１、１４２と選択的に接
続される。
コーダ１７１、１７２、ビット線選択回路１８１、１８
２およびセンスアンプ切換回路１９が設けられている。
２個のメモリセルアレイ１０１及び１０２は、それぞ
れ、何れかのセンスアンプ１４１、１４２と選択的に接
続される。
【００３６】メモリセルアレイ１０１、１０２、Ｘデコ
ーダ１３１、１３２及びセンスアンプ１４１、１４２等
を制御する制御回路１５Ａ、フラッシュメモリの外部と
制御回路１５Ａとの間の信号授受を司る入出力インター
フェース回路１６が設けられている。制御回路１５Ａ
は、従来と同様の、読み出し制御回路１５１、書き込み
制御回路１５２、消去制御回路１５３、ソーススイッチ
制御回路１５４、センスアンプ制御回路１５５及びベリ
ファイ制御回路１５６に加えて、更に、センスアンプ切
換制御回路１５７を含んでいる。
ーダ１３１、１３２及びセンスアンプ１４１、１４２等
を制御する制御回路１５Ａ、フラッシュメモリの外部と
制御回路１５Ａとの間の信号授受を司る入出力インター
フェース回路１６が設けられている。制御回路１５Ａ
は、従来と同様の、読み出し制御回路１５１、書き込み
制御回路１５２、消去制御回路１５３、ソーススイッチ
制御回路１５４、センスアンプ制御回路１５５及びベリ
ファイ制御回路１５６に加えて、更に、センスアンプ切
換制御回路１５７を含んでいる。
【００３７】メモリセルアレイ１０１中にあるブロック
１１１の消去動作を説明する。制御回路１５Ａに消去コ
マンドが入力されると、制御回路１５Ａ中の消去制御回
路１５３はブロック１１１に接続されるソース線電圧切
換スイッチ１２１を切り換え、ブロック１１１のソース
線電圧を高電圧（例えば、１２Ｖ）に設定する。更に、
制御回路１５Ａは、Ｘデコーダ１３１を介して、ブロッ
ク１１１が属するメモリセルアレイ１０１の全ワード線
に低電圧（例えば、０Ｖ）を印加する。次に、消去ベリ
ファイ動作を行うため、制御回路１５Ａは、ワード線
に、読み出し動作に必要な電圧（高電圧：例えば５Ｖ）
を印加する。この状態で、制御回路１５Ａの内部のベリ
ファイ制御回路１５６がセンスアンプ１４１を用いて消
去ベリファイ動作を行う。
１１１の消去動作を説明する。制御回路１５Ａに消去コ
マンドが入力されると、制御回路１５Ａ中の消去制御回
路１５３はブロック１１１に接続されるソース線電圧切
換スイッチ１２１を切り換え、ブロック１１１のソース
線電圧を高電圧（例えば、１２Ｖ）に設定する。更に、
制御回路１５Ａは、Ｘデコーダ１３１を介して、ブロッ
ク１１１が属するメモリセルアレイ１０１の全ワード線
に低電圧（例えば、０Ｖ）を印加する。次に、消去ベリ
ファイ動作を行うため、制御回路１５Ａは、ワード線
に、読み出し動作に必要な電圧（高電圧：例えば５Ｖ）
を印加する。この状態で、制御回路１５Ａの内部のベリ
ファイ制御回路１５６がセンスアンプ１４１を用いて消
去ベリファイ動作を行う。
【００３８】このとき同時に、メモリセルアレイ１０２
のブロック１１５に属するメモリセルの読み出しを行う
ことを考える。制御回路１５Ａに読み出しコマンドが入
力されると、読み出し制御回路１５１及びセンスアンプ
切換制御回路１５７は、読み出しを行うセルの属するブ
ロックが消去中のブロック１１１が属するメモリセルア
レイ１０１と同一のメモリセルアレイ中にあるかどうか
をチェックする。
のブロック１１５に属するメモリセルの読み出しを行う
ことを考える。制御回路１５Ａに読み出しコマンドが入
力されると、読み出し制御回路１５１及びセンスアンプ
切換制御回路１５７は、読み出しを行うセルの属するブ
ロックが消去中のブロック１１１が属するメモリセルア
レイ１０１と同一のメモリセルアレイ中にあるかどうか
をチェックする。
【００３９】ここで、もし、消去中のブロック１１１と
同じメモリセルアレイ１０１中にあれば、制御回路１５
Ａは、エラーメッセージを外部へ返す。一方、異なるメ
モリセルアレイ１０２上にあれば、制御回路１５Ａは、
読み出し可能と判断し、Ｘデコーダ１３２により、ワー
ド線に、読み出し動作に必要な高電圧（例えば、５Ｖ）
を印加する。また、制御回路１５Ａは、センスアンプ１
４１がブロック１１１の消去に使用中であることを判断
し、センスアンプ切換制御回路１５７を動作させ、ブロ
ック１１５よりの読み出し動作にセンスアンプ１４２を
使用する。
同じメモリセルアレイ１０１中にあれば、制御回路１５
Ａは、エラーメッセージを外部へ返す。一方、異なるメ
モリセルアレイ１０２上にあれば、制御回路１５Ａは、
読み出し可能と判断し、Ｘデコーダ１３２により、ワー
ド線に、読み出し動作に必要な高電圧（例えば、５Ｖ）
を印加する。また、制御回路１５Ａは、センスアンプ１
４１がブロック１１１の消去に使用中であることを判断
し、センスアンプ切換制御回路１５７を動作させ、ブロ
ック１１５よりの読み出し動作にセンスアンプ１４２を
使用する。
【００４０】一般的に説明すると、制御回路１５Ａが、
読み出しコマンド、書き込みコマンド、又は消去コマン
ドを受けると、まず、入力コマンドの実行対象となるブ
ロックが、既に動作中のブロックが含まれるメモリセル
アレイと同一のメモリセルアレイに属するか否かの判断
が行われる。同一メモリセルアレイに属していれば、そ
の入力コマンドの実行は不可能であるので、制御回路１
５Ａは、エラーメッセージを外部へ出力する。異なるメ
モリセルアレイに属していると判断された場合には、不
使用のセンスアンプを用いて入力コマンドが実行され
る。
読み出しコマンド、書き込みコマンド、又は消去コマン
ドを受けると、まず、入力コマンドの実行対象となるブ
ロックが、既に動作中のブロックが含まれるメモリセル
アレイと同一のメモリセルアレイに属するか否かの判断
が行われる。同一メモリセルアレイに属していれば、そ
の入力コマンドの実行は不可能であるので、制御回路１
５Ａは、エラーメッセージを外部へ出力する。異なるメ
モリセルアレイに属していると判断された場合には、不
使用のセンスアンプを用いて入力コマンドが実行され
る。
【００４１】なお、異なるメモリセルアレイに属してい
る場合でも、全てのセンスアンプが使用中である場合
は、入力コマンドの実行は不可能であるので、この場合
も、エラーメッセージが外部へ出力される。センスアン
プの使用・不使用の判断については、制御回路１５Ａ中
に、センスアンプの使用・不使用状態を示すフラグ等を
設けておき、コマンド入力時に、そのフラグの状態を判
定することで行うことができる。
る場合でも、全てのセンスアンプが使用中である場合
は、入力コマンドの実行は不可能であるので、この場合
も、エラーメッセージが外部へ出力される。センスアン
プの使用・不使用の判断については、制御回路１５Ａ中
に、センスアンプの使用・不使用状態を示すフラグ等を
設けておき、コマンド入力時に、そのフラグの状態を判
定することで行うことができる。
【００４２】次に、センスアンプ切換回路１９、ビット
線選択回路１８１およびメモリセルアレイ１０１の内部
構成の例を図２に示す。図２に於いて、メモリセルアレ
イ１０１、ブロック１１１、１１４、Ｘデコーダ１３１
が示されている。なお、図２に於いては、ブロック１１
２〜１１３については図示を省略している。また、Ｙデ
コーダ１７１、ビット線選択回路１８１が示されてい
る。センスアンプ切換回路１９は、ビット線選択回路１
８１、…からの出力信号を制御回路１５Ａ中のセンスア
ンプ切換制御回路１５７からの制御信号に基づいて、セ
ンスアンプ１４１及び１４２の何れかに選択的に出力す
る。なお、図２に於いては、メモリセルアレイ１０１に
ついてのみ示しているが、メモリセルアレイ１０２につ
いても同様の構成である。
線選択回路１８１およびメモリセルアレイ１０１の内部
構成の例を図２に示す。図２に於いて、メモリセルアレ
イ１０１、ブロック１１１、１１４、Ｘデコーダ１３１
が示されている。なお、図２に於いては、ブロック１１
２〜１１３については図示を省略している。また、Ｙデ
コーダ１７１、ビット線選択回路１８１が示されてい
る。センスアンプ切換回路１９は、ビット線選択回路１
８１、…からの出力信号を制御回路１５Ａ中のセンスア
ンプ切換制御回路１５７からの制御信号に基づいて、セ
ンスアンプ１４１及び１４２の何れかに選択的に出力す
る。なお、図２に於いては、メモリセルアレイ１０１に
ついてのみ示しているが、メモリセルアレイ１０２につ
いても同様の構成である。
【００４３】上記に於いては、消去動作と読み出し動作
とを同時に実行する場合を説明したがこれに限定されな
い。センスアンプを２個備えていれば、読み出し動作、
ベリファイ動作を含めた書き込み動作及びベリファイ動
作を含めた消去動作の３つの機能動作のうちの２つの動
作を同時に実行することができる。
とを同時に実行する場合を説明したがこれに限定されな
い。センスアンプを２個備えていれば、読み出し動作、
ベリファイ動作を含めた書き込み動作及びベリファイ動
作を含めた消去動作の３つの機能動作のうちの２つの動
作を同時に実行することができる。
【００４４】一般に、共通のＸデコーダにより制御され
る複数個のブロックから成るメモリセルアレイをＮ個
（Ｎ≧２）有し、かつ、Ｍ個（２≦Ｍ≦Ｎ）のセンスア
ンプを備えた不揮発性半導体記憶装置は、最大、Ｍ個の
機能動作（読み出し動作、ベリファイ動作を含めた書き
込み動作、及び、ベリファイ動作を含めた消去動作）を
同時に実行することができる。
る複数個のブロックから成るメモリセルアレイをＮ個
（Ｎ≧２）有し、かつ、Ｍ個（２≦Ｍ≦Ｎ）のセンスア
ンプを備えた不揮発性半導体記憶装置は、最大、Ｍ個の
機能動作（読み出し動作、ベリファイ動作を含めた書き
込み動作、及び、ベリファイ動作を含めた消去動作）を
同時に実行することができる。
【００４５】図３は、実施の形態１に係るフラッシュメ
モリの変形例のブロック構成を示す。図１で前述したフ
ラッシュメモリと異なる点は、ブロック選択制御回路２
００、２０１、ブロック選択回路２１０、２１１が設け
られている点である。フラッシュメモリの変形例では図
１で前述したフラッシュメモリと同様に、メモリセルア
レイ１０１、１０２毎にＹデコーダ１７１Ａ、１７２Ａ
が設けられている。
モリの変形例のブロック構成を示す。図１で前述したフ
ラッシュメモリと異なる点は、ブロック選択制御回路２
００、２０１、ブロック選択回路２１０、２１１が設け
られている点である。フラッシュメモリの変形例では図
１で前述したフラッシュメモリと同様に、メモリセルア
レイ１０１、１０２毎にＹデコーダ１７１Ａ、１７２Ａ
が設けられている。
【００４６】フラッシュメモリの変形例では、ビット線
選択回路１８１Ａ、１８２Ａは、Ｙデコーダ１７１Ａ、
１７２Ａから制御信号が与えられると、各ブロック１１
１〜１１４、１１５〜１１８毎に１本のビット線を選択
する。次に、ブロック選択回路２１０、２１１は、ブロ
ック選択制御回路２００、２０１から制御信号が与えら
れると、各ブロック１１１〜１１４、１１５〜１１８毎
に選択されたビット線から唯一１本のビット線を選択す
る。センスアンプ切換回路１９は、ブロック選択回路２
１０、２１１から選択された唯一１本のビット線をセン
スアンプ１４１、１４２のいずれかに接続する。
選択回路１８１Ａ、１８２Ａは、Ｙデコーダ１７１Ａ、
１７２Ａから制御信号が与えられると、各ブロック１１
１〜１１４、１１５〜１１８毎に１本のビット線を選択
する。次に、ブロック選択回路２１０、２１１は、ブロ
ック選択制御回路２００、２０１から制御信号が与えら
れると、各ブロック１１１〜１１４、１１５〜１１８毎
に選択されたビット線から唯一１本のビット線を選択す
る。センスアンプ切換回路１９は、ブロック選択回路２
１０、２１１から選択された唯一１本のビット線をセン
スアンプ１４１、１４２のいずれかに接続する。
【００４７】図４は、実施の形態１に係るフラッシュメ
モリの変形例のセンスアンプ切換回路１９、ビット線選
択回路１８１Ａおよびブロック選択回路２１０の内部構
成を示す。図２で前述したセンスアンプ切換回路１９、
ビット線選択回路１８１に加えてブロック選択回路２１
０が設けられている。図４に示されるフラッシュメモリ
の変形例におけるＹデコーダ１７１Ａの出力ビット線の
数は、図２に示されるフラッシュメモリにおけるＹデコ
ーダ１７１の出力ビット線の数よりも少ない。このため
フラッシュメモリの変形例では、ビット線選択回路１８
１ＡおよびＹデコーダ１７１Ａのレイアウト面積を小さ
くすることができる。
モリの変形例のセンスアンプ切換回路１９、ビット線選
択回路１８１Ａおよびブロック選択回路２１０の内部構
成を示す。図２で前述したセンスアンプ切換回路１９、
ビット線選択回路１８１に加えてブロック選択回路２１
０が設けられている。図４に示されるフラッシュメモリ
の変形例におけるＹデコーダ１７１Ａの出力ビット線の
数は、図２に示されるフラッシュメモリにおけるＹデコ
ーダ１７１の出力ビット線の数よりも少ない。このため
フラッシュメモリの変形例では、ビット線選択回路１８
１ＡおよびＹデコーダ１７１Ａのレイアウト面積を小さ
くすることができる。
【００４８】（実施の形態２）ここでは、２個のセンス
アンプのうち、一方を読み出し専用、他方をベリファイ
専用として設けることにより、チップ面積を縮小する手
法について述べる。
アンプのうち、一方を読み出し専用、他方をベリファイ
専用として設けることにより、チップ面積を縮小する手
法について述べる。
【００４９】センスアンプは、２入力の差電圧を増幅す
る差動増幅器から構成されている。メモリセルの書き込
み状態／消去状態等を判断するための基準を示すリファ
レンスセルが一方の入力に接続され、もう一方の入力に
メモリセルが接続される。そのため、一度に読み出せる
セルの個数は、差動増幅器の個数に等しくなる。
る差動増幅器から構成されている。メモリセルの書き込
み状態／消去状態等を判断するための基準を示すリファ
レンスセルが一方の入力に接続され、もう一方の入力に
メモリセルが接続される。そのため、一度に読み出せる
セルの個数は、差動増幅器の個数に等しくなる。
【００５０】例えば、８ビットのセル情報を読み出す場
合、差動増幅器が８個あれば一度に読み出すことができ
るが、差動増幅器が４個であれば２回に分けて読み出す
ことになり、２倍の読み出し時間が必要となる。消去中
に読み出す場合、２個のセンスアンプのうち一方のセン
スアンプを、従来例に於ける差動増幅器の個数と同じに
することにより、読み出しに要する時間は従来例の場合
と等しくなる。このセンスアンプを読み出し専用に用い
る。
合、差動増幅器が８個あれば一度に読み出すことができ
るが、差動増幅器が４個であれば２回に分けて読み出す
ことになり、２倍の読み出し時間が必要となる。消去中
に読み出す場合、２個のセンスアンプのうち一方のセン
スアンプを、従来例に於ける差動増幅器の個数と同じに
することにより、読み出しに要する時間は従来例の場合
と等しくなる。このセンスアンプを読み出し専用に用い
る。
【００５１】また、もう一方の消去ベリファイに用いる
センスアンプについては、差動増幅器の個数が多いほど
消去ベリファイに要する時間が短くなるが、差動増幅器
の個数が多くなるに伴って多くの配線が必要になり、チ
ップ面積の増大を招く。消去ベリファイに要する時間は
長くなるが、消去ベリファイ用のセンスアンプの差動増
幅器の個数は１個であっても十分動作可能である。逆
に、ベリファイ用センスアンプの差動増幅器の個数を、
読み出し用センスアンプの差動増幅器の個数と同数にす
れば、同じ速度で複数の読み出し動作を行える利点があ
る。
センスアンプについては、差動増幅器の個数が多いほど
消去ベリファイに要する時間が短くなるが、差動増幅器
の個数が多くなるに伴って多くの配線が必要になり、チ
ップ面積の増大を招く。消去ベリファイに要する時間は
長くなるが、消去ベリファイ用のセンスアンプの差動増
幅器の個数は１個であっても十分動作可能である。逆
に、ベリファイ用センスアンプの差動増幅器の個数を、
読み出し用センスアンプの差動増幅器の個数と同数にす
れば、同じ速度で複数の読み出し動作を行える利点があ
る。
【００５２】しかしながら、読み出しは比較的高速で行
うことができることを考えれば、読み出し動作には一方
のセンスアンプを専用に使用して、もう一方のセンスア
ンプはできるだけ小さく設計してチップ面積の増大を抑
える方が合理的であると考えられる。そこで、２個のセ
ンスアンプのうち、一方は読み出し専用、もう一方はベ
リファイ専用に用いることにすれば、消去ベリファイ用
のセンスアンプの差動増幅器の個数は１個としても十分
動作可能であり、チップ面積の増大を防ぐことができ
る。
うことができることを考えれば、読み出し動作には一方
のセンスアンプを専用に使用して、もう一方のセンスア
ンプはできるだけ小さく設計してチップ面積の増大を抑
える方が合理的であると考えられる。そこで、２個のセ
ンスアンプのうち、一方は読み出し専用、もう一方はベ
リファイ専用に用いることにすれば、消去ベリファイ用
のセンスアンプの差動増幅器の個数は１個としても十分
動作可能であり、チップ面積の増大を防ぐことができ
る。
【００５３】読み出し専用センスアンプとベリファイ専
用センスアンプとを設けた場合のブロック構成を図５に
示す。
用センスアンプとを設けた場合のブロック構成を図５に
示す。
【００５４】図１の実施形態との相違点は、センスアン
プ１４１Ａが読み出し専用、センスアンプ１４２Ａがベ
リファイ専用として設けられている点である。
プ１４１Ａが読み出し専用、センスアンプ１４２Ａがベ
リファイ専用として設けられている点である。
【００５５】メモリセルアレイ１０１中にあるブロック
１１１の消去動作を説明する。制御回路１５Ａに消去コ
マンドが入力されると、制御回路１５Ａ中の消去制御回
路１５３が動作し、まず、ブロック１１１に接続される
ソース線電圧切換スイッチ１２１を、制御回路１５Ａが
切り換える。ブロック１１１のソース線電圧が高電圧
（例えば、１２Ｖ）に設定される。
１１１の消去動作を説明する。制御回路１５Ａに消去コ
マンドが入力されると、制御回路１５Ａ中の消去制御回
路１５３が動作し、まず、ブロック１１１に接続される
ソース線電圧切換スイッチ１２１を、制御回路１５Ａが
切り換える。ブロック１１１のソース線電圧が高電圧
（例えば、１２Ｖ）に設定される。
【００５６】更に、制御回路１５Ａが、Ｘデコーダ１３
１を通じて、上記ブロック１１１が属するメモリセルア
レイ１０１の全ワード線に低電圧（例えば、０Ｖ）を印
加する。次に、消去ベリファイ動作を行うため、制御回
路１５Ａが、ワード線に、読み出し動作に必要な電圧
（高電圧：例えば５Ｖ）を印加する。この状態で、制御
回路１５Ａの内部のベリファイ制御回路１５６は、ベリ
ファイ専用センスアンプ１４２Ａを用いて消去ベリファ
イを行う。
１を通じて、上記ブロック１１１が属するメモリセルア
レイ１０１の全ワード線に低電圧（例えば、０Ｖ）を印
加する。次に、消去ベリファイ動作を行うため、制御回
路１５Ａが、ワード線に、読み出し動作に必要な電圧
（高電圧：例えば５Ｖ）を印加する。この状態で、制御
回路１５Ａの内部のベリファイ制御回路１５６は、ベリ
ファイ専用センスアンプ１４２Ａを用いて消去ベリファ
イを行う。
【００５７】このとき同時に、ブロック１１５に属する
メモリセルの読み出しを行うことを考える。制御回路１
５Ａに読み出しコマンドが入力されると、読み出し制御
回路１５１及びセンスアンプ切換制御回路１５７が動作
する。制御回路１５Ａは、まず、読み出しを行うセルの
属するブロックが、消去中のブロック１１１が属するメ
モリセルアレイ１０１と同一のメモリセルアレイ中にあ
るかどうかをチェックする。
メモリセルの読み出しを行うことを考える。制御回路１
５Ａに読み出しコマンドが入力されると、読み出し制御
回路１５１及びセンスアンプ切換制御回路１５７が動作
する。制御回路１５Ａは、まず、読み出しを行うセルの
属するブロックが、消去中のブロック１１１が属するメ
モリセルアレイ１０１と同一のメモリセルアレイ中にあ
るかどうかをチェックする。
【００５８】もし、消去中のブロック１１１と同じメモ
リセルアレイ１０１中にあれば、制御回路１５Ａは、エ
ラーメッセージを返す。一方、異なるメモリセルアレイ
１０２上にあれば、制御回路１５Ａは、読み出し可能と
判断し、Ｘデコーダ１３２により、ワード線に、読み出
し動作に必要な高電圧（例えば、５Ｖ）を印加する。ま
た、制御回路１５Ａは、センスアンプ切換回路１９を動
作させ、ブロック１１５の読み出しに、読み出し専用セ
ンスアンプ１４１Ａを使用する。
リセルアレイ１０１中にあれば、制御回路１５Ａは、エ
ラーメッセージを返す。一方、異なるメモリセルアレイ
１０２上にあれば、制御回路１５Ａは、読み出し可能と
判断し、Ｘデコーダ１３２により、ワード線に、読み出
し動作に必要な高電圧（例えば、５Ｖ）を印加する。ま
た、制御回路１５Ａは、センスアンプ切換回路１９を動
作させ、ブロック１１５の読み出しに、読み出し専用セ
ンスアンプ１４１Ａを使用する。
【００５９】図６は、実施の形態２に係るフラッシュメ
モリの変形例のブロック構成図を示す。図５で前述した
フラッシュメモリと異なる点は、図３で前述した実施の
形態１に係るフラッシュメモリの変形例の場合と同様
に、Ｙデコーダ１７１Ａ、１７２Ａ、ビット線選択回路
１８１Ａ、１８２Ａ、ブロック選択制御回路２００、２
０１およびブロック選択回路２１０、２１１が設けられ
ている点である。
モリの変形例のブロック構成図を示す。図５で前述した
フラッシュメモリと異なる点は、図３で前述した実施の
形態１に係るフラッシュメモリの変形例の場合と同様
に、Ｙデコーダ１７１Ａ、１７２Ａ、ビット線選択回路
１８１Ａ、１８２Ａ、ブロック選択制御回路２００、２
０１およびブロック選択回路２１０、２１１が設けられ
ている点である。
【００６０】実施の形態１で前述したフラッシュメモリ
の変形例の場合と同様に、図６に示されるフラッシュメ
モリの変形例におけるＹデコーダ１７１Ａの出力ビット
線の数は、図５に示されるフラッシュメモリにおけるＹ
デコーダ１７１の出力ビット線の数よりも少ない。この
ため実施の形態２に係る図６に示すフラッシュメモリの
変形例でも、実施の形態１で前述したフラッシュメモリ
の変形例の場合と同様に、ビット線選択回路１８１Ａお
よびＹデコーダ１７１Ａのレイアウト面積を図５に示す
フラッシュメモリよりも小さくすることができる。
の変形例の場合と同様に、図６に示されるフラッシュメ
モリの変形例におけるＹデコーダ１７１Ａの出力ビット
線の数は、図５に示されるフラッシュメモリにおけるＹ
デコーダ１７１の出力ビット線の数よりも少ない。この
ため実施の形態２に係る図６に示すフラッシュメモリの
変形例でも、実施の形態１で前述したフラッシュメモリ
の変形例の場合と同様に、ビット線選択回路１８１Ａお
よびＹデコーダ１７１Ａのレイアウト面積を図５に示す
フラッシュメモリよりも小さくすることができる。
【００６１】
【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体記憶装置は、消去単位であるブロックを複
数個含んで成るメモリセルアレイを複数個有して成り、
各メモリセルアレイの複数個のブロックの対応するワー
ド線はそれぞれ共通に接続されて、各メモリセルアレイ
毎に設けられたデコーダにより共通に駆動される構成の
不揮発性半導体記憶装置であって、上記メモリセルアレ
イの個数以下の個数の複数個のセンスアンプを設け、該
複数個のセンスアンプの同時使用により、複数の機能動
作（読み出し動作、ベリファイを含めた書き込み動作、
及びベリファイを含めた消去動作の３つの機能動作より
選択された複数の機能動作）の同時実行を可能としたこ
とを特徴とするものである。
揮発性半導体記憶装置は、消去単位であるブロックを複
数個含んで成るメモリセルアレイを複数個有して成り、
各メモリセルアレイの複数個のブロックの対応するワー
ド線はそれぞれ共通に接続されて、各メモリセルアレイ
毎に設けられたデコーダにより共通に駆動される構成の
不揮発性半導体記憶装置であって、上記メモリセルアレ
イの個数以下の個数の複数個のセンスアンプを設け、該
複数個のセンスアンプの同時使用により、複数の機能動
作（読み出し動作、ベリファイを含めた書き込み動作、
及びベリファイを含めた消去動作の３つの機能動作より
選択された複数の機能動作）の同時実行を可能としたこ
とを特徴とするものである。
【００６２】かかる本発明によれば、複数個の不揮発性
半導体記憶装置を用いることなく、かつ、できる限りチ
ップ面積の増大を抑えて、ベリファイを含めた消去、書
き込み動作と、読み出し動作を同時実行可能とした、極
めて有用な不揮発性半導体記憶装置を提供することがで
きるものである。
半導体記憶装置を用いることなく、かつ、できる限りチ
ップ面積の増大を抑えて、ベリファイを含めた消去、書
き込み動作と、読み出し動作を同時実行可能とした、極
めて有用な不揮発性半導体記憶装置を提供することがで
きるものである。
【図１】 本発明の実施形態１に係るフラッシュメモリ
のブロック構成図である。
のブロック構成図である。
【図２】 実施形態１に係るセンスアンプ切換回路１
９、ビット線選択回路１８１の説明図である。
９、ビット線選択回路１８１の説明図である。
【図３】 実施形態１に係るフラッシュメモリの変形例
のブロック構成図である。
のブロック構成図である。
【図４】 実施形態１に係るフラッシュメモリの変形例
のセンスアンプ切換回路１９、ビット線選択回路１８１
Ａおよびブロック選択回路２１０の説明図である。
のセンスアンプ切換回路１９、ビット線選択回路１８１
Ａおよびブロック選択回路２１０の説明図である。
【図５】 実施形態２に係るフラッシュメモリのブロッ
ク構成図である。
ク構成図である。
【図６】 実施形態２に係るフラッシュメモリの変形例
のブロック構成図である。
のブロック構成図である。
【図７】 不揮発性半導体記憶装置のメモリセルの構造
を示す図である。
を示す図である。
【図８】 ＮＯＲ型フラッシュメモリに於けるブロック
構造を示す図であり、特に、Ｘデコーダとワード線との
関係を示す図である。
構造を示す図であり、特に、Ｘデコーダとワード線との
関係を示す図である。
【図９】 従来の不揮発性半導体記憶装置のブロック構
成図である。
成図である。
【図１０】 従来の不揮発性半導体記億装置に於けるＹ
デコーダとセンスアンプとの説明図である。
デコーダとセンスアンプとの説明図である。
１０１、１０２ メモリセルアレイ １１１、１１２、１１３、１１４ ブロック １１５、１１６、１１７、１１８ ブロック １３１、１３２ Ｘデコーダ １４１、１４２ センスアンプ １４１Ａ 読み出し専用センスアンプ １４２Ａ ベリファイ専用センスアンプ １５、１５Ａ 制御回路 １７１、１７１Ａ、１７２、１７２Ａ Ｙデコーダ １８１、１８１Ａ、１８２、１８２Ａ ビット線選択回
路 １９ センスアンプ切換回路 ２００、２０１ ブロック選択制御回路 ２１０、２１１ ブロック選択回路
路 １９ センスアンプ切換回路 ２００、２０１ ブロック選択制御回路 ２１０、２１１ ブロック選択回路
Claims (10)
- 【請求項１】 メモリセルがワード線とビット線とを介
してマトリックス状に接続された複数のブロックを含む
複数のメモリセルアレイを備えており、各メモリセルア
レイに含まれる該複数のブロックの対応する該ワード線
はそれぞれ共通に接続されており、該ワード線は該メモ
リセルアレイ毎に設けられたデコーダにより共通に駆動
され、該メモリセルはブロック単位で消去される不揮発
性半導体記憶装置であって、 該メモリセルからデータを読み出す複数のセンスアンプ
と、 該複数のセンスアンプを同時に使用して複数の動作を同
時に実行する制御回路とを備えている不揮発性半導体記
憶装置。 - 【請求項２】 該メモリセルアレイの個数と該センスア
ンプの個数とが等しい、請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 該複数のセンスアンプは、読み出し専用
センスアンプとベリファイ専用センスアンプとを含んで
いる、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 該不揮発性半導体記憶装置は、該メモリ
セルアレイが接続される該センスアンプを切り換えるセ
ンスアンプ切換回路をさらに備えている、請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項５】 該制御回路は、該メモリセルアレイが接
続される該センスアンプの切換を制御するセンスアンプ
切換制御回路を含んでおり、該センスアンプ切換回路
は、該センスアンプ切換制御回路からの信号に基づいて
該メモリセルアレイが接続される該センスアンプを切り
換える、請求項４に記載の不揮発性半導体記憶装置。 - 【請求項６】 該不揮発性半導体記憶装置は、該メモリ
セルアレイのそれぞれと該センスアンプ切換回路との間
に設けられ該メモリセルアレイ毎に該ビット線から第１
のビット線を選択するビット線選択回路をさらに備えて
おり、 該センスアンプ切換回路は、該第１のビット線が接続さ
れる該センスアンプを切り換える、請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項７】 該不揮発性半導体記憶装置は、該メモリ
セルアレイ毎に設けられたＹデコーダをさらに備えてお
り、 該ビット線選択回路は、該Ｙデコーダからの信号に基づ
いて該第１のビット線を選択する、請求項６に記載の不
揮発性半導体記憶装置。 - 【請求項８】 該不揮発性半導体記憶装置は、該メモリ
セルアレイのそれぞれと該センスアンプ切換回路との間
に設けられ該ブロック毎に該ビット線から第１のビット
線を選択するビット線選択回路と、 該ブロック毎に選択された該第１のビット線から該メモ
リセルアレイ毎に第２のビット線を選択するブロック選
択回路とをさらに備えており、 該センスアンプ切換回路は、該第２のビット線が接続さ
れる該センスアンプを切り換える、請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項９】 該不揮発性半導体記憶装置は、該メモリ
セルアレイ毎に設けられたＹデコーダと、 該メモリセルアレイ毎に設けられたブロック選択制御回
路とをさらに備えており、 該ビット線選択回路は、該Ｙデコーダからの信号に基づ
いて該第１のビット線を選択し、 該ブロック選択回路は、該ブロック選択制御回路からの
信号に基づいて該第２のビット線を選択する、請求項８
に記載の不揮発性半導体記憶装置。 - 【請求項１０】 該複数の動作は、読み出し動作、ベリ
ファイ動作を含む消去動作及びベリファイ動作を含む書
き込み動作を含んでいる、請求項１に記載の不揮発性半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25901498A JP3611280B2 (ja) | 1997-09-30 | 1998-09-11 | 不揮発性半導体記憶装置 |
| US09/163,714 US6292392B1 (en) | 1997-09-30 | 1998-09-30 | Non-volatile semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26611697 | 1997-09-30 | ||
| JP9-266116 | 1997-09-30 | ||
| JP25901498A JP3611280B2 (ja) | 1997-09-30 | 1998-09-11 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11167796A true JPH11167796A (ja) | 1999-06-22 |
| JP3611280B2 JP3611280B2 (ja) | 2005-01-19 |
Family
ID=26543925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25901498A Expired - Fee Related JP3611280B2 (ja) | 1997-09-30 | 1998-09-11 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6292392B1 (ja) |
| JP (1) | JP3611280B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011213A1 (ja) * | 2004-07-29 | 2006-02-02 | Spansion Llc | 不揮発性記憶装置の初期化制御方法、および不揮発性記憶装置 |
| JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
| JP2013030269A (ja) * | 2012-11-08 | 2013-02-07 | Spansion Llc | 不揮発性記憶装置 |
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|---|---|---|---|---|
| JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
| US6662263B1 (en) | 2000-03-03 | 2003-12-09 | Multi Level Memory Technology | Sectorless flash memory architecture |
| JP3802411B2 (ja) * | 2001-12-20 | 2006-07-26 | 株式会社東芝 | 不揮発性半導体記憶装置のデータコピー方法 |
| US8233322B2 (en) * | 2003-10-10 | 2012-07-31 | Micron Technology, Inc. | Multi-partition memory with separated read and algorithm datalines |
| JP2006155190A (ja) | 2004-11-29 | 2006-06-15 | Sony Corp | データ記憶装置、データ処理方法、記録媒体、およびプログラム |
| US7397700B2 (en) * | 2005-04-11 | 2008-07-08 | Stmicroelectronics S.R.L. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
| JP5702689B2 (ja) | 2010-08-31 | 2015-04-15 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法、及び半導体装置 |
| JP5380510B2 (ja) * | 2011-09-30 | 2014-01-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP7159069B2 (ja) | 2019-01-29 | 2022-10-24 | キオクシア株式会社 | メモリシステムおよび制御方法 |
| DE102021107044A1 (de) | 2021-03-10 | 2022-09-15 | Elmos Semiconductor Se | Sicherheitsrelevantes Rechnersystems mit einem Datenspeicher und einem Datenspeicher |
| US20230215498A1 (en) * | 2022-01-06 | 2023-07-06 | Samsung Electronics Co., Ltd. | Spiking neural network device, nonvolatile memory device, and operation method thereof |
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| EP0745995B1 (en) * | 1995-05-05 | 2001-04-11 | STMicroelectronics S.r.l. | Nonvolatile, in particular flash-EEPROM, memory device |
| JP3180003B2 (ja) * | 1995-06-19 | 2001-06-25 | シャープ株式会社 | 半導体記憶装置 |
| KR0169418B1 (ko) * | 1995-10-30 | 1999-02-01 | 김광호 | 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
-
1998
- 1998-09-11 JP JP25901498A patent/JP3611280B2/ja not_active Expired - Fee Related
- 1998-09-30 US US09/163,714 patent/US6292392B1/en not_active Expired - Lifetime
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| GB2431025A (en) * | 2004-07-29 | 2007-04-11 | Spansion Llc | Method for initializing non-volatile storage device, and non-volatile storage device |
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