JP5380510B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明の実施形態は不揮発性半導体記憶装置に関する。

ＮＡＮＤフラッシュメモリの微細化に伴って、多値書き込み時にセル間干渉効果が増大している。このため、多値書き込み時に各値のメモリセルのしきい値分布が広がり、読み出しマージンの低下を招いていた。

特開２０１０−１３５０２３号公報

本発明の一つの実施形態の目的は、多値書き込み時におけるメモリセルのしきい値分布の拡大を抑制することが可能な不揮発性半導体記憶装置を提供することである。

実施形態の不揮発性半導体記憶装置によれば、制御回路は、レベルの高い第１のしきい値分布についての第１書き込み動作を行い、前記第１のしきい値分布の第１ベリファイ動作を行い、前記第１ベリファイ動作の結果に基づいて、第２書き込み動作を行い、前記第１のしきい値分布よりもレベルの低い第２のしきい値分布についての書き込み動作を開始し、前記第１ベリファイ動作では、前記第１のしきい値分布の低レベル領域と高レベル領域が探索され、前記第２書き込み動作では、前記低レベル領域が高レベル側にシフトされることで前記第２のしきい値分布が生成される。

図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。 図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。 図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。 図４は、図１の不揮発性半導体記憶装置の書き込み時のしきい値分布の遷移状態を示す図である。 図５は、図１の不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。 図６は、図１の不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。 図７は、第２実施形態に係る不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。

以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。

メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。

ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。

図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎ、ｉ及びｎは正の整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。

そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。

ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、モリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌ、ｋは正の整数）にて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｌが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることでＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍ、ｊは正の整数）が構成されている。

そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｊにおいて、セルトランジスタＭＴ１〜ＭＴｌからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。

また、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、ワード線ＷＬｋに共通に接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにてページＰＥを構成することができる。

図３は、図１の不揮発性半導体記憶装置の１セルユニット分の断面図である。
図３において、ウェル１１上には電荷蓄積層１５およびセレクトゲート電極１９、２０が配置され、電荷蓄積層１５上には制御ゲート電極１６が配置されている。なお、ウェル１１と電荷蓄積層１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。

そして、ウェル１１には、電荷蓄積層１５間または電荷蓄積層１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。なお、例えば、ウェル１１はＰ型、不純物拡散層１２、１３、１４はＮ型に形成することができる。

そして、不純物拡散層１３は接続導体１８を介してビット線ＢＬｊに接続され、不純物拡散層１４は接続導体１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｌに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。

また、図１において、ロウ選択回路２は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。

制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、書き込み制御部７ａ、書き込みベリファイ制御部７ｂ、探索ベリファイ制御部７ｃおよび再書き込み制御部７ｄが設けられている。

書き込み制御部７ａは、メモリセルの書き込み動作を制御することができる。ベリファイ制御部７ｂは、目標ベリファイレベルよりも低いしきい値電圧を有するメモリセルを探索することができる。同様に、ベリファイ制御部７ｂは、目標ベリファイレベルよりも高いしきい値電圧を有するメモリセルを探索することもができる。再書き込み制御部７ｃは、ベリファイ制御部７ｄにて目標ベリファイよりも低いしきい値、または、高いしきい値を有するメモリセルの書き込み電圧を変更することができる。

そして、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋに書き込み電圧ＶＷが印加され、ブロックＢｉの選択ビット線ＢＬｊに書き込むデータに応じて０Ｖ（後述する「書き込み電圧」）、または、例えば２．５Ｖ（後述する「書き込み禁止電圧」）が印加される。例えば、データ“０”を書き込みたい場合は選択ビット線ＢＬｊを０Ｖに、データ“１”を書き込みたい場合は選択ビット線ＢＬｊを書き込み禁止電圧にする。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌにはセルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加される。なお、選択ワード線ＷＬｋよりもビット線ＢＬｊ側の非選択ワード線ＷＬ１〜ＷＬｋ−１には、セルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加され、選択ワード線ＷＬｋよりもソース線ＳＣＥ側の非選択ワード線ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴｋ＋１〜ＭＴｌをオフさせるのに十分な低電圧（例えば、０Ｖ）が印加される場合もある。

また、セレクトゲート線ＳＧＤには、ビット線ＢＬ電圧との関係で、セルトランジスタＭＴの閾値を上昇させたい場合にセレクトトランジスタＭＳ１がオンし、セルトランジスタＭＴの閾値を上昇させたくない場合にセレクトトランジスタＭＳ１がオフする電圧、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフさせるのに十分な低電圧が印加される。

すると、電荷蓄積層１５に電荷を注入したい場合、ビット線ＢＬｊに印加された０Ｖの電圧は、セレクトトランジスタＭＳ１がオンしているためＮＡＮＤセルユニットＮＵｊに０Ｖが転送される。ここで、電荷蓄積層１５に電荷を注入したい場合にビット線ＢＬに印加する電圧を「書き込み電圧」と称する場合がある。ビット線ＢＬｊに印加された０Ｖの電圧は、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セルの制御ゲート電極１６に高電圧がかかり、選択セルの電荷蓄積層１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの書き込み動作が実行される。

一方、電荷蓄積層１５に電荷を注入したくない場合、ビット線ＢＬｊに印加された２．５Ｖの電圧により、セレクトトランジスタＭＳ１がオフする。ここで、電荷蓄積層１５に電荷を注入したくない場合にビット線ＢＬに印加する電圧を「書き込み禁止電圧」と称する場合がある。その結果、いわゆるセルフブーストにより、選択ワード線ＷＬｋに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層１５に注入されない。そのため、セルトランジスタＭＴｋのしきい値電圧は上昇しない。

書き込みベリファイ動作では、ブロックＢｉの選択セルの書き込み動作が実行された後、選択セルのしきい値が目標しきい値レベルに達したかどうかが確認される。この時、ブロックＢｉの選択ワード線ＷＬｋに書き込みベリファイ電圧ＶＹが印加され、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｌをオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な高電圧（例えば、４．５Ｖ）が印加される。また、ビット線ＢＬｊにプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。

この時、選択セルのしきい値が目標しきい値レベルに達していない場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電され、ビット線ＢＬｊの電位がロウレベルになる。一方、選択セルのしきい値が目標しきい値レベルに達している場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されないので、ビット線ＢＬｊの電位がハイレベルになる。

そして、ビット線ＢＬｊの電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が探索しきい値レベルに達しているかどうかが判定される。そして、選択セルのしきい値が目標しきい値レベルに達しているなら、選択セルの書き込み処理が終了する。一方、選択セルのしきい値が探索しきい値レベルに達していないなら、その選択セルの再書き込み動作が実行される。

再書き込み動作では、再書き込み制御部に７ｃより、ブロックＢｉの選択ワード線ＷＬｋに再書き込み電圧ＶＲＷが設定される。なお、再書き込み電圧ＶＲＷは、選択セルの書き込み動作の開始時の書き込み電圧ＶＷよりも高くすることができる。

その後、書き込み制御部７ａは、が探索しきい値レベルに達していないメモリセルの選択ワード線ＷＬｋに再書き込み電圧ＶＲＷを印加する。また、探索しきい値レベルに達していないメモリセルのビット線に０Ｖが印加される。この時、書き込み後のしきい値が探索しきい値レベルに達しているメモリセルの再書き込みが行われないようにするために、書き込み制御部７ａは、書き込み後のしきい値が探索しきい値レベルに達しているメモリセルのビット線に書き込み禁止電圧を印加、または、フローティングにする。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｌにはセルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加される。なお、選択ワード線ＷＬｋよりもビット線ＢＬｊ側の非選択ワード線ＷＬ１〜ＷＬｋ−１には、セルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な高電圧（例えば、１０Ｖ）が印加され、選択ワード線ＷＬｋよりもソース線ＳＣＥ側の非選択ワード線ＷＬｋ＋１〜ＷＬｌには、セルトランジスタＭＴｋ＋１〜ＭＴｌをオフさせるのに十分な低電圧（例えば、０Ｖ）が印加される場合もある。

また、書き込み制御部７ａは、セレクトゲート線ＳＧＤには、ビット線ＢＬに書き込み電圧が印加された場合にセレクトトランジスタＭＳ１がオンし、ビット線ＢＬに書き込み禁止電圧が印加された場合にセレクトトランジスタＭＳ１がオフする電圧を印加する。また、書き込み制御部７ａは、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフさせるのに十分な低電圧を印加する。

すると、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルのビット線に印加された０Ｖの電圧が、ＮＡＮＤセルユニットＮＵｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介し、そのメモリセルのセルトランジスタＭＴｋのドレインに伝わるとともに、そのメモリセルの制御ゲート電極１６に高電圧がかかる。このため、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルの電荷蓄積層１５の電位が上昇する。この結果、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルのドレインからトンネル現象によって電荷蓄積層１５に電荷が注入され、そのメモリセルのセルトランジスタＭＴｋのしきい値が上昇することで、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルの再書き込み動作が実行される。

ここで、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルのみの再書き込み動作を実行する。以降「ロックアウト動作」と称する場合がある。このロックアウト動作により、書き込み後のしきい値分布の高レベル領域をシフトさせることなく、書き込み後のしきい値分布の低レベル領域を高レベル領域側にシフトさせることができる。このため、書き込みベリファイ回数を増大させることなく、書き込み後のしきい値分布を狭くすることができ、パフォーマンスの低下を抑制しつつ、読み出しマージンを増大させることができる。

図４は、図１の不揮発性半導体記憶装置の書き込み時のしきい値分布の遷移状態を示す図である。なお、図４では、各メモリセルが４値化（１つのメモリセルに２ビットのデータを記憶）されている場合を例にとった。また、４値が記憶される時の最もレベルの低いしきい値分布をＥ、３番目にレベルの高いしきい値分布をＡ、２番目にレベルの高いしきい値分布をＢ、最もレベルの高いしきい値分布をＣとした。これらのしきい値分布Ｅ、Ａ〜Ｃは、２ビット分のデータ‘１１’、‘１０’、‘００’、‘０１’にそれぞれ対応させることができる。また、しきい値分布Ａの目標ベリファイレベルをＶｆＡ、しきい値分布Ｂの目標ベリファイレベルをＶｆＢ、しきい値分布Ｃの目標ベリファイレベルをＶｆＣとした。なお、０＜ＶｆＡ＜ＶｆＢ＜ＶｆＣである。ここでベリファイレベルＶｆはそれぞれのしきい値分布の低レベル側の裾の値とほぼ等しくなる。

図４（ａ）において、消去動作では、例えば、各ブロックの全てのメモリセルのしきい値分布Ｅが負になるように設定することができる。そして、メモリセルの書き込みでは、ロウアーページの書き込みが行われることにより、書き込み対象のメモリセルについてしきい値分布ＬＭが生成される。この動作を「ロウ書き込み」と称する場合がある。なお、しきい値分布ＬＭが正になるように、しきい値分布ＬＭの目標ベリファイレベルをＶｆＬＭに設定することができる。なお、ベリファイレベルＶｆＬＭはベリファイレベルＶｆＢよりも低いことが好ましい。また、ベリファイレベルＶｆＬＭはベリファイレベルＶｆＡと同じでも良いし、異なっていても良い。

ここで、書き込み動作では、書き込み電圧ＶＷを一回印加し、しきい値分布Ａ〜ＣのベリファイＶｆを行う。その後、書き込み後のしきい値が探索しきい値レベルに達していないメモリセルの再書き込み動作が実行される。この動作を、以降「通常書き込み動作」と称する場合がある。

ここで、本例の４値の書き込み動作では、通常書き込み動作を行う前に、書き込み制御部７ａはしきい値分布Ｃに対応した初期の書き込み動作を行うことができる。この動作を、以降「Ｃパルス書き込み動作」と称する場合がある。このＣパルス書き込み動作では、図４（ｂ）に示すように、しきい値分布ＢＣはしきい値分布ＬＭからＣレベルのしきい値を書き込むセルを高レベル側に移動させて生成する。このしきい値分布ＢＣは、しきい値分布ＬＭの高レベル側に生成される。また、このしきい値分布ＢＣは、その高レベル側の裾が目標ベリファイレベルＶｆＣにかかり、その低レベル側の裾が目標ベリファイレベルＶｆＢにかかるように分布幅が広くなる。なお、初期の書き込み動作の条件によっては、しきい値分布ＢＣの低レベル側の裾が目標ベリファイレベルＶｆＢよりも高くなる場合もある。また、この時、初期の書き込み動作における書き込み電圧は、しきい値分布Ａ〜Ｃの書き込み動作の開始時の書き込み電圧よりも大きくすることが好ましい。

そして、しきい値分布ＢＣが生成されると、図４（ｃ）に示すように、書き込みベリファイレベルＶｆＣＬに基づいて、しきい値分布ＢＣについてのみ書き込みベリファイ動作が行われる。この動作を「探索ベリファイ動作」と称する場合がある。なお、書き込みベリファイレベルＶｆＣＬは、目標ベリファイレベルＶｆＣよりも小さな値に設定する。

この探索ベリファイ動作では、ベリファイ制御部７ｂが、しきい値分布ＢＣに対応した書き込み動作が行われたメモリセルが書き込みベリファイレベルＶｆＣＬに達しているかどうかをチェックすることで、しきい値分布ＢＣの低レベル領域ＢＣＬと高レベル領域ＢＣＨが探索される。

そして、図４（ｄ）に示すように、しきい値分布ＢＣの低レベル領域ＢＣＬに属するメモリセルのみに再書き込み動作が行われることで、しきい値分布ＢＣの低レベル領域ＢＣＬが高レベル側にシフトされる。この書き込み動作を「追加Ｃパルス書き込み動作」と称する場合がある。なお、低レベル領域ＢＣＬの再書き込み動作の再書き込み電圧は、しきい値分布ＢＣの書き込み動作の書き込み電圧よりも高くすることが好ましい。この探索ベリファイ動作と追加Ｃパルス書き込み動作により、しきい値分布ＢＣの低レベル側の裾のみを高レベル側に移動させることができる。その結果、しきい値分布ＢＣの幅を狭くすることができる。すなわち、しきい値分布ＢＣを高レベルに移動させてしきい値分布Ｃを生成するため、しきい値分布ＢＣの幅が狭くなるということはしきい値分布Ｃの幅も狭くできることに繋がる。

また、追加Ｃパルス書き込み動作後には、探索ベリファイ動作は行わない。その結果、書き込み動作を高速化することができる。なお、探索ベリファイ動作を行いしきい値分布ＢＣの低レベル側の裾をベリファイレベルＶｆＣＬ以上にすればしきい値分布ＢＣの幅を狭くすることができる。しかし、しきい値分布Ｃは、後の書き込みベリファイ動作にて、ベリファイレベルＶｆＣを用いてしきい値分布Ｃの低レベル側の裾を調整することになる。すなわち、追加Ｃパルス書き込み動作後には、探索ベリファイ動作は行う必要性は小さい。そこで、追加Ｃパルス書き込み動作後には、探索ベリファイ動作は行わないことで、書き込み動作を高速化させることができる。

そして、図４（ｅ）に示すように、通常書き込み動作及び書き込みベリファイ動作により、しきい値分布Ｅからしきい値分布Ａを生成し、しきい値分布ＬＭからしきい値分布Ｂを生成し、しきい値分布ＢＣの高レベル領域ＢＣＨおよび高レベル側にシフトされた低レベル領域ＢＣＬからしきい値分布Ｃを生成する。

ここで、しきい値分布Ａ、Ｂを生成する前にしきい値分布ＢＣを生成し、しきい値分布ＢＣからしきい値分布Ｃを生成することにより、しきい値分布Ａ、Ｂを生成した後にしきい値分布ＬＭからしきい値分布Ｃを生成する方法に比べて、しきい値分布Ａ、Ｂが受けるセル間干渉を低減でき、しきい値分布Ａ、Ｂの広がりを抑制することができる。セル間干渉では、図３において、隣接セルの制御ゲート電極１６に高電圧がかかると、自セルの電荷蓄積層１５に蓄積された電荷が容量結合にて引き抜かれ、自セルのしきい値が変化する。

また、しきい値分布ＢＣの低レベル領域ＢＣＬに属するメモリセルのみに追加Ｃパルス書き込み動作を実行することにより、しきい値分布ＢＣの高レベル領域ＢＣＨをシフトさせることなく、しきい値分布ＢＣの低レベル領域ＢＣＬを高レベル領域側にシフトさせることができる。その結果、しきい値分布Ｃを狭くすることができる。
また、しきい値分布Ｃはしきい値分布ＢＣから生成される。そのため、しきい値分布ＢＣの低レベル側の裾が高くすることにより、しきい値分布Ｃを生成するまでに必要な書き込み電圧ＶＷの印加回数が少なくなる。その結果、しきい値分布Ｃが、しきい値分布Ａ、Ｂに与えるセル間干渉を小さくすることができる。すなわち、しきい値分布Ａ、Ｂのしきい値変動を小さくすることができる。特に、高い書き込み電圧を必要とするしきい値分布Ｃの書き込み回数（書き込み電圧ＶＷを印加する回数）を少なくすることは、セル間干渉を小さくする効果が大きい。

なお、ロウ書き込みは本実施例の必須の条件ではない。ロウ書き込みを行わず、Ｃパルス書き込み動作、探索ベリファイ動作、追加Ｃパルス書き込み動作を行い、しきい値分布Ａ〜Ｃを生成することもできる。この場合は、Ｃパルス書き込み動作によりしきい値分布Ｅからしきい値分布ＢＣを生成する。このように、ロウ書き込みを行わなくても上述した効果を得ることができる。その結果、書き込み速度をさらに高速化することができる。

図５は、図１の不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。
図５において、図４（ａ）のしきい値分布ＬＭが生成されると、選択セルに書き込み電圧ＶＷを印加し、その選択セルの書き込み動作を実行することでしきい値分布ＢＣを生成する（Ｔ１、Ｃパルス書き込み動作）。この時、書き込み電圧ＶＷはプログラム電圧ＶＰにオフセット電圧ΔＶＰ１を加算することが好ましい。なお、オフセット電圧ΔＶＰ１は、ステップアップ電圧ΔＶＰ３より大きな値に設定することができる。なお、Ｃパルス書き込み動作を複数回行うことも可能である。その結果、しきい値分布ＢＣの低レベル側の裾を高くすることにより、しきい値分布ＢＣからしきい値分布Ｃへの書き込み電圧の印加回数を少なくすることができる。

次に、選択セルにベリファイ電圧ＶＦを印加することで、しきい値分布ＢＣについてのベリファイ動作を行い、しきい値分布ＢＣの低レベル領域ＢＣを探索する（Ｔ２、探索ベリファイ動作）。この時、ベリファイ電圧ＶＦはベリファイレベルＶｆＣＬに設定することができる。

次に、しきい値分布ＢＣの低レベル領域ＢＣのメモリセルのみに再書き込み電圧ＶＲＷを印加し、そのメモリセルの再書き込み動作を実行することで、しきい値分布ＢＣの低レベル領域ＢＣを高レベル側にシフトさせる（Ｔ３、追加Ｃパルス書き込み動作）。この時、再書き込み電圧ＶＲＷはプログラム電圧ＶＰにオフセット電圧ΔＶＰ１、ΔＶＰ２を加算することが好ましい。Ｃパルス書き込み動作においてしきい値の移動量が小さいメモリセルを移動させるためである。なお、オフセット電圧ΔＶＰ２は、ステップアップ電圧ΔＶＰ３より大きな値に設定することができる。また、追加Ｃパルス書き込みは複数回行うことも可能である。その結果、しきい値分布ＢＣの低レベル側の裾を高くすることにより、しきい値分布ＢＣからしきい値分布Ｃへの書き込み電圧の印加回数を少なくすることができる。

次に、探索ベリファイ動作を行うことなく、通常書き込み動作を行う。選択セルに書き込み電圧ＶＷを印加し、その選択セルの書き込み動作を実行することで、しきい値分布Ａ〜Ｃに収さまるように選択セルのしきい値を調整する（Ｔ４）。この時、書き込み電圧ＶＷはプログラム電圧ＶＰに設定することができる。

次に、選択セルに書き込みベリファイ電圧ＶＹを順次印加することで、各しきい値分布Ａ〜Ｃについての書き込みベリファイを順次行う（Ｔ５〜Ｔ７）。この時、しきい値分布Ａについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＡに設定し、しきい値分布Ｂについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＢに設定し、しきい値分布Ｃについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＣに設定することができる。

そして、選択セルのしきい値が目標ベリファイレベルＶｆＡ〜ＶｆＣに達していないなら、選択セルのしきい値が目標ベリファイレベルＶｆＡ〜ＶｆＣに達するまで、書き込み電圧ＶＷをステップアップ電圧ΔＶＰ３だけ加算しながらその選択セルの書き込み動作を繰り返す（Ｔ８〜Ｔ１５）。ここで、ロックアウト動作により、目標ベリファイレベルＶｆに達したメモリセルから順に書き込みが行われなくなる。

図６は、図１の不揮発性半導体記憶装置の書き込み動作を示すフローチャートである。
図６において、書き込み制御部７ａは、書き込み電圧ＶＷをＶＰ＋ΔＶＰ１に設定し（Ｓ１）、しきい値分布Ｃに書き込まれる選択セルの書き込み動作を実行する（Ｓ２、Ｃパルス書き込み動作）。

次に、ベリファイ制御部７ｂは、選択セルのベリファイを行うことで、選択セルのしきい値分布の低レベル領域を探索する（Ｓ３、探索ベリファイ動作）。

次に、書き込み制御部７ａは、書き込み電圧ＶＷをＶＰ＋ΔＶＰ１＋ΔＶＰ２に設定し（Ｓ４）、選択セルの低レベル領域にのみ再書き込み動作を実行する（Ｓ５、追加Ｃパルス書き込み動作）。

次に、書き込み制御部７ａは、書き込み電圧ＶＷをＶＰに設定し（Ｓ６）、しきい値分布Ａ〜Ｃに書き込まれる選択セルの書き込み動作を実行する（Ｓ７）。そして、ベリファイ制御部７ｂは、選択セルの書き込みベリファイを行い（Ｓ８）、ベリファイチェックに不合格なら（Ｓ９）、ベリファイチェックに合格するまで、再書き込み制御部７ｃが書き込み電圧ＶＷをステップアップ電圧ΔＶＰ３だけ加算しながら、書き込み制御部７ａがその選択セルの書き込み動作を繰り返す（Ｔ９、Ｓ１０）。

（第２実施形態）
図７は、第２実施形態に係る不揮発性半導体記憶装置の書き込み電圧および書き込みベリファイ電圧の印加方法を示すタイミングチャートである。第２実施形態は、第１実施形態のＣパルス書き込み動作、及び、探索ベリファイ動作を通常書き込み動作に取り入れた形態である。第１実施形態と同様の構成、動作においてはその説明を省略する。

図７において、図４（ａ）のしきい値分布ＬＭが生成されると、書き込み制御部７ａは、しきい値分布Ｃに書き込まれる予定の選択セルに書き込み電圧ＶＷを印加し、その選択セルの書き込み動作を実行する。その結果、しきい値分布ＢＣを生成する（Ｔ２１）。この時、書き込み電圧ＶＷはプログラム電圧ＶＰにオフセット電圧ΔＶＰ１を加算することが好ましい。なお、ロウ書き込み動作は第１実施形態と同様に省略することも可能である。

次に、通常書き込み動作と書き込みベリファイ動作を変形させた書き込み行う。以降、この通常書き込み動作を「第１通常書き込み動作」と称する。書き込み制御部７ａは、選択セルに書き込み電圧ＶＷを印加し、しきい値分布Ａ、Ｂに書き込まれる選択セルの書き込み動作を実行することで、しきい値分布Ａ、Ｂが目標ベリファイレベルＶｆＡ、ＶｆＢに収さまるように選択セルのしきい値を調整する（Ｔ２２）。この時、書き込み電圧ＶＷはプログラム電圧ＶＰに設定することができる。なお、第１通常書き込み動作において、しきい値分布Ｃに書き込まれる選択セルも書き込みの対象にしても良い。

次に、選択セルに書き込みベリファイ電圧ＶＹを順次印加することで、各しきい値分布Ａ、Ｂについての書き込みベリファイを順次行う（Ｔ２３、Ｔ２４）。この時、ベリファイ制御部７ｂは、しきい値分布Ａについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＡに設定し、しきい値分布Ｂについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＢに設定することができる。このベリファイ動作に合わせて、探索ベリファイ動作と同様の動作も行う。ベリファイ制御部７ｂは、しきい値分布ＢＣ（しきい値分布Ｃ）に書き込まれるメモリセルについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＣＢに設定する。Ｔ２３〜Ｔ２５の動作を「第１ベリファイ動作」と称する場合がある。

次に、書き込み制御部７ａは、しきい値分布ＢＣの低レベル領域ＢＣのメモリセルのみに再書き込み電圧ＶＲＷを印加し、そのメモリセルの再書き込み動作を実行することで、しきい値分布ＢＣの低レベル領域ＢＣを高レベル側にシフトさせる（Ｔ２６、追加Ｃパルス書き込み動作）。この時、再書き込み電圧ＶＲＷはプログラム電圧ＶＰにオフセット電圧ΔＶＰ１、ΔＶＰ２およびステップアップ電圧ΔＶＰ３を加算することが好ましい。

次に、探索ベリファイ動作を行わずに、通常書き込み動作を行う。以降、「第２通常書き込み動作」と称する。書き込み制御部７ａは、選択セルに書き込み電圧ＶＷを印加し、その選択セルの書き込み動作を実行することで、しきい値分布Ａ〜Ｃに収さまるように選択セルのしきい値を調整する（Ｔ２７）。この時、再書き込み制御部７ｃは、書き込み電圧ＶＷはプログラム電圧ＶＰにステップアップ電圧ΔＶＰ３を加算することができる。

次に、ベリファイ制御部７ｂは、選択セルに書き込みベリファイ電圧ＶＹを順次印加することで、各しきい値分布Ａ〜Ｃについての書き込みベリファイを順次行う（Ｔ２８〜Ｔ３０）。この時、しきい値分布Ｃについての書き込みベリファイ電圧ＶＹは目標ベリファイレベルＶｆＣに設定することができる。以降、Ｔ２８〜Ｔ３０の動作を「第２ベリファイ動作」と称する場合がある。

そして、選択セルのしきい値が目標ベリファイレベルＶｆＡ〜ＶｆＣに達していないなら、選択セルのしきい値が目標ベリファイレベルＶｆＡ〜ＶｆＣに達するまで、再書き込み制御部７ｃは電圧ＶＷをステップアップ電圧ΔＶＰ３だけ加算しながら、書き込み制御部７ａはその選択セルの書き込み動作を繰り返す（Ｔ３１〜Ｔ３８）。

ここで、第２実施形態は第１実施形態と同様の効果が得られる、また、Ｃパルス書き込み動作、及び、探索ベリファイ動作を通常書き込み動作に取り入れることにより、書き込み処理を効率化することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、本実施の形態では、各メモリセルが４値化されている場合を例にとったが、８値化、１６値化している場合でも適用可能である。その場合は、最も高いしきい値分布にＣパルス書き込み動作、探索ベリファイ動作、及び、追加Ｃパルス書き込み動作を行えばよい。また、Ｃパルス書き込み動作、探索ベリファイ動作、及び、追加Ｃパルス書き込み動作はしきい値分布の移動量が大きい分布に対して適用することも可能である。例えば、しきい値分布Ｅからしきい値分布Ａに移動させる場合である。このしきい値分布Ｅからしきい値分布Ａの移動量は、しきい値分布ＬＭからしきい値分布Ｂへの移動量よりも大きい。ここで、しきい値分布の移動量が大きい場合、より大きな書き込み電圧が必要となり、セル間干渉が強くなる。その結果、しきい値分布の幅が大きくなってしまう。すなわち、しきい値分布のレベルではなく、しきい値分布の移動量に基づいて、本発明を適用しても該述の効果が得られる。

１ メモリセルアレイ、Ｂ１〜Ｂｎ ブロック、２ ロウ選択回路、３ ウェル電位設定回路、４ ソース電位設定回路、５ カラム選択回路、６ データ入出力バッファ、７ 制御回路、７ａ 書き込み制御部、７ｂ 書き込みベリファイ制御部、７ｃ 再書き込み制御部、８ センスアンプ回路、ＭＳ１、ＭＳ２ セレクトトランジスタ、ＭＴ１〜ＭＴｌ セルトランジスタ、ＷＬ１〜ＷＬｌ ワード線、ＳＧＤ、ＳＧＳ セレクトゲート線、ＳＣＥ ソース線、ＢＬ１〜ＢＬｍ ビット線、ＮＵ１〜ＮＵｍ ＮＡＮＤセルユニット、ＰＥ ページ、１１ ウェル、１２〜１４ 不純物拡散層、１５ 電荷蓄積層、１６ 制御ゲート電極、１７、１８ 接続導体、１９、２０ セレクトゲート電極

Claims (5)

1. 複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
   前記メモリセルの書き込み動作、しきい値分布の目標ベリファイレベルに基づいて書き込みベリファイ動作を制御する制御回路とを備え、
   前記制御回路は、第１のしきい値分布についての第１書き込み動作を行い、前記第１のしきい値分布の第１ベリファイ動作を行い、前記第１ベリファイ動作の結果に基づいて第２書き込み動作を行い、第２のしきい値分布についての第３書き込み動作を開始し、
   前記第１ベリファイ動作では、前記第１のしきい値分布の低レベル領域と高レベル領域が探索され、前記第２書き込み動作では、前記低レベル領域が高レベル側にシフトされることで前記第２のしきい値分布が生成されることを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記第２書き込み動作後に前記第１ベリファイ動作を行うことなく前記第３書き込み動作を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記制御回路は、前記第３書き込み動作において、前記第１のしきい値分布に書き込まれる前記メモリセルに書き込みも行うことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記第１のしきい値分布に書き込まれる前記メモリセルに対してのみ前記第１書き込み動作を行うことを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記第１のしきい値分布は前記第２のしきい値分布よりも低いレベルであることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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