KR20110092090A - 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템 - Google Patents

불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템 Download PDF

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Abstract

여기에 제공되는 메모리 시스템은 제 1 비트 패턴 순서에 의거하여 데이터를 변환하도록 구성된 제어기와; 그리고 상기 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 상기 변환된 데이터를 프로그램하도록 그리고 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 데이터를 읽도록 구성된 불 휘발성 메모리 장치를 포함한다.

Description

불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템{NON-VOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-비트 데이터를 저장하는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 읽기 성능을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
본 발명의 일 특징은 제 1 비트 패턴 순서에 의거하여 데이터를 변환하도록 구성된 제어기와; 그리고 상기 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 상기 변환된 데이터를 프로그램하도록 그리고 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 데이터를 읽도록 구성된 불 휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 특징은 불 휘발성 메모리 장치 및; 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하는 메모리 시스템의 동작 방법을 제공하는 것이며, 이 동작 방법은 제 1 비트 패턴 순서에 의거하여 데이터를 변환하고, 상기 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 상기 변환된 데이터를 상기 불 휘발성 메모리 장치에 저장하고, 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 상기 불 휘발성 메모리 장치로부터 데이터를 읽고, 데이터 변환 없이 상기 읽혀진 데이터를 외부로 출력하는 것을 포함한다.
본 발명의 또 다른 특징은 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 그리고 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 입력 데이터가 상기 메모리 셀 어레이의 선택된 행에 속한 메모리 셀들에 프로그램되도록 프로그램 동작을 제어하도록 그리고 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 상기 메모리 셀 어레이의 상기 선택된 행에 속한 메모리 셀들로부터 데이터가 읽혀지도록 읽기 동작을 제어하도록 구성된 제어 로직을 포함하며, 상기 선택된 행에 속한 메모리 셀들로부터 읽혀진 데이터는 상기 선택된 행에 속한 메모리 셀들에 프로그램된 데이터와 다른 불 휘발성 메모리 장치를 제공하는 것이다.
예시적인 실시예에 따르면, 문턱 전압 산포의 개선을 위한 알고리즘을 적용하기에 적합한 비트 패턴 순서와 균일한 에러 확률 분포/읽기 레이턴시를 구현하기에 적합한 비트 패턴 순서를 채용하는 것이 가능하다.
도 1a 및 도 1b는 예시적인 실시예에 따른 비트 패턴들의 순서들을 보여주는 도면들이다.
도 2a는 예시적인 실시예에 따른 도 1a에 도시된 비트 할당 방식에 따른 프로그램 방식을 설명하기 위한 도면이다.
도 2b는 예시적인 실시예에 따른 도 1b에 도시된 비트 할당 방식에 따른 프로그램 방식을 설명하기 위한 도면이다.
도 3은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 5는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 6은 본 발명의 예시적인 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 9는 본 발명의 예시적인 실시예에 따른 도 8에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
가격 경쟁력의 향상을 위해서 멀티-레벨 데이터 저장 기술들의 개발이 가속화되고 있는 추세이다. 예를 들면, 메모리 셀에 저장되는 데이터 비트들의 수가 증가되고 있다. 메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 커플링, 에러율, 프로그램 횟수, 읽기 횟수, 등과 같은 다양한 문제점들이 예상되고 있다. 그러한 문제점들을 최소화할 수 있는 비트 패턴 순서(the ordering of bit patterns)를 결정하는 것이 중요한 관점으로 대두되고 있다. 비트 패턴 순서는 비트 할당 방식이라고도 불린다. 여기서, 비트 패턴은 하나의 메모리 셀에 저장되는 비트들의 열을 의미한다. 예를 들면, 하나의 메모리 셀에 4-비트 데이터가 저장되는 경우, 비트 패턴은 "1111", "0000", 그리고 그것들 사이에 존재하는 값들 중 어느 하나를 가지며, 그러한 비트 패턴들의 순서 즉, 비트 할당 방식은 메모리 셀에 저장되는 데이터 비트들의 수에 따라 다양하게 구성될 수 있다. 예시적인 실시예에 따른 비트 패턴들의 순서 즉, 비트 할당 방식이 도 1a 및 도 1b에 도시되어 있다.
도 1a 및 도 1b에 도시된 비트 패턴들은 메모리 셀에 4-비트 데이터가 저장되는 경우에 대응할 것이다. 이러한 경우, 선택된 워드 라인의 메모리 셀들에는 각각 4-페이지 데이터가 저장될 것이다. 메모리 셀들 각각은 소거 상태(E)와 프로그램 상태들(P1∼P15) 중 어느 하나를 갖도록 프로그램될 것이다. 예를 들면, 도 1a를 참조하면, 메모리 셀이 소거 상태(E)를 갖는 경우, 메모리 셀에는 "1111"의 데이터가 저장될 것이다. 메모리 셀이 프로그램 상태(P1)를 갖는 경우, 메모리 셀에는 "0111"의 데이터가 저장될 것이다. 즉, 데이터 상태들(E∼P15)은 대응하는 비트 패턴들을 각각 갖도록 할당될 것이다. 데이터 상태들(E∼P15)에 각각 대응하는 비트 패턴들은 도 1b에 도시된 바와 같이 할당될 수 있다. 예를 들면, 메모리 셀이 소거 상태(E)를 갖는 경우, 메모리 셀에는 "1111"의 데이터가 저장될 것이다. 메모리 셀이 프로그램 상태(P1)를 갖는 경우, 메모리 셀에는 "1101"의 데이터가 저장될 것이다.
예시적인 실시예에 있어서, 비트 패턴들의 순서가 도 1a 및 도 1b에 도시된 것에 국한되지 않음은 잘 이해될 것이다.
메모리 셀에 저장된 데이터를 읽는 동작은 메모리 셀의 문턱 전압이 어느 상태에 해당하는 지의 여부를 판단하고 판단 결과에 따라 대응하는 4-비트 데이터를 얻는 과정이다. 읽기 동작은 페이지 단위로 수행되며, '0'과 '1'이 구분되는 상태 경계를 기준으로 메모리 셀의 문턱 전압이 상태 경계보다 높은지 또는 낮은지를 확인함으로써 각 페이지에 속한 각 메모리 셀의 데이터가 '0'인 지 또는 '1'인 지의 여부를 알아내기 위해서 행해질 것이다.
예를 들면, 도 1a에 도시된 비트 패턴들의 순서를 갖도록 메모리 셀들을 프로그램하는 경우, 첫 번째 페이지 데이터는 상태들(P7, P8) 사이의 상태 경계에 대응하는 읽기 전압(VR8)을 이용하여 읽기 동작을 한번 수행함으로써 읽혀질 것이다. 두 번째 페이지 데이터는 상태들(P3, P4) 사이의 상태 경계 그리고 상태들(P11, P12) 사이의 상태 경계에 각각 대응하는 읽기 전압들(VR4, VR12)을 이용하여 읽기 동작을 2회 수행함으로써 읽혀질 것이다. 세 번째 페이지 데이터는 상태들(P1, P2) 사이의 상태 경계, 상태들(P5, P6) 사이의 상태 경계, 상태들(P9, P10) 사이의 상태 경계, 그리고 상태들(P13, P14) 사이의 상태 경계에 각각 대응하는 읽기 전압들(VR2, VR6, VR10, VR14)을 이용하여 읽기 동작을 4회 수행함으로써 읽혀질 것이다. 네 번째 페이지 데이터는 상태들(E, P1) 사이의 상태 경계, 상태들(P2, P3) 사이의 상태 경계, 상태들(P4, P5) 사이의 상태 경계, 상태들(P6, P7) 사이의 상태 경계, 상태들(P8, P9) 사이의 상태 경계, 상태들(P10, P11) 사이의 상태 경계, 상태들(P12, P13) 사이의 상태 경계, 그리고 상태들(P14, P15) 사이의 상태 경계에 각각 대응하는 읽기 전압들(VR1, VR3, VR5, VR7, VR9, VR11, VR13, VR15)을 이용하여 읽기 동작을 8회 수행함으로써 읽혀질 것이다.
도 1b에 도시된 비트 패턴들의 순서를 갖도록 메모리 셀들을 프로그램하는 경우, 앞서 설명된 것과 동일한 방식으로 읽기 전압들이 결정되며, 그렇게 결정된 읽기 전압들을 이용하여 읽기 동작들이 수행될 것이다. 예를 들면, 첫 번째 페이지 데이터는 읽기 전압들(VR2, VR7, VR13)을 이용하여 3번 읽기 동작을 수행함으로써 읽혀지고, 두 번째 페이지 데이터는 읽기 전압들(VR1, VR6, VR8, VR11)을 이용하여 4번 읽기 동작을 수행함으로써 읽혀질 것이다. 세 번째 페이지 데이터는 읽기 전압들(VR3, VR5, VR9, VR15)을 이용하여 4번 읽기 동작을 수행함으로써 읽혀지고, 네 번째 페이지 데이터는 읽기 전압들(VR4, VR10, VR12, VR14)을 이용하여 4번 읽기 동작을 수행함으로써 읽혀질 것이다.
정해진 비트 패턴들의 순서에 따라 프로그램된 멀티-비트 데이터는 정해진 비트 패턴들의 순서에 대응하는 읽기 방법에 의해서 읽혀질 것이다. 즉, 비트 패턴들의 순서에 따라 멀티-비트 데이터를 프로그램하는 방법은 하나의 읽기 방법에 대응할 것이다. 예를 들면, 도 1a에 도시된 비트 패턴들의 순서에 따라 저장된 멀티-비트 데이터는 도 1a에서 설명된 읽기 방법으로 읽혀질 것이다. 만약 도 1a에 도시된 비트 패턴들의 순서에 따라 저장된 멀티-비트 데이터가 도 1b에서 설명된 읽기 방법으로 읽혀지면, 저장된 데이터와 다른 데이터가 읽혀질 것이다. 따라서, 비트 패턴들의 순서가 결정되면, 결정된 비트 패턴들의 순서에 대응하는 프로그램 방법과 읽기 방법이 결정될 것이다. 이는 결정된 비트 패턴들의 순서에 대응하는 프로그램 방법에 따라 멀티-비트 데이터가 저장되면 프로그램 방법에 대응하는(또는, 결정된 비트 패턴들의 순서에 대응하는) 읽기 방법에 따라 멀티-비트 데이터가 읽혀짐을 의미한다.
도 1a 및 도 1b에 각각 도시된 비트 패턴들의 순서에 따라 데이터를 프로그램하는 경우, 우측 박스들(A0, A1)에 각각 도시된 바와 같이, 첫 번째 내지 네 번째 페이지 데이터 각각을 읽을 때 생기는 에러 확률은 읽기 횟수에 대응할 것이다. 예를 들면, 도 1a에 도시된 비트 패턴들의 순서, 즉 비트 할당 방식의 에러 확률 분포는 1:2:4:8이고, 도 1b에 도시된 비트 할당 방식의 에러 확률 분포는 3:4:4:4이다. 메모리 시스템의 에러 정정 능력이 가장 큰 에러 확률을 갖는 페이지에 대한 에러를 정정할 수 있도록 설계되어야 하기 때문에, 도 1a에 도시된 비트 할당 방식을 채용한 메모리 시스템은 도 1b에 도시된 비트 할당 방식을 채용한 메모리 시스템과 비교하여 볼 때 상대적으로 큰 에러 정정 능력을 갖는 에러 정정 회로를 필요로 할 것이다. 도 1b에 도시된 비트 할당 방식은 균일한 에러 확률 분포(또는, 균일한 읽기 레이턴시)를 구현하는 데 용이할 것이다.
도 2a는 예시적인 실시예에 따른 도 1a에 도시된 비트 할당 방식에 따른 프로그램 방식을 설명하기 위한 도면이고, 도 2b는 예시적인 실시예에 따른 도 1b에 도시된 비트 할당 방식에 따른 프로그램 방식을 설명하기 위한 도면이다. 도 2a에 도시된 바와 같은 프로그램 방식은 문턱 전압 산포의 증가 폭이 상태 마다 균일하기 때문에 셀간 커플링으로 인한 셀 산포 열화를 보상하기 위한 각종 알고리즘들을 적용하기에 적합하다. 이에 반해서, 도 2b에 도시된 바와 같은 프로그램 방식은 문턱 전압 산포의 증가 폭이 상태 마다 균일하지 않기 때문에 셀의 문턱 전압 산포를 개선하기 위한 각종 알고리즘을 적용하기에 적합하지 않다.
이상의 설명으로부터 이해되는 바와 같이, 균일한 에러 확률 분포를 구현할 수 있을 뿐만 아니라 문턱 전압 산포의 개선을 위한 각종 알고리즘들을 적용할 수 있는 비트 할당 방식을 결정하는 것이 어렵다. 본 발명의 예시적인 실시예에 따른 메모리 시스템은 균일한 에러 확률 분포를 구현할 수 있고 문턱 전압 산포의 개선을 위한 각종 알고리즘들을 적용하기에 적합한 프로그램 및 읽기 방식들을 사용하며, 이는 이후 상세히 설명될 것이다.
도 3은 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 3을 참조하면, 메모리 시스템은 저장 매체로서 불 휘발성 메모리 장치를 사용할 것이다. 메모리 시스템은 호스트(100), 제어기(200), 그리고 불 휘발성 메모리 장치(300)를 포함할 것이다. 제어기(200)는 호스트(100)의 요청에 응답하여 불 휘발성 메모리 장치(300)를 제어할 것이다. 제어기(200)는 문턱 전압 산포의 개선을 위한 각종 알고리즘들을 적용하기에 적합한 비트 패턴 순서를 갖도록 호스트(100)로부터 제공되는 데이터를 변환하며, 그렇게 변환된 데이터는 불 휘발성 메모리 장치(300)에 저장될 것이다. 예를 들면, 제어기(200)는 데이터 변환기(201)를 포함할 것이다. 데이터 변환기(201)는 불 휘발성 메모리 장치(300)에 저장될 데이터를 변환하도록 구성될 것이다. 예시적인 실시예에 있어서, 데이터 변환기(201)는 불 휘발성 메모리 장치(300)로부터 읽혀진 데이터를 변환하지 않는다. 즉, 불 휘발성 메모리 장치(300)로부터 읽혀진 데이터는 변환 없이 호스트(100)로 전송될 것이다. 데이터 변환은 다양하게 구현될 수 있다. 데이터 변환은 선택된 워드 라인의 메모리 셀들에 저장될 모든 페이지 데이터가 제어기(200)(예를 들면, 버퍼 메모리)에 임시 저장된 후 행해질 것이다.
예를 들면, 상태들(E∼P15)에 각각 대응하는 비트 패턴들이 도 1b에 도시된 바와 같이 할당되고 도 2a에 도시된 바와 같이 프로그램 동작이 수행된다고 가정하자. 여기서, 비트 패턴들의 할당은 데이터 변환 이전에 호스트(100)에서 전송되는 데이터와 관련된 것이다. 이러한 가정에 따르면, 제어기(200)(예를 들면, 제어기(200)의 버퍼 메모리)에는 제 1 내지 제 4 페이지 데이터가 임시 저장될 것이다. 제어기(200)의 데이터 변환기(201)는 도 1a에 도시된 바와 같은 비트 패턴들을 갖도록 임시 저장된 데이터를 변환할 것이다. 그렇게 변환된 데이터는 도 2a에 도시된 프로그램 방식에 따라 불 휘발성 메모리 장치(300)에 저장될 것이다. 예를 들면, P1 상태에 대응하는 입력 데이터는 "1101"에서 "0111"로 변환되고, P2 상태에 대응하는 입력 데이터는 "1100"에서 "0011"로 변환되며, P3 상태에 대응하는 입력 데이터는 "1000"에서 "1011"로 변환될 것이다. 다시 말해서, 호스트(100)에 의해서 쓰기 요청된 "1101"의 데이터(P1 상태에 대응함)는 제어기(200)의 데이터 변환기(201)에 의해서 "0111"로 변환되고, 변환된 데이터 "0111"은 불 휘발성 메모리 장치(300)에 저장될 것이다. 여기서, 데이터 변환이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
불 휘발성 메모리 장치(300)는 제어기(200)의 요청에 응답하여 프로그램/읽기 동작을 수행하도록 구성될 것이다. 불 휘발성 메모리 장치(300)는 제어기(200)에서 전송된 데이터가 도 2a에 도시된 프로그램 방식(즉, 변환된 데이터의 비트 패턴들의 순서에 대응하는 프로그램 방식)에 따라 프로그램되도록 구성될 것이다. 불 휘발성 메모리 장치(300)는 호스트(100)에 의해서 쓰기 요청된 데이터(즉, 데이터 변환 이전에 호스트(100)로부터 전송된 데이터)가 읽혀지도록 읽기 동작을 수행할 것이다. 호스트(100)에 의해서 쓰기 요청된 데이터(즉, 데이터 변환 이전에 호스트(100)로부터 전송된 데이터)가 읽혀짐에 따라, 읽혀진 데이터는 제어기(200)의 변환 동작 없이 직접 호스트(100)로 전송될 것이다. 다시 말해서, 불 휘발성 메모리 장치(300)는 도 1a에 도시된 비트 할당 방식에 따라 프로그램 동작을 수행하도록 그리고 도 1b에 도시된 비트 할당 방식에 따라 읽기 동작을 수행하도록 구성될 것이다. 이는 이후 상세히 설명될 것이다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 불 휘발성 메모리 장치는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 본 발명이 MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등에 적용될 수 있음은 잘 이해될 것이다.
불 휘발성 메모리 장치(300)는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(310)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 가변 저항 소자를 갖는 메모리 셀, 또는 그와 같은 것으로 구현될 수 있다. 메모리 셀 어레이(310)는 잘 알려진 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제2008/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
행 선택 회로(320)는 메모리 셀 어레이(310)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 전압 발생 회로(330)는 제어 로직(340)에 의해서 제어되며, 프로그램, 소거, 그리고 읽기 동작들에 필요한 전압들(예를 들면, 프로그램 전압, 패스 전압, 소거 전압, 읽기 전압, 등)을 생성하도록 구성된다. 읽기/쓰기 회로(350)는 제어 로직(340)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 읽기/쓰기 회로(350)는 선택된 행의 메모리 셀들(또는, 선택된 메모리 셀들)로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 그렇게 읽혀진 데이터는 정해진 입출력 단위로 입출력 회로(360)를 통해 외부로 제공될 것이다. 프로그램 동작 동안, 읽기/쓰기 회로(350)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 읽기/쓰기 회로(350)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트/멀티-레벨 데이터를 저장하는 경우, 읽기/쓰기 회로(350)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다. 입출력 회로(360)는 외부(예를 들면, 메모리 제어기 또는 호스트)와 인터페이스하도록 구성될 것이다.
제어 로직(340)은 읽기 동작을 제어하도록 구성된 읽기 스케쥴러(341)와 프로그램 동작을 제어하도록 구성된 프로그램 스케쥴러(342)를 포함할 것이다. 읽기 스케쥴러(341)는 데이터 변환 이전에 호스트(100)에서 전송된 데이터와 관련된 비트 할당 방식에 대응하는 읽기 방식(예를 들면, 도 1b에 도시된 읽기 방식)에 따라 읽기 동작을 제어할 것이다. 즉, 읽기 스케쥴러(341)는 균일한 에러 확률 분포를 갖는 비트 할당 방식에 대응하는 읽기 동작을 수행하도록 구성될 것이다. 프로그램 스케쥴러(342)는 변환된 데이터와 관련된 비트 할당 방식에 대응하는 프로그램 방식(예를 들면, 도 2a에 도시된 프로그램 방식)에 따라 프로그램 동작을 제어할 것이다. 즉, 프로그램 스케쥴러(342)는 셀 산포 열화를 보상하기 위한 각종 알고리즘들을 적용하기에 적합한 프로그램 동작을 수행하도록 구성될 것이다.
예시적인 실시예에 있어서, 읽기 스케쥴러(341)는 외부 장치(예를 들면, 제어기)에 의해서 프로그램 가능하도록 구성될 수 있다. 예를 들면, 읽기 스케쥴러(341)의 읽기 알고리즘은 파워-업시 제어기(200)에 의한 레지스터 세트의 설정을 통해 프로그램될 수 있다. 프로그램 스케쥴러(342) 역시 읽기 스케쥴러(341)와 마찬가지로 프로그램 가능하도록 구성될 수 있다. 이에 반해서, 읽기 및 프로그램 스케쥴러들(341, 342)의 읽기 및 프로그램 알고리즘들은 하드웨어적으로 고정될 수 있다.
도 5는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(310)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(310)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하면 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하면 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.
도 6은 본 발명의 예시적인 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다. 이하, 본 발명의 예시적인 실시예에 따른 메모리 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, 불 휘발성 메모리 장치(300)의 메모리 셀들에는 4-비트 데이터(또는, 16-레벨 데이터)가 저장된다고 가정하자.
호스트(100)로부터 쓰기/프로그램 동작이 요청될 때, 제어기(200)는 호스트(100)로부터 제공되는 프로그램 데이터를 임시 저장할 것이다. 호스트(100)로부터 제공되는 프로그램 데이터는, 예를 들면, 제어기(200)를 통해 바로 불 휘발성 메모리 장치(300)로 전송하지 않을 것이다. 데이터 변환을 위해서, 제어기(200)는 선택된 워드 라인의 메모리 셀들에 저장될 4-페이지 데이터가 모아질 때까지 대기할 것이다. 일단 4-페이지 데이터가 모아지면, 제어기(200)의 데이터 변환기(201)는 셀 산포 열화를 보상하기 위한 각종 알고리즘을 적용하기에 적합하도록 버퍼 메모리(미도시됨)에 임시 저장된 4-페이지 데이터를 변환할 것이다. 예를 들면, 제 4 내지 제 1 페이지 데이터 비트들의 패턴이 P1 상태에 대응하는 "1101"인 경우, "1101"의 비트 패턴은 "0111"의 비트 패턴을 갖도록 변환될 것이다. 제 4 내지 제 1 페이지 데이터 비트들의 패턴이 P2 상태에 대응하는 "1100"인 경우, "1100"의 비트 패턴은 "0011"의 비트 패턴을 갖도록 변환될 것이다. 나머지 상태들에 대응하는 비트 패턴들 역시 앞서 설명된 것과 동일하게 변환될 것이다. 비록 프로그램 데이터가 변환되더라도, 프로그램될 상태는 변화되지 않을 것이다. 즉, P1 상태에 대응하는 데이터가 입력되는 경우, 변환된 비트 패턴 역시 P1 상태에 대응할 것이다.
변환된 데이터는 불 휘발성 메모리 장치(300)로 전송되며, 불 휘발성 메모리 장치(300)의 프로그램 스케쥴러(342)는 변환된 데이터를 선택된 워드 라인의 메모리 셀들에 프로그램할 것이다. 선택된 워드 라인의 메모리 셀들은 도 6에 도시된 방식에 따라 즉, 변환된 데이터의 비트 패턴들의 순서에 대응하는 도 2a에 도시된 프로그램 방식에 따라 프로그램될 것이다. 이러한 프로그램 방식은 문턱 전압 산포의 개선을 위한 각종 알고리즘들을 적용하기에 적합한 방식일 것이다. 일단 4-페이지 데이터가 선택된 워드 라인의 메모리 셀들에 프로그램되면, 프로그램 절차는 종료될 것이다.
이후, 선택된 워드 라인의 메모리 셀들에 저장된 데이터가 호스트(100)로부터 요청되면, 불 휘발성 메모리 장치(300)는 읽기 요청된 데이터를 선택된 워드 라인의 메모리 셀들로부터 읽고, 읽혀진 데이터를 제어기(200)로 전송할 것이다. 제어기(200)는 변환 과정없이 읽혀진 데이터를 바로 호스트(100)로 전송할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
선택된 워드 라인의 메모리 셀들에 저장된 제 1 페이지 데이터가 호스트(100)로부터 요청되면, 불 휘발성 메모리 장치(300)는 읽기 전압(VR8)이 아니라 읽기 전압들(VR2, VR7, VR13)을 이용하여 읽기 동작을 3회 수행함으로써 제 1 페이지 데이터를 읽을 것이다. 그렇게 읽혀진 페이지 데이터는 데이터 변환 이전에 호스트(100)로부터 전송된 데이터(도 6의 박스(B0)의 제 1 페이지 데이터에 대응함)일 것이다. 선택된 워드 라인의 메모리 셀들에 저장된 제 2 페이지 데이터가 호스트(100)로부터 요청되면, 불 휘발성 메모리 장치(300)는 읽기 전압들(VR4, VR12)이 아니라 읽기 전압들(VR1, VR6, VR8, VR11)을 이용하여 읽기 동작을 4회 수행함으로써 제 2 페이지 데이터를 읽을 것이다. 그렇게 읽혀진 페이지 데이터는 변환되기 이전에 호스트(100)로부터 전송된 데이터(도 6의 박스(B0)의 제 2 페이지 데이터에 대응함)일 것이다. 선택된 워드 라인의 메모리 셀들에 저장된 제 3 페이지 데이터가 호스트(100)로부터 요청되면, 불 휘발성 메모리 장치(300)는 읽기 전압들(VR2, VR6, VR10, VR14)이 아니라 읽기 전압들(VR3, VR5, VR9, VR15)을 이용하여 읽기 동작을 4회 수행함으로써 제 3 페이지 데이터를 읽을 것이다. 그렇게 읽혀진 페이지 데이터는 변환되기 이전에 호스트(100)로부터 전송된 데이터(도 6의 박스(B0)의 제 3 페이지 데이터에 대응함)일 것이다. 선택된 워드 라인의 메모리 셀들에 저장된 제 4 페이지 데이터가 호스트(100)로부터 요청되면, 불 휘발성 메모리 장치(300)는 읽기 전압들(VR1, VR3, ..., VR13, VR15)이 아니라 읽기 전압들(VR4, VR10, VR12, VR14)을 이용하여 읽기 동작을 4회 수행함으로써 제 4 페이지 데이터를 읽을 것이다. 그렇게 읽혀진 페이지 데이터는 변환되기 이전에 호스트(100)로부터 전송된 데이터(도 6의 박스(B0)의 제 4 페이지 데이터에 대응함)일 것이다.
이상의 설명으로부터 이해되는 바와 같이, 제어기(200)는 문턱 전압 산포의 개선을 위한 각종 알고리즘들을 적용하기에 적합한 비트 패턴 순서를 갖도록 데이터를 변환하며, 변환된 데이터는 불 휘발성 메모리 장치(300)에 저장될 것이다. 불 휘발성 메모리 장치(300)는 균일한 에러 확률 분포를 구현하기에 적합한 비트 패턴 순서에 따라 데이터를 읽는다. 그렇게 읽혀진 데이터는 변환 과정없이 제어기(200)를 통해 호스트(100)로 전송될 것이다. 즉, 읽기 동작에 대응하는 비트 패턴 순서는 프로그램 동작에 대응하는 비트 패턴 순서와 상이하다. 다시 말해서, 불 휘발성 메모리 장치(300)로 전송되는 프로그램 데이터는 불 휘발성 메모리 장치(300)로부터 전송되는 읽혀진 데이터와 다르다.
불 휘발성 메모리 장치가 롬처럼 사용되는 응용에서 공장에서 프로그램 동작을 수행할 때 미리 데이터를 변환하여 변환된 데이터를 불 휘발성 메모리 장치에 프로그램함으로써 제어기의 버퍼 부담을 없애는 것이 가능하다. 이러한 경우, 데이터 변환은 앞서 설명된 도 1a의 비트 패턴들의 순서에 대응하는 프로그램 방식에 따라 행해지고, 데이터 프로그램은 앞서 설명된 도 1b의 비트 패턴들의 순서에 대응하는 읽기 방식에 따라 행해질 것이다.
도 7은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 집적 회로 카드를 개략적으로 보여주는 블록도이다.
도 7을 참조하면, 집적 회로 카드(예를 들면, 스마트카드)는 불 휘발성 메모리 장치(1000)와 제어기(2000)를 포함한다. 불 휘발성 메모리 장치(1000)는 도 4에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 제어기(2000)는 불 휘발성 메모리 장치(1000)를 제어하며, CPU(2100), ROM(2200), RAM(2300), 그리고 입출력 인터페이스(2400)를 포함한다. CPU(2100)는 ROM(2200)에 저장되는 다양한 프로그램들에 의거하여 집적 회로 카드의 동작을 전반적으로 제어하며, 입출력 인터페이스(2400)는 외부와의 인터페이스를 제공한다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템이 도 8에 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체로서 플래시 메모리 장치(3500)를 포함한다. 플래시 메모리 장치(3500)는 도 4에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 도 8에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 9를 참조하면, 제어기는 저장 매체에 데이터를 저장하도록 그리고 저장 매체로부터 데이터를 읽도록 구성될 것이다. 제어기는 호스트 인터페이스(4100), 메모리 인터페이스(4200), 처리 유니트(4300), 버퍼 메모리(4400), 그리고 오류 제어 유니트(4500)를 포함한다. 호스트 인터페이스(4100)는 외부 장치(예를 들면, 호스트)와 인터페이스하도록 구성되며, 메모리 인터페이스(4200)는 저장 매체와 인터페이스하도록 구성될 것이다. 처리 유니트(4300)는 제어기의 동작을 전반적으로 제어하도록 구성될 것이다. 버퍼 메모리(4400)는 저장 매체에 저장될 데이터를 또는 저장 매체로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 또한, 버퍼 메모리(4400)는 처리 유니트(4300)의 작업 메모리(work memory)로서 사용될 수 있다. 오류 제어 유니트(4500)는 저장 매체로부터 읽혀진 데이터의 에러를 검출 및 정정하도록 구성될 것이다. 도 9에 도시된 바와 같이, 제어기에 코드 데이터를 저장하기 위한 롬(4600)이 추가적으로 제공될 수 있음은 잘 이해될 것이다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 호스트
200: 제어기
300: 불 휘발성 메모리 장치

Claims (10)

  1. 제 1 비트 패턴 순서에 의거하여 데이터를 변환하도록 구성된 제어기와; 그리고
    상기 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 상기 변환된 데이터를 프로그램하도록 그리고 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 데이터를 읽도록 구성된 불 휘발성 메모리 장치를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 읽혀진 데이터는 상기 제어기에 의한 변환 없이 외부 장치로 전송되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 비트 패턴 순서는 문턱 전압 산포의 개선을 위한 알고리즘들을 적용하기에 적합하고, 상기 제 2 비트 패턴 순서는 균일한 에러 확률 분포 및 읽기 레이턴시를 구현하기에 적합한 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 변환된 데이터는 선택된 워드 라인의 메모리 셀들에 저장되며, 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 데이터와 다른 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 상기 제 2 비트 패턴 순서에 대응하는 읽기 방법을 제어하도록 구성된 읽기 스케쥴러를 포함하며, 상기 읽기 스케쥴러는 상기 제어기에 의해서 프로그램 가능하도록 구성되는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 제어기는
    상기 불 휘발성 메모리 장치의 선택된 워드 라인에 속하는 메모리 셀들에 저장될 멀티-비트 데이터를 저장하도록 구성된 버퍼 메모리와; 그리고
    상기 버퍼 메모리에 저장된 멀티-비트 데이터를 변환하도록 구성된 데이터 변환기를 포함하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 데이터 변환기는 상기 불 휘발성 메모리 장치로부터 읽혀진 데이터의 변환을 수행하지 않는 메모리 시스템.
  8. 불 휘발성 메모리 장치 및; 상기 불 휘발성 메모리 장치를 제어하도록 구성된 제어기를 포함하는 메모리 시스템의 동작 방법에 있어서:
    제 1 비트 패턴 순서에 의거하여 데이터를 변환하고,
    상기 제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 상기 변환된 데이터를 상기 불 휘발성 메모리 장치에 저장하고,
    상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 상기 불 휘발성 메모리 장치로부터 데이터를 읽고,
    데이터 변환 없이 상기 읽혀진 데이터를 외부로 출력하는 것을 포함하는 것을 특징으로 하는 동작 방법.
  9. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 그리고
    제 1 비트 패턴 순서에 대응하는 프로그램 방법에 따라 입력 데이터가 상기 메모리 셀 어레이의 선택된 행에 속한 메모리 셀들에 프로그램되도록 프로그램 동작을 제어하도록 그리고 상기 제 1 비트 패턴 순서와 다른 제 2 비트 패턴 순서에 대응하는 읽기 방법에 따라 상기 메모리 셀 어레이의 상기 선택된 행에 속한 메모리 셀들로부터 데이터가 읽혀지도록 읽기 동작을 제어하도록 구성된 제어 로직을 포함하며, 상기 선택된 행에 속한 메모리 셀들로부터 읽혀진 데이터는 상기 선택된 행에 속한 메모리 셀들에 프로그램된 데이터와 다른 불 휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 선택된 행에 속한 메모리 셀들에 프로그램된 데이터는 상기 외부 장치에 의해서 변환된 데이터이며, 상기 선택된 행에 속한 메모리 셀들로부터 읽혀진 데이터는 데이터 변환 전의 데이터인 불 휘발성 메모리 장치.
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